JP2012084901A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 ピンチオフ特性を改善しまたはチャネル層の移動度を向上させ電気的特性の良好な半導体装置の製造方法を提供すること。
【解決手段】基板１０上にＧａＮ系半導体層２０を形成する工程と、前記ＧａＮ系半導体層に開口部２８を形成する工程と、前記開口部の側面に電子走行層２２および電子供給層２６を形成する工程と、前記電子供給層の前記開口部側の側面にゲート電極３２を形成する工程と、前記ＧａＮ系半導体層上にソース電極３０を形成する工程と、前記ＧａＮ系半導体層の前記ソース電極と相対する面に接続するドレイン電極３４を形成する工程と、を具備する半導体装置の製造方法。
【選択図】 図３

Description

本発明は半導体装置の製造方法、特に、縦型構造を有する電力制御用トランジスタの製造方法に関する。

電力制御用トランジスタは家電、電鉄、電気自動車、電力など幅広い分野で用いられている。電力制御用トランジスタには、高電力が印加されても絶縁破壊しない高耐圧が要求される。また、低損失を実現するため、オン抵抗の小さいことが要求される。そこで、近年電力制御用トランジスタとして縦型構造を有するトランジスタが注目されている。

特に、ＧａＮ系半導体層を有する縦型トランジスタは、ＧａＮ系半導体が高耐圧で高移動度を有する半導体であることから注目されている。ＧａＮ系半導体とは、例えば、ＧａＮ、ＡｌＮまたはＩｎＮの少なくとも１つを含む単結晶または混晶である。特許文献１には以下のＧａＮ系半導体層を有する縦型ＦＥＴ(従来技術１)が開示されている。不純物を添加しないＧａＮ系半導体層（チャネル層）の側面にバンドギャップの大きいＧａＮ系半導体層（キャップ層）を形成する。キャップ層側面にゲート電極を形成する。チャネル層の上下をソース電極およびドレインに接続する。チャネル層のキャップ層界面を流れる電子をゲート電極で制御している。さらに、特許文献２には、チャネル層がＰ型のＧａＮ層であり、キャップ層を絶縁膜としたＧａＮ系半導体層を有する縦型ＦＥＴ(従来技術２)が開示されている。

特開２００３−５１５０８号公報 特開２００３−１６３３５４号公報

しかしながら、特許文献１および特許文献２に記載された従来技術においては、ピンチオフ特性が悪い。また、チャネル層の移動度が低く、これにより、オン抵抗が高くなってしまう。これでは、十分な電気的特性が得られない。

本発明は、ピンチオフ特性を改善しまたはチャネル層の移動度を向上させ電気的特性の良好な半導体装置の製造方法を提供することを目的とする。

本発明は、基板上に形成されたＧａＮ系半導体層と、該ＧａＮ系半導体層に形成された開口部と、前記開口部の前記ＧａＮ系半導体層の側面に形成された電子走行層と、前記電子走行層の前記開口部側の側面に形成され、前記電子走行層よりバンドギャップの大きい電子供給層と、前記電子供給層の前記開口部側の側面に形成されたゲート電極と、前記ＧａＮ系半導体層上に形成されたソース電極と、前記ＧａＮ系半導体層のソース電極と相対する面に接続されたドレイン電極と、を具備する半導体装置である。本発明によれば電子走行層と電子供給層を再成長することにより電子走行層の２ＤＥＧの移動度を向上させ電気的特性の良好な半導体装置を提供することができる。

本発明は、前記ＧａＮ系半導体層はＰ型ＧａＮ系半導体層を含み、前記開口部は少なくとも前記Ｐ型ＧａＮ系半導体層を除去されており、前記電子走行層は、前記Ｐ型ＧａＮ系半導体層の側面に形成された半導体装置とすることができる。本発明によれば、Ｐ型ＧａＮ系半導体層を有することによりピンチオフ特性を改善し電気的特性の良好な半導体装置を提供することができる。

本発明は、前記ＧａＮ系半導体層は、前記Ｐ型ＧａＮ系半導体層を挟む第１のＮ型ＧａＮ系半導体層および第２のＮ型ＧａＮ系半導体層を含む半導体装置とすることができる。また、本発明は、前記Ｐ型ＧａＮ系半導体層はＧａＮ層とＡｌＧａＮ層の少なくとも一方である半導体装置とすることができる。さらに、本発明は、前記電子走行層がＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{（１−ｘ２−ｙ２）}Ｎ層であり、前記電子供給層がＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{（１−ｘ１−ｙ１）}Ｎ層であり（０≦ｘ２，ｙ２，ｘ１，ｙ１≦１）、２．８１（ｙ１−ｙ２）−１．５０（ｘ１−ｘ２）＞０の関係を満たす半導体装置とすることができる。さらに、本発明は、前記電子走行層はＧａＮとＩｎＧａＮのいずれか一方であり、前記電子供給層はＡｌＧａＮである半導体装置とすることができる。さらに、本発明は、前記電子走行層と前記電子供給層の間にＡｌＮ層を具備する半導体装置とすることができる。さらに、本発明は、前記電子走行層は、５から１００ｎｍの膜厚を有する半導体装置とすることができる。さらに、本発明は、前記基板はＳｉＣ基板、サファイア基板、ＧａＮ基板である半導体装置とすることができる。

本発明は、基板上にＧａＮ系半導体層を形成する工程と、前記ＧａＮ系半導体層に開口部を形成する工程と、前記開口部の側面に電子走行層および電子供給層を形成する工程と、前記電子供給層の前記開口部側の側面にゲート電極を形成する工程と、前記ＧａＮ系半導体層上にソース電極を形成する工程と、前記ＧａＮ系半導体層の前記ソース電極と相対する面に接続するドレイン電極を形成する工程と、を具備する半導体装置の製造方法である。本発明によれば電子走行層と電子供給層を再成長することにより電子走行層の２ＤＥＧの移動度を向上させ電気的特性の良好な半導体装置の製造方法を提供することができる。

本発明は、前記ＧａＮ系半導体層を形成する工程は、Ｐ型ＧａＮ系半導体層を形成する工程を含み、前記開口部を形成する工程は、少なくとも前記Ｐ型ＧａＮ系半導体層を除去する工程である半導体装置の製造方法とすることができる。本発明によれば、Ｐ型ＧａＮ系半導体層を有することによりピンチオフ特性を改善し電気的特性の良好な半導体装置の製造方法を提供することができる。

本発明は、前記ＧａＮ系半導体層を形成する工程は、前記Ｐ型ＧａＮ系半導体層を形成する工程の前後に、第１のＮ型ＧａＮ系半導体層を形成する工程と、第２のＮ型半導体層を形成する工程を含む半導体装置の製造方法とすることができる。また、本発明は、前記ＧａＮ系半導体層を形成する工程は、ＭＯＣＶＤ法またはＭＢＥ法で成膜する半導体装置の製造方法とすることができる。

本発明によれば、ピンチオフ特性を改善し、または電子走行層の移動度を向上させ電気的特性の良好な縦型ＦＥＴである半導体装置の製造方法を提供することができる。

図1は従来技術の断面図である。 図２は従来技術のキャップ層とチャネル層付近のバンド図である。 図３は実施例１の断面図である。 図４は実施例1の電子供給層、電子走行層、バリア層付近のバンド図（その1）である。 図５は実施例1の電子供給層、電子走行層、バリア層付近のバンド図（その２）である。 図６は実施例１の製造工程の断面図（その１）である。 図７は実施例１の製造工程の断面図（その２）である。 図８は実施例１の製造工程の断面図（その３）である。 図９は実施例１の製造工程の断面図（その４）である。 図１０は実施例１の製造工程の断面図（その５）である。 図１１は実施例１の製造工程の断面図（その６）である。 図１２は実施例１の変形例の断面図である。

従来技術において、ピンチオフ特性やチャネル層の移動度が低かった原因について説明する。まず、従来技術の縦型ＦＥＴの構造について図１を用い簡単に説明する。基板４０上に、ＧａＮ系半導体層２０として、ｎ型バッファ層４２、ｎ型ドリフト層４４、不純物を添加しないまたはｐ型のチャネル層４６、ｎ型のソース層４８が形成されている。ドリフト層４４に達する開口部５８が設けられ、開口部５８を覆うようにキャップ層５１が形成されている。ソース層４８上にソース電極５０、開口部５８にゲート電極５２、基板４０の裏面にドレイン電極５４が形成されている。

従来技術の縦型ＦＥＴにおいては、電子は、ソース電極５０からチャネル層４６のキャップ層５１界面を通り、縦方向に流れドレイン電極５４に至る。従来技術１においては、チャネル層４６に不純物を添加していない。これより、ソース電極５０とドレイン電極５４に高電圧を印加した場合、電子は、チャネル層４６のキャップ層５１界面より深いチャネル層４６を流れてしまい、ピンチオフ特性が劣化してしまう。

一方、従来技術２においては、以下に説明するようにピンチオフ特性は改善される。図２は従来技術２のキャップ層５１である酸化アルミニウム層とチャネル層４６であるｐ型ＧａＮ層の界面付近のバンド図である。図２で斜線領域はＰ型領域であることを示している。チャネル層４６中では、ｐ型不純物によりバンドが持ち上がる。これにより、ソース電極５０とドレイン電極５４に高電圧を印加した場合であっても、電子はチャネル層４６のキャップ層５１界面を流れる。よって、ピンチオフ特性を改善できる。

しかし、従来技術２においては、チャネル層の移動度が低くなってしまう。一般にＧａＮ系半導体層のｐ型不純物はＭｇが使用される。しかし、ＧａＮ系半導体層でのＭｇの活性化率は数％と非常に低い。これでは、１×１０^１７ｃｍ^−３のｐ型キャリア濃度を得ようとすると、１×１０^１９ｃｍ^−３程度のＭｇを添加せざるを得なくなる。この結果、電子がチャネル層４６内にある大量のＭｇによって散乱され移動度が低下してしまう。よって、オン抵抗が高くなってしまう。

さらに、従来技術１および従来技術２においては、キャップ層５１とチャネル層４６の間の界面準位密度が高くチャネル層４６の移動度を低下させてしまう。界面準位密度が高いのは以下の原因による。キャップ層５１として窒化物半導体（ＧａＮ系半導体）層を用いる場合、窒化物半導体（ＧａＮ系半導体）層の成長温度が高いこと、窒素の乖離温度が高いことから、成長前の昇温時にチャネル層４６から窒素の離脱が生じ、チャネル層４６内に結晶欠陥を増加させる。キャップ層５１として絶縁膜層を用いる場合、ＧａＮ系半導体層であるチャネル層４６上にはＳｉのように良質な絶縁膜層は形成できない。このように、キャップ層４６として、窒化物半導体（ＧａＮ系半導体）層を用いる場合であっても絶縁膜層を用いる場合であっても、キャップ層５１とチャネル層４６の間の界面準位密度が高くチャネル層４６の移動度を低下させてしまう。よって、オン抵抗が高くなってしまう。以下、上記課題を解決する実施形態につき、実施例を例に説明する。

図３は実施例１の断面図である。導電性のＳｉＣ基板１０上に、ＧａＮ系半導体層２０として、ｎ型ＡｌＧａＮバッファ層１２、ｎ型ＧａＮドリフト層１４(第１のＮ型ＧａＮ系半導体層)、ｐ型ＧａＮまたはＡｌＧａＮバリア層１６（Ｐ型ＧａＮ系半導体層）およびｎ型ＧａＮキャップ層１８(第２のＮ型ＧａＮ系半導体層)が形成されている。すなわち、ＧａＮ系半導体層２０はＰ型ＧａＮ系半導体層を含み、Ｐ型ＧａＮ系半導体層挟む第１のＧａＮ系半導体層および第２のＧａＮ系半導体層を含む。

ＧａＮ系半導体層２０にはドリフト層１４に達する開口部２８が形成されている。すなわち、開口部２８は少なくともバリア層１６（Ｐ型ＧａＮ系半導体層）を除去されている。開口部２８を覆うように再成長層２７として、不純物を添加しないＧａＮ電子走行層２２、ＡｌＮ中間層２４、電子走行層２２よりバンドギャップの大きいＡｌＧａＮ電子供給層２６が形成されている。キャップ層１８上にソース電極３０、開口部２８内にゲート電極３２、基板１０の裏面にドレイン電極３４が形成されている。すなわち、電子走行層２２は開口部２８のＧａＮ系半導体層２０の側面に形成され、電子供給層２６は、電子走行層２２の前記開口部２８側の側面に形成されている。ドレイン電極３４は、ＧａＮ系半導体層２０のソース電極３０と相対する面に接続されている。

実施例１においては、電子は図３中の矢印のように、ソース電極３０から電子走行層２２を通りドリフト層１４からドレイン電極３４に縦方向に流れる。図４および図５はバリア層１６付近のバンド図である。ＡｌＧａＮ電子供給層２６、ＡｌＮ中間層２４、ＧａＮ電子走行層２２およびｐ型ＧａＮ（図４）またはＡｌＧａＮ（図５）バリア層のバンド図である。不純物を添加しないＧａＮチャネル層２２の中間層２４界面に２ＤＥＧ（２次元電子ガス）が生じ、電子が走行する。電子走行層２２と中間層２４、電子供給層２６は連続して成長しているため、従来技術のように絶縁膜との界面の界面準位や、窒素の離脱による界面準位は発生しない。これらにより２ＤＥＧは高移動度を確保することができる。さらに、ｐ型のバリア層が配置されているため、従来技術１のように電子が２ＤＥＧの深い半導体層を流れピンチオフ特性が悪くなることはない。

このように、実施例１においては、ｐ型バリア層１６を有することによりピンチオフ特性を改善し、電子走行層２２と電子供給層２６を再成長することにより電子走行層の２ＤＥＧの移動度を向上させ電気的特性の良好な縦型ＦＥＴを実現できる。ここで、バリア層は図４のようにｐ型のＧａＮバリア層でも良いが、図５のようにｐ型のＡｌＧａＮ層を用いることにより、バンドが上がり、よりバリア層としての機能を高め、よりピンチオフ特性を改善することができる。

また、Ｐ型バリア層１６の両側にＮ型ＧａＮ系半導体層が配置されているため、チャネル以外の抵抗を下げることができ、オン抵抗を低くすることができる。

実施例１の効果を確かめるため、開口部２８上に再成長する再成長層２７の構成を変え縦型ＦＥＴのオン抵抗を評価した。再成長層が膜厚３０ｎｍのＡｌＧａＮ層のみのとき、縦型ＦＥＴのオン抵抗は４０ｍΩ／ｃｍ^２である。これに対し、膜厚が１０ｎｍ、３０ｎｍおよび５０ｎｍのＧａＮ電子走行層上に膜厚が３０ｎｍのＡｌＧａＮ電子供給層を再成長した場合、オン抵抗はそれぞれ、２０ｍΩ／ｃｍ^２、１０ｍΩ／ｃｍ^２、および４ｍΩ／ｃｍ^２となる。このように、電子走行層２２と電子供給層２６を開口部２８上に再成長することにより２ＤＥＧの移動度を向上させ、オン抵抗を改善することができる。電子走行層２２の膜厚は、５ｎｍより薄い場合は、２ＤＥＧと再成長界面が近いため２ＤＥＧの移動度低下し、オン抵抗が高くなる。また、電子走行層２２の膜厚が１００ｎｍより厚い場合には、ｐ型バリア層の効果が薄れピンチオフ特性が悪くなる。よって、電子走行層２２の膜厚は、５ｎｍから１００ｎｍが好ましい。

さらに、ＧａＮ電子走行層の膜厚が５０ｎｍのとき電子供給層２６と電子走行層２２の間に膜厚が２ｎｍのＡｌＮ中間層２４を導入することにより、オン抵抗は２ｍΩ／ｃｍ^２となる。このように、ＡｌＮ中間層２４は本発明に必須ではないが、導入することにより、電子走行層２２と電子供給層２６の間の界面での電子の散乱が抑制され、より移動度を向上させることができる。これによりオン抵抗を改善することができる。また電子供給層２６は不純物を添加しなくても良いが、１．０×１０^１８ｃｍ^−３程度のＳｉを添加することにより、２ＤＥＧの電子濃度が向上し、よりオン抵抗を低減することができる。

さらに、電子走行層２２および電子供給層２６はＧａＮ系半導体として、例えばＧａＮ、ＡｌＮおよびＩｎＮの少なくとも一つからなる結晶または混晶を用いることで高移動度を確保できる。特に、電子走行層２２をＧａＮまたはＩｎＧａＮ、電子供給層２６をＡｌＧａＮとすることで、高移動度を確保できる。さらに、電子走行層２２がＩｎ_ｘ２Ａｌ_ｙ２Ｇａ_{（１−ｘ２−ｙ２）}Ｎ層であり、電子供給層２６がＩｎ_ｘ１Ａｌ_ｙ１Ｇａ_{（１−ｘ１−ｙ１）}Ｎ層であり（０≦ｘ２，ｙ２，ｘ１，ｙ１≦１）、２．８１（ｙ１−ｙ２）−１．５０（ｘ１−ｘ２）＞０の関係を満たすことで、高移動度を確保できる。これは、Ｉｎ_ｘＡｌ_ｙＧａ_{（１−ｘ−ｙ）}Ｎのバンドギャップは、Ｅｇ（ｘ、ｙ）＝１．８９ｘ＋６．２ｙ＋３．３９（１−ｘ−ｙ）と記述できる。よって、電子供給層２６が電子走行層よりもバンドギャップが大きくなる条件は、Ｅｇ（ｘ１、ｙ１）＞Ｅｇ（ｘ２，ｙ２）となり、１．８９ｘ１+６．２ｙ１＋３．３９（１−ｘ１−ｙ１）＞１．８９ｘ２+６．２ｙ２＋３．３９（１−ｘ２−ｙ２）より２．８１（ｙ１−ｙ２）−１．５（ｘ１−ｘ２）＞０となるからである。ここで、ｘ＝０のときはＩｎＮが含まれていないＡｌＧａＮであることを示し、ｙ＝０のときはＡｌＮが含まれないＩｎＧａＮであることを示し、ｘ＝ｙ＝０のときはＧａＮであることを示している。

ドレイン電極３４を基板１０の裏面に形成しているが、ドリフト層１４のソース電極３０と相対する面に接続されていればよい。例えばドリフト層１４と基板１０の間にｎ型のＳｉＣコンタクト層を設け、表面側からコンタクト層に接続されるドレイン電極を形成することもできる。基板１０の背面にドレイン電極３４を形成する場合は、基板１０は、例えばＳｉＣ、Ｓｉ、ＧａＮ系半導体の導電性の基板を用いることができる。表面からドレイン電極を形成する場合は、基板は導電性でなくともよく、例えばＳｉＣ、Ｓｉ、ＧａＮ系半導体またはサファイア基板を使用する。これらを用いることにより結晶性の良いＧａＮ系半導体層が形成される。

次に実施例１の製造方法について図６から図１１を用い説明する。まず、図６において、導電性ＳｉＣ基板１０上に、ＧａＮ系半導体層２０として、ｎ型ＡｌＧａＮバッファ層１２、ｎ型ＧａＮドリフト層１４(第１のＮ型ＧａＮ系半導体層)、ｐ型ＡｌＧａＮバリア層１６（Ｐ型ＧａＮ半導体層）およびｎ型ＧａＮキャップ層(第２のＧａＮ系半導体層)を形成する。これらの層の形成は、例えば、ＭＯＣＶＤ（有機金属化学気相成長）法を用い成長温度１０５０℃において行った。なお、ＭＯＣＶＤ法でなくともＭＢＥ(分子線エピタキシャル)法を用いても良い。これにより結晶性の良いＧａＮ系半導体層を形成できる。また、各層の膜厚は、それぞれ０．５μｍ、４．０μｍ、０．５μｍおよび０．３μｍである。さらに、各層のキャリア濃度は、それぞれ、１．０×１０^１７ｃｍ^-３、１．０×１０^１６ｃｍ^−３、５．０×１０^１６ｃｍ^−３および５．０×１０^１７ｃｍ^−３である。また、バッファ層１２およびバリア層１６のＡｌＮ混晶比は、それぞれ０．０６および０．０９である。

次に、図７において、キャップ層１８上に例えばスパッタ法により酸化シリコン膜を２００ｎｍ形成した。その後、通常の露光技術を用い所定領域にフォトレジストを形成した。緩衝フッ酸を用いたウェットエッチングにより所定領域の酸化シリコン膜を除去する。その後、酸素を用いたアッシングにより酸化シリコン膜上のレジストを除去した。酸化シリコン膜をマスクに塩素系のガスを用いたＲＩＥ(反応性イオンエッチング)法により、キャップ層１８、バリア層１７並びにドリフト層１４の一部をエッチングし、開口部２８を形成する。このとき、開口部２８の側面には、キャップ層１８、バリア層１７並びにドリフト層１４の一部が露出している。開口部２８の側面は、基板表面に対し約６０度の傾斜面となっている。この傾斜面の基板表面に対する角度は、ＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比により制御可能である。マスクに使用した酸化シリコン膜は例えば緩衝フッ酸を用いたウェットエッチングにより除去する。さらに、開口部２８の側面のＧａＮ系半導体層２０の結晶表面を清浄化するため、フッ化アンモニュウム（ＮＨ_４Ｆ）水溶液による洗浄および塩酸（ＨＣｌ）水溶液による洗浄を連続して行った。

図８において、再成長層２７として、まず、ＭＯＣＶＤ法を用い成長温度１０２０℃で不純物を添加しないＧａＮ電子走行層２２を５０ｎｍ形成した。その後、成長温度を１０８０℃に上昇しＡｌＮ中間層２４を２ｎｍ、ＡｌＮ混晶比が０．２７のＡｌＧａＮ電子供給層２６を３０ｎｍ形成した。すなわち、開口部２８の側面に電子走行層２２および電子供給層２６を形成した。再成長は、開口部２８の側面での成長速度の低下を避けるため、ＧａＮ系半導体層２０の成長温度より低い温度で、かつ高いＶ／III比で形成することが好ましい。さらに、電子走行層２２の形成から中間層２４および電子供給層２６を形成するために成長温度を昇温する際、結晶表面へのダメージを低減するため短時間で昇温することが好ましい。例えば、２０分以下の時間で昇温することが好ましい。なお、ＭＯＣＶＤ法でなくともＭＢＥ(分子線エピタキシャル)法を用いても良い。

図９において、通常の露光技術を用い、所定領域に開口部を有するフォトレジストを形成する。蒸着法およびリフトオフ法を用い、キャップ層１８の平坦面上にソース電極３０としてＴｉ／Ａｌを形成する。窒素雰囲気中において８００℃の温度で３０秒の熱処理を行う。これにより、Ｔｉ／Ａｌとキャップ層１８の界面に合金層を形成する。この結果、オーミックコンタクト抵抗が０．４Ωｍｍ程度の良好なオーミックコンタクトが得られた。ソース電極３０としては、Ｔｉ／Ａｌ以外にもＧａＮ系半導体層２０とオーミックコンタクトする金属であれば良い。また、ソース電極３０としてＴｉ／Ａｌを蒸着する前に、塩素系ガスを用いたＲＩＥ法によるエッチングで、ＡｌＧａＮ電子供給層２６およびＡｌＮ中間層２４を除去することが好ましい。この場合、中間層２４による電子のバリアがなく、オーミックコンタクト抵抗を０．２Ωｍｍに低減することができる。

図１０において、通常の露光技術を用い、所定の開口部を有するフォトレジストを形成する。蒸着法およびリフトオフ法を用い、開口部２８の側面にゲート電極３２としてＮｉ／Ａｕを形成する。すなわち、電子供給層２６の開口部２８側の側面にゲート電極３２を形成した。ゲート電極３２としては、Ｎｉ／Ａｕ以外にも例えばＰｔ／Ａｕ、Ｐｄ／ＡｕおよびＭｏ／Ａｕ等のＧａＮ系半導体とショットキ接合を形成金属であってもよい。

ゲート電極３２を形成する前に、例えばシリコン膜の絶縁膜（図示せず）をスパッタ法を用い、開口部２８の側面を覆うように１０ｎｍ形成し、ゲート電極３２を形成することもできる。これにより、ＭＩＳＦＥＴ構造を有する縦型ＦＥＴとすることもできる。絶縁膜としては、酸化シリコン膜以外にも、窒化シリコン膜、酸化アルミニウム膜を使用してもよい。

ゲート電極３２およびソース電極３０に接続する配線層(図示せず)を形成する。次に、トランジスタ表面を保護する絶縁膜層(図示せず)として、例えば窒化シリコン膜、酸化シリコン膜または窒化酸化シリコン膜をトランジスタ表面全体を覆うように形成する。ボンディングパッド部(図示せず)の絶縁膜層をＲＩＥ法を用い除去する。以上によりウェーハ表面の製造工程が完了する。

図１１において、ウェーハ表面をフォトレジストで保護する。ＳｉＣ基板１０の裏面を研削装置により基板厚が１００ｕｍまで研削する。蒸着法を用い、ドレイン電極３４としてＮｉ／Ａｌを形成する。ウェーハ表面のフォトレジストを酸素アッシングにより除去する。８５０℃の温度で３０秒間熱処理する。これにより、ＳｉＣ基板１０とドレイン金属３４が合金を形成し、基板１０とドレイン金属３４がオーミックコンタクトする。以上により実施例１に係る縦型ＦＥＴが完成する。

実施例１の変形例について説明する。図１２は実施例１の変形例に係る縦型ＦＥＴの断面図である。開口部２８ａの側面の基板１０の表面からの角度が概垂直になっていること以外の構成および製造方法は実施例１と同じである。ＳｉＣ基板１０上にＧａＮ系半導体層２０が実施例１と同じ層構造で形成されている。ＧａＮ系半導体層２０には側面が基板１０の表面に対し概垂直の側面を有し、ドリフト層１４に達する開口部２８ａが形成されている。基板１０の表面に対し概垂直な開口部２８ａの側面は、開口部２８ａを形成する際のＲＩＥ法で用いる塩素ガスのガス圧および他のガスとの流量比を最適化することにより形成する。開口部２８ａを覆うように、再成長層２７aとして、不純物を添加しないＧａＮ電子走行層２２a、ＡｌＮ中間層２４a、電子走行層２２aよりバンドギャップの大きいＡｌＧａＮ電子供給層２６aが形成されている。ソース電極３０、ゲート電極３２およびドレイン電極３４が実施例１同様に形成されている。

変形例においては、実施例１と同様にピンチオフ特性を改善し、電子走行層の移動度を向上させ電気的特性の良好な縦型ＦＥＴを実現できる。さらに、開口部２８aの側面が基板表面に対し概垂直なため、開口部２８aの側面の角度制御が不安定であることによるトランジスタ特性の不安定性が小さいという点で実施例１に比べ有利である。しかし、電子供給層２６a内のピエゾ分極が発生が小さいため、２ＤＥＧ濃度が減少しオン抵抗が低下するという点で実施例１より不利である。ただし、２ＤＥＧ濃度が低いことはＥモード動作を行うには有利である。このように、縦型ＦＥＴの用途により、実施例１の構造か変形例の構造かを選択することができる。

１０ ＳｉＣ基板
１２ ＡｌＧａＮバッファ層
１４ ＧａＮドリフト層
１６ バリア層
１８ ＡｌＧａＮキャップ層
２０ ＧａＮ系半導体層
２２、２２ａ 電子走行層
２４、２４ａ 中間層
２６、２６ａ 電子供給層
２７、２７ａ 再成長層
２８、２８ａ 開口部
３０ ソース電極
３２ ゲート電極
３４ ドレイン電極

Claims (5)

1. 基板上にＧａＮ系半導体層を形成する工程と、
   前記ＧａＮ系半導体層に開口部を形成する工程と、
   前記開口部の側面に電子走行層および電子供給層を形成する工程と、
   前記電子供給層の前記開口部側の側面にゲート電極を形成する工程と、
   前記ＧａＮ系半導体層上にソース電極を形成する工程と、
   前記ＧａＮ系半導体層の前記ソース電極と相対する面に接続するドレイン電極を形成する工程と、を具備する半導体装置の製造方法。
2. 前記ＧａＮ系半導体層を形成する工程は、Ｐ型ＧａＮ系半導体層を形成する工程を含み、
   前記開口部を形成する工程は、少なくとも前記Ｐ型ＧａＮ系半導体層を除去する工程である請求項１記載の半導体装置の製造方法。
3. 前記ＧａＮ系半導体層を形成する工程は、前記Ｐ型ＧａＮ系半導体層を形成する工程の前後に、第１のＮ型ＧａＮ系半導体層を形成する工程と、第２のＮ型半導体層を形成する工程を含む請求項２記載の半導体装置の製造方法。
4. 前記ＧａＮ系半導体層を形成する工程は、ＭＯＣＶＤ法またはＭＢＥ法で成膜する請求項１から３記載の半導体装置の製造方法。
5. 基板上にＧａＮ系半導体層を形成する工程と、
   前記ＧａＮ系半導体層に開口部を形成する工程と、
   前記開口部の側面、底面および前記開口部外側の前記ＧａＮ系半導体層上全面に電子走行層および電子供給層を形成する工程と、
   前記電子供給層の前記開口部側の側面にゲート電極を形成する工程と、
   前記ＧａＮ系半導体層上にソース電極を形成する工程と、
   前記ＧａＮ系半導体層の前記ソース電極と相対する面に接続するドレイン電極を形成する工程と、を具備する半導体装置の製造方法。

Images