JP5546104B2

JP5546104B2 - ＧａＮ系電界効果トランジスタ

Info

Publication number: JP5546104B2
Application number: JP2008004949A
Authority: JP
Inventors: 義浩佐藤; 剛彦野村; 宏神林
Original assignee: THE FURUKAW ELECTRIC CO., LTD.
Current assignee: THE FURUKAW ELECTRIC CO., LTD.
Priority date: 2008-01-11
Filing date: 2008-01-11
Publication date: 2014-07-09
Anticipated expiration: 2028-01-11
Also published as: JP2009170546A

Description

この発明は、ノーマリーオフ型のＧａＮ系電界効果トランジスタに関する。

ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮなどのＧａＮ系半導体材料は、ＧａＡｓ系等の材料に比べてバンドギャップエネルギーが大きく、しかも耐熱性が高くて高温動作に優れている。このため、この特性を生かした各種のデバイス、特にＧａＮを用いた高移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）等の電界効果トランジスタ（ＦＥＴ）の開発が進められている（特許文献１参照）。

ここで、ＧａＮ系ＨＥＭＴの一例を図９に示す。図９に示すように、このＨＥＭＴ構造においては、たとえばサファイア基板などの半絶縁性基板９１上に、たとえばＧａＮからなるバッファ層９２、アンドープＧａＮ層９３、および、このアンドープＧａＮ層９３に比べてはるかに薄い、たとえばアンドープＡｌＧａＮ層９４が順次積層されたヘテロ接合構造が形成される。そして、アンドープＡｌＧａＮ層９４上には、たとえばｎ型不純物であるＳｉが高濃度でドーピングされたｎ−ＡｌＧａＮのコンタクト層９５が２箇所に形成され、各コンタクト層９５上には、ソース電極Ｓとドレイン電極Ｄが形成される。また、ソース電極Ｓとドレイン電極Ｄとの間に位置するアンドープＡｌＧａＮ層９４上には、ゲート電極Ｇが形成される。

さらに、図９に示すＧａＮ系ＨＥＭＴにおいて形成される２次元電子ガス９６について説明する。図１０は、図９の破線で囲んだ箇所Ｐ１を拡大した図である。図９および図１０に示すように、このＨＥＭＴ構造では、ＭＥＭＴの動作時に、アンドープＡｌＧａＮ層９４が電子供給層として機能し、アンドープＧａＮ層９３に電子を供給する。そして、ソース電極Ｓとドレイン電極Ｄを作動すると、アンドープＧａＮ層９３に供給された電子は、図９および図１０に示す２次元電子ガス９６を通ってドレイン電極Ｄへと走行する。このため、アンドープＧａＮ層９３は、チャネル層として機能する。

また、従来においては、ソース／ドレイン電極とのコンタクトを取るため、また、キャリア取り出し効率を向上させるため、ｎ−ＧａＮからなるコンタクト層をソース電極およびドレイン電極のそれぞれに形成するＨＥＭＴ構造が提案されていた（たとえば、特許文献２参照）。

特開２００３−１７９０８２号公報国際公開第０３／０１９０３号パンフレット

ところで、図９および図１０に示すＨＥＭＴ構造の場合、ソース電極Ｓからドレイン電極Ｄに至るヘテロ接合界面の全領域には２次元電子ガス９６が発生している。このため、このＨＥＭＴ構造の場合、ゲート電圧を０Ｖにしてゲート開放状態にした場合であっても、チャネル層内にキャリアが存在することとなり、ピンチオフ電圧が０Ｖとならない。すなわち、このＨＥＭＴ構造の場合、ドレイン電流が流れ続けてしまうノーマリーオン（normally-on）型のＦＥＴになることとなる。したがって、このＨＥＭＴ構造の場合、ゲート開放時にドレイン電流が流れないようにするためには、ゲート電極に常時、ゲート閾値以上のゲートバイアス電圧を印加することが必要となる。

しかしながら、パワースイッチングに応用した場合においては、デバイスが壊れた時の安全性確保のために、ゲートにバイアスが印加されていない時には電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリーオフ型デバイスが好ましい。このノーマリオフ型デバイスを実現するためには、ＭＯＳ構造を採用する必要がある。

さらに、特許文献２記載の構造のＨＥＭＴ構造の場合、ソース電極およびドレイン電極に対応させてコンタクト層をそれぞれ形成する必要があることから、製造工程が複雑になるという問題があった。

本発明は、上記に鑑みてなされたものであって、簡易な製造工程によって形成可能なノーマリーオフ型のＧａＮ系ＦＥＴを提供することを目的とする。

上述した課題を解決し、目的を達成するために、この発明にかかるＧａＮ系電界効果トランジスタは、ソース電極と、ドレイン電極と、ｐ−ＧａＮ半導体材料によって形成されるチャネル層と、前記ソース電極直下および前記ドレイン電極直下にそれぞれ形成されたｎ−ＡｌＧａＮ半導体材料層と、前記ｎ−ＡｌＧａＮ半導体材料層の間に位置する前記チャネル層上に形成される絶縁膜と、前記絶縁膜上に形成されるゲート電極と、を備えたことを特徴とする。

また、この発明にかかるＧａＮ系電界効果トランジスタは、前記ｎ−ＡｌＧａＮ半導体材料層は、ｎ型不純物としてＳｉをドーピングしたＡｌＧａＮ半導体材料によって形成されることを特徴とする。

また、この発明にかかるＧａＮ系電界効果トランジスタは、前記Ｓｉのドーピング濃度は、１．０Ｅ１８ｃｍ^−３以上１．０Ｅ１９ｃｍ^−３以下であることを特徴とする。

また、この発明にかかるＧａＮ系電界効果トランジスタは、前記チャネル層上に形成されたｎ−ＡｌＧａＮ半導体材料層のうちゲート電極形成領域に対応した領域のｎ−ＡｌＧａＮ半導体材料層をエッチング処理によって取り除き、該ｎ−ＡｌＧａＮ半導体材料層が取り除かれた領域に前記絶縁膜を形成してから、該形成した絶縁膜上にゲート電極を形成することによって製造されることを特徴とする。

本発明は、ソース電極直下およびドレイン電極直下にそれぞれｎ−ＡｌＧａＮ半導体材料層を形成し、さらにｎ−ＡｌＧａＮ半導体材料層の間に位置するチャネル層上に形成される絶縁膜の上にゲート電極を形成することによって、ソース電極およびドレイン電極とｎ−ＡｌＧａＮ半導体材料層との接触抵抗を低下させたノーマリーオフ型のＧａＮ系ＦＥＴを簡易な製造工程によって実現することができる。また、ＡｌＧａＮ層を導電性のn型にすることによって、絶縁膜とＡｌＧａＮ層との界面、またはＡｌＧａＮ層とＧａＮ層の界面でのチャージの発生を防止し、電流コラプスの発生を抑制することができる。

以下、図面を参照して、この発明の実施の形態について、図面に基づいて説明する。なお、この実施の形態によりこの発明が限定されるものではない。図面の記載において、同一部分には同一の符号を付している。さらに、図面は模式的なものであり、各層の厚みと幅との関係、各層の比率などは、現実のものとは異なることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている。

まず、本実施の形態にかかるＧａＮ系ＦＥＴを説明する。図１は、本実施の形態にかかるＧａＮ系ＦＥＴの構造を示す図である。図１に示すように、実施の形態にかかるＦＥＴ１は、Ｓｉ（１１１）基板などの半絶縁性の基板１１上に、ＡｌＮ層１２と、ＧａＮ層とＡｌＮ層との積層構造で形成されるバッファ層１３と、チャネル層として機能するｐ−ＧａＮ層１４とが順次積層される。そして、ｐ−ＧａＮ層１４上には、アンドープＧａＮによって形成される電子走行層１５と、Ｓｉなどのｎ型の不純物を高濃度でドーピングしたｎ−ＡｌＧａＮ層１６とが形成される。なお、電子走行層１５とｎ−ＡｌＧａＮ層１６とは、他方の電子走行層１５およびｎ−ＡｌＧａＮ層１６に対して隔離して形成される。

電子走行層１５とｎ−ＡｌＧａＮ層１６とは、他方の電子走行層１５とｎ−ＡｌＧａＮ層１６と隔離して形成される。そして、電子走行層１５とｎ−ＡｌＧａＮ層１６との間から表出しているｐ−ＧａＮ層１４の表面上、すなわち電子走行層１５とｎ−ＡｌＧａＮ層１６間に位置するチャネル層上には、ＳｉＯ_２などの絶縁膜１７が形成される。さらに、この絶縁膜１７上には、ゲート電極Ｇが形成される。なお、このゲート電極Ｇは、ＴｉおよびＡｌを積層することによって形成される。

そして、一方のｎ−ＡｌＧａＮ層１６直上にはソース電極Ｓが形成され、他方のｎ−ＡｌＧａＮ層１６直上にはドレイン電極Ｄが形成される。言い換えると、ソース電極Ｓ直下およびドレイン電極Ｄ直下にそれぞれｎ−ＡｌＧａＮ層１６が形成される。このソース電極Ｓおよびドレイン電極Ｄは、ＴｉおよびＡｌを積層することによって形成される。

ここで、ｎ−ＡｌＧａＮ層１６とアンドープＧａＮで形成される電子走行層１５とはヘテロ接合しているため、ｎ−ＡｌＧａＮ層１６直下の接合界面近傍の電子走行層１５には、キャリアとして機能する２次元電子ガス１８が生じる。一方、ゲート電極Ｇ下方のｐ−ＧａＮ層１４上には、電子走行層１５が形成されず絶縁膜１７がｐ−ＧａＮ層１４表面を被覆しているため、ゲート電極Ｇ直下に位置するｐ−ＧａＮ層１４には２次元電子ガス１８は生じない。言い換えると、ＦＥＴ１においては、２次元電子ガス１８は、連続して生じるのではなく、ゲート電極Ｇ直下で遮断される。すなわち、ＦＥＴ１においては、２次元電子ガス１８は、絶縁膜１７形成箇所で、その広がりが断絶した状態となっている。

したがって、ＦＥＴ１においては、ゲート開放時には、ｐ−ＧａＮ層１４内を流れるドレイン電流は抑制され、ピンチオフ電圧は低下する。これに対し、ゲート電極Ｇに所定のバイアス電圧を印加すると、絶縁膜１７直下に位置するｐ−ＧａＮ層１４には、電子の反転分布層が発生する。この結果、電圧印加前は断絶した２次元電子ガス１８が、この反転分布層を介して互いに連結するため、ＦＥＴ１は、ＦＥＴ動作を示すことができる。

このように、ＦＥＴ１は、絶縁膜１７形成のためにｎ−ＡｌＧａＮ層１６および電子走行層１５のゲート電極Ｇ直下部分を除去して、ＦＥＴ１の閾値電極を低くすることによって、ゲート開放時であってもドレイン電流が流れないＭＯＳ構造のノーマリーオフ型のＦＥＴとして機能する。たとえば、このＦＥＴ１を電源用スイッチングデバイスとして用いた場合には、従来のＦＥＴのようにスイッチオフの状態にするためにゲート電極に上記したゲート閾値以上のゲートバイアス電圧を印加し続ける必要がないことから、パワースイッチングに応用した場合であって、デバイスが壊れた時であっても安全性を確保することもできる。

また、ＦＥＴ１においては、ｎ−ＡｎＧａＮ層１６およびアンドープＧａＮによって形成される電子走行層１５のヘテロ構造を採用し、ソース電極Ｓおよびドレイン電極Ｄをｎ−ＡｌＧａＮ層１６上に形成することから、金属で形成されるソース電極Ｓおよびドレイン電極Ｄの直下の層がｎ型の半導体層であるｎ−ＡｌＧａＮ層１６となるため、ソース電極Ｓおよびドレイン電極Ｄと、これらの各電極直下の層とがオーミック接触することとなる。すなわち、ＦＥＴ１においては、コンタクト層を形成せずとも、電子は金属であるソース電極Ｓおよびドレイン電極Ｄとｎ−ＡｌＧａＮ層１６間を自由に移動できるため、ソース電極Ｓおよびドレイン電極Ｄとｎ−ＡｌＧａＮ半導体材料層との接触抵抗を格段に低下させることができ、ＦＥＴ形成工程の簡略化とともに、ＦＥＴの高性能化を図ることができる。

さらに、ＦＥＴ１においては、電子走行層１５上の層にｎ−ＡｌＧａＮ層１６を形成しているため、ゲート電極Ｇおよびドレイン電極Ｄ間に高電界が印加された場合であっても、絶縁膜１７とＡｌＧａＮ層との界面、またはＡｌＧａＮ層とＧａＮ層の界面には、チャージ（帯電）が発生しない。チャージが発生した場合にはチャージ発生直下のヘテロ接合界面に発生する２次元電子ガス１８が空乏化することに起因して電流が減少してしまうという電流コラプスが発生するおそれがあるのに対し、ＦＥＴ１においては、チャージ自体が発生しないため、この電流コラプスの発生が抑制できることから、所定の性能を保持した状態で長時間のＦＥＴ動作を継続することが可能になる。

つぎに、図１に示すＦＥＴ１の製造方法について説明する。まず、図２に示すように、基板１１上に、トリメチルガリウム（ＴＭＧａ）と、トリメチルアルミニウム（ＴＭＡｌ）とアンモニア（ＮＨ_３）とをそれぞれ５８μｍｏｌ／ｍｉｎ、１００μｍｏｌ／ｍｉｎ、１２l／ｍｉｎの流量で導入し、成長温度１０５０℃で、ＡｌＮ層１２、バッファ層１３であるＧａＮ／ＡｌＮ層、ｐ−ＧａＮ層１４とをエピタキシャル成長させる。ＡｌＮ層１２は、たとえば１００ｎｍ積層される。バッファ層１３は、２００ｎｍであるＧａＮ層と２０ｎｍであるＡｌＮ層を８層積層されることによって形成される。また、ｐ−ＧａＮ層１４は、５００ｎｍ積層され、ｐ型不純物として、たとえばＭｇがドーピングされており、Ｍｇ濃度が１Ｅ１７ｃｍ^−３となるように調整されている。このＭｇ濃度の測定は、ＳＩＭＳにより行われる。

次いで、ＴＭＧａとＮＨ_３とを、それぞれ１９μｍｏｌ／ｍｉｎ、１２l／ｍｉｎの流量で導入し、成長温度１０５０で、１００ｎｍの膜厚のアンドープＧａＮ層１５ａをｐ−ＧａＮ層１４上にエピタキシャル成長させる。そして、ＴＭＡｌとＴＭＧａとＮＨ_３とを、それぞれ１２５μｍｏｌ／ｍｉｎ、１９μｍｏｌ／ｍｉｎ、１２l／ｍｉｎの流量で導入し、成長温度１０５０℃で、２０ｎｍのｎ−ＡｌＧａＮ層１６ａをアンドープＧａＮ層１５ａ上にエピタキシャル成長させる。このｎ−ＡｌＧａＮ層１６ａのＡｌ組成は、たとえば２５％である。また、このｎ−ＡｌＧａＮ層１６ａには、ｎ型の不純物として、たとえばＳｉが１．０Ｅ１８ｃｍ^−３以上１．０Ｅ１９ｃｍ^−３以下の濃度でドーピングされている。Ｓｉのドーピングには、ＳｉＨ_４が用いられる。なお、アンドープＧａＮ層１５ａおよびｎ−ＡｌＧａＮ層１６ａの各形成工程におけるＴＭＡｌ、ＴＭＧａおよびＮＨ_３の導入においては、１００％水素ガスがキャリアガスとして用いられる。

そして、図３に示すように、ゲート電極形成領域に対応する領域ＳｅのアンドープＧａＮ層１５ａおよびｎ−ＡｌＧａＮ層１６ａをエッチングによって取り除き、電子走行層１５およびｎ−ＡｌＧａＮ層１６を他の電子走行層１５およびｎ−ＡｌＧａＮ層１６と隔離させる。この場合、ｎ−ＡｌＧａＮ層１６ａ上に、エッチングマスク用のＳｉＯ_２膜を形成し、領域ＳｅのＳｉＯ_２膜のみをエッチングした後、残ったＳｉＯ_２膜をマスクとして、ｐ−ＧａＮ層１４が露出するまで、ゲート電極形成領域のアンドープＧａＮ層１５ａおよびｎ−ＡｌＧａＮ層１６ａを塩素などでエッチングする。

つぎに、図４に示すように、領域Ｓｅを含むｐ−ＧａＮ層１４、電子走行層１５およびｎ−ＡｌＧａＮ層１６上に絶縁膜１７ａを形成する。この絶縁膜１７ａは、たとえばＰＣＶＤで形成された厚さ６０ｎｍのＳｉＯ_２膜である。

そして、ソース電極Ｓおよびドレイン電極Ｄが形成される領域以外をマスクした後に、図５に示すように、ソース電極Ｓおよびドレイン電極Ｄが形成される領域の絶縁膜をフッ酸で除去する。次いで、図６に示すように、この絶縁膜を除去した領域に、リフトオフ法を用いて、ソース電極Ｓおよびドレイン電極Ｄを形成する。ソース電極Ｓおよびドレイン電極Ｄは、ｎ−ＡｌＧａＮ層１６表面から順に、Ｔｉ層、Ａｌ層の順に形成されている。Ｔｉ層はたとえば２５ｎｍであり、Ａｌ層はたとえば３００ｎｍである。Ｔｉ層およびＡｌ層は、スパッタ法または真空蒸着法によって形成される。その後、６００℃１０分のアニール処理を行う。

その後、図７に示すように、リフトオフ法を用いて、絶縁膜１７上にゲート電極Ｇを形成する。ゲート電極Ｇは、絶縁膜１７表面から順に、Ｔｉ層、Ａｌ層、Ｔｉ層の順に形成されている。各Ｔｉ層およびＡｌ層は、スパッタ法または真空蒸着法によって形成される。このように、従来において必要であったコンタクト層を形成する必要がないため、簡易な製造工程で図１に示すＦＥＴ１を製造することができる。

つぎに、ｎ−ＡｌＧａＮ層１６にドーピングされるＳｉ濃度とｎ−ＡｌＧａＮ層の接触比抵抗について説明する。図８は、ｎ−ＡｌＧａＮ層１６にドーピングされるＳｉ濃度とｎ−ＡｌＧａＮ層の接触比抵抗とを示す図である。図８に示すように、Ｓｉのドーピング量が増加するにしたがって、接触比抵抗が低下していく。ここで、ｎ−ＡｌＧａＮ層１６の接触比抵抗は、５Ｅ−５Ωｃｍ^２以下であればＦＥＴ動作を正常に行うことができる。さらに、ｎ−ＡｌＧａＮ層１６の接触比抵抗は、５Ｅ−６^６Ωｃｍ^２以下であればＦＥＴ動作の高性能化を図ることができる。したがって、Ｓｉのドーピング濃度は、ｎ−ＡｌＧａＮ層１６の接触比抵抗が５Ｅ−５Ωｃｍ^２である５．０Ｅ１７ｃｍ^−３以上である必要があり、さらに接触比抵抗が５Ｅ−６Ωｃｍ^２である１．０Ｅ１８ｃｍ^−３以上であることが望ましい。そして、Ｓｉのドーピング濃度が２．０Ｅ１９ｃｍ^−３以上である場合には、臨界膜厚が薄くなることに起因して、クラックが発生してしまう。このため、Ｓｉのドーピング濃度は、２．０Ｅ１９ｃｍ^−３未満である必要があり、ｎ−ＡｌＧａＮ層１６を安定して形成するためには、１．０Ｅ１９ｃｍ^−３であることが望ましい。

このように、ｎ−ＡｌＧａＮ層１６のＳｉ濃度を１．０Ｅ１８ｃｍ^−３以上１．０Ｅ１９ｃｍ^−３以下に設定することによって、ｎ−ＡｌＧａＮ層１６のクラック発生を防止するとともに、ソース電極Ｓおよびドレイン電極Ｄとｎ−ＡｌＧａＮ層１６との間における接触抵抗を低下させたＦＥＴ１を実現することが可能になる。

なお、本実施の形態においては、ｎ−ＡｌＧａＮ層１６にドーピングするｎ型不純物としてＳｉを例に説明したが、Ｓｉの他にＴｅ、Ｓを用いることができる。ドーピング濃度は、ｎ−ＡｌＧａＮ層１６の接触比抵抗値などをもとに設定すればよい。

また、本実施の形態においては、ＳｉＯ_２を用いて絶縁膜１７を形成した場合を例に説明したが、もちろんこれに限らず、ＡｌＮ、Ａｌ_２Ｏ_３、Ｇａ_２Ｏ_３、ＴａＯ_３、ＳｉＮ_ｘまたはＳｉＯＮを用いて絶縁膜１７を形成してもよい。

また、本実施の形態においては、ソース電極Ｓおよびドレイン電極ＤをＴｉ層／Ａｌ層で形成した場合を例に説明したが、もちろんこれに限らず、Ｔｉ層と、ＡｌとＳｉの合金膜と、Ｍｏ膜とをｎ−ＡｌＧａＮ層１６上に順次積層することによってソース電極Ｓおよびドレイン電極Ｄを形成してもよい。この場合、たとえば、Ｔｉ層の厚さは０．０２５μｍ、ＡｌとＳｉの合金層の厚さは０．１μｍであり、Ａｌ：Ｓｉの組成比は０．８８：０．１２であり、その後のアニール条件は９００℃１分である。また、Ｔｉ層、Ｓｉ層、Ａｌ層およびＭｏ層をｎ−ＡｌＧａＮ層１６上に順次積層することによってソース電極Ｓおよびドレイン電極Ｄを形成してもよい。この場合、たとえば、Ｔｉ層の厚さは０．０２５μｍであり、Ｓｉ層の厚さは０．０１μｍであり、Ａｌ層の厚さは０．０９μｍであり、その後、９００℃１分のアニール処理を行いＡｌとＳｉとの混晶相を形成する。

また、本実施の形態においては、ゲート電極Ｇの材料としては、ＰｔとＡｕを順次蒸着したもの、ＰｄとＡｕを順次蒸着したもの、ＰｄとＡｕを順次蒸着したもの、ＮｉとＡｕを順次蒸着したもの、Ｐｔ、ＮｉおよびＡｕを順次蒸着したもの、ＷとＡｕを順次蒸着したものが他に挙げられる。

実施の形態にかかるＧａＮ系ＦＥＴの構造を示す図である。図１に示すＧａＮ系ＦＥＴの製造方法を説明する図である。図１に示すＧａＮ系ＦＥＴの製造方法を説明する図である。図１に示すＧａＮ系ＦＥＴの製造方法を説明する図である。図１に示すＧａＮ系ＦＥＴの製造方法を説明する図である。図１に示すＧａＮ系ＦＥＴの製造方法を説明する図である。図１に示すＧａＮ系ＦＥＴの製造方法を説明する図である。ｎ−ＡｌＧａＮ層１６にドーピングされるＳｉ濃度とｎ−ＡｌＧａＮ層の接触比抵抗とを示す図である。従来技術にかかるＧａＮ系ＦＥＴの構造を示す図である。図９の一部拡大図である。

符号の説明

１１基板
１２ＡｌＮ層
１３バッファ層
１４ｐ−ＧａＮ層
１５電子走行層
１６ｎ−ＡｌＧａＮ層
１７絶縁膜
Ｓソース電極
Ｄドレイン電極
Ｇゲート電極

Claims

ソース電極と、
ドレイン電極と、
ｐ−ＧａＮ半導体材料によって形成されるチャネル層と、
前記ソース電極直下および前記ドレイン電極直下にそれぞれ隔離して形成されたｎ−ＡｌＧａＮ半導体材料層と、
前記ソース電極直下および前記ドレイン電極直下の前記ｎ−ＡｌＧａＮ半導体材料層と前記チャネル層と間にそれぞれ隔離して形成された電子走行層と、
前記隔離して形成された前記ｎ−ＡｌＧａＮ半導体材料層および前記電子走行層の間から表出している前記チャネル層の表面上に形成される絶縁膜と、
前記絶縁膜上に形成されるゲート電極と、
を備えたことを特徴とするＧａＮ系電界効果トランジスタ。
前記電子走行層中に形成された２次元電子ガスは、前記電子走行層が隔離して形成されていることによって前記ゲート電極直下で遮断されていることを特徴とする請求項１に記載のＧａＮ系電界効果トランジスタ。
前記電子走行層は、アンドープＧａＮからなることを特徴とする請求項１または２に記載のＧａＮ系電界効果トランジスタ。
前記ｎ−ＡｌＧａＮ半導体材料層は、ｎ型不純物としてＳｉをドーピングしたＡｌＧａＮ半導体材料によって形成されることを特徴とする請求項１〜３のいずれか一つに記載のＧａＮ系電界効果トランジスタ。
前記Ｓｉのドーピング濃度は、１．０Ｅ１８ｃｍ^−３以上１．０Ｅ１９ｃｍ^−３以下であることを特徴とする請求項４に記載のＧａＮ系電界効果トランジスタ。
前記チャネル層上に形成された電子走行層およびｎ−ＡｌＧａＮ半導体材料層のうちゲート電極形成領域に対応した領域の電子走行層およびｎ−ＡｌＧａＮ半導体材料層をエッチング処理によって取り除き、該電子走行層およびｎ−ＡｌＧａＮ半導体材料層が取り除かれた領域に前記絶縁膜を形成してから、該形成した絶縁膜上にゲート電極を形成することによって製造されることを特徴とする請求項１〜５のいずれか一つに記載のＧａＮ系電界効果トランジスタ。