JP5323527B2 - GaN系電界効果トランジスタの製造方法 - Google Patents
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Description
この構成によれば、電子供給層が表面に出ていないため、電子供給層と絶縁膜の間の界面準位を低減することが可能になり、電流コラプスを低減することができる。
図1は、本発明の一実施形態に係る製造方法により製造されるGaN系電界効果トランジスタ(以下、「MOSFET」という。)の模式的な断面図である。このMOSFET100は、サファイア、SiC、Siなどからなる基板101上に、AlN層102と、GaN層とAlN層とを交互に積層して形成したバッファ層103と、p−GaNからなるチャネル層104が形成されている。さらに、チャネル層104上には、アンドープGaNからなるドリフト層105と、ドリフト層105よりもバンドギャップエネルギーが大きいAlGaNからなる電子供給層106が順次積層されている。
なお、図面上ではリセス部108内におけるチャネル層104の表面はチャネル層104の上面近傍に位置しているが、その表面の深さについてはチャネル層104内で適宜設定することができる。
つぎに、電子供給層106とソース電極109およびドレイン電極110との間でオーミック接触を得るためのアロイ工程として、600℃、10分のアニールを行なう
101 基板
102 AlN層
103 バッファ層
104 チャネル層
105 ドリフト層
106 電子供給層
108 リセス部
109 ソース電極
110 ドレイン電極
111 ゲート絶縁膜(第2の絶縁膜)
112 ゲート電極
113 保護膜(第1の絶縁膜)
120 マスク層
120a 素子分離部
120b 開口部
130 素子分離部分
Claims (4)
- 基板上に、GaN系半導体からなるチャネル層をエピタキシャル成長させる工程と、
前記チャネル層上に、前記チャネル層よりもバンドギャップエネルギーが大きいGaN系半導体からなる電子供給層をエピタキシャル成長させる工程と、
電子供給層の一部をエッチング除去して前記チャネル層の表面を表出させることによって、前記表面を底面とするリセス部を形成する工程と、
前記電子供給層上にソース電極およびドレイン電極を形成する工程と、
前記リセス部の内表面上、前記電子供給層上、前記ソース電極および前記ドレイン電極上に第1の絶縁膜を形成する工程と、
前記ソース電極および前記ドレイン電極にアニールを行なうアロイ工程と、
前記アロイ工程後に、前記第1の絶縁膜を除去し、前記リセス部の内表面上、前記電子供給層上、前記ソース電極および前記ドレイン電極上に第2の絶縁膜を形成する工程と、前記リセス部における前記第2の絶縁膜上にゲート電極を形成する工程と、を備えることを特徴とするGaN系電界効果トランジスタの製造方法。 - 前記チャネル層と前記電子供給層との間に、p型またはアンドープのGaN系半導体からなるドリフト層を形成する工程を有することを特徴とする請求項1に記載のGaN系電界効果トランジスタの製造方法。
- 前記電子供給層上に、n-GaNまたはi-GaNからなるキャップ層を形成する工程を有することを特徴とする請求項1または2に記載のGaN系電界効果トランジスタの製造方法。
- 前記アロイ工程は、600℃でアニールを行うことを特徴とする請求項1から3のいずれか一項に記載のGaN系電界効果トランジスタの製造方法。
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