JP5655333B2 - 半導体構造及びその製造方法 - Google Patents

Description

本発明は、窒化物系半導体を用いた半導体構造及びその製造方法に関する。

ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等の窒化物系半導体は、高い絶縁破壊強度、高い熱伝導率、及び高い電子飽和速度を有する。そのため、このような窒化物系半導体は、高周波デバイスあるいはスイッチング素子等の電力制御用パワーデバイスの作製に適用する半導体材料として有望な材料とされている。

以上のような理由により、近年、窒化物系半導体材料を用いた電界効果トランジスタの実用化開発が盛んに行われている。

非特許文献１記載の、窒化物系半導体材料を用いた電界効果トランジスタの構造を図１０に示す。非特許文献１記載の電界効果トランジスタは、基板１と、バッファ層２と、ＧａＮ３と、凹領域（リセス）を有するＡｌＧａＮ層４と、ソース電極５と、ゲート電極６と、ドレイン電極７と、を備える。また、非特許文献１記載の電界効果トランジスタは、ノーマリオフ特性を有する。

図１１は、非特許文献１記載の電界効果トランジスタのゲート電極６直下の、ＡｌＧａＮ層４の残存部の厚さに対する、閾値電圧の相関を示している。閾値電圧とは、ソース電極５と、ドレイン電極６とが電気的に接続するために、ゲート電極７に印加する最小の電圧を示す。すなわち、ゲート電極７に、閾値電圧以上の電圧を印加すると、ソース電極５とドレイン電極６との間に電流が流れ、オン状態となる。

図１１により、ゲート電極７直下のＡｌＧａＮ層４の層厚が小さくなるにつれ閾値電圧が増加する傾向があることが分かる。また、ゲート電極７直下のＡｌＧａＮ層４の層厚が５ｎｍとなった場合、閾値電圧が０Ｖとなることが示されている。

池田成明、外３名、「薄層ＡｌＧａＮ構造を用いた電源用ＧａＮパワーデバイスの開発」、古河電工時報 第１１７号、古河電気工業株式会社、平成１８年１月、ｐ．１−５

非特許文献1記載の電界効果トランジスタのようなゲートリセス構造においては、通常、凹領域をエッチングによって形成する。しかしエッチングを行う場合、エッチング深さが多少不均一となってしまうことが製造上避けられない。一方、非特許文献1記載の電界効果トランジスタの場合、ゲート電極７直下のＡｌＧａＮ層４の層厚が１ｎｍ変化すると、閾値電圧が０．１４Ｖも変化してしまうことが、図１１に示されている。

すなわち、非特許文献1においては、凹領域のエッチング深さの不均一性により生じる、ゲート電極７直下のＡｌＧａＮ層４の層厚のバラツキによって、閾値電圧のバラツキが生じるという問題が生じる。

なお、この問題が生じるのは、非特許文献１記載のような、ノーマリオフ型の電界効果トランジスタに限らない。すなわち、ゲートリセス構造を有するノーマリオン型の電界効果トランジスタにおいても、同様の問題が生じる。

本発明はこのような問題に鑑み、閾値電圧のバラツキが生じにくいゲートリセス構造の半導体装置を提供することが可能な、半導体構造を提供することを目的とする。

本発明の半導体構造は、チャネル層と、チャネル層上に形成されたＡｌ_ＸＧａ_１−ＸＮ層と、Ａｌ_ＸＧａ_１−ＸＮ層上に形成されたＡｌ_ＹＧａ_１−ＹＮ層（０＜Ｙ≦Ｘ≦１）と、を有し、Ａｌ_ＸＧａ_１−ＸＮ層はｐ型Ａｌ_ＸＧａ_１−ＸＮ層を含み、Ａｌ_ＹＧａ_１−ＹＮ層は凹領域を有し、チャネル層とＡｌ_ＸＧａ_１−ＸＮ層との界面の分極電荷面密度の絶対値σ_１と、ｐ型Ａｌ_ＸＧａ_１−ＸＮ層のイオン化アクセプタ電荷面密度の絶対値σ_Ａと、Ａｌ_ＸＧａ_１−ＸＮ層とＡｌ_ＹＧａ_１−ＹＮ層との界面の分極電荷面密度の絶対値σ_２とが、０．９７（σ_１−σ_２）≦σ_Ａ≦１．０３（σ_１−σ_２）を満たす。

本発明の半導体構造の製造方法はチャネル層と、Ａｌ_ＸＧａ_１−ＸＮ層と、を形成する工程と、Ａｌ_ＸＧａ_１−ＸＮ層の一部にｐ型Ａｌ_ＸＧａ_１−ＸＮ層形成する工程と、Ａｌ_ＸＧａ_１−ＸＮ層上にＡｌ_ＹＧａ_１−ＹＮ層（０＜Ｙ≦Ｘ≦１）を形成する工程と、Ａｌ_ＹＧａ_１−ＹＮ層の一部に凹領域を形成する工程と、を有し、チャネル層と前記Ａｌ_ＸＧａ_１−ＸＮ層との界面の分極電荷面密度の絶対値σ_１と、前記ｐ型Ａｌ_ＸＧａ_１−ＸＮ層のイオン化アクセプタ電荷面密度の絶対値σ_Ａと、前記Ａｌ_ＸＧａ_１−ＸＮ層と前記Ａｌ_ＹＧａ_１−ＹＮ層との界面の分極電荷面密度の絶対値σ_２とが、０．９７（σ_１-σ_２）≦σ_Ａ≦１．０３（σ_１-σ_２）を満たす。

本発明によって、閾値電圧のバラツキが生じにくい窒化物系半導体材料を用いたリセスゲート構造の半導体装置を提供することが可能な、半導体構造を提供することが可能となる。

本発明の第１の実施形態における半導体構造の一例を示す。 本発明の第２の実施形態における電界効果トランジスタの構造の一例を示す。 本発明の第２の実施形態における電界効果トランジスタの製造方法の一例を示す。 図２に示すＡ−Ａ′に沿った断面におけるバンド構造を示す。 本発明の第３の実施形態における電界効果トランジスタの構造の一例を示す。 本発明の第４の実施形態における電界効果トランジスタの構造の一例を示す。 本発明の第４の実施形態における電界効果トランジスタの構造に発生する抵抗の模式図である。 本発明の第５の実施形態における電界効果トランジスタの構造の一例を示す。 図８に記載の電界効果トランジスタと、図１０に記載の電界効果トランジスタにおける、ソース電極―ゲート電極の間の領域の積層方向に沿ったバンド構造と電子濃度の分布を示す。 本発明に関連する電界効果トランジスタの構造を示す。 本発明に関連する電界効果トランジスタにおける、ゲート電極直下のＡｌＧａＮ層の層厚と、閾値電圧との関係を示す。

本発明の実施の形態について図面を参照しながら説明する。しかしながら、係る形態は本発明の技術的範囲を限定するものではない。

［第１の実施形態］
本発明の第１の実施形態における半導体構造の構成を図１に示す。本実施形態における半導体構造１０は、チャネル層１１と、Ａｌ_ＸＧａ_１−ＸＮ層１２と、ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１３と、Ａｌ_ＹＧａ_１−ＹＮ層１４と、を有する。

Ａｌ_ＸＧａ_１−ＸＮ層１２は、チャネル層１１上に形成される。ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１３は、Ａｌ_ＸＧａ_１−ＸＮ層１２の一部に形成される。本実施形態においては、ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１３は、Ａｌ_ＸＧａ_１−ＸＮ層１２のうち、Ａｌ_ＸＧａ_１−ＸＮ層１２とＡｌ_ＹＧａ_１−ＹＮ層１４との界面に形成される。ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１３には、例えばＭｇ、ＺｎあるいはＨがドーピングされている。Ａｌ_ＹＧａ_１−ＹＮ層１４は、Ａｌ_ＸＧａ_１−ＸＮ層１２上に形成され、凹領域を有する。なお、各層の組成におけるＸ及びＹには、０＜Ｙ≦Ｘ≦１の関係が成立する。

そして、チャネル層１１とＡｌ_ＸＧａ_１−ＸＮ層１２との界面の分極電荷面密度の絶対値σ_１と、ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１３のイオン化アクセプタ電荷面密度の絶対値σ_Ａと、Ａｌ_ＸＧａ_１−ＸＮ層１２（ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１３）とＡｌ_ＹＧａ_１−ＹＮ層１４との界面の分極電荷面密度の絶対値σ_２は、以下の式１を満たす。

０．９７（σ_１-σ_２）≦σ_Ａ≦１．０３（σ_１-σ_２） ・・・（式１）
次に、式１の導出方法、及び式１を満たすことによる作用及び効果について、説明する。

本実施形態における半導体構造のＡｌ_ＹＧａ_１−ＹＮ層１４の凹領域に、ゲート電極を形成し、Ａｌ_ＹＧａ_１−ＹＮ層１４上のその他の領域にソース電極及びドレイン電極を形成することとする。この場合、閾値電圧と、ゲート電極の直下におけるＡｌ_ＹＧａ_１−ＹＮ層１４の層厚ｄとの関係は、ポアソン方程式を解くことにより、以下のようになる。なお閾値電圧とは、ソース電極とドレイン電極との間に電流を流すためにゲート電極にかける最小の電圧である。すなわち、ゲート電極に閾値電圧以上の電圧をかけると、ソース電極とドレイン電極との間に電流が流れる。

ここで、Ｖ_ｔｈは閾値電圧で、φ_Ｂはゲート電極に対するＡｌ_ＸＧａ_１−ＸＮ層１２のショットキー障壁高さを示す。また、ε_０、ε_１、ε_２、ｑはそれぞれ、真空中の誘電率、Ａｌ_ＸＧａ_１−ＸＮ層１２の比誘電率、Ａｌ_ＹＧａ_１−ＹＮ層１４の比誘電率、素電荷を示す。また、ΔＥ_１、ΔＥ_２はそれぞれ、チャネル層１１とＡｌ_ＸＧａ_１−ＸＮ層１２との接合界面における伝導帯の電子エネルギー不連続値、Ａｌ_ＸＧａ_１−ＸＮ層１２とＡｌ_ＹＧａ_１−ＹＮ層１４との接合界面における伝導帯の電子エネルギー不連続値を示す。また、ｔは、Ａｌ_ＸＧａ_１−ＸＮ層１２の層厚を示す。

式２より、ゲート電極の直下におけるＡｌ_ＹＧａ_１−ＹＮ層１４の層厚ｄのバラツキが大きいと、閾値電圧のバラツキも大きくなることが分かる。そのため、閾値電圧のバラツキを抑制するためには、凹領域を形成する際に、凹領域の深さを均一にする必要がある。しかしながら、製造上、凹領域の深さを完全に均一にすることは困難である。凹領域はエッチングにより形成される場合が多いが、この場合、凹領域の深さが少なくとも２ｎｍ程度の不均一性が出てしまうことが、製造上避けられないためである。そのため、凹領域の深さが不均一、すなわち、ゲート電極の直下におけるＡｌ_ＹＧａ_１−ＹＮ層１４の層厚ｄが変動する場合でも、閾値電圧にバラツキが生じないようにする必要がある。そして、そのためには、式２におけるｄの係数である（σ_１−σ_２−σ_Ａ）／（ε_０・ε_２）を、極力０に近づける必要がある。この係数（σ_１−σ_２−σ_Ａ）／（ε_０・ε_２）は、Ａｌ_ＹＧａ_１−ＹＮ層１４の内部電界を示す。

すなわち、Ａｌ_ＹＧａ_１−ＹＮ層１４の内部電界を０とすることができれば、ｄのバラツキに起因する閾値電圧のバラツキは発生しない。ここで、Ａｌ_ＹＧａ_１−ＹＮ層１４の内部電界を０とするためには、σ_１−σ_２−σ_Ａ＝０とすればよい。そのため、σ_Ａ＝σ_１−σ_２となるようにσ_Ａを調整することにより、ｄのバラツキに起因する閾値電圧のバラツキは発生しないことが分かる。

また、Ａｌ_ＹＧａ_１−ＹＮ層１４の内部電界が完全に０とならない場合においても、０に近い値とすることが出来れば、閾値電圧のバラツキを十分に抑制することができる。本実施形態の半導体構造は、例えば通信用半導体回路に搭載される電界効果トランジスタに適用することが出来るが、電界効果トランジスタの閾値電圧のバラツキは、該通信用半導体回路の歩留まりに悪影響を及ぼす。すなわち、通信用半導体回路に搭載された電界効果トランジスタの閾値電圧にバラツキがあると、通信用半導体回路の歩留まりの悪化が激しくなってしまう。ここで、通信用半導体回路において許容できる、すなわち歩留まりの悪化を招かないと考えられる閾値電圧のバラツキの許容範囲は、０．０６Ｖとされている。そのため、電界効果トランジスタの閾値電圧のバラツキを０．０６Ｖ以内の範囲に収めることができれば、該電界効果トランジスタを備える通信用半導体回路等において、歩留まりの悪化を防ぐことが可能となる。

ここで、上述したように、エッチングによる凹領域の形成によって生じる、ｄのバラツキは２nm程度である。そのため、閾値電圧のバラツキを０．０６Ｖ以下の範囲の収めるためには、｜−（σ_１−σ_２−σ_Ａ）/ε_２ε_０｜＜０．０６Ｖ/２ｎｍを満たす、即ち、（σ_１−σ_２）−３ε_２ε_０×１０^５＜σ_Ａ＜（σ_１−σ_２）＋３ε_２ε_０×１０^５（単位：ｃｍ^−２）を満たすσ_Ａとすればよいことになる。

なお、本実施形態のようなＡｌＧａＮ系の半導体構造においては、下記参考文献１を参照することにより、ε_２＜９．２となること、すなわち、ε_２ε_０×１０^５＜１．５８×１０^１２ｃｍ^−２となることが分かる。また、同じく参考文献１から、（σ_１−σ_２）＜６．４１×１０^１３ｃｍ^−２となることが分かる。

参考文献１：Ｏ．Ａｍｂａｃｈｅｒ ｅｔ ａｌ．， Ｊ． Ａｐｐｌ． Ｐｈｙｓ．， ｖｏｌ． ８５， Ｎｏ． ６， １５ Ｍａｒｃｈ １９９９， ｐ． ３２２２−３２３３
これらの数式から、σ_Ａの範囲を算出すると、０．９７（σ_１−σ_２）＜σ_Ａ＜１．０３（σ_１−σ_２）となる。以上のようにして、式１を導出した。

すなわち、通信用半導体回路等に用いるゲートリセス構造の半導体装置に、式１を満たす半導体構造を適用することにより、該半導体装置の閾値電圧のバラツキを、該通信用半導体回路において歩留まりが悪化しない程度にまで抑制することが可能となる。

以上のように、本実施形態の半導体構造は、σ_Ａを、上記式１を満たすように調整することによって、Ａｌ_ＹＧａ_１−ＹＮ層１４における内部電界を抑制することが可能となる。

そのため、本実施形態における半導体構造を用いることによって、閾値電圧のバラツキが生じにくいゲートリセス構造の半導体装置を提供することが可能となる。例えば、本実施形態の半導体構造を電界効果トランジスタに適用することにより、閾値電圧のバラツキが抑制された電界効果トランジスタを提供することが可能となる。

なお、本実施形態においては、ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１３は、Ａｌ_ＸＧａ_１−ＸＮ層１２のうち、Ａｌ_ＸＧａ_１−ＸＮ層１２とＡｌ_ＹＧａ_１−ＹＮ層１４との界面に形成されることとしたが、これに限らない。すなわち、ｐ型Ａｌ_ＸＧａ_１−ＸＮ層１３は、Ａｌ_ＸＧａ_１−ＸＮ層１２の中で、Ａｌ_ＹＧａ_１−ＹＮ層１４に接しない領域に形成されることとしても良い。

［第２の実施形態］
次に、第１の実施形態における半導体構造を適用した半導体装置の実施形態として、電界効果トランジスタの実施形態について述べる。

本実施形態における電界効果トランジスタの構造を、図２に示す。本実施形態における電界効果トランジスタは、基板１０１、バッファ層１０２、チャネル層１０３、第１の電子供給層１０４、ｐ型半導体層１０５、キャップ層１０６、ソース電極１０７、ドレイン電極１０８、保護膜１０９、ゲート絶縁膜１１０、ゲート電極１１１を有する。

チャネル層１０３は、バッファ層１０２上に形成されたノンドープＧａＮ層であり、層厚は２〜３μｍである。第１の電子供給層１０４は、チャネル層１０３上に形成されたノンドープＡｌ_0.3Ｇａ_0.7Ｎ層であり、層厚は５ｎｍである。ｐ型半導体層１０５は、第１の電子供給層１０４上に形成されたｐ型Ａｌ_0.3Ｇａ_0.7Ｎ層であり、層厚は１ｎｍ以下である。また、ｐ型半導体層１０５には、Mgがドーピングされており、そのイオン化アクセプタ電荷の面密度σ_Aは ５．４ × １０^１２ ｃｍ^−２である。キャップ層１０６は、ｐ型半導体層１０５上に形成されたノンドープＡｌ_0.1Ｇａ_0.9Ｎ層で、層厚は４０ｎｍである。また、キャップ層１０６は、凹領域を有しており、これによりリセス構造を形成している。また、凹領域に形成されたゲート電極１１１直下のキャップ層１０６の層厚ｄは３０nmである。ソース電極１０７及びドレイン電極１０８は、キャップ層１０６表面のうち、凹領域以外の所定の領域に形成される。保護膜１０９は、キャップ層１０６表面のうち、凹領域以外の領域であり、且つ、ソース電極１０７及びドレイン電極１０８が形成された領域以外の領域に形成される。ゲート絶縁膜１１０は、少なくとも、キャップ層１０６の凹領域の底面及び側面を覆う。ゲート電極１１１は、ゲート絶縁膜１１０を介して、キャップ層１０６の凹領域に形成される。

ここで、本実施形態における第１の電子供給層１０４のAｌ組成は０．３であり、キャップ層１０６のAｌ組成は０．１である。この場合、チャネル層１０３と第１の電子供給層１０４の接合界面に生じる分極電荷面密度の絶対値σ_１は、１．６７×１０^１３ｃｍ^−２となる。また、ｐ型半導体層１０５とキャップ層１０６の接合界面に生じる分極電荷面密度の絶対値σ_２は、１．１４×１０^１３ｃｍ^−２となる。よって、σ_１−σ_２＝５．３×１０^１２ｃｍ^−２となる。一方、本実施形態における、ｐ型半導体層１０５のイオン化アクセプタ電荷の面密度σ_Aは、５．４×１０^１２ｃｍ^−２である。そのため、本実施形態におけるσ_Aは、式１を満たす。

次に、本実施形態の電界効果トランジスタの製造方法を、図３を用いて説明する。

初めに、基板１０１上にバッファ層１０２、チャネル層１０３、第１の電子供給層１０4、Mgをドープしたｐ型半導体層１０５、キャップ層１０６をこの順にエピタキシャル成長させることにより、図３（ａ）に示す窒化物半導体の積層構造を形成する（ステップ１）。これらの層のエピタキシャル成長には、例えば、有機金属気相成長法（ＭＯＶＰＥ： Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）を用いる。なお、ｐ型半導体層１０５にはＭｇをドープすることとしたが、ドープする際に、Ｉｎを数％混入させても良い。

次に、ソース電極１０７及びドレイン電極１０８を形成する領域に開口パターンを形成したフォトレジスト・マスクを、キャップ層１０６上に形成する。そして、蒸着・リフトオフ法を用いて、キャップ層１０６表面の所定位置に、Ｔｉ／Ａｌ（３０／１８０ｎｍ）電極を形成する。その後、形成されたＴｉ／Ａｌ（３０／１８０ｎｍ）電極に対して、６００℃で６０秒間、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行う。これにより、図３（ｂ）に示すように、ソース電極１０７及びドレイン電極１０８が形成される（ステップ２）。

次に、図３（ｃ）に示すように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、ＳｉＮからなる保護膜１０９を、膜厚１００ｎｍとなるように成膜する（ステップ３）。

そして、ソース電極１０７とドレイン電極１０８の間の所定の領域に開口パターンを形成したフォトレジスト・マスクを、キャップ層１０６の表面に形成する。その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、保護膜１０９をエッチング除去した後、フォトレジスト・マスクを除去する。フォトレジスト・マスクを除去した後の構造を、図３（ｄ）に示す。

次に、保護膜１０９をエッチングマスクとして、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）ドライエッチング法を用い、ソース電極１０７とドレイン電極１０８の間の所定の領域において、キャップ層１０６の一部をエッチング除去する（ステップ４）。これにより、キャップ層１０６に凹領域が形成される。ここで、凹領域の底面における、エッチングされていないキャップ層１０６の層厚が、所定の厚さとなるように、エッチングを行う。すなわち、凹領域の底面においては、ｐ型半導体層１０５は露出しない。キャップ層１０６の一部をエッチング除去した後の構造を、図３（ｅ）に示す。

次に、図３（ｅ）に示す積層構造の上表面に、Ａｌ₂Ｏ₃からなるゲート絶縁膜１１０を、層厚５０ｎｍとなるように成膜する。その後、ゲート電極１１１が形成される領域に開口パターンを形成したフォトレジスト・マスクを、積層構造の上表面に形成する。そして、蒸着・リフトオフ法を用いて、開口パターンが形成された領域にＮｉ／Ａｕ（３０／３００ｎｍ）を形成する。これにより、ゲート電極１１１が形成される。そして、形成されたゲート電極１１１をマスクとして、ゲート絶縁膜１１０の一部をエッチング除去する（ステップ５）。ゲート絶縁膜１１０の一部をエッチング除去した後の構造を、図３（ｆ）に示す。

次に、ソース電極１０７及びドレイン電極１０８が形成されている領域に開口パターンを形成したフォトレジスト・マスクを、図３（ｆ）に示す積層構造の上表面に形成する。そして、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、保護膜１０９の一部をエッチング除去する（ステップ６）。これにより、図３（ｇ）に示す、本実施形態における電界効果トランジスタが完成する。

次に、本実施形態における電界効果トランジスタの閾値電圧と、凹領域に形成されたゲート電極１１１の直下におけるキャップ層１０６の層厚ｄとの関係について、図４を用いて説明する。

図４は、図２に示すＡ−Ａ′に沿った断面におけるバンド構造を示す。すなわち、図４は、図２に示すゲート電極１１１が形成されている領域の中央付近における、積層構造の積層方向に沿った断面のバンド構造を示す。なお、図４のｐ型半導体層１０５における「−」とは、ｐ型半導体層１０５にアクセプターイオンが存在することを示す。

図４に示す実線は、式１を満たし、かつゲート電極１１１にバイアス電圧を印加しない（Ｖ_ｇ＝０Ｖ）ときの分布を示す。一方、図４に示す破線は、式１を満たさず、かつ、ゲート電極１１１にバイアス電圧を印加しない（Ｖ_ｇ＝０Ｖ）ときの分布を示す。

図４における電子エネルギーはポアソン方程式から計算でき、閾値電圧は、以下の式３のように表される。

・・・（式３）
式３において、ｌ、ε_３はそれぞれ、ゲート絶縁膜１１０の層厚及びゲート絶縁膜１１０の比誘電率を示す。また、ΔＥ_３は、キャップ層１０６とゲート絶縁膜１１０の接合界面における伝導帯の電子エネルギー不連続値を示す。また、φ_Ｂは、ゲート電極１１１に対するゲート絶縁膜１１０のショットキー障壁高さを示す。その他の記号が示す内容は、式２と同様である。

式３から、閾値電圧は、式２と同様に、キャップ層１０６内部に生じる内部電界（−（σ_１−σ_２−σ_Ａ）/ε_２ε_０）を比例定数として、凹領域に形成されたゲート電極１１１直下のキャップ層１０６の層厚ｄに比例することが分かる。

ここで、本実施形態の電界効果トランジスタにおいては、上述したように、式１を満たすようにσ_Ａが調整されている。そのため、図４の実線が示すように、キャップ層１０６に生じる内部電界を抑制することができる。これにより、本実施形態における電界効果トランジスタは、ゲート電極１１１の直下におけるキャップ層の層厚ｄのバラツキに起因する、閾値電圧のバラツキを抑制することが可能となる。

なお、本実施形態における電界効果トランジスタが有する各半導体層のＡｌ組成や層厚は、本実施形態で述べた組成及び層厚に限らない。すなわち、第１の電子供給層１０４、ｐ型半導体層１０５、キャップ層１０６の組成をそれぞれ、Ａｌ_ＸＧａ_１−ＸＮ、ｐ型Ａｌ_ＸＧａ_１−ＸＮ、Ａｌ_ＹＧａ_１−ＹＮとした場合に、０＜Ｙ≦Ｘ≦１を満たし、且つ、式１を満たす範囲であれば、本実施形態の効果を得ることが可能である。

[第３の実施形態]
次に、本発明の第３の実施形態における電界効果トランジスタについて説明する。

本実施形態における電界効果トランジスタの構成を図５に示す。本実施形態における電界効果トランジスタは、基板２０１、バッファ層２０２、チャネル層２０３、第１の電子供給層２０４、ｐ型半導体層２０５、キャップ層２０６、ソース電極２０７、ドレイン電極２０８、保護膜２０９、ゲート絶縁膜２１０、ゲート電極２１１を有する。

チャネル層２０３は、バッファ層２０２上に形成されたノンドープＧａＮ層であり、層厚は２〜３μｍである。第１の電子供給層２０４は、チャネル層２０３上に形成されたノンドープＡｌ_０．２５Ｇａ_０．７５Ｎ層であり、層厚は２ｎｍである。ｐ型半導体層２０５は、第１の電子供給層２０４中に形成されたｐ型Ａｌ_０．２５Ｇａ_０．７５Ｎ層であり、層厚は１ｎｍ以下である。ここで、ｐ型半導体層２０５は、チャネル層２０３と第１の電子供給層２０４との界面から１nm離れた領域に形成されている。また、ｐ型半導体層２０５には、Ｍｇがドーピングされており、そのイオン化アクセプタ電荷面密度の絶対値σ_Aは８．９４×１０^１２ｃｍ^−２である。キャップ層２０６は、第１の電子供給層２０４上に形成されたノンドープＡｌ_０．１６Ｇａ_０．８４Ｎ層で、層厚は４０ｎｍである。また、キャップ層２０６は、凹領域を有しており、リセス構造を形成している。また、凹領域に形成されたゲート電極２１１直下のキャップ層２０６の層厚ｄは３０nmである。ソース電極２０７及びドレイン電極２０８は、キャップ層２０６表面のうち、凹領域以外の所定の領域に形成される。保護膜２０９は、キャップ層２０６表面のうち、凹領域以外の領域であり、且つ、ソース電極２０７及びドレイン電極２０８が形成された領域以外の領域に形成される。ゲート絶縁膜２１０は、少なくとも、キャップ層２０６の凹領域の底面及び側面を覆う。ゲート電極２１１は、ゲート絶縁膜２１０を介して、キャップ層２０６の凹領域に形成される。

ここで、本実施形態における第１の電子供給層２０４のAｌ組成は０．２５であり、キャップ層２０６のAｌ組成は０．１６である。この場合、チャネル層２０３と第１の電子供給層２０４の接合界面に生じる分極電荷面密度の絶対値σ_１は１．３８２×１０^１３ｃｍ^−２となる。また、第１の電子供給層２０４とキャップ層２０６の接合界面に生じる分極電荷面密度の絶対値σ_２は、５．１２×１０^１２ｃｍ^−２となる。よって、σ_１−σ_２＝８．７０×１０^１２ｃｍ^−２となる。一方、本実施形態における、キャップ層２０６のイオン化アクセプタ電荷面密度の絶対値σ_Aは、８．９４×１０^１２ｃｍ^−２である。そのため、本実施形態におけるσ_Aは、式１を満たす。

また、本実施形態における電界効果トランジスタは、以下の式４を満たすように構成されている。

・・・（式４）
式４において、Δｔは、チャネル層２０３と第1の電子供給層２０４との接合界面と、ｐ型半導体層２０５の距離を示す。また、σ_２は、第１の電子供給層２０４とキャップ層２０６の接合界面に生じる分極電荷面密度の絶対値を示す。その他の記号が示す内容は、式３と同様である。

ここで、本実施形態における電界効果トランジスタは、ｌ＝５０ｎｍ 、ｄ＝３０ｎｍ、ｔ＝２ｎｍ、Δｔ＝１ｎｍ、φ_B = ２．７ｅＶ、ΔＥ₃ = ３．８４５×１０^−１９Ｖ、ΔＥ₂ = ３．１５６×１０^−２０Ｖ、ΔＥ₁ =８．２９８×１０^−２０Ｖ、ε_３＝９、ε_２＝９．４２、ε_１＝９．３８、ε₀＝８．８５×１０^−１４Ｆ/ｃｍ、ｑ＝１．６０２×１０^−１９Ｃである。これらの数値を、式４に代入すると、σ_A > ８．９３×１０^１２ｃｍ^−２と求められる。一方、本実施形態のσ_A は８．９４×１０^１２ｃｍ^−２である。そのため、本実施形態における電界効果トランジスタは、式４を満たしていることが分かる。

次に、式４を満たすことによる作用について、説明する。

本実施形態の閾値電圧は、第２の実施形態と同様、式３で表すことができる。これをノーマリオフ型となるための条件であるＶ_ｔｈ＞０の下で、σ_Aについて解くと、式４が導出される。

すなわち、本実施形態の電界効果トランジスタにおいては、式１及び式４を満たすように構成されているため、ｄのバラツキに起因する閾値電圧のバラツキを抑制することが可能な、ノーマリオフ型の電界効果トランジスタを実現することが可能となる。

次に、本実施形態の電界効果トランジスタの製造方法について説明する。なお、第２の実施形態における電界効果トランジスタの製造方法のステップを参照して説明することとする。

本実施形態の電界効果トランジスタの製造方法は、ステップ１において、ｐ型半導体層２０５を、第１の電子供給層２０４の内部に形成する。具体的には、第１の電子供給層２０４の中で、チャネル層２０３と第１の電子供給層２０４との界面から１ｎｍ程度離れた領域に、Ｍｇをドーピングすることにより、ｐ型半導体層２０５を形成する。

その他の製造工程については、各層の材料組成が異なる点を除き、第２の実施形態の電子効果トランジスタにおける製造工程と同様である。

以上のように、本実施形態の電界効果トランジスタは、式１及び式４を満たすように、σ_Ａが調整されている。そのため、本実施形態においては、ゲート電極１１１の直下におけるキャップ層１０６の層厚ｄのバラつきに起因する、閾値電圧のバラつきを抑制することが可能な、ノーマリオフ型の電界効果トランジスタを実現することが可能となる。

なお、本実施形態における電界効果トランジスタが有する半導体層のＡｌ組成や層厚は、本実施形態で述べた組成及び層厚に限らない。すなわち、第１の電子供給層２０４、ｐ型半導体層２０５、キャップ層２０６の組成をそれぞれ、Ａｌ_ＸＧａ_１−ＸＮ、ｐ型Ａｌ_ＸＧａ_１−ＸＮ、Ａｌ_ＹＧａ_１−ＹＮとした場合に、０＜Ｙ≦Ｘ≦１を満たし、且つ、式１及び式４を満たす範囲であれば、本実施形態の効果を得ることが可能である。
［第４の実施形態］
次に、本発明の第４の実施形態における電界効果トランジスタについて説明する。

本実施形態における電界効果トランジスタの構成を図６に示す。本実施形態における電界効果トランジスタは、第２の実施形態における電界効果トランジスタの構成に、第２の電子供給層１１２を追加した構成を備える。第２の電子供給層１１２は、キャップ層１０６上に形成されたＡｌ_0.35Ｇａ_0.65Ｎ層であり、層厚は５ｎｍである。

本実施形態における電界効果トランジスタの製造方法について説明する。なお、第２の実施形態の電界効果トランジスタにおける製造方法のステップを参照して説明することとする。

本実施形態の電界効果トランジスタは、ステップ１において、キャップ層１０６をエピタキシャル成長させた後、更に第２の電子供給層１１２を成長させる。

そして、ステップ２、３においては、第２の電子供給層１１２上に、保護膜１０９、ソース電極１０７、ドレイン電極１０８を形成する。

また、ステップ４においては、第２の電子供給層１１２と、キャップ層１０６の一部をドライエッチングする。

その他の製造工程については、第２の実施形態の電子効果トランジスタにおける製造工程と同様である。

ここで、本実施形態における電界効果トランジスタに発生するオン抵抗の模式図を図７に示す。本実施形態における電界効果トランジスタに発生するオン抵抗は、図７に示す、ソース電極−ゲート電極間のチャネル抵抗１１３、ゲート電極直下のチャネル抵抗１１４、ゲート電極−ドレイン電極間のチャネル抵抗１１５、そしてコンタクト抵抗１１６の和となる。

また、ソース電極−ゲート電極間チャネル抵抗１１３及びゲート電極−ドレイン電極間チャネル抵抗１１５の、積層構造の積層方向の電荷中性条件は、式５の様に表すことができる。

ｎ_Ｓ＝σ_３−σ_２＋σ_１＋σ_Ａ ・・・（式５）
ここで、σ_３は、キャップ層１０６と第２の電子供給層１１２の接合界面に生じる分極電荷面密度の絶対値を示す。また、ｎ_ｓは、チャネル層１０３に生じる2次元電子ガス（以下、２ＤＥＧ）１１７のキャリア面密度を示す。その他の記号が示す内容についは、式１と同様である。

本実施形態では、第２の電子供給層１１２のＡｌ組成が、キャップ層１０６のＡｌ組成よりも大きい。そのため、σ₃は正の値となる。

式５より、キャップ層１０６のＡｌ組成よりも大きいＡｌ組成を有する第２の電子供給層１１２を導入することで、２ＤＥＧ１１７のキャリア面密度を大きくすることができる。そのため、ソース電極−ゲート電極間のチャネル抵抗１１３、ゲート電極−ドレイン電極間のチャネル抵抗１１５を低減することが可能となる。これにより、電界効果トランジスタのオン抵抗を低減することができる。そして、式５から分かるように、第2の電子供給層のＡｌ組成が大きい程、オン抵抗をより低減することが可能となる。
［第５の実施形態］
次に、本発明の第５の実施形態における電界効果トランジスタについて説明する。

本実施形態における電界効果トランジスタの構成を、図８に示す。本実施形態における電界効果トランジスタは、第４の実施形態における電界効果トランジスタの構成に、第３の電子供給層１１８を追加した構成を備える。

第３の電子供給層１１８は、キャップ層１０６と、第２の電子供給層１１２との界面に形成されるｎ型Ａｌ_０．３５Ｇａ_０．６５Ｎ層であり、層厚は１ｎｍ以下である。また、第３の電子供給層１１８には、Ｓｉがドープされており、そのイオン化ドナー電荷面密度の絶対値σ_Ｄは１．０×１０^１３ｃｍ^−２である。

本実施形態における電界効果トランジスタの製造方法について説明する。なお、第２の実施形態の電界効果トランジスタにおける製造方法のステップを参照して説明することとする。

本実施形態における電界効果トランジスタは、ステップ１において、キャップ層１０６をエピタキシャル成長させた後、更に、第３の電子供給層１１８及び第２の電子供給層１１２をこの順で成長させる。

そして、ステップ２、３においては、第２の電子供給層１１２上に、保護膜１０９、ソース電極１０７、ドレイン電極１０８等を形成する。

また、ステップ４においては、第２の電子供給層１１２と、第３の電子供給層１１８と、キャップ層１０６の一部をドライエッチングする。

その他の製造工程については、第２の実施形態の電子効果トランジスタにおける製造工程と同様である。

次に、本実施形態において、第３の電子供給層１１８を追加したことによる作用及び効果について、図７を用いて説明する。

本実施形態における、ソース電極−ゲート電極間のチャネル抵抗１１３及びゲート電極−ドレイン電極間のチャネル抵抗１１５の、積層構造の積層方向の電荷中性条件は、式６の様に表すことができる。

ｎ_Ｓ＝σ_Ｄ−σ_Ａ＋σ_３−σ_２＋σ_１ ・・・（式６）
式６において、σ_Ｄは、第３の電子供給層のイオン化ドナー電荷面密度の絶対値を示す。その他の記号が示す内容についは、式５と同様である。

ここで、σ_Ｄは正の値である。そのため、本実施形態においては、第４の実施形態と比較して、２ＤＥＧ１１７のキャリア面密度を、第４の実施形態と比較して、更に大きくすることができる。

なお、図９（a）には、本実施形態のソース電極―ゲート電極の間の領域（Ｂ−Ｂ′）におけるバンド構造と電子濃度の分布を示す。図９（ｂ）には、図１０に示した非特許文献１のソース電極―ゲート電極の間の領域（Ｃ−Ｃ′）におけるバンド構造と電子濃度の分布を示す。なお、図９（ａ）の第３の電子供給層１１８における「+」とは、第３の電子供給層１１８にドナーイオンが存在することを示す。

図９（ａ）（ｂ）より、本実施形態のチャネル層１０３と第一の電子供給層１０４の界面近傍における、チャネル層１０３の伝導帯の電子エネルギーは、非特許文献１におけるＧａＮ層３とＡｌＧａＮ層４との界面近傍における、ＧａＮ層３の伝導帯の電子エネルギーよりも低い値を取り得ることが分かる。すなわち、本実施形態における電界効果トランジスタは、イオン化ドナー電荷を有する第３の電子供給層１１８を備えることによって、２ＤＥＧ１１７のキャリア面密度を増加させることが可能となることが分かる。

そのため、図７のソース電極−ゲート電極間のチャネル抵抗１１３、ゲート電極−ドレイン電極間のチャネル抵抗１１５を更に低減することが可能となる。これにより、オン抵抗を更に低減することができる。

なお、本実施形態においては、第３の電子供給層１１８を、キャップ層１０６と第２の電子供給層１１２との界面に形成することとしたが、これに限らない。すなわち、第３の電子供給層１１８を、第２の電子供給層の内部に形成することとしても良い。

以上、本発明の実施形態に係る電界効果トランジスタを説明するために、具体的に５つの実施形態を挙げて説明してきたが、上述した実施形態に示した材料や製造工程は、一例を示したものであって、これに限定されるものではない。

例えば、基板１０１、２０２には、Ｓｉだけでなく、サファイア、ＧａＮ、ＳｉＣ、ＳＯＩ等、窒化物半導体をエピタキシャル成長できる基板であればいずれも適用することが可能である。また、ゲート絶縁膜１１１、２１１には、Ａｌ_２Ｏ_３だけでなく、ＳｉＯ_２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＭｇＯ、Ｓｃ_２Ｏ_３、ＺｒＯ_２、ＨｆＯ_２、ＴｉＯ_２、あるいはこれらの積層構造を用いることが可能である。更に、ゲート絶縁膜１１１、２１１を形成することなく、凹領域に直接ゲート電極１１２やゲート電極２１２を形成し、ショットキー接合ゲートとすることも可能である。

以上好適な実施形態に基づき具体的に説明したが、本発明は上述した電界効果トランジスタ及びその製造方法に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であるということは言うまでもない。

１ 基板
２ バッファ層
３ ＧａＮ層
４ ＡｌＧａＮ層
５ ソース電極
６ ゲート電極
７ ドレイン電極
１０ 半導体構造
１１ チャネル層
１２ Ａｌ_ＸＧａ_１−ＸＮ層
１３ ｐ型Ａｌ_ＸＧａ_１−ＸＮ層
１４ Ａｌ_ＹＧａ_１−ＹＮ層
１０１、２０１ 基板
１０２、２０２ バッファ層
１０３、２０３ チャネル層
１０４、２０４ 第１の電子供給層
１０５、２０５ ｐ型半導体層
１０６、２０６ キャップ層
１０７、２０７ ソース電極
１０８、２０８ ドレイン電極
１０９、２０９ 保護膜
１１０、２１０ ゲート絶縁膜
１１１、２１１ ゲート電極
１１２ 第２の電子供給層
１１３ ソース電極−ゲート電極間チャネル抵抗
１１４ ゲート電極直下のチャネル抵抗
１１５ ゲート電極−ドレイン電極間のチャネル抵抗
１１６ コンタクト抵抗
１１７ チャネル層１０３に生じる2次元電子ガス
１１８ 第３の電子供給層

Claims (10)

1. チャネル層と、
   前記チャネル層上に形成されたＡｌ_ＸＧａ_１−ＸＮ層と、
   前記Ａｌ_ＸＧａ_１−ＸＮ層上に形成されたＡｌ_ＹＧａ_１−ＹＮ層（０＜Ｙ≦Ｘ≦１）と、を有し、
   前記Ａｌ_ＸＧａ_１−ＸＮ層はｐ型Ａｌ_ＸＧａ_１−ＸＮ層を含み、
   前記Ａｌ_ＹＧａ_１−ＹＮ層は凹領域を有し、
   前記チャネル層と前記Ａｌ_ＸＧａ_１−ＸＮ層との界面の分極電荷面密度の絶対値σ_１と、前記ｐ型Ａｌ_ＸＧａ_１−ＸＮ層のイオン化アクセプタ電荷面密度の絶対値σ_Ａと、前記Ａｌ_ＸＧａ_１−ＸＮ層と前記Ａｌ_ＹＧａ_１−ＹＮ層との界面の分極電荷面密度の絶対値σ_２とが、以下の式Ａを満たすことを特徴とする半導体構造。
   ０．９７（σ_１-σ_２）≦σ_Ａ≦１．０３（σ_１-σ_２） ・・・（式Ａ）
2. 前記Ａｌ_ＹＧａ_１−ＹＮ層の上面のうち、前記凹領域を除く領域に形成されたＡｌ_ＺＧａ_１−ＺＮ層（Ｙ＜Ｚ）を更に有することを特徴とする請求項１に記載の半導体構造。
3. 前記Ａｌ_ＹＧａ_１−ＹＮ層と、前記Ａｌ_ＺＧａ_１−ＺＮ層との間に、ｎ型ＡｌＧａＮ層を更に有することを特徴とする、請求項１または２に記載の半導体構造。
4. 請求項１乃至３のいずれか一項に記載の半導体構造と、
   前記凹領域上に形成されたゲート絶縁膜と、
   前記絶縁膜上に形成されたゲート電極と、
   ソース電極と、
   ドレイン電極と、を更に有する、半導体装置。
5. 前記σ_Ａが、以下の式Ｂを更に満たすことを特徴とする、請求項４に記載の半導体装置。
   
   

   

   ・・・（式Ｂ）
6. チャネル層と、Ａｌ_ＸＧａ_１−ＸＮ層と、を形成する工程と、
   前記Ａｌ_ＸＧａ_１−ＸＮ層の一部にｐ型Ａｌ_ＸＧａ_１−ＸＮ層形成する工程と、
   前記Ａｌ_ＸＧａ_１−ＸＮ層上にＡｌ_ＹＧａ_１−ＹＮ層（０＜Ｙ≦Ｘ≦１）を形成する工程と、
   前記Ａｌ_ＹＧａ_１−ＹＮ層の一部に凹領域を形成する工程と、を有し、
   前記チャネル層と前記Ａｌ_ＸＧａ_１−ＸＮ層との界面の分極電荷面密度の絶対値σ_１と、前記ｐ型Ａｌ_ＸＧａ_１−ＸＮ層のイオン化アクセプタ電荷面密度の絶対値σ_Ａと、前記Ａｌ_ＸＧａ_１−ＸＮ層と前記Ａｌ_ＹＧａ_１−ＹＮ層との界面の分極電荷面密度の絶対値σ_２とが、以下の式Ａを満たすことを特徴とする半導体構造の製造方法。
   ０．９７（σ_１-σ_２）≦σ_Ａ≦１．０３（σ_１-σ_２） ・・・（式Ａ）
7. 前記Ａｌ_ＹＧａ_１−ＹＮ層の上面のうち、前記凹領域を除く領域に、Ａｌ_ＺＧａ_１−ＺＮ層（Ｙ＜Ｚ）を形成する工程を更に有することを特徴とする、請求項６に記載の半導体構造の製造方法。
8. 前記Ａｌ_ＹＧａ_１−ＹＮ層と、前記Ａｌ_ＺＧａ_１−ＺＮ層との間に、ｎ型ＡｌＧａＮ層を形成する工程を更に有することを特徴とする、請求項６または７に記載の半導体構造の製造方法。
9. 請求項１乃至３のいずれか一項に記載の半導体構造の前記凹領域上に、絶縁膜を形成する工程と、
   前記絶縁膜上にゲート電極を形成する工程と、
   ソース電極及びドレイン電極を形成する工程と、
   ドレイン電極と、有する、半導体装置の製造方法。
10. 前記σ_Ａが、以下の式Ｂを更に満たすことを特徴とする、請求項９に記載の半導体装置の製造方法。
    
    

    

    ・・・（式Ｂ）

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