JP2014053489A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】ゲートリセスを形成することなくノーマリーオフとなるオン抵抗の低い半導体装置を提供する。
【解決手段】基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された、前記第１の半導体層とは異なる格子定数を有する第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記第１の半導体層には、前記ゲート電極の直下の第１の領域において、前記ゲート電極の直下を除く第２の領域よりも高い凸部が形成されており、前記第２の半導体層は、前記第２の領域よりも、前記第１の領域が薄く形成されていることを特徴とする半導体装置により上記課題を解決する。
【選択図】 図１２

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等として用いられている。例えば、窒化物半導体であるＧａＮは、バンドギャップが３．４ｅＶであり、Ｓｉのバンドギャップ１．１ｅＶ、ＧａＡｓのバンドギャップ１．４ｅＶよりも大きい。

このような高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）がある。このような窒化物半導体を用いたＨＥＭＴは、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。例えば、ＡｌＧａＮを電子供給層、ＧａＮを走行層に用いたＨＥＭＴでは、ＡｌＧａＮとＧａＮとの格子定数差による歪みによりＡｌＧａＮにピエゾ分極及び自発分極が生じ、高濃度の２ＤＥＧ（Two-Dimensional Electron Gas：２次元電子ガス）が発生する。このため、高電圧における動作が可能であり、高効率スイッチング素子、電気自動車用等における高耐圧電力デバイスに用いることができる。

特開２００２−３５９２５６号公報 特開２００８−２７０５２１号公報 特開２０１１−２３８７００号公報

ところで、高耐圧電力デバイスに窒化物半導体を用いたＨＥＭＴを用いる場合、安全性の観点等から、ノーマリーオフであることが求められている。しかしながら、窒化物半導体を用いたＨＥＭＴにおいては、２ＤＥＧにおいて多数の電子が存在しているため、ゲート電極に電圧を印加しない場合にも電流が流れるノーマリーオンとなりやすい。よって、このような窒化物半導体を用いたＨＥＭＴをノーマリーオフにするために、ゲート電極が形成される領域における電子供給層の一部をエッチングにより除去し、ゲートリセスを形成する方法がある。

図１に基づき、このようなゲートリセスの形成されているＨＥＭＴについて、より詳細に説明する。このＨＥＭＴは、シリコン等の基板９１０の上に、ＡｌＮからなるバッファ層９２１、ＧａＮからなる電子走行層９２２、ＡｌＧａＮからなる電子供給層９２３、ＧａＮからなるキャップ層９２４等の窒化物半導体層が積層されている。また、ゲート電極９３１が形成される領域では、キャップ層９２４及び電子供給層９２３の一部を除去することによりゲートリセス９４０が形成されている。ゲートリセス９４０が形成されている領域上には、Ａｌ_２Ｏ_３等によりゲート絶縁膜９５０が形成されており、ゲート絶縁膜９５０の上には、ゲート電極９３１が形成されている。また、ソース電極９３２及びドレイン電極９３３は、キャップ層９２４等の窒化物半導体層の上に形成されており、更には、キャップ層９２４の全体を覆うように、ＳｉＮ等により保護膜９６１及びＳｉＯ_２等により層間絶縁膜９６２が形成されている。尚、窒化物半導体層には素子分離のための素子分離領域９６３が形成されている。このような構造のＨＥＭＴでは、電子走行層９２２において、電子走行層９２２と電子供給層９２３との界面近傍に２ＤＥＧ９２２ａが発生するが、ゲートリセス９４０の直下の領域においては、２ＤＥＧ９２２ａにおける電子の密度が薄くなる。このため、閾値電圧を正方向にシフトさせることができ、ノーマリーオフにすることが可能となる。

次に、図１に示されるＨＥＭＴの製造方法について説明する。最初に、図２に示すように、シリコン等の基板９１０の上に、バッファ層９２１、電子走行層９２２、電子供給層９２３、キャップ層９２４等をエピタキシャル成長により形成する。具体的には、ＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）により、窒化物半導体層をエピタキシャル成長させることにより、バッファ層９２１、電子走行層９２２、電子供給層９２３、キャップ層９２４等を形成する。尚、基板９１０は、ＳｉＣ等の基板であってもよい。また、バッファ層９２１は、厚さが０．５〜５．０μｍのＡｌ_ｘＧａ_{（１−ｘ）}Ｎであって、ｘの範囲が０＜ｘ≦１であるもの、例えば、厚さが約２μｍのＡｌＮにより形成されている。また、バッファ層９２１は、ＡｌＮとＧａＮとの多重積層膜であってもよく、また、基板９１０の上において、組成がＡｌＮからＡｌＧａＮとなるような組成傾斜を有するものであってもよい。また、電子走行層９２２は、厚さが０．１〜３．０μｍのＧａＮにより形成されている。また、電子供給層９２３は、Ａｌの組成比が１０％〜３０％のＡｌＧａＮ、即ち、Ａｌ_ｘＧａ_{（１−ｘ）}Ｎとした場合に、Ｘの値が０．１〜０．３となるＡｌＧａＮにより、厚さが１〜４０ｎｍ、例えば、約３０ｎｍとなるように形成されている。また、キャップ層９２４は、厚さが１〜５ｎｍ、例えば、約２ｎｍのＧａＮにより形成されている。

次に、図３に示されるように、キャップ層９２４及び電子供給層９２３の一部を除去することによりゲートリセス９４０を形成する。具体的には、キャップ層９２４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、レジストパターン９７１を形成する。この後、レジストパターン９７１が形成されていない領域におけるキャップ層９２４及び電子供給層９２３の一部をドライエッチングにより除去することにより、ゲートリセス９４０を形成する。ゲートリセス９４０は、レジストパターン９７１が形成されていない領域における電子供給層９２３が約５ｎｍの厚さ残るようにドライエッチングを行なうことにより形成する。この際、行なわれるドライエッチングとしては、ＲＩＥ（Reactive Ion Etching）、ＥＣＲ（Electron Cyclotron Resonance）エッチング、ＩＣＰ（Inductive Coupled Plasma）エッチング等が挙げられる。

次に、図４に示されるように、レジストパターン９７１を有機溶剤等により除去した後、窒化物半導体層に素子分離領域９６３を形成する。具体的には、レジストパターン９７１を有機溶剤等により除去した後、再びキャップ層９２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域９６３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、バッファ層９２１、電子走行層９２２、電子供給層９２３、キャップ層９２４に、ＡｒまたはＢ等のイオンをイオン注入することにより素子分離領域９６３を形成する。この際、注入されるイオンがＡｒである場合、例えば、加速電圧が１７０ＫｅＶ、ドーズ量が５．０×１０^１３ｃｍ^−２等の条件によりイオン注入することにより素子分離領域９６３を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図５に示されるように、ゲートリセス９４０が形成されている領域に開口部９６１ａを有する保護膜９６１を形成する。具体的には、ＳｉＮ等により形成される保護膜９６１をプラズマＣＶＤ（Chemical Vapor Deposition）、熱ＣＶＤ、ＡＬＤ（Atomic Layer Deposition）等のいずれかの方法により成膜する。例えば、プラズマＣＶＤによりＳｉＮ膜を膜厚が３００ｎｍとなるように、基板温度が４００℃の条件で成膜する。この後、成膜された保護膜９６１の上にフォトレジストを塗布し露光装置による露光、現像を行なうことにより、開口部９６１ａが形成される領域に開口を有する不図示のレジストパターンを形成する。更に、この後、フッ酸（ＨＦ）含む溶液を用いてウェットエッチングを行なうことにより、レジストパターンの形成されていない領域の保護膜９６１を除去し、開口部９６１ａを形成する。これにより、開口部９６１ａを有する保護膜９６１を形成する。尚、この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図６に示されるように、ゲート絶縁膜９５０を形成するための絶縁膜９５０ａを形成する。この絶縁膜９５０ａは、ＡｌＮ、ＳｉＮ、ＡｌＯＮ、ＨｆＯ_２、Ａｌ_２Ｏ_３等を膜厚が５〜１００ｎｍとなるように成膜することにより形成されており、絶縁膜９５０ａを成膜した後、４００℃〜１０００℃の温度でアニール等を行ってもよい。例えば、絶縁膜９５０ａは、ＡＬＤにより、膜厚が約２０ｎｍのＡｌＮと膜厚が約２０ｎｍのＳｉＮと積層して成膜することにより形成したものであって、成膜した後に、６２０℃の温度で６０秒間アニールを行なったものであってもよい。

次に、図７に示されるように、絶縁膜９５０ａの上に、スパッタリング等により金属膜９３１ａを成膜し、金属膜９３１ａの上にレジストパターン９７２を形成する。具体的には、スパッタリング等によりゲート電極９３１を形成するための金属膜９３１ａを成膜した後、金属膜９３１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、レジストパターン９７２を形成する。このレジストパターン９７２は、金属膜９３１ａにおいてゲート電極９３１が形成される領域の上に形成される。

次に、図８に示されるように、レジストパターン９７２が形成されていない領域における金属膜９３１ａ及び絶縁膜９５０ａをＲＩＥ等のドライエッチングにより除去する。これにより、ドライエッチングにおいて残った金属膜９３１ａによりゲート電極９３１が形成され、残った絶縁膜９５０ａによりゲート絶縁膜９５０が形成される。尚、このドライエッチングにおいては、ＳｉＮにより形成されている保護膜９６１においてエッチングがストップする。この後、レジストパターン９７２は、有機溶剤等により除去する。

次に、図９に示されるように、保護膜９６１及びゲート電極９３１の上に層間絶縁膜９６２を形成し、更に、層間絶縁膜９６２及び保護膜９６１に、ソース電極９３２及びドレイン電極９３３を形成するための開口部９３２ａ及び９３３ａを形成する。この際、ゲート電極９３１が形成されている領域を平坦化するため、例えば、スピンコート法によりＳｉＯ_２等の絶縁膜を塗布し、層間絶縁膜９６２を形成する。また、平坦化を行う手法としては、ゲート電極９３１の上にＳｉＯ_２等の絶縁膜を形成した後にＣＭＰ処理を実施してもよい。この後、層間絶縁膜９６２の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極９３２及びドレイン電極９３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、不図示のレジストパターンの形成されていない領域における層間絶縁膜９６２及び保護膜９６１をキャップ層９２４の表面が露出するまでエッチングを行なうことにより除去する。これにより、層間絶縁膜９６２及び保護膜９６１において、ソース電極９３２が形成される領域に開口部９３２ａを形成し、ドレイン電極９３３が形成される領域に開口部９３３ａを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図１０に示されるように、開口部９３２ａ及び９３３ａを埋め込むように金属膜を成膜することにより、ソース電極９３２及びドレイン電極９３３を形成する。このように形成されるソース電極９３２及びドレイン電極９３３は、例えば、膜厚が１０ｎｍのＴａを成膜し、更に、膜厚が３００ｎｍのＡｌを成膜することにより形成する。

以上の製造方法により、図１に示されるＨＥＭＴを作製することができる。しかしながら、この製造方法では、図３に示される工程で、窒化物半導体層においてドライエッチングを行なうことによりゲートリセス９４０を形成しているため、ゲート部の窒化物半導体層がダメージを受け、作製されるＨＥＭＴの特性にバラツキ等が生じてしまう。また、電子供給層９２３膜厚をノーマリーオフできる程度まで薄くしてしまうとオン抵抗値が悪化してしまう。

よって、窒化物半導体を用いた半導体装置において、ゲート部の窒化物半導体層にダメージを与えることなく、かつ、オン抵抗値を悪化させることなく、ノーマリーオフにすることが可能な半導体装置及び半導体装置の製造方法が求められている。

本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された、前記第１の半導体層とは異なる格子定数を有する第２の半導体層と、前記第２の半導体層の上に形成されたゲート電極と、前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、を有し、前記第１の半導体層には、前記ゲート電極の直下の第１の領域において、前記ゲート電極の直下を除く第２の領域よりも高い凸部が形成されており、前記第２の半導体層は、前記第２の領域よりも、前記第１の領域が薄く形成されていることを特徴とする。

また、本実施の形態の他の一観点によれば、基板の上にエピタキシャル成長により第１の半導体層を形成する工程と、前記第１の半導体層における第１の領域に、前記第１の領域を除く第２の領域よりも高い凸部を形成する工程と、前記凸部の形成されている第１の半導体層の上に、エピタキシャル成長により第２の半導体層を形成する工程と、前記第１の半導体層において前記第１の領域の直上における前記第２の半導体層の上にゲート電極を形成する工程と、前記第２の半導体層の上にソース電極及びドレイン電極を形成する工程と、を有することを特徴とする。

開示の半導体装置及び半導体装置の製造方法によれば、窒化物半導体層にダメージを与えることがないため、高い均一性でノーマリーオフにすることができる。

従来の半導体装置の構造図 従来の半導体装置の製造方法の工程図（１） 従来の半導体装置の製造方法の工程図（２） 従来の半導体装置の製造方法の工程図（３） 従来の半導体装置の製造方法の工程図（４） 従来の半導体装置の製造方法の工程図（５） 従来の半導体装置の製造方法の工程図（６） 従来の半導体装置の製造方法の工程図（７） 従来の半導体装置の製造方法の工程図（８） 従来の半導体装置の製造方法の工程図（９） 閾値電圧とオン抵抗の相関図 第１の実施の形態における半導体装置の構造図 第１の実施の形態における半導体装置の製造方法の工程図（１） 第１の実施の形態における半導体装置の製造方法の工程図（２） 第１の実施の形態における半導体装置の製造方法の工程図（３） 第１の実施の形態における半導体装置の製造方法の工程図（４） 第１の実施の形態における半導体装置の製造方法の工程図（５） 第１の実施の形態における半導体装置の製造方法の工程図（６） 第１の実施の形態における半導体装置の製造方法の工程図（７） 第１の実施の形態における半導体装置の製造方法の工程図（８） 第１の実施の形態における半導体装置の製造方法の工程図（９） 第１の実施の形態における半導体装置の製造方法の工程図（１０） 第１の実施の形態における半導体装置の変形例１の構造図 第１の実施の形態における半導体装置の変形例２の構造図 第１の実施の形態における半導体装置の変形例３の構造図 第２の実施の形態における半導体装置の構造図 第２の実施の形態における半導体装置の製造方法の工程図（１） 第２の実施の形態における半導体装置の製造方法の工程図（２） 第２の実施の形態における半導体装置の製造方法の工程図（３） 第２の実施の形態における半導体装置の製造方法の工程図（４） 第２の実施の形態における半導体装置の製造方法の工程図（５） 第２の実施の形態における半導体装置の製造方法の工程図（６） 第２の実施の形態における半導体装置の製造方法の工程図（７） 第２の実施の形態における半導体装置の製造方法の工程図（８） 第２の実施の形態における半導体装置の変形例１の構造図 第２の実施の形態における半導体装置の変形例２の構造図

発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

〔第１の実施の形態〕
最初に、図１に示されるＨＥＭＴにおいてゲートリセス９４０を形成する際のドライエッチングの影響について、図１１に基づき説明する。図１１は、ゲートリセス９４０を形成する際のエッチング条件が異なる場合において、製造されるＨＥＭＴにおける閾値電圧Ｖｔｈとオン抵抗Ｒｏｎとの関係を示すものである。このＨＥＭＴは、電子供給層９２３が約３０ｎｍの厚さのＡｌＧａＮにより形成されており、キャップ層９２４が約２ｎｍの厚さのＧａＮによりにより形成されている。ゲートリセス９４０は、このように形成されたキャップ層９２４及び電子供給層９２３を約２９ｎｍエッチングにより除去し、即ち、電子供給層９２３の厚さが約３ｎｍとなるまでエッチングにより除去することにより形成した。尚、図１１は、エッチングの際に印加されるパワーが２０Ｗと６０Ｗの場合について示すものであり、形成されるＨＥＭＴのゲート幅は３００μｍ、ゲート長は２μｍ、ソース−ドレイン間は１５μｍである。

図１１に示されるように、オン抵抗Ｒｏｎが同じである場合には、エッチングの際に印加されるパワーが２０Ｗの場合の方が、６０Ｗの場合よりも閾値電圧Ｖｔｈが高い。これはエッチングの際に印加されるパワーが高い方が窒化物半導体層に与えるダメージが大きいため、閾値電圧Ｖｔｈが正方向にシフトし難くなるためと推察される。また、閾値電圧Ｖｔｈが同じである場合には、エッチングの際に印加されるパワーが６０Ｗの場合の方が、２０Ｗの場合よりもオン抵抗Ｒｏｎが高い。これはエッチングの際に印加されるパワーが高い方が窒化物半導体層に与えるダメージが大きく、ゲートリセス９４０が形成されている領域の窒化物半導体層のダメージが大きいため、オン抵抗Ｒｏｎが高くなるものと推察される。

このように、ゲートリセス９４０を形成する際には、エッチングの際に印加されるパワーを低くすることにより、印加されるパワーが高い場合と比べて、窒化物半導体層に与えるダメージを低くすることは可能ではある。しかしながら、この方法では、ゲートリセス９４０は窒化物半導体層の一部をエッチングにより除去することにより形成されているため、窒化物半導体層がエッチングにより受けるダメージを完全に排除することはできない。

（半導体装置）
次に、第１の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、ゲートリセス等を形成することなく、ゲート電極直下における電子供給層の厚さを薄くした構造のものである。

図１２に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は窒化物半導体を用いたＨＥＭＴであり、基板１０の上に、バッファ層２１、電子走行層２２、電子供給層２３、キャップ層２４等の窒化物半導体層がエピタキシャル成長により積層形成されている。具体的には、基板１０はシリコン等により形成されており、バッファ層２１はＡｌＮ等により形成されており、電子走行層２２はＧａＮ等により形成されており、電子供給層２３はＡｌＧａＮ等により形成されており、キャップ層２４はＧａＮ等により形成されている。これにより、電子走行層２２における電子走行層２２と電子供給層２３との界面近傍には、２ＤＥＧ２２ａが形成される。

また、ゲート電極３１が形成される領域においては、キャップ層２４の上にＡｌ_２Ｏ_３等によりゲート絶縁膜５０が形成されており、ゲート絶縁膜５０の上に、ゲート電極３１が形成されている。更に、ソース電極３２及びドレイン電極３３は、キャップ層２４等の窒化物半導体層の上に形成されており、キャップ層２４の全体を覆うように、ＳｉＮ等により保護膜６１及びＳｉＯ_２等により層間絶縁膜６２が形成されている。尚、窒化物半導体層には素子分離のための素子分離領域６３が形成されている。

本実施の形態における半導体装置では、ゲート電極３１の直下における電子走行層２２は、ゲート電極３１の直下除く領域よりも厚く形成されており、ゲート電極３１の直下を除く領域よりも高い凸部２２ｂが形成されている。これにより、電子走行層２２が厚く形成されている分、ゲート電極３１の直下における電子供給層２３は薄く形成される。このように、ゲート電極３１の直下における電子供給層２３の厚さを薄くすることにより、２ＤＥＧ２２ａにおける電子の密度は、ゲート電極３１の直下を除く領域よりもゲート電極３１の直下の領域の方が低くなり、更には、２ＤＥＧ２２ａを消失させることができる。尚、本実施の形態においては、この領域における２ＤＥＧ２２ａは消失するものとして説明する。また、本実施の形態では、ゲートリセス等を形成しないため、電子走行層２２や電子供給層２３等における窒化物半導体層において、ドライエッチング等によるダメージはない。よって、オン抵抗が高くなることなく、閾値電圧を正の方向にシフトさせることができる。即ち、低いオン抵抗で、閾値電圧を正の方向にシフトさせることができ、ノーマリーオフにすることが可能となる。

（半導体装置の製造方法）
次に、図１３〜図２２に基づき本実施の形態における半導体装置の製造方法について説明する。

最初に、図１３に示されるように、シリコン等の基板１０の上に、ＡｌＮ等からなるバッファ層２１、ＧａＮ等からなる電子走行層２２等をＭＯＶＰＥ等によるエピタキシャル成長により形成する。尚、基板１０は、ＳｉＣ等の基板であってもよい。バッファ層２１は、厚さが０．５〜５．０μｍのＡｌ_ｘＧａ_{（１−ｘ）}Ｎであって、ｘの範囲が０＜ｘ≦１であるもの、例えば、厚さが約２μｍのＡｌＮにより形成されている。バッファ層２１は、ＡｌＮとＧａＮとの多重積層膜であってもよく、また、基板１０の上において、組成がＡｌＮからＡｌＧａＮとなるような組成傾斜を有するものであってもよい。電子走行層２２は、厚さが０．１〜３．０μｍのＧａＮにより形成されている。

次に、図１４に示されるように、電子走行層２２において、ゲート電極３１の直下となる領域に凸部２２ｂを形成する。具体的には、電子走行層２２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極３１の直下となる領域にレジストパターン７１を形成する。この後、塩素系ガス、またはフッ素系ガスを用いて、ドライエッチングを行なうことにより、レジストパターン７１が形成されていない領域における電子走行層２２を約１５ｎｍ除去する。これにより、電子走行層２２の表面において、ゲート電極３１の直下の領域に凸部２２ｂが形成される。このように形成されるゲート電極３１の直下における凸部２２ｂは、ゲート電極３１の直下を除く領域よりも、高さＨが約１５ｎｍ高くなるように形成される。

次に、図１５に示されるように、レジストパターン７１を有機溶剤等により除去した後、凸部２２ｂの形成されている電子走行層２２の上に、電子供給層２３、キャップ層２４等をＭＯＶＰＥによるエピタキシャル成長により形成する。尚、電子供給層２３は、ＡｌＧａＮにより形成されており、例えば、Ａｌの組成比が約２０％のＡｌＧａＮを約１５ｎｍ成膜することにより形成されている。また、キャップ層２４は、厚さが１〜５ｎｍ、例えば、約２ｎｍのＧａＮにより形成されている。

エピタキシャル成長により電子供給層２３を形成する際には、成長条件等によりepitaxial lateral overgrowthするため、電子供給層２３は膜厚方向における成長よりも面内方向における成長が早くなる。従って、ゲート電極３１の直下となる電子走行層２２の凸部２２ｂの上に形成される電子供給層２３の厚さＤ１は、ゲート電極３１の直下を除く領域における電子走行層２２の上に形成される電子供給層２３の厚さＤ２よりも薄く形成することができる。よって、この場合、電子供給層２３の表面が平坦である場合には、電子供給層２３における厚さＤ２と厚さＤ１との差は、凸部２２ｂの高さＨと略等しくなる。

具体的に、膜厚方向における成長よりも面内方向における成長を早くする方法としては、例えば、ＡｌＧａＮを通常のＧａＮ等の成膜温度である１０００〜１０５０℃よりも高温となる１１００℃の温度でエピタキシャル成長させる方法がある。このような方法により、ゲート電極３１の直下である電子走行層２２の凸部２２ｂの上に形成される電子供給層２３の厚さを、ゲート電極３１の直下を除く領域の電子走行層２２の上に形成される電子供給層２３の厚さよりも薄くすることができる。

このようにして形成された電子走行層２２においては、電子走行層２２と電子供給層２３との界面近傍には、２ＤＥＧ２２ａが発生するが、電子供給層２３の厚い領域よりも電子供給層２３の薄い領域の方が電子の密度が低くなる。よって、ゲート電極３１の直下を除く領域よりもゲート電極３１の直下における２ＤＥＧ２２ａにおける電子の密度を低くすることができ、更には、２ＤＥＧ２２ａを消失させることができるため、閾値電圧を正の方向にシフトさせることができる。

次に、図１６に示されるように、窒化物半導体層に素子分離領域６３を形成する。具体的には、キャップ層２４の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域６３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、バッファ層２１、電子走行層２２、電子供給層２３、キャップ層２４に、ＡｒまたはＢ等のイオンをイオン注入することにより、素子分離領域６３を形成する。この際、注入されるイオンがＡｒである場合、例えば、加速電圧が１７０ＫｅＶ、ドーズ量が５．０×１０^１３ｃｍ^−２等の条件によりイオン注入することにより素子分離領域６３を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図１７に示されるように、ゲート電極３１が形成される領域、即ち、電子供給層２３が薄く形成されている領域の直上に、開口部６１ａを有する保護膜６１を形成する。具体的には、ＳｉＮ等により形成される保護膜６１をプラズマＣＶＤ、熱ＣＶＤ、ＡＬＤ等のいずれかの方法により成膜する。例えば、プラズマＣＶＤによりＳｉＮ膜を膜厚が３００ｎｍとなるように、基板温度が４００℃の条件により成膜する。この後、成膜された保護膜６１の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、開口部６１ａが形成される領域に開口を有する不図示のレジストパターンを形成する。更に、この後、フッ酸（ＨＦ）含む溶液を用いてウェットエッチングにより、レジストパターンの形成されていない領域の保護膜６１を除去することにより開口部６１ａを形成する。これにより、開口部６１ａを有する保護膜６１を形成することができる。尚、この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図１８に示されるように、ゲート絶縁膜５０を形成するための絶縁膜５０ａを形成する。この絶縁膜５０ａは、ＡｌＮ、ＳｉＮ、ＡｌＯＮ、ＨｆＯ_２、Ａｌ_２Ｏ_３等を膜厚が５〜１００ｎｍとなるように成膜することにより形成されており、絶縁膜５０ａを成膜した後、４００℃〜１０００℃の温度でアニール等を行ってもよい。例えば、絶縁膜５０ａは、ＡＬＤにより、膜厚が約２０ｎｍのＡｌＮと膜厚が約２０ｎｍのＳｉＮと積層して成膜することにより形成したものであって、成膜した後に、６２０℃の温度で６０秒間アニールを行なったものであってもよい。

次に、図１９に示されるように、絶縁膜５０ａの上に、スパッタリング等により金属膜３１ａを成膜し、金属膜３１ａの上にレジストパターン７２を形成する。具体的には、スパッタリング等によりゲート電極３１を形成するための金属膜３１ａを成膜した後、金属膜３１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、レジストパターン７２を形成する。このレジストパターン７２は、金属膜３１ａにおいてゲート電極３１が形成される領域の上に形成される。

次に、図２０に示されるように、レジストパターン７２の形成されていない領域における金属膜３１ａ及び絶縁膜５０ａをＲＩＥ等のドライエッチングにより除去する。これにより、ドライエッチングにおいて残った金属膜３１ａによりゲート電極３１が形成され、残った絶縁膜５０ａによりゲート絶縁膜５０が形成される。尚、このドライエッチングにおいては、ＳｉＮにより形成されている保護膜６１においてエッチングがストップする。この後、レジストパターン７２は、有機溶剤等により除去する。

次に、図２１に示されるように、保護膜６１及びゲート電極３１の上に層間絶縁膜６２を形成し、更に、層間絶縁膜６２及び保護膜６１に、ソース電極３２及びドレイン電極３３を形成するための開口部３２ａ及び３３ａを形成する。この際、ゲート電極３１が形成されている領域を平坦化するため、例えば、スピンコート法によりＳｉＯ_２等の絶縁膜を塗布し、層間絶縁膜６２を形成する。また、平坦化を行う手法としては、ゲート電極３１の上にＳｉＯ_２等の絶縁膜を形成した後にＣＭＰ処理を実施してもよい。この後、層間絶縁膜６２の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極３２及びドレイン電極３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、不図示のレジストパターンの形成されていない領域における層間絶縁膜６２及び保護膜６１をキャップ層２４の表面が露出するまでエッチングを行なうことにより除去する。これにより、層間絶縁膜６２及び保護膜６１において、ソース電極３２が形成される領域に開口部３２ａを形成し、ドレイン電極３３が形成される領域に開口部３３ａを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図２２に示されるように、開口部３２ａ及び３３ａを埋め込むように金属膜を成膜することにより、ソース電極３２及びドレイン電極３３を形成する。このように形成されるソース電極３２及びドレイン電極３３は、例えば、膜厚が１０ｎｍのＴａを成膜し、更に、膜厚が３００ｎｍのＡｌを成膜することにより形成する。

以上の製造方法により、図１２に示される本実施の形態における半導体装置を作製することができる。

（変形例１）
次に、本実施の形態における半導体装置の変形例１について説明する。本実施の形態における変形例１は、図２３に示されるように、ゲート電極３１の直下の領域のみならず、ソース電極３２及びドレイン電極３３の直下の領域においても、電子供給層２３が薄く形成されている構造の半導体装置である。具体的には、ゲート電極３１とソース電極３２との間及びゲート電極３１とドレイン電極３３との間の直下の領域よりも、ゲート電極３１、ソース電極３２及びドレイン電極３３の直下の領域における電子供給層２３が薄く形成されているものである。このような構造の半導体装置は、凸部２２ｂが形成されている電子走行層２２の上に、電子供給層２３をエピタキシャル成長により形成する際に、十分に面内方向に成長しない条件で成長させること等により作製することができる。図２３に示される半導体装置では、ゲート電極３１とソース電極３２との間及びゲート電極３１とドレイン電極３３との間の直下の領域の２ＤＥＧ２２ａの電子の密度を減らすことなく、ゲート電極３１の直下の２ＤＥＧ２２ａの電子の密度を減らすことができる。従って、本実施の形態における変形例１となる半導体装置においても、オン抵抗が高くなることなく、閾値電圧を正の方向にシフトさせることができる。

（変形例２）
次に、本実施の形態における半導体装置の変形例２について説明する。本実施の形態における変形例２は、図２４に示されるように、変形例１と同様に、ゲート電極３１の直下の領域のみならず、ソース電極３２及びドレイン電極３３の直下の領域においても、電子供給層２３が薄く形成されている構造の半導体装置である。具体的には、ゲート電極３１とソース電極３２との間及びゲート電極３１とドレイン電極３３との間の直下の領域よりも、ゲート電極３１、ソース電極３２及びドレイン電極３３の直下の領域における電子供給層２３が薄く形成されているものである。このような構造の半導体装置は、電子走行層２２における凸部２２ｂをゲート電極３１の直下の他、ソース電極３２及びドレイン電極３３の直下においても凸部２２ｃ及び２２ｄを形成することにより作製することができる。図２４に示される半導体装置では、ゲート電極３１とソース電極３２との間及びゲート電極３１とドレイン電極３３との間の直下の領域の２ＤＥＧ２２ａの電子の密度を減らすことなく、ゲート電極３１の直下の２ＤＥＧ２２ａの電子の密度を減らすことができる。従って、本実施の形態における変形例２となる半導体装置においても、オン抵抗が高くなることなく、閾値電圧を正の方向にシフトさせることができる。

（変形例３）
次に、本実施の形態における半導体装置の変形例３について説明する。本実施の形態における変形例３は、図２５に示されるように、ゲート電極３１の直下の領域において、電子供給層２３の一部が薄く形成されている構造の半導体装置である。具体的には、ゲート電極３１とソース電極３２との間及びゲート電極３１とドレイン電極３３との間の直下の領域よりも、ゲート電極３１の直下の領域における電子供給層２３の一部が薄く形成されているものである。このような構造の半導体装置は、ゲート電極３１の直下において、凹凸部２２ｅを形成することにより作製することができる。図２５に示される半導体装置では、ゲート電極３１とソース電極３２との間及びゲート電極３１とドレイン電極３３との間の直下の領域の２ＤＥＧ２２ａの電子の密度を減らすことなく、ゲート電極３１の直下の２ＤＥＧ２２ａの電子の密度を減らすことができる。従って、本実施の形態における変形例３となる半導体装置においても、オン抵抗が高くなることなく、閾値電圧を正の方向にシフトさせることができる。

〔第２の実施の形態〕
（半導体装置）
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、ゲートリセス等を形成することなく、ゲート電極直下における電子供給層の厚さを薄くした構造のものである。

図２６に基づき本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は窒化物半導体を用いたＨＥＭＴであり、基板１１０の上に、バッファ層１２１、電子走行層１２２、電子供給層１２３等の窒化物半導体層がエピタキシャル成長により積層形成されている。具体的には、基板１１０はシリコン等により形成されており、バッファ層１２１はＡｌＮ等により形成されており、電子走行層１２２はＧａＮ等により形成されており、電子供給層１２３はＡｌＧａＮ等により形成されている。これにより、電子走行層１２２において、電子走行層１２２と電子供給層１２３との界面近傍には、２ＤＥＧ１２２ａが形成される。また、電子供給層１２３の上には、ゲート電極１３１が形成される領域にｐ−ＧａＮ等によりｐ型層１２５が形成されており、ｐ型層１２５の上にはゲート電極１３１が形成されている。更に、ソース電極１３２及びドレイン電極１３３は、電子供給層１２３等の窒化物半導体層の上に形成されており、電子供給層１２３の全体を覆うように、ＳｉＮ等により保護膜１６１及びＳｉＯ_２等により層間絶縁膜１６２が形成されている。尚、窒化物半導体層には素子分離のための素子分離領域１６３が形成されている。

本実施の形態においては、ゲート電極１３１の直下における電子走行層１２２は、ゲート電極１３１の直下除く領域よりも厚く形成されており、ゲート電極１３１の直下を除く領域よりも高い凸部１２２ｂが形成されている。これにより、電子走行層１２２が厚く形成されている分、ゲート電極１３１の直下における電子供給層１２３は薄く形成される。また、ゲート電極１３１と電子供給層１２３との間には、ｐ型層１２５が形成されている。このため、ゲート電極１３１の直下における２ＤＥＧ２２ａを消失させることができる。また、本実施の形態では、ゲートリセス等を形成しないため、電子走行層１２２や電子供給層１２３等における窒化物半導体層において、ドライエッチング等によるダメージを受けることはない。よって、オン抵抗が高くなることなく、閾値電圧を正の方向にシフトさせることができる。即ち、低いオン抵抗で、閾値電圧を正の方向にシフトさせることができ、ノーマリーオフにすることが可能となる。

（半導体装置の製造方法）
次に、図２７〜図３４に基づき本実施の形態における半導体装置の製造方法について説明する。

最初に、図２７に示されるように、シリコン等の基板１１０の上に、ＡｌＮ等からなるバッファ層１２１、ＧａＮ等からなる電子走行層１２２等をＭＯＶＰＥ等によるエピタキシャル成長により形成する。尚、基板１１０は、ＳｉＣ等の基板であってもよい。バッファ層１２１は、厚さが０．５〜５．０μｍのＡｌ_ｘＧａ_{（１−ｘ）}Ｎであって、ｘの範囲が０＜ｘ≦１であるもの、例えば、厚さが約２μｍのＡｌＮにより形成されている。バッファ層１２１は、ＡｌＮとＧａＮとの多重積層膜であってもよく、また、基板１１０の上において、組成がＡｌＮからＡｌＧａＮとなるような組成傾斜を有するものであってもよい。電子走行層１２２は、厚さが０．１〜３．０μｍのＧａＮにより形成されている。

次に、図２８に示されるように、電子走行層１２２において、ゲート電極１３１の直下となる領域に凸部１２２ｂを形成する。具体的には、電子走行層１２２の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極１３１の直下となる領域にレジストパターン１７１を形成する。この後、塩素系ガス、またはフッ素系ガスを用いて、ドライエッチングを行なうことにより、レジストパターン１７１が形成されていない領域における電子走行層１２２を１〜４０ｎｍ、例えば、１５ｎｍ除去する。これにより、電子走行層１２２の表面において、ゲート電極１３１の直下の領域に凸部１２２ｂが形成される。このように形成されるゲート電極１３１の直下における凸部１２２ｂは、ゲート電極１３１の直下を除く領域よりも、高さＨが、１〜４０ｎｍ、例えば、１５ｎｍ高くなるように形成される。

次に、図２９に示されるように、レジストパターン１７１を有機溶剤等により除去した後、凸部１２２ｂが形成された電子走行層１２２の上に、電子供給層１２３、ｐ型層１２５を形成するためのｐ型膜１２５ａをＭＯＶＰＥによるエピタキシャル成長により形成する。更に、ｐ型膜１２５ａの上に、ゲート電極１３１を形成するための導電膜１３１ａを形成する。尚、電子供給層１２３は、ＡｌＧａＮにより形成されており、例えば、Ａｌの組成比が約２０％のＡｌＧａＮを約１５ｎｍ成膜することにより形成されている。また、ｐ型膜１２５ａは、厚さが約６５ｎｍのｐ−ＧａＮにより形成されており、ｐ型となる不純物元素として、Ｍｇが不純物濃度が２×１０^１９ｃｍ^−３となるようにドープされている。また、導電膜１３１ａは、例えば、ＴｉＮ等の導電性を有する膜をスパッタリング等の成膜方法により、膜厚が約２００ｎｍとなるように成膜することにより形成されている。

エピタキシャル成長により電子供給層１２３を形成する際には、成長条件等によりepitaxial lateral overgrowthするため、電子供給層１２３は膜厚方向における成長よりも面内方向における成長の方が早くなる。従って、ゲート電極１３１の直下となる電子走行層１２２の凸部１２２ｂの上に形成される電子供給層１２３の厚さＤ１は、ゲート電極１３１の直下を除く領域における電子走行層１２２の上に形成される電子供給層１２３の厚さＤ２よりも薄く形成することができる。よって、この場合、電子供給層１２３の表面が平坦である場合には、電子供給層１２３における厚さＤ２と厚さＤ１との差は、凸部１２２ｂの高さＨと略等しくなる。

具体的に、膜厚方向における成長よりも面内方向における成長を早くする方法としては、例えば、ＡｌＧａＮを通常のＧａＮ等の成膜温度である１０００〜１０５０℃よりも高温となる１１００℃の温度でエピタキシャル成長させる方法がある。このような方法により、ゲート電極１３１の直下となる電子走行層１２２の凸部１２２ｂの上に形成される電子供給層１２３の厚さを、ゲート電極１３１の直下を除く領域の電子走行層１２２の上に形成される電子供給層１２３の厚さよりも薄くすることができる。

次に、図３０に示されるように、導電膜１３１ａ及びｐ型膜１２５ａを加工することにより、ゲート電極１３１及びｐ型層１２５を形成する。具体的には、導電膜１３１ａの上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、導電膜１３１ａにおいてゲート電極１３１が形成される領域上に不図示のレジストパターンを形成する。この後、塩素等を含むガスをエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域における導電膜１３１ａ及びｐ型膜１２５ａを除去する。これにより、導電膜１３１ａによりゲート電極１３１を形成し、ｐ型膜１２５ａによりｐ型層１２５を形成する。

このようにして形成されたものの電子走行層１２２には、電子走行層１２２と電子供給層１２３との界面近傍には、２ＤＥＧ１２２ａが発生する。本実施の形態における半導体装置においては、ゲート電極１３１の直下においてはｐ型層１２５が形成されており、また、電子供給層１２３の厚さは、ゲート電極１３１の直下の領域においては、ゲート電極１３１の直下を除く領域よりも薄く形成されている。よって、ゲート電極３１の直下を除く領域よりもゲート電極３１の直下における２ＤＥＧ１２２ａを消失させることができるため、閾値電圧を正の方向にシフトさせることができる。

次に、図３１に示されるように、窒化物半導体層に素子分離領域１６３を形成する。具体的には、電子供給層１２３の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、素子分離領域１６３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、バッファ層１２１、電子走行層１２２、電子供給層１２３に、ＡｒまたはＢ等のイオンをイオン注入することにより、素子分離領域１６３を形成する。この際、注入されるイオンがＡｒである場合、例えば、加速電圧が１７０ＫｅＶ、ドーズ量が５．０×１０^１３ｃｍ^−２等の条件によりイオン注入することにより素子分離領域１６３を形成する。この後、不図示のレジストパターンは、有機溶剤等により除去する。

次に、図３２に示されるように、ゲート電極１３１及び電子供給層１２３の上に、保護膜１６１を形成する。具体的には、ＳｉＮ等により形成される保護膜１６１をプラズマＣＶＤ、熱ＣＶＤ、ＡＬＤ等のいずれかの方法により成膜する。例えば、プラズマＣＶＤによりＳｉＮ膜を膜厚が３００ｎｍとなるように、基板温度が４００℃の条件により成膜する。

次に、図３３に示されるように、保護膜１６１の上に層間絶縁膜１６２を形成し、更に、層間絶縁膜１６２及び保護膜１６１に、ソース電極１３２及びドレイン電極１３３を形成するための開口部１３２ａ及び１３３ａを形成する。この際、ゲート電極１３１が形成されている領域を平坦化するため、例えば、スピンコート法によりＳｉＯ_２等の絶縁膜を塗布し、層間絶縁膜１６２を形成する。また、平坦化を行う手法としては、ゲート電極１３１の上にＳｉＯ_２等の絶縁膜を形成した後にＣＭＰ処理を実施してもよい。この後、層間絶縁膜１６２の上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極１３２及びドレイン電極１３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、不図示のレジストパターンの形成されていない領域における層間絶縁膜１６２及び保護膜１６１を電子供給層１２３の表面が露出するまでエッチングを行なうことにより除去する。これにより、層間絶縁膜１６２及び保護膜１６１において、ソース電極１３２が形成される領域に開口部１３２ａを形成し、ドレイン電極１３３が形成される領域に開口部１３３ａを形成する。この後、不図示のレジストパターンは有機溶剤等により除去する。

次に、図３４に示されるように、開口部１３２ａ及び１３３ａを埋め込むように金属膜を成膜することにより、ソース電極１３２及びドレイン電極１３３を形成する。このように形成されるソース電極１３２及びドレイン電極１３３は、例えば、膜厚が１０ｎｍのＴａを成膜し、更に、膜厚が３００ｎｍのＡｌを成膜することにより形成する。

以上の製造方法により、図２６に示される本実施の形態における半導体装置を作製することができる。

（変形例１）
次に、本実施の形態における半導体装置の変形例１について説明する。本実施の形態における変形例１は、図３５に示されるように、ゲート電極１３１の直下の領域のみならず、ソース電極１３２及びドレイン電極１３３の直下の領域においても、電子供給層１２３が薄く形成されている構造の半導体装置である。具体的には、ゲート電極１３１とソース電極１３２との間及びゲート電極１３１とドレイン電極１３３との間の直下の領域よりも、ゲート電極１３１、ソース電極１３２及びドレイン電極１３３の直下の領域における電子供給層１２３が薄く形成されているものである。このような構造の半導体装置は、電子走行層１２２における凸部１２２ｂをゲート電極１３１の直下の他、ソース電極１３２及びドレイン電極１３３の直下においても凸部１２２ｃ及び１２２ｄを形成することにより作製することができる。図３５に示される半導体装置では、ゲート電極１３１とソース電極１３２との間及びゲート電極１３１とドレイン電極１３３との間の直下の領域の２ＤＥＧ１２２ａの電子の密度を減らすことなく、ゲート電極１３１の直下の２ＤＥＧを消失させることができる。従って、本実施の形態における変形例１となる半導体装置においても、オン抵抗が高くなることなく、閾値電圧を正の方向にシフトさせることができる。

（変形例２）
次に、本実施の形態における半導体装置の変形例２について説明する。本実施の形態における変形例２は、図３６に示されるように、ゲート電極１３１の直下の領域において、電子供給層１２３の一部が薄く形成されている構造の半導体装置である。具体的には、ゲート電極１３１とソース電極１３２との間及びゲート電極１３１とドレイン電極１３３との間の直下の領域よりも、ゲート電極１３１の直下の領域における電子供給層１２３の一部が薄く形成されているものである。このような構造の半導体装置は、ゲート電極１３１の直下において、凹凸部１２２ｅを形成することにより作製することができる。図３６に示される半導体装置では、ゲート電極１３１とソース電極１３２との間及びゲート電極１３１とドレイン電極１３３との間の直下の領域における２ＤＥＧ１２２ａの電子の密度を減らすことなく、ゲート電極１３１の直下の２ＤＥＧを消失させることができる。従って、本実施の形態における変形例２となる半導体装置においても、オン抵抗が高くなることなく、閾値電圧を正の方向にシフトさせることができる。

尚、上記以外の内容については、第１の実施の形態と同様である。

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された、前記第１の半導体層とは異なる格子定数を有する第２の半導体層と、
前記第２の半導体層の上に形成されたゲート電極と、
前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
を有し、前記第１の半導体層には、前記ゲート電極の直下の第１の領域において、前記ゲート電極の直下を除く第２の領域よりも高い凸部が形成されており、
前記第２の半導体層は、前記第２の領域よりも、前記第１の領域が薄く形成されていることを特徴とする半導体装置。
（付記２）
前記ゲート電極と前記第２の半導体層の間には、ゲート絶縁膜が設けられていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第２の半導体層は、前記ゲート電極、前記ソース電極及び前記ドレイン電極の直下を除く第３の領域よりも、前記前記ソース電極及び前記ドレイン電極の直下の第４の領域が薄く形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第１の半導体層には、前記第１の領域の一部に、前記第２の領域よりも高い部分が形成されており、
前記第２の半導体層は、前記第２の領域よりも、前記第１の領域における一部が薄く形成されていることを特徴とする付記１または２に半導体装置。
（付記５）
前記ゲート電極と前記第２の半導体層の間には、第１の導電型を有する第３の半導体層が設けられていることを特徴とする付記１に記載の半導体装置。
（付記６）
前記第２の半導体層は、前記第３の領域よりも、前記第４の領域が薄く形成されていることを特徴とする付記５に記載の半導体装置。
（付記７）
前記第１の半導体層には、前記第１の領域の一部に、前記第２の領域よりも高い部分が形成されており、
前記第２の半導体層は、前記第２の領域よりも、前記第１の領域における一部が薄く形成されていることを特徴とする付記５に記載の半導体装置。
（付記８）
前記第１の導電型はｐ型であって、
前記第３の半導体層は、ＧａＮにＭｇがドープされているものであることを特徴とする付記５から７のいずれかに記載の半導体装置。
（付記９）
前記第１の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記１から８のいずれかに記載の半導体装置。
（付記１０）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
前記半導体装置はＨＥＭＴであることを特徴とする付記１から１０のいずれかに記載の半導体装置。
（付記１２）
基板の上にエピタキシャル成長により第１の半導体層を形成する工程と、
前記第１の半導体層における第１の領域に、前記第１の領域を除く第２の領域よりも高い凸部を形成する工程と、
前記凸部の形成されている第１の半導体層の上に、エピタキシャル成長により第２の半導体層を形成する工程と、
前記第１の半導体層において前記第１の領域の直上における前記第２の半導体層の上にゲート電極を形成する工程と、
前記第２の半導体層の上にソース電極及びドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１３）
前記第２の半導体層を形成した後、前記第２の半導体層の上に絶縁膜を形成する工程を有し、
前記ゲート電極は、前記絶縁膜の上に形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）
前記第２の半導体層を形成した後、前記第１の半導体層において前記第１の領域の直上における前記第２の半導体層の上に第１の導電型の第３の半導体層を形成する工程を有し、
前記ゲート電極は、前記第３の半導体層の上に形成することを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１５）
前記第１の導電型はｐ型であって、
前記第３の半導体層は、ＧａＮにＭｇがドープされているものであることを特徴とする付記１４に記載の半導体装置の製造方法。
（付記１６）
前記第１の半導体層の前記第１の領域に前記凸部を形成する工程は、
前記第１の半導体層の上における第１の領域にレジストパターンを形成する工程と、
前記レジストパターンの形成されていない第２の領域の前記第１の半導体層の一部をエッチングにより除去する工程と、
前記レジストパターンを除去する工程と、
を含むものであることを特徴とする付記１２から１５のいずれかに記載の半導体装置の製造方法。
（付記１７）
前記第１の半導体層及び前記第２の半導体層はＭＯＶＰＥにより形成されるものであることを特徴とする付記１２から１６のいずれかに記載の半導体装置の製造方法。
（付記１８）
前記第２の半導体層を形成する際の温度は、前記第１の半導体層を形成する際の温度よりも高温であることを特徴とする付記１７に記載の半導体装置の製造方法。
（付記１９）
前記第１の半導体層は、ＧａＮを含む材料により形成されているものであることを特徴とする付記１２から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記第２の半導体層は、ＡｌＧａＮを含む材料により形成されているものであることを特徴とする付記１２から１９のいずれかに記載の半導体装置の製造方法。

１０ 基板
２１ バッファ層
２２ 電子走行層（第１の半導体層）
２２ａ ２ＤＥＧ
２２ｂ 凸部
２３ 電子供給層（第２の半導体層）
２４ キャップ層
３０ 成長制御層
３１ ゲート電極
３２ ソース電極
３３ ドレイン電極
５０ ゲート絶縁膜
６１ 保護膜
６２ 層間絶縁膜

Claims (7)

1. 基板の上に形成された第１の半導体層と、
   前記第１の半導体層の上に形成された、前記第１の半導体層とは異なる格子定数を有する第２の半導体層と、
   前記第２の半導体層の上に形成されたゲート電極と、
   前記第２の半導体層の上に形成されたソース電極及びドレイン電極と、
   を有し、前記第１の半導体層には、前記ゲート電極の直下の第１の領域において、前記ゲート電極の直下を除く第２の領域よりも高い凸部が形成されており、
   前記第２の半導体層は、前記第２の領域よりも、前記第１の領域が薄く形成されていることを特徴とする半導体装置。
2. 前記ゲート電極と前記第２の半導体層の間には、ゲート絶縁膜が設けられていることを特徴とする請求項１に記載の半導体装置。
3. 前記ゲート電極と前記第２の半導体層の間には、第１の導電型を有する第３の半導体層が設けられていることを特徴とする請求項１に記載の半導体装置。
4. 基板の上にエピタキシャル成長により第１の半導体層を形成する工程と、
   前記第１の半導体層における第１の領域に、前記第１の領域を除く第２の領域よりも高い凸部を形成する工程と、
   前記凸部の形成されている第１の半導体層の上に、エピタキシャル成長により第２の半導体層を形成する工程と、
   前記第１の半導体層において前記第１の領域の直上における前記第２の半導体層の上にゲート電極を形成する工程と、
   前記第２の半導体層の上にソース電極及びドレイン電極を形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
5. 前記第２の半導体層を形成した後、前記第２の半導体層の上に絶縁膜を形成する工程を有し、
   前記ゲート電極は、前記絶縁膜の上に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記第２の半導体層を形成した後、前記第１の半導体層において前記第１の領域の直上における前記第２の半導体層の上に第１の導電型の第３の半導体層を形成する工程を有し、
   前記ゲート電極は、前記第３の半導体層の上に形成することを特徴とする請求項４に記載の半導体装置の製造方法。
7. 前記第１の半導体層及び前記第２の半導体層はＭＯＶＰＥにより形成されるものであることを特徴とする請求項４から６のいずれかに記載の半導体装置の製造方法。

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