JP2008210836A - 電界効果半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ノーマリオフ型HEMTを得ることが困難であった。
【解決手段】本発明に従うHEMTは、溝２０を有する電子走行層３と、この上を覆う電子供給層４と、電子供給層４の一方の主面上に形成されたソース電極５、ドレイン電極６及びゲート電極７とを有している。ゲート電極７は溝２０の上に配置されている。電子走行層３の溝２０の両側面は他よりも薄い電子供給層４で覆われている。溝２０の両側面の角度及びこの両側面の電子供給層４の厚みはノーマル状態で２ＤＥＧ層１７を分断するように決定される。
【選択図】図２
【解決手段】本発明に従うHEMTは、溝２０を有する電子走行層３と、この上を覆う電子供給層４と、電子供給層４の一方の主面上に形成されたソース電極５、ドレイン電極６及びゲート電極７とを有している。ゲート電極７は溝２０の上に配置されている。電子走行層３の溝２０の両側面は他よりも薄い電子供給層４で覆われている。溝２０の両側面の角度及びこの両側面の電子供給層４の厚みはノーマル状態で２ＤＥＧ層１７を分断するように決定される。
【選択図】図２
Description
本発明は、ノーマリオフ（normally−off）特性を有するＨＥＭＴ( High Electron Mobility Transistor)又はこれに類似の電界効果半導体装置及びその製造方法に関する。
３−５族化合物半導体の１種である窒化物半導体を用いた高電子移動度トランジスタ即ちHEMT( High Electron Mobility Transistor)等の半導体デバイスは例えば特開２００５−１５８８８９号公報（特許文献１）等で公知である。
上記特許文献１に開示されているＨＥＭＴは、例えば、シリコン基板の上にバッファ層を介して形成されたアンドープＧａＮから成る電子走行層と、ｎ型ＡｌＧａＮから成る電子供給層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極とを有している。電子走行層と電子供給層とはバンドギャプの異なる異種材料から成り、ヘテロ接合されている。従って、ヘテロ接合面のピエゾ分極と自発分極とに基づいて周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として利用され、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。
ところで、一般的な構成のＨＥＭＴは、ゲート電極に電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン特性を有する。ノーマリオン特性のＨＥＭＴをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、ノーマリオン特性のＨＥＭＴの使い勝手は良くない。
そこで、ＡｌＧａＮから成る電子供給層を薄く形成することによってノーマリオフ特性、即ちゲート電極に電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れない特性を得ることが試みられている。ＡｌＧａＮから成る電子供給層を薄く形成すると、電子供給層と電子走行層との間のヘテロ接合に基づくピエゾ分極による電界が弱くなり、２ＤＥＧ層の電子濃度が減少する。電子濃度が低下した２ＤＥＧ層に対して電子供給層とここにショットキー接触しているゲート電極との間にビルトインポテンシャル（built−in potential）即ちバイアス電圧が無い状態での電位差に基づく電界が作用すると、ゲート電極の直下の２ＤＥＧ層が消失する。このため、ゲート電極にバイアス電圧を加えない状態においてドレイン・ソース間がオフ状態になる。
上述のように電子供給層を薄くすることによってノーマリオフのＨＥＭＴを提供することができる。しかし、電子供給層を薄くすると、ゲート電極の直下以外の２ＤＥＧ層においても電子濃度の低下が生じ、ドレイン・ソース間のオン抵抗が増大する。この問題を解決するために例えば特開２００５−１８３７３３号公報（特許文献２）に開示されているように電子供給層のゲート電極の下の部分のみを薄くしてノーマリオフ特性を得ることが知られている。しかし、この方法を採用すると、選択的エッチングによって電子供給層を薄くする時に電子走行層及び電子供給層の半導体結晶にダメージが生じ、ＨＥＭＴの電気的特性が劣化する。また、電子供給層を部分的に薄くするための選択的エッチングを容易且つ正確に行うことが困難であった。このため、現在、ノーマリオフのＨＥＭＴが実用化されていない。
ノーマリオフ特性を有するＨＥＭＴを得るための別な方法として、電子走行層の上面及び電子供給層に傾斜部分を設け、傾斜部分よりも高い部分にソース電極を配置し、傾斜部分よりも低い部分にドレイン電極を配置し、傾斜部分の上にゲート絶縁膜を介してゲート電極を配置することが特開２００６−１００８２０号公報（特許文献３）に開示されている。しかし、単に電子走行層の上面及び電子供給層に傾斜部分を設け、この傾斜部分の上にゲート絶縁膜を介してゲート電極を配置しても、ノーマリオフ特性を確実に得ることが困難である。
ノーマリオフ特性を有するＨＥＭＴを得るための別な方法として、電子走行層の上面及び電子供給層に傾斜部分を設け、傾斜部分よりも高い部分にソース電極を配置し、傾斜部分よりも低い部分にドレイン電極を配置し、傾斜部分の上にゲート絶縁膜を介してゲート電極を配置することが特開２００６−１００８２０号公報（特許文献３）に開示されている。しかし、単に電子走行層の上面及び電子供給層に傾斜部分を設け、この傾斜部分の上にゲート絶縁膜を介してゲート電極を配置しても、ノーマリオフ特性を確実に得ることが困難である。
ノーマリオフの要望は、２ＤＥＧ層の代わりに２次元ホールガス層を使用するＨＥＭＴ及びＨＥＭＴに類似の電界効果半導体装置にもある。
特開２００５−１５８８８９号公報
特開２００５−１８３７３３号公報
特開２００６−１００８２０号公報
従って、本発明が解決しようとする課題は、電界効果半導体装置においてノーマリオフ特性を確実に得ることが困難なことであり、本発明の目的はノーマリオフ特性を容易且つ確実に得ることが可能な電界効果半導体装置及びこの製造方法を提供することである。
上記課題を解決するための本発明を図面の参照符号を伴って説明する。なお、特許請求の範囲及びここでの参照符号は、本発明の理解を助けるためのものであって、本発明を限定するものではない。
上記課題を解決するための本発明は、２次元キャリアガス層を電流通路として使用するノーマリオフ型の電界効果半導体装置であって、
一方及び他方の主面を有し、前記一方の主面が、平坦面から成る第１の部分（２１）と、前記第１の部分と同一方向に延びている平坦面から成る第２の部分（２２）と、前記第１の部分（２１）と前記第２の部分（２２）との間に位置し且つ前記第１の部分（２１）が延びている方向に対して零度よりも大きい所定角度を有している少なくとも１つの段差部を含んでいる中間部分（２０又は２０ａ又は２０ｂ又は２０ｃ又は２０ｄ又は２０ｆ又は２０ｇ又は２０´）とを備えている第１の半導体層（３又は３ａ又は３ｂ又は３ｃ又は３ｄ又は３ｅ又は３ｆ又は３ｇ又は３ｈ）と、
前記第１の半導体層の半導体材料と異なるバンドギャップを有する半導体材料から成り且つ前記第１の半導体層の前記一方の主面上に配置され、前記第１の半導体層の前記一方の主面の前記段差部を前記第１及び第２の部分（２１，２２）よりも薄い厚みを有して覆っている第２の半導体層（４又は４ａ又は４ｂ又は４ｃ又は４ｄ又は４ｅ又は４ｆ又は４ｇ又は４ｈ又は４ｉ）と、
前記第１の半導体層の前記一方の主面の前記第１の部分（２１）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたソース電極（５）と、
前記第１の半導体層の前記一方の主面の前記第２の部分（２２）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたドレイン電極（６）と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記第１の半導体層の前記段差部に対応する前記第２の半導体層の表面上に配置されたゲート手段（７）と
を備え、ノーマリ状態において、前記ソース電極と前記ドレイン電極との間の電流通路がオフ状態になるように前記第１の半導体層及び前記第２の半導体層が形成されていることを特徴とする電界効果半導体装置に係わるものである。
上記課題を解決するための本発明は、２次元キャリアガス層を電流通路として使用するノーマリオフ型の電界効果半導体装置であって、
一方及び他方の主面を有し、前記一方の主面が、平坦面から成る第１の部分（２１）と、前記第１の部分と同一方向に延びている平坦面から成る第２の部分（２２）と、前記第１の部分（２１）と前記第２の部分（２２）との間に位置し且つ前記第１の部分（２１）が延びている方向に対して零度よりも大きい所定角度を有している少なくとも１つの段差部を含んでいる中間部分（２０又は２０ａ又は２０ｂ又は２０ｃ又は２０ｄ又は２０ｆ又は２０ｇ又は２０´）とを備えている第１の半導体層（３又は３ａ又は３ｂ又は３ｃ又は３ｄ又は３ｅ又は３ｆ又は３ｇ又は３ｈ）と、
前記第１の半導体層の半導体材料と異なるバンドギャップを有する半導体材料から成り且つ前記第１の半導体層の前記一方の主面上に配置され、前記第１の半導体層の前記一方の主面の前記段差部を前記第１及び第２の部分（２１，２２）よりも薄い厚みを有して覆っている第２の半導体層（４又は４ａ又は４ｂ又は４ｃ又は４ｄ又は４ｅ又は４ｆ又は４ｇ又は４ｈ又は４ｉ）と、
前記第１の半導体層の前記一方の主面の前記第１の部分（２１）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたソース電極（５）と、
前記第１の半導体層の前記一方の主面の前記第２の部分（２２）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたドレイン電極（６）と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記第１の半導体層の前記段差部に対応する前記第２の半導体層の表面上に配置されたゲート手段（７）と
を備え、ノーマリ状態において、前記ソース電極と前記ドレイン電極との間の電流通路がオフ状態になるように前記第１の半導体層及び前記第２の半導体層が形成されていることを特徴とする電界効果半導体装置に係わるものである。
なお、請求項２に示すように、請求項１の発明における前記中間部分を底面と第１及び第２の段差部とを有する少なくとも１つの溝にすることができる。
また、請求項３に示すように、請求項１の発明における前記中間部分を頂面と第１及び第２の段差部とを有する少なくとも１つの突起にすることができる。
また、請求項４に示すように、請求項１の発明における前記中間部分を少なくとも１つのＶ字状溝にすることができる。
また、請求項５に示すように、請求項１の発明における前記中間部分を頂面と第１及び第２の段差部とを有する突起にすることができる。
また、請求項６に示すように、請求項１の発明における前記第１の半導体層の厚み方向における前記第１の部分（２１）の高さ位置を前記第２の部分（２２）よりも高くし、前記第１の半導体層の前記一方の主面の前記中間部分を、前記第１の部分と前記第２の部分との間の段差部（２０ｆ）とすることができる。
また、請求項７に示すように、請求項１の発明における前記第１の半導体層の厚み方向における前記第１の部分（２１）の高さ位置を前記第２の部分（２２）よりも低くし、前記第１の半導体層の前記一方の主面の前記中間部分を、前記第１の部分と前記第２の部分との間の段差部（２０ｇ）とすることができる。
また、請求項８に示すように、更に、前記第１の半導体層を支持する基板を有し、前記基板の主面は前記第１の半導体層の前記一方の主面の前記第１の部分（２１）と前記第２の部分（２２）と前記中間部分とに対応する凹凸を有し、前記第１の半導体層は前記基板の上にエピタキシャル成長された層であることが望ましい。
また、請求項９に示すように、前記ゲート手段は、前記第２の半導体層の上に配置されたショットキーバリア電極であることが望ましい。
また、請求項１０に示すように、前記ゲート手段を、前記第２の半導体層の上に配置されたゲート絶縁膜と該ゲート絶縁膜の上に配置されたゲート電極とで構成することができる。
また、請求項１１に示すように、請求項２〜５の発明の電界効果半導体装置において、第２の半導体層の厚みを前記中間部分の段差部において特別に薄くしないように変形することができる。
また、請求項１２に示すように、前記第１の半導体層の前記一方の主面の前記中間部分の段差部を覆う前記第２の半導体層の厚みがこの他の部分よりも薄くなるように前記第２の半導体層をエピタキシャル成長させることが望ましい。
また、請求項１３に示すように、基板に予め凹凸を設け、この基板の凹凸に対応する凹凸が生じるように前記第１の半導体層をエピタキシャル成長させることが望ましい。
また、請求項３に示すように、請求項１の発明における前記中間部分を頂面と第１及び第２の段差部とを有する少なくとも１つの突起にすることができる。
また、請求項４に示すように、請求項１の発明における前記中間部分を少なくとも１つのＶ字状溝にすることができる。
また、請求項５に示すように、請求項１の発明における前記中間部分を頂面と第１及び第２の段差部とを有する突起にすることができる。
また、請求項６に示すように、請求項１の発明における前記第１の半導体層の厚み方向における前記第１の部分（２１）の高さ位置を前記第２の部分（２２）よりも高くし、前記第１の半導体層の前記一方の主面の前記中間部分を、前記第１の部分と前記第２の部分との間の段差部（２０ｆ）とすることができる。
また、請求項７に示すように、請求項１の発明における前記第１の半導体層の厚み方向における前記第１の部分（２１）の高さ位置を前記第２の部分（２２）よりも低くし、前記第１の半導体層の前記一方の主面の前記中間部分を、前記第１の部分と前記第２の部分との間の段差部（２０ｇ）とすることができる。
また、請求項８に示すように、更に、前記第１の半導体層を支持する基板を有し、前記基板の主面は前記第１の半導体層の前記一方の主面の前記第１の部分（２１）と前記第２の部分（２２）と前記中間部分とに対応する凹凸を有し、前記第１の半導体層は前記基板の上にエピタキシャル成長された層であることが望ましい。
また、請求項９に示すように、前記ゲート手段は、前記第２の半導体層の上に配置されたショットキーバリア電極であることが望ましい。
また、請求項１０に示すように、前記ゲート手段を、前記第２の半導体層の上に配置されたゲート絶縁膜と該ゲート絶縁膜の上に配置されたゲート電極とで構成することができる。
また、請求項１１に示すように、請求項２〜５の発明の電界効果半導体装置において、第２の半導体層の厚みを前記中間部分の段差部において特別に薄くしないように変形することができる。
また、請求項１２に示すように、前記第１の半導体層の前記一方の主面の前記中間部分の段差部を覆う前記第２の半導体層の厚みがこの他の部分よりも薄くなるように前記第２の半導体層をエピタキシャル成長させることが望ましい。
また、請求項１３に示すように、基板に予め凹凸を設け、この基板の凹凸に対応する凹凸が生じるように前記第１の半導体層をエピタキシャル成長させることが望ましい。
本発明の請求項１の発明の電界効果半導体装置における例えば電子走行層として機能する第１の半導体層と例えば電子供給層として機能する第２の半導体層との間のヘテロ接合面の全体は平坦ではなく、第１の半導体層の一方の主面は平坦面から成る第１及び第２の部分（２１、２２）の他に、少なくとも１つの段差部を含んでいる中間部分を有し、且つ第２の半導体層は段差部を第１及び第２の部分（２１、２２）よりも薄く覆っている。従って、第１の半導体層の一方の主面の第１及び第２の部分（２１、２２）と第２の半導体層との界面近傍には周知の２次元キャリアガス層（例えば２次元電子ガス層即ち２ＤＥＧ層）が生じるが、第１の半導体層の一方の主面の段差部と第２の半導体層との界面近傍には周知の２次元キャリアガス層が生じないか又はオフ状態と見なせる程度に抑制された２次元キャリアガスが生じる。第１の半導体層の一方の主面の第１及び第２の部分（２１、２２）と第２の半導体層とのヘテロ接合面におけるピエゾ分極と自発分極とのいずれか一方又は両方に基づく電界の向きは第１及び第２の部分（２１、２２）のヘテロ接合面に対して垂直（直角）である。この電界の強さをＥとすれば、第１の部分に対して所定の傾斜角θ（例えば０より大きく且つ１３０度よりも小さい）を有する段差部における電界の強さ（大きさ）はEｃｏｓθとなる。ｃｏｓθは傾斜角θが０度の時に最大になるので、段差部における分極に基づく電界の強さは第１及び第２の部分における分極に基づく電界の強さよりも小さくなる。第１及び第２の部分のヘテロ接合面においては分極に基づく電界の強さが大きいので、２次元キャリアガス層が生じる。一方、段差部においては分極に基づく電界の強さが弱められているので、２次元キャリアガス層が生じないか又は２次元キャリアガス量が電流通路を形成できないほど極めて少ない。第１の半導体層（例えば電子走行層）に段差部を形成するのみでは、ノーマリ状態で２次元キャリアガス層を確実に消滅させることが困難である。これに対し、請求項１の発明では、第１の半導体層（例えば電子走行層）の段差部を覆う第２の半導体層（例えば電子供給層）の厚みが第１及び第２の部分を覆う第２の半導体層の厚みに比べて薄いので、段差部におけるピエゾ分極と自発分極のいずれか一方又は両方が第１及び第２の部分よりも弱く、この段差部の近傍のキャリア（例えば電子）濃度が低下し、ノーマリ状態即ちゲート電圧が０Ｖの状態でこの段差部に沿って電流通路が形成されえることを確実に阻止できる。これにより、良好なノーマリオフ特性を有する電界効果半導体装置を提供することができる。
また、請求項８，１３に示すように、基板に段差部を設け、この上に第１の半導体層及び第２の半導体層をエピタキシャル成長法で形成すると、第１の半導体層及び第２の半導体層をエッチング等の加工工程を伴わないで段差部を有する第１の半導体層を得ることができ、結晶劣化の少ない第１の半導体層及び第２の半導体層を有する電界効果半導体装置を提供することができる。第１の半導体層及び第２の半導体層の結晶性が良くなると、第１の半導体層と第２の半導体層との界面近傍に２ＤＥＧ層を比較的良好に発生させることができ、電界効果半導体装置のオン電圧の上昇を抑制できる。
また、請求項１２に示すように、エピタキシャル成長法で第２の半導体層を形成すると、第１の半導体層の段差部の上に薄い第２の半導体層を容易に形成することができる。
また、請求項２〜５、１１の発明によれば、ソース電極とドレイン電極との間に複数の段差部が配置され、この複数の段差部に対応してゲート手段が形成されているので、ゲート手段に対向する第１及び第２の半導体層の部分の幅が広くなり、電界効果半導体装置のオフ時におけるソース電極とドレイン電極との間のリーク電流が抑制され、ソース電極とドレイン電極との間の耐圧が高くなる。また、ゲート手段に対向する第１及び第２の半導体層の部分の幅が広くなると、電界効果半導体装置の製造上の特性のバラツキに基づき電界効果半導体装置のオフ時にゲート手段に対向する第１及び第２の半導体層の部分の少なくとも一部に仮に電流通路を形成できるレベルの２次元キャリアガスが生じても、残部が２次元キャリアガスが無い状態又は電流通路を形成できないレベルのキャリアガス状態であれば、電界効果半導体装置がオフ状態になる。従って、電界効果半導体装置のノーマリオフ特性を確実に得ることができる。
また、請求項８，１３に示すように、基板に段差部を設け、この上に第１の半導体層及び第２の半導体層をエピタキシャル成長法で形成すると、第１の半導体層及び第２の半導体層をエッチング等の加工工程を伴わないで段差部を有する第１の半導体層を得ることができ、結晶劣化の少ない第１の半導体層及び第２の半導体層を有する電界効果半導体装置を提供することができる。第１の半導体層及び第２の半導体層の結晶性が良くなると、第１の半導体層と第２の半導体層との界面近傍に２ＤＥＧ層を比較的良好に発生させることができ、電界効果半導体装置のオン電圧の上昇を抑制できる。
また、請求項１２に示すように、エピタキシャル成長法で第２の半導体層を形成すると、第１の半導体層の段差部の上に薄い第２の半導体層を容易に形成することができる。
また、請求項２〜５、１１の発明によれば、ソース電極とドレイン電極との間に複数の段差部が配置され、この複数の段差部に対応してゲート手段が形成されているので、ゲート手段に対向する第１及び第２の半導体層の部分の幅が広くなり、電界効果半導体装置のオフ時におけるソース電極とドレイン電極との間のリーク電流が抑制され、ソース電極とドレイン電極との間の耐圧が高くなる。また、ゲート手段に対向する第１及び第２の半導体層の部分の幅が広くなると、電界効果半導体装置の製造上の特性のバラツキに基づき電界効果半導体装置のオフ時にゲート手段に対向する第１及び第２の半導体層の部分の少なくとも一部に仮に電流通路を形成できるレベルの２次元キャリアガスが生じても、残部が２次元キャリアガスが無い状態又は電流通路を形成できないレベルのキャリアガス状態であれば、電界効果半導体装置がオフ状態になる。従って、電界効果半導体装置のノーマリオフ特性を確実に得ることができる。
次に、本発明の実施形態を図１〜図１７を参照して説明する。
図１〜図４に示す電界効果半導体装置としてのＨＥＭＴは、単結晶シリコン半導体から成る基板１と、基板１の上に形成されたバッファ層２と、バッファ層２の上に形成された第１の半導体層としての電子走行層３と、電子走行層３にヘテロ接合されている第２の半導体層としての電子供給層４と、電子供給層４の上に形成されたソース電極５、ドレイン電極６及びゲート電極（ゲート手段）１２とを備えている。次に、ＨＥＭＴの各部を詳しく説明する。
基板１は、一方の主面８とこれに対向する他方の主面９とを有し、且つバッファ層２、電子走行層３及び電子供給層４をエピタキシャル成長させるための成長基板の機能と、各層２，３，４を機械的に支持するための支持基板の機能とを有する。本実施例では、コストの低減のために基板１がシリコンで形成されている。この基板１は図３から明らかなように平面的に見て四角形に形成され、且つ本発明に従う特別な形状の電子走行層３及び電子供給層４を得るために一方の主面８に凹状の溝１０を有する。なお、基板１の平面パターンを円、楕円形等に任意に変形することが可能である。基板１の一方の主面８は、図２において水平方向（基板の厚み方向に対して垂直な方向）に延びている平坦面から成る第１及び第２の部分１１，１２を有し、溝１０は第１の部分１１と第２の部分１２との間に形成されている。従って、溝１０を基板１の一方の主面８における中間部分と呼ぶことができる。中間部分としての溝１０は、互いに対向している第１及び第２の段差部（遷移部又は傾斜部又は側壁）１３，１４と平坦な底面１５とを有している。溝１０の底面１５の基板１の他方の主面９を基準にした高さ位置は第１及び第２の部分１１，１２よりも低い。第１の段差部１３は底面１５から第１の部分１１に向かって立ち上がっており、底面１５に対して所定の傾斜角度、好ましくは１０度〜９０度、より好ましくは３０度〜８０度の傾きを有する。第２の段差部１４は底面１５から第２の部分１２に向かって立ち上がっており、底面１５に対して所定の傾斜角度、好ましくは１０度〜９０度、より好ましくは３０度〜８０度の傾きを有する。
図３から明らかように一方の主面８の第１及び第２の部分１１、１２と溝１０とは、基板１の一方の辺から対となる他方の辺に至るように帯状に形成されている。基板１の一方の主面８の第１及び第２の部分１１，１２と溝１０の底面１５との高低差即ち溝１０の深さ及び第１及び第２の段差部１３，１４の傾斜角度は、ＨＥＭＴのノーマリオフを可能にする本発明に従う電子走行層３と電子供給層４が得られるように決定される。なお、図２から明らかなように、第１及び第２の段差部１３，１４の対向間隔は第１及び第２の部分１１、１２から底面１５に向って徐々に狭くなっている。また、図１〜図６では、基板１の平面の寸法とバッファ層２、電子走行層３及び電子供給層４の平面の寸法とが一致しているが、基板１の平面をバッファ層２、電子走行層３及び電子供給層４よりも大きくすることができる。また、基板１とバッファ層２の平面を同一寸法とし、電子走行層３及び電子供給層４の平面を基板１とバッファ層２よりも小さくすることもできる。
図３から明らかように一方の主面８の第１及び第２の部分１１、１２と溝１０とは、基板１の一方の辺から対となる他方の辺に至るように帯状に形成されている。基板１の一方の主面８の第１及び第２の部分１１，１２と溝１０の底面１５との高低差即ち溝１０の深さ及び第１及び第２の段差部１３，１４の傾斜角度は、ＨＥＭＴのノーマリオフを可能にする本発明に従う電子走行層３と電子供給層４が得られるように決定される。なお、図２から明らかなように、第１及び第２の段差部１３，１４の対向間隔は第１及び第２の部分１１、１２から底面１５に向って徐々に狭くなっている。また、図１〜図６では、基板１の平面の寸法とバッファ層２、電子走行層３及び電子供給層４の平面の寸法とが一致しているが、基板１の平面をバッファ層２、電子走行層３及び電子供給層４よりも大きくすることができる。また、基板１とバッファ層２の平面を同一寸法とし、電子走行層３及び電子供給層４の平面を基板１とバッファ層２よりも小さくすることもできる。
基板１の一方の主面８上のバッファ層２は、周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成されている。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。また、基板１とバッファ層２との組み合わせ体を基板と見なすこともできる。
バッファ層２の表面は基板１の一方の主面８の溝１０に対応した溝１６を有している。この実施例では基板１の一方の主面８に溝１０を形成したが、この代わりに基板１の一方の主面８に溝１０を形成しないで、バッファ層２を形成した後にバッファ層２の主面（上面）にエッチング等によって図２の溝１６と同様な溝を形成することもできる。
バッファ層２の表面は基板１の一方の主面８の溝１０に対応した溝１６を有している。この実施例では基板１の一方の主面８に溝１０を形成したが、この代わりに基板１の一方の主面８に溝１０を形成しないで、バッファ層２を形成した後にバッファ層２の主面（上面）にエッチング等によって図２の溝１６と同様な溝を形成することもできる。
バッファ層２の上に形成された電子走行層（第１の半導体層）３は、電子供給層４とのヘテロ接合面の近傍に電流通路（チャネル）としての２ＤＥＧ層１７（点線で示す）を得るためのものであって、不純物が添加されていないアンドープＧａＮ（窒化ガリウム）を例えば１〜３μｍの厚さに例えばＭＯＣＶＤ法でエピタキシャル成長させたものであり、基板１の凹凸を有する一方の主面８に対応した凹凸を有する一方の主面１８と、バッファ層２に接触している他方の主面１９とを有する。即ち、電子走行層（第１の半導体層）３の一方の主面１８は、基板１の一方の主面８における第１及び第２の部分１１，１２と溝１０にそれぞれ対応している第１及び第２の部分２１，２２と溝２０とを有する。更に詳しく説明すると、電子走行層（第１の半導体層）３の一方の主面１８は、図２で水平方向（面方向）に延びている平坦面から成る第１の部分２１と、この第１の部分２１から離間して水平方向に沿って延びている平坦面から成る第２の部分２２と、第１の部分２１と第２の部分２２との間に配置された中間部分としての凹状の溝２０とを有する。電子走行層（第１の半導体層）３の一方の主面１８における溝２０は、互いに対向している第１及び第２の段差部（遷移部又は傾斜部又は側壁）２３，２４と平坦な底面２５とを有している。基板１の一方の主面８を基準にした溝２０の底面２５の高さ位置は第１及び第２の部分２１，２２よりも低い。第１の段差部２３は底面２５から第１の部分２１に向かって立ち上がっており、底面２５に対して所定の傾斜角度、好ましくは１０度〜９０度、より好ましくは３０度〜８０度の傾きを有する。第２の段差部２４は底面２５から第２の部分２２に向かって立ち上がっており、底面２５に対して所定の傾斜角度、好ましくは１０度〜９０度、より好ましくは３０度〜８０度の傾きを有する。
図４から明らかなように電子走行層３は平面的に見て四角形に形成され、一方の主面１８の第１及び第２の部分２１、２２と中間部分としての溝２０は四角形の一方の辺から対となる他方の辺に至るように帯状に形成されている。また、図５から明らかなように電子走行層３の一方の主面１８の第１及び第２の部分２１，２２と底面２５との高低差Ｈ１即ち溝２０の深さと、底面２５に対する第１及び第２の段差部２３、２４の角度θ（傾斜角度）はＨＥＭＴのノーマリ状態において図２で点線で示す２ＤＥＧ層１７から成る電流通路の分断が生じるように決定される。即ち、電子供給層（第２の半導体層）４の形成後におけるＨＥＭＴのノーマリ状態において第１及び第２の段差部２３、２４の近傍に２ＤＥＧ層が生じないように、又は電流通路として機能するレベルの２ＤＥＧ層が生じないように溝２０が形成される。なお、電子走行層３の溝２０は基板１の溝１０及びバッファ層２の溝１６に対応して得られるので、溝２０を形成するために電子走行層３をエッチングする工程は不要である。
図４から明らかなように電子走行層３は平面的に見て四角形に形成され、一方の主面１８の第１及び第２の部分２１、２２と中間部分としての溝２０は四角形の一方の辺から対となる他方の辺に至るように帯状に形成されている。また、図５から明らかなように電子走行層３の一方の主面１８の第１及び第２の部分２１，２２と底面２５との高低差Ｈ１即ち溝２０の深さと、底面２５に対する第１及び第２の段差部２３、２４の角度θ（傾斜角度）はＨＥＭＴのノーマリ状態において図２で点線で示す２ＤＥＧ層１７から成る電流通路の分断が生じるように決定される。即ち、電子供給層（第２の半導体層）４の形成後におけるＨＥＭＴのノーマリ状態において第１及び第２の段差部２３、２４の近傍に２ＤＥＧ層が生じないように、又は電流通路として機能するレベルの２ＤＥＧ層が生じないように溝２０が形成される。なお、電子走行層３の溝２０は基板１の溝１０及びバッファ層２の溝１６に対応して得られるので、溝２０を形成するために電子走行層３をエッチングする工程は不要である。
電子走行層３の上に形成された電子供給層（第２の半導体層）４は、電子走行層３よりも大きいバンドギャプを有し且つ異なる格子定数を有する例えば次式で示す窒化物半導体で形成される。
ＡｌxＧａ1-XＮ，
ここで、ｘは０＜ｘ＜１を満足する数値であり、好ましくは０．２〜０．４であり、より好ましくは０．３である。
この実施例１の電子供給層４はｎ型不純物アンドープのＡｌxＧａ1-xＮから成るが、このアンドープのＡｌxＧａ1-xＮから成る電子供給層４の代わりにｎ型（第１導電型）の不純物を添加したＡｌxＧａ1-xＮから成る電子供給層を設けることもできる。
ＡｌxＧａ1-XＮ，
ここで、ｘは０＜ｘ＜１を満足する数値であり、好ましくは０．２〜０．４であり、より好ましくは０．３である。
この実施例１の電子供給層４はｎ型不純物アンドープのＡｌxＧａ1-xＮから成るが、このアンドープのＡｌxＧａ1-xＮから成る電子供給層４の代わりにｎ型（第１導電型）の不純物を添加したＡｌxＧａ1-xＮから成る電子供給層を設けることもできる。
電子供給層４は、電子走行層３の溝２０を有する一方の主面１８の上に例えばＭＯＣＶＤ法でエピタキシャル成長させたものであり、その一方の主面（上面）２９に図６に示すように電子走行層３の溝２０に対応した溝３０を有する。即ち、電子供給層４の一方の主面２９は電子走行層３の一方の主面１８の凹凸に対応した凹凸を有する。更に詳しくは、電子供給層４の一方の主面２９は、図２において水平方向に延びている平坦面から成る第１及び第２の部分３１，３２と、この第１及び第２の部分３１，３２の間に配置された中間部分としての凹状の溝３０とを有する。溝３０は互いに対向している第１及び第２の段差部（遷移部又は傾斜部又は側壁部）３３，３４と底面３５とから成る。底面３５は水平方向に延びている平坦面である。第１の段差部３３は底面３５から第１の部分３１に向かって立ち上がっており、底面３５に対して所定の傾斜角度、好ましくは１０度〜９０度、より好ましくは３０度〜８０度の傾きを有する。第２の段差部３４は底面３５から第２の部分３２に向かって立ち上がっており、底面３５に対して所定の傾斜角度、好ましくは１０度〜９０度、より好ましくは３０度〜８０度の傾きを有する。
電子走行層３の一方の主面１８に対して平行（横）方向の成長レートが垂直（縦）方向の成長レートよりも小さくなるように半導体材料（ＡｌＧａＮ）を電子走行層３の一方の主面１８上にエピタキシャル成長させることによって電子供給層４が形成されている。このため、図６に示すように、電子供給層４の一方の主面２９の第１及び第２の部分３１、３２と溝３０の底面３５における厚みＷ１は、電子供給層４の一方の主面２９の第１及び第２の段差部３３、３４における厚みＷ２よりも大きい。
電子供給層４の一方の主面２９の第１及び第２の部分３１、３２と溝３０の底面３５における厚みＷ１は、電子走行層３と電子供給層４との間のヘテロ接合に基づいてノーマリ状態において周知の２ＤＥＧ層１７が生じるように決定されており、電子走行層３よりも薄い例えば５〜５０ｎｍ、より好ましくは５〜２０ｎｍである。また、電子供給層４の一方の主面２９の第１及び第２の段差部３３，３４における厚みＷ２は、ノーマリ状態において電子走行層３の第１及び第２の段差部２３，２４と電子供給層４とのヘテロ接合界面に２ＤＥＧ層１７が生じないように、又は電流通路を形成できる程度にキャリア（電子）が生じないように決定され、好ましくは１〜２０ｎｍ、より好ましくは２〜１０ｎｍである。電子供給層４の第１及び第２の部分３１、３２、並びに底面３５における厚みＷ１は、２ＤＥＧ層１７を良好に形成するためには厚いほど良く、電子供給層４の垂直（縦）方向の抵抗を低減するためには薄いほど良い。なお、ここでいう電子供給層４の厚みは電子走行層３の一方の主面１８に対して垂直な方向の厚みを指すものとする。
電子走行層３の一方の主面１８に対して平行（横）方向の成長レートが垂直（縦）方向の成長レートよりも小さくなるように半導体材料（ＡｌＧａＮ）を電子走行層３の一方の主面１８上にエピタキシャル成長させることによって電子供給層４が形成されている。このため、図６に示すように、電子供給層４の一方の主面２９の第１及び第２の部分３１、３２と溝３０の底面３５における厚みＷ１は、電子供給層４の一方の主面２９の第１及び第２の段差部３３、３４における厚みＷ２よりも大きい。
電子供給層４の一方の主面２９の第１及び第２の部分３１、３２と溝３０の底面３５における厚みＷ１は、電子走行層３と電子供給層４との間のヘテロ接合に基づいてノーマリ状態において周知の２ＤＥＧ層１７が生じるように決定されており、電子走行層３よりも薄い例えば５〜５０ｎｍ、より好ましくは５〜２０ｎｍである。また、電子供給層４の一方の主面２９の第１及び第２の段差部３３，３４における厚みＷ２は、ノーマリ状態において電子走行層３の第１及び第２の段差部２３，２４と電子供給層４とのヘテロ接合界面に２ＤＥＧ層１７が生じないように、又は電流通路を形成できる程度にキャリア（電子）が生じないように決定され、好ましくは１〜２０ｎｍ、より好ましくは２〜１０ｎｍである。電子供給層４の第１及び第２の部分３１、３２、並びに底面３５における厚みＷ１は、２ＤＥＧ層１７を良好に形成するためには厚いほど良く、電子供給層４の垂直（縦）方向の抵抗を低減するためには薄いほど良い。なお、ここでいう電子供給層４の厚みは電子走行層３の一方の主面１８に対して垂直な方向の厚みを指すものとする。
ソース電極５及びドレイン電極６は、電子供給層４の一方の主面２９の第１及び第２の部分３１，３２の上に配置され、電子供給層４に低抵抗性接触している。このソース電極５及びドレイン電極６は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体で形成することができる。
ゲート手段としてのゲート電極７は、例えば白金（Ｐｔ）と金（Ａｕ）との積層体等から成る金属からなり、電子供給層４の一方の主面２９の少なくとも第１及び第２の段差部３３，３４にショットキー接触し、好ましくは溝３０の全体を埋めるように底面３５の上にも形成される。なお、ゲート電極７を電子供給層４の溝３０の底面３５の上に形成せず、第１及び第２の段差部３３，３４の上のみに形成することもできる。
図１及び図２のＨＥＭＴは、ソース電極５とドレイン電極６とゲート電極７とをそれぞれ１個のみ有しているが、１つの半導体チップにこれ等を複数個設けることもできる。この場合には、基板１、電子走行層３、電子供給層４に溝１０，２０、３０に相当するものを複数個設ける。
図１及び図２のＨＥＭＴは、ソース電極５とドレイン電極６とゲート電極７とをそれぞれ１個のみ有しているが、１つの半導体チップにこれ等を複数個設けることもできる。この場合には、基板１、電子走行層３、電子供給層４に溝１０，２０、３０に相当するものを複数個設ける。
図１及び図２に示すＨＥＭＴを製造する時には、先ず基板１の一方の主面８に図２及び図３に示すように溝１０を周知の選択エッチング技術で形成する。次に基板１の一方の主面８上に周知のＭＯＣＶＤ方法でバッファ層２、電子走行層３、及び電子供給層４を順次にエピタキシャル成長させる。基板１の一方の主面８に溝１０が形成されているので、これに対応してバッファ層２、電子走行層３、及び電子供給層４にも溝１６，２０，３０が形成される。電子供給層（AlGaN層）４を形成する時には、図６において電子走行層（GaN層）３の一方の主面１８の第１の部分２１に対して垂直方向（縦方向）における電子供給層４の成長レートを水平方向（横方向）における電子供給層４の成長レートよりも速くする。縦方向成長レートと横方向成長レートとの差は、周知のように電子走行層３及び電子供給層４の結晶の面方位選択、又は成長温度の制御によって得ることができる。横方向成長レートが縦方向成長レートよりも遅いと、電子走行層３の第１及び第２の段差部２３，２４の上の電子供給層４の厚みW2が第１及び第２の部分２１，２２、並びに溝２０の底面２５の上の電子供給層４の厚みW１よりも薄くなる。
しかる後、ソース電極５及びドレイン電極６を例えば蒸着で形成し、更に、ゲート電極７を例えば蒸着で形成してＨＥＭＴを完成させる。
しかる後、ソース電極５及びドレイン電極６を例えば蒸着で形成し、更に、ゲート電極７を例えば蒸着で形成してＨＥＭＴを完成させる。
次に、ＨＥＭＴの動作を説明する。ゲート電極７に対してバイアス電圧が印加されている状態と印加されていない状態（ノーマリ状態）とのいずれにおいても、電子走行層３の一方の主面１８の第１及び第２の部分２１，２２、並びに溝２０の底面２５の近傍に電子走行層３と電子供給層４とのヘテロ接合面のピエゾ分極と自発分極とに基づいて周知の２次元電子ガス層即ち２ＤＥＧ層１７が生じる。即ち、電子走行層３の一方の主面１８の第１及び第２の部分２１，２２、並びに溝２０の底面２５は平坦であり且つこの上の電子供給層４が比較的厚く形成されているので、ピエゾ分極と自発分極のいずれか一方又は両方とに基づく電界が比較的大きくなり、電流通路となり得る２ＤＥＧ層１７が生じる。他方、ゲート電極７に対してバイアス電圧が印加されていない状態（ノーマリ状態）においては、電子走行層３の一方の主面１８の第１及び第２の段差部２３，２４の近傍に電流通路となり得る２ＤＥＧ層１７が生じない。既に説明したように平坦面におけるピエゾ分極と自発分極のいずれか一方又は両方とに基づく第２の部分２２に対して垂直な方向における電界の強さをＥとした時に角度θの傾斜面から成る第１及び第２の段差部２３，２４における電界の強さはＥｃｏｓθとなり、第１及び第２の部分２１，２２、並びに溝２０の底面２５よりも弱くなる。更に、この実施例の第１及び第２の段差部２３，２５上の電子供給層４の厚みＷ２は第１及び第２の部分２１，２２、並びに溝２０の底面２５の上の電子供給層４の厚みＷ１よりも薄いので、ピエゾ分極と自発電極のいずれか一方又は両方に基づいて生じる電界が更に弱くなる。これにより、電子走行層３の第１及び第２の段差部２３，２４と電子供給層４とのヘテロ接合面における電界の強さが電子供給層４とここにショットキー接触しているゲート電極７との間にビルトインポテンシャル（built−in potential）即ちバイアス電圧が無い状態での電位差に基づく電界の強さより低くなり、２ＤＥＧ層が発生しないか、又は電流通路となり得る量の２ＤＥＧが発生しない。この結果、ノーマリ状態においては、ソース電極５とドレイン電極６との間の２ＤＥＧ層１７が第１及び第２の段差部２３，２４において分断され、ソース電極５とドレイン電極６との間に電流が流れない。ドレイン電極６の電位をソース電極５よりも高くし、且つゲート電極７とソース電極５との間に閾値以上の電圧を印加すると、ビルトインポテンシャルが打ち消され、第１及び第２の段差部２３，２４にもチャネル層が生じ、ソース電極５、電子供給層４、２ＤＥＧ層１７、電子供給層４、及びドレイン電極６の経路で電子が流れる。
本実施例のＨＥＭＴは次の効果を有する。
（１）電子走行層３の一方の主面１８の第１及び第２の段差部２３、２４が傾斜面であり、且つこれらの上の電子供給層４が第１及び第２の部分２１，２２と溝２０の底面２５の上の電子供給層４よりも薄く形成されている。このため、第１及び第２の段差部２３、２５の上の電子供給層４におけるピエゾ分極と自発分極のいずれか一方又は両方が第１及び第２の部分２１，２２、並びに溝２０の底面２５の上の電子供給層４よりも弱くなる。このため、ノーマリ状態において第１及び第２の段差部２３、２５に電流通路として機能する２次元電子ガス即ち２ＤＥＧが発生することを確実に防ぐことができ、ノーマリオフ特性を有するＨＥＭＴが容易且つ確実に得られる。
（２）溝１０を設けた基板１の上にバッファ層２と電子走行層３と電子供給層４とを順次にエピタキシャル成長法で形成することによって、溝２０を有する電子走行層３と溝３０を有する電子供給層４を得るので、電子走行層３及び電子供給層４のエッチング工程を伴わないで溝２０，３０を容易に得ることができる。
（３）もし、電子走行層３にエッチング工程で溝を形成する、又は電子供給層４にエッチング工程で溝を形成すると、エッチングに基づいて電子走行層３及び電子供給層４の結晶が劣化する。これに対し、本実施例では電子走行層３及び電子供給層４をエッチングしないので、結晶の劣化が少ない。これにより、電子走行層３と電子供給層４との界面近傍に２ＤＥＧ層を比較的良好に発生させることができ、HEMTのオン電圧の上昇を抑制できる。
（４）電子供給層４の一方の主面２９の第１及び第２の段差部３３，３４における厚みW2を、電子供給層４を形成する材料（ＡｌＧａＮ）の傾斜面における成長レートを平坦面よりも遅くする方法、即ち横方向成長レートを縦方向成長レートよりも遅くする方法を採用して第１及び第２の部分３１，３２, 並びに溝３０の底面３５の厚みW1よりも薄くしているので、電子供給層４の薄い部分を容易に形成することができる。
（５）ＨＥＭＴのノーマリオフ特性及び閾値電圧を電子走行層３の一方の主面１８の第１及び第２の段差部２３，２４の傾斜角度とこの上の電子供給層４の厚みで制御できるので、ＨＥＭＴの所望特性をバラツキの少ない状態で容易に得ることができる。
（６）ゲート電極７が電子供給層４の溝３０の全体を含むように形成されているので、ゲート電極７を容易に形成することができる。
（７）オフ状態において、ソース電極５とドレイン電極６との間の２ＤＥＧ層１７が、電子走行層３の一方の主面１８の第１及び第２の段差部２３，２４に対応する２つの箇所で分断されているので、製造上のバラツキ等で２つの箇所の内の一方が非分断であっても残りの他方が分断状態であればソース電極５とドレイン電極６との間の電流通路がオフ状態に保たれる。従って、信頼性の高いノーマリオフ型ＨＥＭＴを提供することができる。また、第１及び第２の段差部２３，２４があると、ゲート電極７によって制御される部分即ち第１及び第２の段差部２３、２４の電流通路方向の幅（傾斜面の長さ）を従来よりも増大させることが可能になり、リーク電流の低減、耐圧の向上を図ることができる。
（１）電子走行層３の一方の主面１８の第１及び第２の段差部２３、２４が傾斜面であり、且つこれらの上の電子供給層４が第１及び第２の部分２１，２２と溝２０の底面２５の上の電子供給層４よりも薄く形成されている。このため、第１及び第２の段差部２３、２５の上の電子供給層４におけるピエゾ分極と自発分極のいずれか一方又は両方が第１及び第２の部分２１，２２、並びに溝２０の底面２５の上の電子供給層４よりも弱くなる。このため、ノーマリ状態において第１及び第２の段差部２３、２５に電流通路として機能する２次元電子ガス即ち２ＤＥＧが発生することを確実に防ぐことができ、ノーマリオフ特性を有するＨＥＭＴが容易且つ確実に得られる。
（２）溝１０を設けた基板１の上にバッファ層２と電子走行層３と電子供給層４とを順次にエピタキシャル成長法で形成することによって、溝２０を有する電子走行層３と溝３０を有する電子供給層４を得るので、電子走行層３及び電子供給層４のエッチング工程を伴わないで溝２０，３０を容易に得ることができる。
（３）もし、電子走行層３にエッチング工程で溝を形成する、又は電子供給層４にエッチング工程で溝を形成すると、エッチングに基づいて電子走行層３及び電子供給層４の結晶が劣化する。これに対し、本実施例では電子走行層３及び電子供給層４をエッチングしないので、結晶の劣化が少ない。これにより、電子走行層３と電子供給層４との界面近傍に２ＤＥＧ層を比較的良好に発生させることができ、HEMTのオン電圧の上昇を抑制できる。
（４）電子供給層４の一方の主面２９の第１及び第２の段差部３３，３４における厚みW2を、電子供給層４を形成する材料（ＡｌＧａＮ）の傾斜面における成長レートを平坦面よりも遅くする方法、即ち横方向成長レートを縦方向成長レートよりも遅くする方法を採用して第１及び第２の部分３１，３２, 並びに溝３０の底面３５の厚みW1よりも薄くしているので、電子供給層４の薄い部分を容易に形成することができる。
（５）ＨＥＭＴのノーマリオフ特性及び閾値電圧を電子走行層３の一方の主面１８の第１及び第２の段差部２３，２４の傾斜角度とこの上の電子供給層４の厚みで制御できるので、ＨＥＭＴの所望特性をバラツキの少ない状態で容易に得ることができる。
（６）ゲート電極７が電子供給層４の溝３０の全体を含むように形成されているので、ゲート電極７を容易に形成することができる。
（７）オフ状態において、ソース電極５とドレイン電極６との間の２ＤＥＧ層１７が、電子走行層３の一方の主面１８の第１及び第２の段差部２３，２４に対応する２つの箇所で分断されているので、製造上のバラツキ等で２つの箇所の内の一方が非分断であっても残りの他方が分断状態であればソース電極５とドレイン電極６との間の電流通路がオフ状態に保たれる。従って、信頼性の高いノーマリオフ型ＨＥＭＴを提供することができる。また、第１及び第２の段差部２３，２４があると、ゲート電極７によって制御される部分即ち第１及び第２の段差部２３、２４の電流通路方向の幅（傾斜面の長さ）を従来よりも増大させることが可能になり、リーク電流の低減、耐圧の向上を図ることができる。
次に、図７に示す実施例２に従うHEMTを説明する。但し、図７及び後述する図８〜図１７において図１〜６と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図７のHEMTは、図２に示されている実施例１に従う溝１０を有さない基板１ａと、図２に示されている実施例１に従う溝１６を有さないバッファ層２ａと、変形された溝２０ａを有する電子走行層３ａと、変形された溝３０ａを有する電子供給層４ａとを備えている点、及び溝２０ａ、３０ａの形成方法において実施例１と相違し、その他は実施例１と実質的に同一に構成されている。
図７のＨＥＭＴを製造する時には、溝を有さない平坦な主面１１を有するシリコンから成る基板１ａを用意し、この基板１ａに表面処理を施した後に、この上に例えばＭＯＣＶＤ法でＡｌＮとＧａＮから成るバッファ層２ａ及びＧａＮから成る電子走行層３ａを順次にエピタキシャル成長させる。次に、電子走行層３ａの一方の主面１８に周知の選択的エッチングによって中間部分としての溝２０ａを形成する。なお、この選択的エッチングを周知の異方性を有するドライエッチングとすることによって溝２０ａの側壁即ち電子走行層３ａの一方の主面１８の第１及び第２の段差部２３ａ，２４ａを垂直又はほぼ垂直面とする。即ち、第１及び第２の段差部２３ａ，２４ａの傾斜角度θを９０度又はほぼ９０度にする。次に、溝２０ａを有する電子走行層３ａの上にＡｌＧａＮから成る電子供給層４ａを例えばＭＯＣＶＤ法でエピタキシャル成長させる。なお、ＡｌＧａＮから成る電子供給層４ａの横方向成長レートを縦方向成長レートよりも遅くする。これにより、電子走行層３ａの溝２０ａに対応した中間部分としての溝３０ａが電子供給層４ａに生じる。電子供給層４ａの溝３０ａの側壁即ち電子供給層４ａの一方の主面２９の第１及び第２の段差部３３ａ，３４ａは垂直又はほぼ垂直面になる。また、電子供給層４ａの溝３０ａの側壁部分即ち第１及び第２の段差部３３ａ，３４ａの厚みは電子供給層４ａの一方の主面２９の第１及び第２の部分３１，３２、並びに底面３５の厚みよりも薄くなる。次に、ソース電極５、ドレイン電極６、及びゲート電極７を実施例１と同様に形成する。
実施例２のＨＥＭＴの基本構造は、図２のＨＥＭＴと同一であるので、前述した実施例１の効果（１）、（４）〜（７）と同一の効果を得ることができる。また、電子供給層４にエッチング工程で溝（リセス）を形成しないので、従来の電子供給層におけるゲート電極直下をエッチングによって溝（リセス）を形成して電子供給層を薄くする方法に比べ、電子走行層３ａの結晶のダメージが少なくなる。
なお、図７の基板１ａの代わりに電子走行層３ａの溝２０ａに対応する溝を有する基板を図２と同様に設け、この基板上にバッファ層２ａ、電子走行層３ａ及び電子供給層４ａをエピタキシャル成長させ、図２と同様に基板の溝に対応するように溝２０ａ，３０ａを形成することもできる。
なお、図７の基板１ａの代わりに電子走行層３ａの溝２０ａに対応する溝を有する基板を図２と同様に設け、この基板上にバッファ層２ａ、電子走行層３ａ及び電子供給層４ａをエピタキシャル成長させ、図２と同様に基板の溝に対応するように溝２０ａ，３０ａを形成することもできる。
次に、図８に示す実施例３に従うHEMTを説明する。但し、図８において図１〜７と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図８のHEMTは、変形された中間部分としての溝２０ｂ，３０ｂを有する他は図７に示されている実施例２のHEMTと実質的に同一に構成されている。図８の電子走行層３ｂの溝２０ｂは断面形状においてその幅が深いほど広くなる蟻溝状に形成されており、溝２０ｂの入口（開口部）の寸法が溝２０ａの底面２５よりも大きい。このため、溝２０ｂの側壁即ち第１及び第２の段差部２３ｂ、２４ｂの底面２５に対する傾斜角度θは、９０度よりも小さい（例えば６０度）値を有する。図８の電子供給層４ｂの溝３０ｂも蟻溝であって、この側壁即ち第１及び第２の段差部３３ｂ、３４ｂは底面３５に対して９０度未満の傾斜角度を有する。しかし、第１及び第２の段差部３３ｂ、３４ｂの傾斜角度を任意に調整することができる。電子供給層４ｂは、実施例１と同様に横方向成長レートを縦方向成長レートよりも遅くする方法で形成されているので、電子供給層４ｂの溝３０ｂの第１及び第２の段差部３３ｂ、３４ｂの厚みは第１及び第２の部分３１，３２、並びに底面３５の厚みよりも薄い。図８の実施例３に従うHEMTは図７の実施例３に従うHEMTと同様な効果を有する。
なお、図８の基板１ａの代わりに電子走行層３ｂの溝２０ｂに対応する溝を有する基板を図２と同様に設け、この基板上にバッファ層２ａ、電子走行層３ｂ及び電子供給層４ｂをエピタキシャル成長させ、図２と同様に基板の溝に対応するように溝２０ｂ，３０ｂを形成することもできる。
なお、図８の基板１ａの代わりに電子走行層３ｂの溝２０ｂに対応する溝を有する基板を図２と同様に設け、この基板上にバッファ層２ａ、電子走行層３ｂ及び電子供給層４ｂをエピタキシャル成長させ、図２と同様に基板の溝に対応するように溝２０ｂ，３０ｂを形成することもできる。
次に、図９に示す実施例４に従うHEMTは、斜線を付して説明的に示す低抵抗接触性改善用のｎ型不純物注入領域４１、４２をソース電極５とドレイン電極６との下に設け、この他は図２に示されている実施例１のHEMTと実質的に同一に形成したものである。ｎ型不純物注入領域４１、４２は、電子走行層３と電子供給層４の形成後に、これ等のソース電極５及びドレイン電極６の下に相当する部分に例えばＳｉから成るｎ型不純物を注入することによって形成されている。図９に示す実施例４は、図２に示す実施例１と同様な効果を有する他に、ソース電極５及びドレイン電極６がｎ型不純物注入領域４１、４２を介して２ＤＥＧ層１７に電気的に接続されているので、オン抵抗を低減できるという効果も有する。
なお、図７〜図８の実施例２〜３、後述する図１１〜図１７の実施例６〜１２においても、図９のｎ型不純物注入領域４１、４２と同様なものを設けることができる。
なお、図７〜図８の実施例２〜３、後述する図１１〜図１７の実施例６〜１２においても、図９のｎ型不純物注入領域４１、４２と同様なものを設けることができる。
図１０の実施例５のHEMTは、ｎ型不純物を含むＡｌxＧａ1-xＮから成る電子供給層４ｃを設け、このｎ型の電子供給層４ｃとＧａＮから成る電子走行層３との間にアンドープAlNから成る周知のスペーサー層５０を配置し、且つソース電極５及びドレイン電極６と電子供給層４ｃとの間に例えばｎ型AlGaNから成るコンタクト層５１，５２を配置し、この他は図２に示されている実施例１のHEMTと実質的に同一に形成したものである。スペーサー層５０は電子供給層４の不純物が電子走行層３に拡散することを防ぐ効果を有する。コンタクト層５１，５２は、ソース電極５及びドレイン電極６の接触抵抗を低減に寄与する。図１０のゲート電極７の下は図２と同様に構成されているので、図１０のＨＥＭＴは図２のＨＥＭＴと同様な効果も有する。
なお、図７〜図８の実施例２〜３、後述する図１１〜図１７の実施例６〜１２においても、図１０のスペーサー層５０とコンタクト層５１，５２との一方又は両方に相当するものを設けることができる。
なお、図７〜図８の実施例２〜３、後述する図１１〜図１７の実施例６〜１２においても、図１０のスペーサー層５０とコンタクト層５１，５２との一方又は両方に相当するものを設けることができる。
図１１の実施例６のHEMTは、図２の溝１０を有する基板１、溝１６を有するバッファ層２、溝２０を有する電子走行層３及び溝３０を有する電子供給層４の代わりに中間部分としての台形状の突起１０ａを有する基板１ｂ、突起１６ａを有するバッファ層２ｂ，中間部分としての突起２０ｃを有する電子走行層３ｃ、中間部分としての突起３０ｃを有する電子供給層４ｄを設け、この他は図２に示されている実施例１のHEMTと実質的に同一に形成したものである。電子走行層３ｃの台形状の突起２０ｃは対の壁面即ち第１及び第２の段差部２３ｃ、２４ｃと頂面２５´とを有する。頂面２５´は第１及び第２の部分２１，２２よりも高い位置において水平方向に延びている平坦面であり、断面形状においてその幅は高い位置ほど狭くなっている。第１の段差部２３ｃは第１の部分２１から頂面２５´に向って所定の角度（例えば１０〜９０度）を有して立ち上がっている。第２の段差部２４ｃは第２の部分２２から頂面２５´に向って所定の角度（例えば１０〜９０度）を有して立ち上がっている。電子走行層３ｃの台形状の突起２０ｃを得るために、基板１ｂには突起２０ｃに対応する突起１０ａが設けられており、この基板１ｂの上にバッファ層２ｂ及び電子走行層３ｃがエピタキシャル成長法で形成されている。
電子走行層３ｃの上にエピタキシャル成長法で形成された電子供給層４ｄの突起３０ｃは対の壁面即ち第１及び第２の段差部３３ｃ、３４ｃと頂面３５´とを有する。頂面３５´は第１及び第２の部分３１，３２よりも高い位置において水平方向に延びている平坦面である。第１の段差部３３ｃは第１の部分３１から頂面３５´に向って所定の角度を有して立ち上がっている。第２の段差部３４ｃは第２の部分３２から頂面３５´に向って所定の角度を有して立ち上がっている。電子供給層４ｄの第１及び第２の段差部３３ｃ、３４ｃにおける厚みは第１及び第２の部分３１，３２、並びに頂面３５´における電子供給層４dの厚みよりも薄い。第１及び第２の段差部３３ｃ、３４ｃにおける電子供給層４dの厚みと第１及び第２の部分３１，３２、並びに頂面３５´とにおける電子供給層４dの厚みとの相違は実施例１と同様に横方向成長レートが縦方向成長レートよりも遅いことによって生じている。ゲート電極７は電子供給層４ｄの突起３０ｃの上に形成されている。
図１１の実施例６の電子供給層４ｄの第１及び第２の段差部３３ｃ、３４ｃは図２の電子供給層４の第１及び第２の段差部３３、３４と同様に機能する。従って、図１１の実施例６のHEMTによっても図２の実施例１のHEMTと同様な効果を得ることができる。
電子走行層３ｃの上にエピタキシャル成長法で形成された電子供給層４ｄの突起３０ｃは対の壁面即ち第１及び第２の段差部３３ｃ、３４ｃと頂面３５´とを有する。頂面３５´は第１及び第２の部分３１，３２よりも高い位置において水平方向に延びている平坦面である。第１の段差部３３ｃは第１の部分３１から頂面３５´に向って所定の角度を有して立ち上がっている。第２の段差部３４ｃは第２の部分３２から頂面３５´に向って所定の角度を有して立ち上がっている。電子供給層４ｄの第１及び第２の段差部３３ｃ、３４ｃにおける厚みは第１及び第２の部分３１，３２、並びに頂面３５´における電子供給層４dの厚みよりも薄い。第１及び第２の段差部３３ｃ、３４ｃにおける電子供給層４dの厚みと第１及び第２の部分３１，３２、並びに頂面３５´とにおける電子供給層４dの厚みとの相違は実施例１と同様に横方向成長レートが縦方向成長レートよりも遅いことによって生じている。ゲート電極７は電子供給層４ｄの突起３０ｃの上に形成されている。
図１１の実施例６の電子供給層４ｄの第１及び第２の段差部３３ｃ、３４ｃは図２の電子供給層４の第１及び第２の段差部３３、３４と同様に機能する。従って、図１１の実施例６のHEMTによっても図２の実施例１のHEMTと同様な効果を得ることができる。
なお、図７〜図１０の実施例２〜５、及び後述する図１２、図１７においてもの溝の代わりに図１１の突起１０ａ、突起１６ａ，突起２０ｃ、突起３０ｃと同様なものを設けることができる。
図１２の実施例７のＨＥＭＴは、図２の実施例１のHEMTに絶縁膜６０を付加し、この他は図２に示されている実施例１のHEMTと実質的に同一に形成したものである。なお、図１２の実施例７の電界効果半導体装置は典型的なHEMTと異なる構成を有するＨＥＭＴ型電界効果半導体装置であるが、ここではHEMTと呼ぶことにする。絶縁膜６０は電子供給層４の上にシリコン酸化物（ゲート酸化膜）を被着させたものであり、電子供給層４とゲート電極７との間に配置されている。従って、ゲート電極７は電子供給層４に対して容量結合されている。ゲート電極７に電圧を印加しないノーマル状態では実施例１と同様に２ＤＥＧ層１７の分断が電子走行層３の第１及び第２の段差部２３，２４近傍で生じる。ゲート電極７に閾値以上の電圧が印加されると、電子走行層３の第１及び第２の段差部２３，２４に沿ってチャネルが形成され、ソース電極５とドレイン電極６との間がオン状態になる。図１２の実施例７のHEMTは図２の実施例７のHEMTと同一の効果を有する。
なお、図７〜図１１の実施例２〜６、後述する図１３〜図１７の実施例８〜１２のHEMTにも図１２の実施例７の絶縁膜６０と同様なものを設けることができる。
なお、図７〜図１１の実施例２〜６、後述する図１３〜図１７の実施例８〜１２のHEMTにも図１２の実施例７の絶縁膜６０と同様なものを設けることができる。
図１３の実施例８のＨＥＭＴは、図２の実施例１のHEMTから溝１０、１６、２０、３０の底面１５，２５，３５を省き、中間部分としてＶ字状溝１０ｂ、１６ｂ、２０ｄ、３０ｄを基板１ｃ、バッファ層２ｃ、電子走行層３ｄ、電子供給層４ｅに形成し、この他は図２に示されている実施例１のHEMTと実質的に同一に形成したものである。図１３のＶ字状溝１０ｂ、２０ｄ、３０ｄは、第１の段差部１３、２３，３３とこれに対向する第２の段差部１４、２４，３４を有する。これ等は図２で同一の参照符号で示すものと同一に形成され、同様な機能を有する。図１３の電子供給層４ｅは図２の実施例１と同様に横方向成長レートが縦方向成長レートよりも遅くなるように形成されているので、図１３の電子供給層４ｅの第１及び第２の段差部３３ｄ、３４ｄにおける厚みは電子供給層４eの第１及び第２の部分３１，３２における厚みよりも薄い。これにより、図１３の実施例８に従うHEMTによっても図１の実施例１に従うHEMTと同様な効果を得ることができる。
なお、図１３の実施例８において、基板１ｃの溝１０ｂを省き、バッファ層２ｃに溝１６ｂに相当するものを設け、この上に電子走行層３ｄ及び電子供給層４ｅを形成することができる。また、図１３の実施例８において、基板１ｃの溝１０ｂ及びバッファ層２ｃの溝１６ｂを省き、電子走行層３ｄに溝２０dを設け、この上に電子供給層４ｅを形成することができる。
図１３の実施例９のＨＥＭＴは、図１３の実施例８のHEMTの溝１０ｂ、１６ｂ、２０ｄ、３０ｄの代りに、中間部分として断面形状が高くなるほど幅狭の三角状突起１０ｃ、１６ｃ、２０ｅ、３０ｅを基板１ｄ、バッフア層２ｄ、電子走行層３ｅ、電子供給層４ｆに形成し、この他は図１３に示されている実施例８のHEMTと実質的に同一に形成したものである。図１４の三角状突起１０ｃ、２０ｅ、３０ｅは、第１の段差部１３´、２３´，３３´とこれに対向する第２の段差部１４´、２４´，３４´を有する。これ等は図１３でダッシュを伴わない同一の参照符号で示すものと同様な機能を有する。図１４の電子供給層４ｆは図２及び図１３の実施例１及び８と同様に横方向成長レートが縦方向成長レートよりも遅くなるように形成されているので、図１４の電子供給層４ｆの第１及び第２の段差部３３´、３４´における厚みは電子供給層４fの第１及び第２の部分３１，３２における厚みよりも薄い。これにより、図１４の実施例９に従うHEMTによっても図１３の実施例８に従うHEMTと同様な効果を得ることができる。
なお、図１４の実施例９において、基板１ｄの突起１０ｃを省き、バッフア層２ｄに突起１６ｃに相当するものを設け、この上に電子走行層３ｅ及び電子供給層４ｆを形成することができる。また、図１４の実施例９において、基板１ｄの突起１０ｃ及びバッフア層２ｄに突起１６ｃを省き、電子走行層３ｅに突起２０ｅを設け、この上に電子供給層４ｆを形成することができる。
図１５の実施例１０のＨＥＭＴは、図２の実施例１のHEMTから溝１０、１６、２０、３０を省き、この代りに基板１ｅ、バッファ層２ｅ、電子走行層３ｆ、電子供給層４ｇにおける中間部分１０ｄ、１６ｄ、２０ｆ、３０ｆに断面形状において右下がりの傾斜を有する１つの段差部１３、１６ｄ´、２３，３３のみを設け、更に基板１ｅ、電子走行層３ｆ、電子供給層４ｇの第２の部分１２，２２，３２の高さを第１の部分１１，２１，３１よりも低くし、この他は図２に示されている実施例１のHEMTと実質的に同一に形成したものである。
図１５の電子供給層４ｇは図２の実施例１と同様に横方向成長レートが縦方向成長レートよりも遅くなるように形成されているので、図１５の電子供給層４ｇの段差部３３における厚みは電子供給層４gの第１及び第２の部分３１，３２よりも薄い。従って、図１５の段差部２３，３３は、図２で同一の参照符号で示す第１の段差部と同様に機能し、図１５の実施例１０に従うHEMTによっても図２の実施例１に従うHEMTと同様な効果を得ることができる。
図１５の電子供給層４ｇは図２の実施例１と同様に横方向成長レートが縦方向成長レートよりも遅くなるように形成されているので、図１５の電子供給層４ｇの段差部３３における厚みは電子供給層４gの第１及び第２の部分３１，３２よりも薄い。従って、図１５の段差部２３，３３は、図２で同一の参照符号で示す第１の段差部と同様に機能し、図１５の実施例１０に従うHEMTによっても図２の実施例１に従うHEMTと同様な効果を得ることができる。
なお、図１５の実施例１０において、基板１ｅに段差部１３を設けずにバッファ層２ｅに段差部１６ｄを設け、この上に電子走行層３ｆ及び電子供給層４ｇを形成することができる。また、基板１ｅ及びバッファ層２ｅの段差部１３、１６ｄを省き、電子走行層３ｆに段差部２３を設け、この上に電子供給層４ｇを形成することができる。また、図１５の実施例１０において、電子走行層３ｆの段差部２３の角度を好ましくは１０〜９０度の範囲で任意に変えることができる。
図１６の実施例１１のＨＥＭＴは、図１５の実施例１０のHEMTの中間部分１０ｄ、１６ｄ、２０ｆ、３０ｆにおける段差部１３、１６ｄ´、２３，３３の断面形状において傾斜の向きを逆（右上がり）にした段差部１３´、１６ｅ´、２３´，３３´を有する中間部分１０ｅ、１６ｅ、２０ｇ、３０ｇを基板１ｆ、バッファ層２ｆ、電子走行層３ｇ、電子供給層４ｈに設け、更に基板１ｆ、電子走行層３ｇ、電子供給層４ｈの第２の部分１２，２２，３２の高さを第１の部分１１，２１，３１よりも高くし、この他は図１５に示されている実施例１０のHEMTと実質的に同一に形成したものである。
図１６の電子供給層４ｈは図２の実施例１と同様に横方向成長レートが縦方向成長レートよりも遅くなるように形成されているので、図１６の電子供給層４ｈの段差部３３´における厚みは電子供給層４hの第１及び第２の部分３１，３２における厚みよりも薄い。従って、図１６の段差部２３´，３３´は、図２及び図１５の第１の段差部２３，３３と同様に機能し、図１６の実施例１１に従うHEMTによっても図２及び図１５の実施例１、１０に従うHEMTと同様な効果を得ることができる。
図１６の電子供給層４ｈは図２の実施例１と同様に横方向成長レートが縦方向成長レートよりも遅くなるように形成されているので、図１６の電子供給層４ｈの段差部３３´における厚みは電子供給層４hの第１及び第２の部分３１，３２における厚みよりも薄い。従って、図１６の段差部２３´，３３´は、図２及び図１５の第１の段差部２３，３３と同様に機能し、図１６の実施例１１に従うHEMTによっても図２及び図１５の実施例１、１０に従うHEMTと同様な効果を得ることができる。
なお、図１６の実施例１１において、基板１ｆに段差部１３´を設けずにバッファ層２ｅに段差部１６ｅ´を設け、この上に電子走行層３ｇ及び電子供給層４ｈを形成することができる。また、基板１ｆ及びバッファ層２ｆの段差部１３´、１６ｅ´を省き、電子走行層３ｇに段差部２３´を設け、この上に電子供給層４ｈを形成することができる。また、図１６の実施例１１において、電子走行層３ｇの段差部２３´の角度を好ましくは１０〜９０度の範囲で任意に変えることができる。
図１７の実施例１２のＨＥＭＴは、図２の実施例２のHEMTの中間部分における１つの溝１０，１６，２０，３０の代りに、基板１ｇの中間部分１０´に２つの溝１０ｆ、１０ｇ、バッファ層２ｇの中間部分１６´に２つの溝１６ｆ、１６ｇ、電子走行層３ｈの中間部分２０´に２つの溝２０ｈ，２０ｉ、電子供給層４ｉの中間部分３０´に２つの溝３０ｈ，３０ｉを設け、この他は図２に示されている実施例１のHEMTと実質的に同一に形成したものである。
基板１ｇの中間部分１０´における２つの溝１０ｆ、１０ｇは図２の基板１の溝１０とそれぞれ同一に形成されている。バッファ層２ｇの中間部分１６´における２つの溝１６ｆ、１６ｇは図２のバッファ層２の溝１６とそれぞれ同一に形成されている。電子走行層３ｈの中間部分２０´における２つの溝２０ｈ，２０ｉは図２の電子走行層３の溝２０とそれぞれ同一に形成されている。電子供給層４ｉの中間部分３０´における２つの溝３０ｈ，３０ｉは図２の電子供給層４の溝３０とそれぞれ同一に形成されている。電子供給層４ｉの２つの溝３０ｈ，３０ｉの各第１及び第２の段差部３３、３４における厚みは電子供給層４iにおけるこの他の部分の厚みよりも薄い。基板１ｇの中間部分１０´における２つの溝１０ｆ、１０ｇの間に平坦面１７がある。しかし、この平坦面１７を省略することができる。基板１ｇの中間部分１０´の平坦面１７に対応してバッファ層２ｇにも平坦面が生じ、更に電子走行層３ｈに平坦面２６、及び電子供給層４ｉに平坦面３６が生じている。電子走行層３ｈの平坦面２６は第１及び第２の部分２１，２２と同一の高さ位置を有し、電子供給層４ｉの平坦面３６は第１及び第２の部分３１，３２と同一の高さ位置を有する。ゲート電極７は電子供給層４ｉの２つの溝３０ｈ，３０ｉを覆うように形成されている。
図１７の電子供給層４ｉの２つの溝３０ｈ，３０ｉは図２の溝３０と同様な機能を有するので、図１７の実施例１２に従うHEMTによっても図２の実施例１に従うHEMTと同様な効果を得ることができる。また、図１７の電子供給層４ｉにおける段差部３３，３４の数は図２の電子供給層４における段差部３３，３４の数の２倍になるので、ゲート電極７によって制御される部分の電流通路方向の幅が図２よりも増大し、リーク電流の低減、耐圧の向上、及び確実なノ−マリオフを図ることができる。
なお、図１７の実施例１２において、基板１ｇに溝１０ｆ、１０ｇを設けずにバッファ層２ｅに溝１６ｆ、１６ｇを設け、この上に電子走行層３ｈ及び電子供給層４ｉを形成することができる。また、基板１ｇ及びバッファ層２ｇの溝１０ｆ、１０ｇ、１６ｆ、１６ｇを省き、電子走行層３ｈに溝２０ｈ、２０ｉを設け、この上に電子供給層４ｉを形成することができる。また、電子走行層３ｈの２つの溝２０ｈ、２０ｉの間の平坦面２６、及び電子供給層４ｉの２つの溝３０ｈ、３０ｉの間の平坦面３６が生じ無いようにすることもできる。
本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１）各層３，３a〜３ｈ、４，４ａ〜４ｉを、ＧａＮ、AｌＧａＮ以外のIｎＧａＮ、ＡｌｌｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＡｌＰ、ＧａＰ、ＡｌｌｎＰ、ＧａｌｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ，ＩｎＮ、ＧａＡｓＰ等の別の３−５族化合物半導体、又はＺｎＯ等の２−６族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２）基板１をシリコン以外のＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、セラミックス等の半導体又は絶縁体で形成することができる。
（３） 基板１〜１ｇの他方の主面９に背面電極を設けることができる。
（４） 各実施例の電子供給層４，４ａ〜４ｉをｐ型半導体から成る正孔供給層に置き換えることができる。この場合には、２ＤＥＧ層１７に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じる。
（５）各実施例のＨＥＭＴを同一半導体基体に複数個設け、複数個のＨＥＭＴ（セル）を並列接続することができる。この場合、ソース電極５とドレイン電極６とを交互に配置し、これ等の間にゲート電極７を配置することが望ましい。
（６）図１〜図１７の実施例１〜１２において、電子走行層（第１の半導体層）の段差部の上の電子供給層（第２の半導体層）の厚みを第１及び第２の部分２１，２２の上の電子供給層（第２の半導体層）の厚みよりも薄くしないでノーマリオフ特性が得られる場合には、電子供給層を全ての領域で同一の厚みに形成することができる。
（７）図１７の基板１ｇの中間部分１０´における２つの溝１０ｆ、１０ｇ、バッファ層２ｇの中間部分１６´における２つの溝１６ｆ、１６ｇ、電子走行層３ｈの中間部分２０´における２つの溝２０ｈ，２０ｉ、電子供給層４ｉの中間部分３０´における２つの溝３０ｈ，３０ｉの代りに、図１１に示す突起１０ａ、１６ａ、２０ｃ、３０ｃをそれぞれ２つ設けること、又は図１３のＶ字状溝１０ｂ、１６ｂ、２０ｄ、３０ｄをそれぞれ２つ設けること、又は図１４の三角形状突起１０ｃ、１６ｃ、２０ｅ、３０ｅをそれぞれ２つ設けることができる。また、電子走行層及び電子供給層における溝又は突起の数を３以上にすることもできる。
（１）各層３，３a〜３ｈ、４，４ａ〜４ｉを、ＧａＮ、AｌＧａＮ以外のIｎＧａＮ、ＡｌｌｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＡｌＰ、ＧａＰ、ＡｌｌｎＰ、ＧａｌｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ，ＩｎＮ、ＧａＡｓＰ等の別の３−５族化合物半導体、又はＺｎＯ等の２−６族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２）基板１をシリコン以外のＳｉＣ、サファイア、ＧａＮ、ＡｌＮ、セラミックス等の半導体又は絶縁体で形成することができる。
（３） 基板１〜１ｇの他方の主面９に背面電極を設けることができる。
（４） 各実施例の電子供給層４，４ａ〜４ｉをｐ型半導体から成る正孔供給層に置き換えることができる。この場合には、２ＤＥＧ層１７に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じる。
（５）各実施例のＨＥＭＴを同一半導体基体に複数個設け、複数個のＨＥＭＴ（セル）を並列接続することができる。この場合、ソース電極５とドレイン電極６とを交互に配置し、これ等の間にゲート電極７を配置することが望ましい。
（６）図１〜図１７の実施例１〜１２において、電子走行層（第１の半導体層）の段差部の上の電子供給層（第２の半導体層）の厚みを第１及び第２の部分２１，２２の上の電子供給層（第２の半導体層）の厚みよりも薄くしないでノーマリオフ特性が得られる場合には、電子供給層を全ての領域で同一の厚みに形成することができる。
（７）図１７の基板１ｇの中間部分１０´における２つの溝１０ｆ、１０ｇ、バッファ層２ｇの中間部分１６´における２つの溝１６ｆ、１６ｇ、電子走行層３ｈの中間部分２０´における２つの溝２０ｈ，２０ｉ、電子供給層４ｉの中間部分３０´における２つの溝３０ｈ，３０ｉの代りに、図１１に示す突起１０ａ、１６ａ、２０ｃ、３０ｃをそれぞれ２つ設けること、又は図１３のＶ字状溝１０ｂ、１６ｂ、２０ｄ、３０ｄをそれぞれ２つ設けること、又は図１４の三角形状突起１０ｃ、１６ｃ、２０ｅ、３０ｅをそれぞれ２つ設けることができる。また、電子走行層及び電子供給層における溝又は突起の数を３以上にすることもできる。
１，１ａ 基板
２，２ａ バッファ層
３、３a、３ｂ、３ｃ 電子走行層（第１の半導体層）
４，４ａ、４ｂ、４ｃ、４ｄ 電子供給層（第２の半導体層）
５ ソース電極
６ ドレイン電極
７ ゲート電極
２０、２０a、２０ｃ 溝
２，２ａ バッファ層
３、３a、３ｂ、３ｃ 電子走行層（第１の半導体層）
４，４ａ、４ｂ、４ｃ、４ｄ 電子供給層（第２の半導体層）
５ ソース電極
６ ドレイン電極
７ ゲート電極
２０、２０a、２０ｃ 溝
Claims (13)
- ２次元キャリアガス層を電流通路として使用するノーマリオフ型の電界効果半導体装置であって、
一方及び他方の主面を有し、前記一方の主面が、平坦面から成る第１の部分（２１）と、前記第１の部分と同一方向に延びている平坦面から成る第２の部分（２２）と、前記第１の部分（２１）と前記第２の部分（２２）との間に位置し且つ前記第１の部分（２１）が延びている方向に対して零度よりも大きい所定角度を有している少なくとも１つの段差部を含んでいる中間部分（２０又は２０ａ又は２０ｂ又は２０ｃ又は２０ｄ又は２０ｆ又は２０ｇ又は２０´）とを備えている第１の半導体層（３又は３ａ又は３ｂ又は３ｃ又は３ｄ又は３ｅ又は３ｆ又は３ｇ又は３ｈ）と、
前記第１の半導体層の半導体材料と異なるバンドギャップを有する半導体材料から成り且つ前記第１の半導体層の前記一方の主面上に配置され、前記第１の半導体層の前記一方の主面の前記段差部を前記第１及び第２の部分（２１，２２）よりも薄い厚みを有して覆っている第２の半導体層（４又は４ａ又は４ｂ又は４ｃ又は４ｄ又は４ｅ又は４ｆ又は４ｇ又は４ｈ又は４ｉ）と、
前記第１の半導体層の前記一方の主面の前記第１の部分（２１）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたソース電極（５）と、
前記第１の半導体層の前記一方の主面の前記第２の部分（２２）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたドレイン電極（６）と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記第１の半導体層の前記段差部に対応する前記第２の半導体層の表面上に配置されたゲート手段（７）と
を備え、ノーマリ状態において、前記ソース電極と前記ドレイン電極との間の電流通路がオフ状態になるように前記第１の半導体層及び前記第２の半導体層が形成されていることを特徴とする電界効果半導体装置。 - 前記第１の半導体層の前記一方の主面の前記中間部分は、前記第１の部分と前記第２の部分との間に形成された少なくとも１つの溝を備えており、
前記溝は、平坦な底面（２５）と、前記底面（２５）から前記第１の部分（２１）の方向に立ち上がっている第１の段差部（２３，２３ａ、２３ｂ、又は２３ｃ）と、前記底面（２５）から前記第２の部分（２２）の方向に立ち上がっている第２の段差部（２５、２５ａ、２５ｂ、又は２５ｃ）とを備えていることをを特徴とする請求項１記載の電界効果半導体装置。 - 前記第１の半導体層の前記一方の主面の前記中間部分は、前記第１の部分と前記第２の部分との間に形成された少なくとも１つの突起（２０ｃ）を備えており、
前記突起（２０ｃ）は、平坦な頂面（２５´）と、前記頂面（２５´）から前記第１の部分（２１）の方向に立ち下がっている第１の段差部（２３ｃ）と、前記頂面（２５´）から前記第２の部分（２２）の方向に立ち下がっている第２の段差部（２４ｃ）とを備えていることを特徴とする請求項１記載の電界効果半導体装置。 - 前記第１の半導体層の前記一方の主面の前記中間部分は、前記第１の部分と前記第２の部分との間に形成された少なくとも１つのＶ字状溝（２０ｄ）を備えていることを特徴とする請求項１記載の電界効果半導体装置。
- 前記第１の半導体層の前記一方の主面の前記中間部分は、前記第１の部分と前記第２の部分との間に形成された少なくとも１つの三角形状突起（２０ｅ）を備えていることを特徴とする請求項１記載の電界効果半導体装置。
- 前記第１の半導体層の厚み方向における前記第１の部分（２１）の高さ位置は、前記第２の部分（２２）よりも高く、
前記第１の半導体層の前記一方の主面の前記中間部分は、前記第１の部分と前記第２の部分との間の段差部（２０ｆ）から成ることを特徴とする請求項１記載の電界効果半導体装置。 - 前記第１の半導体層の厚み方向における前記第１の部分（２１）の高さ位置は、前記第２の部分（２２）よりも低く、
前記第１の半導体層の前記一方の主面の前記中間部分は、前記第１の部分と前記第２の部分との間の段差部（２０ｇ）から成ることを特徴とする請求項１記載の電界効果半導体装置。 - 更に、前記第１の半導体層を支持する基板を有し、前記基板の主面は前記第１の半導体層の前記一方の主面の前記第１の部分（２１）と前記第２の部分（２２）と前記中間部分とに対応する凹凸を有し、
前記第１の半導体層は前記基板の上にエピタキシャル成長された層であることを特徴とする請求項１乃至７のいずれか１つに記載の電界効果半導体装置。 - 前記ゲート手段は、前記第２の半導体層の上に配置されたショットキーバリア電極であることを特徴とする請求項１乃至８のいずれか１つに記載の電界効果半導体装置。
- 前記ゲート手段は、前記第２の半導体層の上に配置されたゲート絶縁膜と該ゲート絶縁膜の上に配置されたゲート電極とから成ることを特徴とする請求項１乃至８のいずれか１つに記載の電界効果半導体装置。
- ２次元キャリアガス層を電流通路として使用するノーマリオフ型の電界効果半導体装置であって、
一方及び他方の主面を有し、前記一方の主面が、平坦面から成る第１の部分（２１）と、前記第１の部分と同一方向に延びている平坦面から成る第２の部分（２２）と、前記第１の部分（２１）と前記第２の部分（２２）との間に位置し且つ少なくとも１つの溝を備え且つ前記第１の部分（２１）が延びている方向に対して零度よりも大きい所定角度を有している少なくとも２つの段差部を有している中間部分（２０又は２０ａ又は２０ｂ又は２０ｃ又は２０ｄ又は２０´）とを備えている第１の半導体層（３又は３ａ又は３ｂ又は３ｃ又は３ｄ又は３ｅ又は３ｈ）と、
前記第１の半導体層の半導体材料と異なるバンドギャップを有する半導体材料から成り且つ前記第１の半導体層の前記一方の主面上を覆っている第２の半導体層（４又は４ａ又は４ｂ又は４ｃ又は４ｄ又は４ｅ又は４ｆ又は４ｉ）と、
前記第１の半導体層の前記一方の主面の前記第１の部分（２１）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたソース電極（５）と、
前記第１の半導体層の前記一方の主面の前記第３の部分（２４）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたドレイン電極（６）と、
前記ソース電極と前記ドレイン電極との間の電流通路を制御するために前記第１の半導体層の前記一方の主面の前記第１及び第２の段差部（２３、２５）に対応する前記第２の半導体層の表面上に配置されたゲート手段（７）と
を備え、ノーマリ状態において、前記ソース電極と前記ドレイン電極との間の電流通路がオフ状態になるように前記第１の半導体層及び前記第２の半導体層が形成されていることを特徴とする電界効果半導体装置。 - ２次元キャリアガス層を電流通路として使用するノーマリオフ型の電界効果半導体装置の製造方法であって、
一方及び他方の主面を有し、前記一方の主面が、平坦面から成る第１の部分（２１）と、前記第１の部分と同一方向に延びている平坦面から成る第２の部分（２２）と、前記第１の部分（２１）と前記第２の部分（２２）との間に位置し且つ前記第１の部分（２１）が延びている方向に対して零度よりも大きい所定角度を有している少なくとも１つの段差部を含んでいる中間部分（２０又は２０ａ又は２０ｂ又は２０ｃ又は２０ｄ又は２０ｆ又は２０ｇ又は２０´）とを備えている第１の半導体層（３又は３ａ又は３ｂ又は３ｃ又は３ｄ又は３ｅ又は３ｆ又は３ｇ又は３ｈ）を形成する工程と、
前記第１の半導体層の半導体材料と異なるバンドギャップを有する半導体材料を前記第１の半導体層の前記一方の主面上にエピタキシャル成長させて、前記第１の半導体層の前記一方の主面の前記段差部を前記第１及び第２の部分（２１，２２）よりも薄い厚みを有して覆っている第２の半導体層（４又は４ａ又は４ｂ又は４ｃ又は４ｄ又は４ｅ又は４ｆ又は４ｇ又は４ｈ又は４ｉ）を形成する工程と、
前記第１の半導体層の前記一方の主面の前記第１の部分（２１）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたソース電極（５）を形成する工程と、
前記第１の半導体層の前記一方の主面の前記第２の部分（２２）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたドレイン電極（６）を形成する工程と、
前記第１の半導体層の前記一方の主面の前記段差部に対応する前記第２の半導体層の表面上にゲート手段（７）を形成する工程と
を備えていることを特徴とする電界効果半導体装置の製造方法。 - ２次元キャリアガス層を電流通路として使用するノーマリオフ型の電界効果半導体装置の製造方法であって、
一方及び他方の主面を有する基板を用意し、該基板の前記一方の主面に、平坦面から成る第１の部分（１１）と、前記第１の部分と同一方向に延びている平坦面から成る第２の部分（１２）と、前記第１の部分（１１）と前記第２の部分（１２）との間に位置し且つ前記第１の部分（１１）が延びている方向に対して零度よりも大きい所定角度を有している少なくとも１つの段差部を含んでいる中間部分（１０又は１０ｂ又は１０ｃ又は１０ｄ又は１０ｆ又は１０ｇ又は１０´）とを形成する工程と、
前記基板の前記一方の主面上に半導体材料をエピタキシャル成長させて前記基板の前記一方の主面の前記第１及び第２の部分（１１，１２）と前記中間部分に対応する第１及び第２の部分（２１，２２）と中間部分（２０又は２０ａ又は２０ｂ又は２０ｃ又は２０ｄ又は２０ｅ又は２０ｆ又は２０ｇ又は２０´）とを有する第１の半導体層（３又は３ａ又は３ｂ又は３ｃ又は３ｄ又は３ｅ又は３ｆ又は３ｇ又は３ｈ）を形成する工程と、
前記第１の半導体層の半導体材料と異なるバンドギャップを有する半導体材料を前記第１の半導体層の上にエピタキシャル成長させて第２の半導体層（４又は４ａ又は４ｂ又は４ｃ又は４ｄ又は４ｅ又は４ｆ又は４ｇ又は４ｈ又は４ｉ）を形成する工程と、
前記第１の半導体層の前記第１の部分（２１）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたソース電極（５）を形成する工程と、
前記第１の半導体層の前記第３の部分（２４）に沿って生じる２次元キャリアガス層（１７）に電気的に結合されたドレイン電極（６）を形成する工程と、
前記第１の半導体層の前記中間部分の段差部に対応する前記第２の半導体層の表面上にゲート手段（７）を形成する工程と
を備えていることを特徴とする電界効果半導体装置の製造方法。
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