JP2017502519A - エンハンスメント型デバイスの製造方法およびエンハンスメント型デバイス - Google Patents

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Abstract

エンハンスメント型デバイスの製造方法であって、基板（１）を提供し、ゲート領域、ソース領域、およびドレイン領域が定義され、ゲート領域に少なくとも１つの非平面構造が形成される窒化物チャネル層（４）を基板上に堆積し、少なくとも１つの非平面構造が形成される窒化物バリア層（５）を窒化物チャネル層上に堆積し、前記窒化物バリア層（５）上にゲート（７）、ソース（８）、およびドレイン（９）を形成することを含む。本発明によれば、窒化物バリア層（５）をエッチングする必要がなく、能動領域のダメージによるデバイス性能低下、例えば、低い電流密度または電流コラプスなどの効果が回避される。また、Ｍｇ原子を導入してｐ型窒化物を実現することも必要でなく、ＭＯＣＶＤまたはＭＢＥチャンバーへの汚染が回避される。

Description

本願は、２０１３年１２月２７日に中国専利局に提出された、出願番号が２０１３１０７３８６６７．７であり、発明の名称が「エンハンスメント型デバイスの製造方法」である中国特許出願の優先権を主張し、その全ての内容は参照することにより本願に組み込まれる。
本発明は、半導体エレクトロニクス技術分野に関し、特にエンハンスメント型デバイスの製造方法に関する。
第３世代半導体材料である窒化ガリウムは、広いバンドギャップ、高い飽和電子ドリフト速度、高い破壊電界強度、良い熱伝導性能などの特徴を有し、電子デバイスでは、シリコンおよびヒ化ガリウムよりも、窒化ガリウム材料が、高温、高周波数、高電圧、およびハイパワーの半導体デバイスの製作に好適である。
ＡｌＧａＮ／ＧａＮヘテロ接合構造において強い二次元電子ガスが存在するため、通常、ＡｌＧａＮ／ＧａＮヘテロ接合によって形成された高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）は、デプレッション型デバイスであり、エンハンスメント型デバイスとして実現しにくい。しかしながら、デプレッション型デバイスの多くの分野への応用には、一定の制限がある。例えば、パワースイッチングデバイスの応用では、エンハンスメント型（常時閉型）スイッチングデバイスが必要である。エンハンスメント型窒化ガリウムスイッチングデバイスは、高周波数デバイス、パワースイッチングデバイス、およびデジタル回路などに用いられ、その研究が非常に重要な意義を持っている。
エンハンスメント型窒化ガリウムスイッチングデバイスを実現するには、ゼロゲート電圧時の、ゲートの下方のチャネルキャリア濃度を低減するための適当な方法を見つける必要がある。１つの方法は、ゲートにエッチング構造を採用し、ゲート下の窒化アルミニウムガリウム層の厚さを局所的に薄化し、ゲート下の二次元電子ガスの濃度の制御または低減という目的を達成するものである。図１に示すように、バッファ層１１、窒化ガリウム層１２、窒化アルミニウムガリウム層１３は、それぞれ、基板１０上に位置し、ゲート１４、ソース１５、およびドレイン１６は、それぞれ、窒化アルミニウムガリウム層１３上に位置する。ここで、ゲート１４の下方において、窒化アルミニウムガリウム層が局所的にエッチングされることで、ゲート領域の窒化アルミニウムガリウム層の厚さが薄化される。もう１つの方法は、ゲート下にｐ型（Ａｌ）ＧａＮを選択的に保留し、ｐ型（Ａｌ）ＧａＮによって窒化アルミニウムガリウム／窒化ガリウムヘテロ接合における伝導帯のエネルギー準位を引き上げて、空乏領域を形成することにより、エンハンスメント型デバイスを実現するものである。図２に示すように、ゲート１４’の下方には、局所的なｐ型窒化物１７が選択的に保留されている。もう１つの方法は、フッ化物プラズマ処理技術であり、フッ素イオンなどの、負に帯電したイオンをバリア層に注入し、注入されるイオンの濃度を制御して、導電チャネル内の二次元電子ガスを空乏化することができ、強い負イオンでチャネルをピンチオフする必要がある。図３に示すように、ゲート１４”の下方のバリア層１３には、負イオン１８が注入される。
しかしながら、これら方法は、いずれも、一定の欠点がある。第１の方法では、閾値電圧が一般的に０Ｖ〜１Ｖ程度であり、使用すべき閾値電圧３Ｖ〜５Ｖに達していない。より高い閾値電圧および動作電圧に達するために、さらに、誘電体層、例えば、原子層堆積されるアルミナを追加する必要があるが、この誘電体層と窒化アルミニウムガリウム表面との界面状態を如何に制御するかが、大きな懸案問題となっている。第２の方法では、ゲート下以外の全ての領域を選択的にエッチングする必要がある。エッチング厚さの精確な制御を如何に実現するかも、非常に挑戦的なことである。また、エッチングによる欠陥、および、ｐ型窒化アルミニウムガリウムにおける残余のマグネシウム原子によって、厳しい電流コラプス効果を引き起こす恐れがある。また、正孔の密度の不足（一般的に、ｐ型窒化ガリウムにおける正孔の濃度は、１Ｅ１８／ｃｍ３を超えることない）によって、ＡｌＧａＮ／ＧａＮヘテロ接合における二次元電子ガスの密度は、大きな制限を受ける。二次元電子ガスにおける電子の密度が高すぎると、エンハンスメント型デバイスを実現することができない。このため、エンハンスメント型デバイスのＡｌＧａＮ／ＧａＮヘテロ接合において、アルミニウムの含有量は、通常、２０％より低く、例えば、１５％程度である。第３の方法では、フッ化物プラズマ処理によって結晶格子構造が壊される恐れがあり、プロセス繰り返しの制御性も悪く、デバイスの安定性および信頼性に大きな影響を与える。
そこで、上記の技術的課題および改良方法に対して、新たなエンハンスメント型デバイスの製造方法を提供する必要がある。
背景技術に述べたように、窒化ガリウム材料がエンハンスメント型デバイスに適用される場合、ゼロゲート電圧時の、チャネル内のキャリア濃度を制御する必要がある。しかしながら、従来のプロセスでは、ゲートの下方の窒化物バリア層の厚さを薄化することも、ゲートの下方に１層のｐ型窒化物を保留することも、バリア層に負イオンを注入することも、プロセスが原因で、デバイスの安定性および信頼性に大きな影響を与える。
そこで、本発明は、エンハンスメント型デバイスの製造方法を開示している。このエンハンスメント型デバイスで二次元電子ガスのピンチオフを実現する原理は、ＩＩＩ族窒化物が極性半導体であるという特徴に基づく。図４および図５を参照すると、従来のＩＩＩ−Ｖ族半導体と相違して、ＩＩＩ族窒化物には、強い作り付け電界が存在する。Ｃ（０００２）面にＡｌＩｎＧａＮ／ＧａＮヘテロ接合が形成される場合、ＡｌＩｎＧａＮ層にｎ型ドーピングを行わなくても、前記ヘテロ接合において、濃度の高い二次元電子ガスが生じる。これは、ＩＩＩ族窒化物内の自発分極電界、および、応力による圧電電界に起因する。この二次元電子ガスの濃度は、１Ｅ１３／ｃｍ２を超えることが可能である。しかしながら、ＩＩＩ族窒化物内の自発分極電界および圧電電界は、＜０００２＞方向のみに存在し、＜１−１００＞、＜１１−２０＞などを含む非極性方向、即ち、＜０００２＞方向に垂直する方向には、作りつけ電界が存在しない。半極性方向について、例えば、＜０００２＞と＜１−１００＞または＜１１−２０＞との間の方向について、該方向における作りつけ電界強度も、＜０００２＞方向より遥かに小さい。
そこで、分極方向に成長する窒化ガリウムへテロ接合構造において、故意にドープする必要がなく、電子濃度の高い二次元電子ガスを生じることができる。しかしなから、窒化ガリウム材料の非極性面または半極性面について、分極電界強度が殆どなくまたは低いため、ドープしない場合、二次元電子ガスが生じない。窒化ガリウム材料のこの特徴を利用して、本発明では、基板に凹溝、突起、および階段などの形を作製し、エピタキシャルのパラメータを制御して、基板の形状をチャネル層に転移することにより、チャネル層のゲート領域に非平面構造が形成され、非平面構造において生じる窒化物の非極性面、半極性面、または両者の組み合わせによって、ゲート領域の二次元電子ガスの中断を引き起こし、エンハンスメント型デバイスを実現する。
このようなエンハンスメント型デバイスの作製時に、基板の形状をチャネル層に転移することにより、チャネル層のゲート領域に非平面構造が形成され、非平面構造において生じる窒化物の非極性面、半極性面、または両者の組み合わせによって、二次元電子ガスの中断を引き起こすので、バリア層をエッチングする必要がなく、能動領域のダメージによるデバイス性能低下、例えば、低い電流密度または電流コラプスなどの効果が回避される。また、Ｍｇ原子を導入してｐ型窒化物を実現することも必要でなく、ＭＯＣＶＤまたはＭＢＥチャンバーへの汚染が回避される。
上記の目的を達成するために、本発明の実施例で提供される解決手段は、以下の通りである。
エンハンスメント型デバイスの製造方法であって、
基板を提供するステップＳ１と、
ゲート領域、ソース領域、およびドレイン領域が定義され、ゲート領域に少なくとも１つの非平面構造が形成される窒化物チャネル層を前記基板上に堆積するステップＳ２と、
窒化物の非極性面または半極性面またはそれらの組み合わせが存在する非平面構造が少なくとも１つ形成される窒化物バリア層を前記窒化物チャネル層上に堆積して、チャネル内の二次元電子ガスが少なくとも部分的に中断される窒化物チャネル層／窒化物バリア層ヘテロ接合を形成するステップＳ３と、
窒化物チャネル層におけるソース領域、ドレイン領域、およびゲート領域の上方にそれぞれ位置するソース、ドレイン、および、ソースとドレインとの間に位置するゲートを前記窒化物バリア層上に形成するステップＳ４と、を含む。
本発明の更なる改良として、前記ステップＳ１は、
基板に少なくとも１つの非平面構造を作製することをさらに含む。
本発明の更なる改良として、前記ステップＳ１は、
前記基板上に窒化物バッファ層を堆積し、窒化物バッファ層に少なくとも１つの非平面構造を作製することをさらに含む。
本発明の更なる改良として、前記非平面構造は、凹溝、突起、および階段を含む。
本発明の更なる改良として、前記凹溝の断面形状は、矩形、三角形、台形、鋸歯形、多角形、半円形、Ｕ形のうちの１つまたは複数の組み合わせを含む。
本発明の更なる改良として、前記突起の断面形状は、矩形、三角形、台形、鋸歯形、多角形、半円形、Ｕ形のうちの１つまたは複数の組み合わせを含む。
本発明の更なる改良として、前記階段の断面は、垂直面、または斜面、または円弧状面、または不規則形状面である。
本発明の更なる改良として、前記ステップＳ１は、基板上に窒化物核形成層を堆積することをさらに含む。
本発明の更なる改良として、前記ステップＳ３の後に、窒化物バリア層上に誘電体層を堆積することをさらに含む。
本発明の更なる改良として、前記誘電体層は、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせである。
本発明の更なる改良として、前記ステップＳ３の後に、窒化ガリウムまたは窒化アルミニウムガリウムである窒化物キャップ層を窒化物バリア層上に堆積することをさらに含む。
本発明の更なる改良として、前記ステップＳ２の後に、窒化物チャネル層上に窒化アルミニウム中間層を堆積することをさらに含む。
本発明のエンハンスメント型デバイスの製造方法によれば、窒化物バリア層をエッチングする必要がなく、能動領域のダメージによるデバイス性能低下、例えば、低い電流密度または電流コラプスなどの効果が回避される。また、Ｍｇ原子を導入してｐ型窒化物を実現することも必要でなく、ＭＯＣＶＤまたはＭＢＥチャンバーへの汚染が回避される。
本発明の実施例または従来技術の構成をさらに明確に説明するために、以下、実施例または従来技術の説明に使用すべき図面を簡単に紹介する。明らかに、以下の説明における図面は、本発明に記載された若干の実施例にすぎず、当業者にとっては、創造的な労働をしない前提で、これらの図面から他の図面を得ることもできる。
従来技術における、ゲート下の窒化アルミニウムガリウム層の厚さを薄化することにより、ゲート下の二次元電子ガスの濃度の制御または低減を達成するエンハンスメント型デバイスの構成の模式図である。 従来技術における、ゲート下にｐ型（Ａｌ）ＧａＮを選択的に保留することにより、窒化アルミニウムガリウム／窒化ガリウムヘテロ接合における伝導帯のエネルギー準位を引き上げて、空乏領域を形成するエンハンスメント型デバイスの構成の模式図である。 従来技術における、ゲート下にフッ素イオン処理を採用するエンハンスメント型デバイスの構成の模式図である。 窒化物の結晶格子構造の模式図である。 窒化物内の異なる方向における作り付け電界の分布の模式図である。 本発明の第１実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第１実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第１実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第１実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第１実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第１実施形態のエンハンスメント型デバイスの製造フローの模式図である。 第１実施形態におけるエンハンスメント型デバイスの構成の模式図である。 本発明の第２実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第２実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第２実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第２実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第２実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第２実施形態のエンハンスメント型デバイスの製造フローの模式図である。 第２実施形態におけるエンハンスメント型デバイスの構成の模式図である。 本発明の第３実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第３実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第３実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第３実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第３実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第３実施形態のエンハンスメント型デバイスの製造フローの模式図である。 第３実施形態におけるエンハンスメント型デバイスの構成の模式図である。 本発明の第４実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第４実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第４実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第４実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第４実施形態のエンハンスメント型デバイスの製造フローの模式図である。 本発明の第４実施形態のエンハンスメント型デバイスの製造フローの模式図である。 第４実施形態におけるエンハンスメント型デバイスの構成の模式図である。 本発明の第５実施形態のエンハンスメント型デバイスの構成の模式図である。 本発明の第６実施形態のエンハンスメント型デバイスの構成の模式図である。
以下、図面に示す具体的な実施形態を参照しながら、本発明を詳しく説明する。しかし、これらの実施形態は、本発明を制限するものではなく、当業者がこれらの実施形態に基づいて行った、構成、方法、または機能上の変換は、全て、本発明の保護範囲に含まれる。
また、異なる実施例において、重複する符号またはマーキングを使用する可能性がある。これらの重複するのは、簡単で明確に本発明を説明するためのものにすぎず、係る異なる実施例および／または構成の間に何らかの関連性があることを意味するものではない。
図６を参照すると、図６Ａ〜６Ｇは、本発明の第１実施形態のエンハンスメント型デバイスの製造フローの模式図であり、ここで、図６Ｇは、第１実施形態におけるエンハンスメント型デバイスの構成の模式図である。
図６Ｇに示すように、本実施形態におけるエンハンスメント型デバイスは、
基板１と、
基板１上に位置する窒化物核形成層２と、
窒化物核形成層２上に位置する窒化物バッファ層３と、
窒化物バッファ層３上に位置する窒化物チャネル層４と、
窒化物チャネル層４上に位置する窒化物バリア層５と、
窒化物バリア層５上に位置し、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせである誘電体層６と、
窒化物バリア層５上に位置するソース８およびドレイン９、並びに、誘電体層６上に位置し、ソース８とドレイン９との間に位置するゲート７と、を含む。
ここで、窒化物チャネル層４および窒化物バリア層５によって、窒化物チャネル層４／窒化物バリア層５ヘテロ接合が形成され、窒化物チャネル層４および窒化物バリア層５における、ゲートの下方に位置する領域には、少なくとも１つの非平面構造が設けられ、非平面構造において、窒化物の非極性面または半極性面またはそれらの組み合わせが存在し、窒化物チャネル層４／窒化物バリア層５ヘテロ接合のチャネル内の二次元電子ガスがゲートの下方の領域に少なくとも部分的に中断される。
本実施形態では、基板１、窒化物核形成層２、窒化物バッファ層３、窒化物チャネル層４、窒化物バリア層５、および誘電体層６には、いずれも、非平面構造が設けられ、かつ、非平面構造が矩形の凹溝とされる。
図６Ａ〜６Ｇに示すように、該実施形態におけるエンハンスメント型デバイスの製造方法は、以下のステップを含む。
（１）図６Ａに示すように、基板１を提供し、基板１に矩形の凹溝を作製する。該基板の材料は、サファイア、炭化ケイ素、シリコン、ニオブ酸リチウム、ＳＯＩ、窒化ガリウム、および窒化アルミニウムなどであってもよい。
（２）図６Ｂに示すように、例えばＡｌＮなどの窒化物核形成層２を基板１上に堆積する。
（３）図６Ｃに示すように、例えばＡｌＧａＮなどの窒化物バッファ層３を窒化物核形成層２上に堆積する。
（４）図６Ｄに示すように、例えばＧａＮなどの窒化物チャネル層４を窒化物バッファ層３上に堆積する。該窒化物チャネル層４には、基板の凹溝から転移した凹溝４１があり、該凹溝４１の位置は、エピタキシャル多層構造上に定義されたゲート領域に対応する。ＩＩＩ族窒化物の自発分極効果および圧電効果によると、該窒化物チャネル層４の表面は、極性面であり、即ち、（０００２）面であるが、凹溝４１の少なくとも２つの側面は、窒化物チャネル層４の表面と一定の角度をなし、即ち、これらの側面は、非＜０００２＞方向、例えば、（１−１００）面、（１１−２０）面、（１−１０１）面、（１１−２２）面などにある。
（５）図６Ｅに示すように、窒化物チャネル層４上に窒化物バリア層５を堆積する。窒化物バリア層５の、該凹溝４１の上方に位置する部分にも、該凹溝４１に対応する凹溝５１を有する。上記の分析によると、凹溝において、窒化物の非極性面または半極性面またはそれらの組み合わせが存在する。そうすると、窒化物チャネル層４／窒化物バリア層５ヘテロ接合のチャネル内に形成された二次元電子ガスがゲート領域に中断になるので、ゲート電圧がゼロである場合、ゲートのキャリア濃度が効果的に制御されることができる。
（６）図６Ｆに示すように、窒化物バリア層５上に誘電体層６を堆積する。誘電体層６の選択は、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせであってもよい。該誘電体層６は、パッシベーション層の働きをすることができる。
（７）図６Ｇに示すように、ゲート７は、該ゲート領域の誘電体層６上に形成され、該ゲート７の少なくとも一部がチャネル内に形成されることができるので、ゲート７は、Ｔ型構造を有する。通常、ゲート７は、窒化物バリア層５とＭＩＳまたはＭＯＳＦＥＴ構造を形成する必要がある。ソース８およびドレイン９は、それぞれ、ソース領域およびドレイン領域に形成され、該ソース８およびドレイン９は、窒化物バリア層５とオーム接触を形成する。
本実施形態において、凹溝４１は、矩形の凹溝であるが、他の実施形態において、凹溝４１は、他の形状であってもよい。例えば、断面形状は、三角形、台形、鋸歯形、多角形、半円形、Ｕ形のうちの１つまたは複数の組み合わせなどである。
本実施形態における窒化物核形成層２、窒化物バッファ層３、および誘電体層６は、選択可能なものであり、他の実施形態において、窒化物核形成層２、窒化物バッファ層３、および誘電体層６を成長させず、または、窒化物核形成層２、窒化物バッファ層３、および誘電体層６のうちの一部のみ成長させてもよい。さらに、窒化物バリア層上に窒化物キャップ層を成長させてもよい。窒化物キャップ層は、窒化ガリウムまたは窒化アルミニウムガリウムであってもよい。窒化物バリア層と窒化物チャネル層との間に窒化アルミニウム中間層を成長させてもよい。
図７を参照すると、図７Ａ〜７Ｇは、本発明の第２実施形態のエンハンスメント型デバイスの製造フローの模式図であり、ここで、図７Ｇは、第２実施形態におけるエンハンスメント型デバイスの構成の模式図である。
図７Ｇに示すように、本実施形態におけるエンハンスメント型デバイスは、
基板１と、
基板１上に位置する窒化物核形成層２と、
窒化物核形成層２上に位置する窒化物バッファ層３と、
窒化物バッファ層３上に位置する窒化物チャネル層４と、
窒化物チャネル層４上に位置する窒化物バリア層５と、
窒化物バリア層５上に位置し、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせである誘電体層６と、
窒化物バリア層５上に位置するソース８およびドレイン９、並びに、誘電体層６上に位置し、ソース８とドレイン９との間に位置するゲート７と、を含む。
ここで、窒化物チャネル層４および窒化物バリア層５によって、窒化物チャネル層４／窒化物バリア層５ヘテロ接合が形成され、窒化物チャネル層４および窒化物バリア層５における、ゲートの下方に位置する領域には、少なくとも１つの非平面構造が設けられ、非平面構造において、窒化物の非極性面または半極性面またはそれらの組み合わせが存在し、窒化物チャネル層４／窒化物バリア層５ヘテロ接合のチャネル内の二次元電子ガスがゲートの下方の領域に少なくとも部分的に中断になる。
本実施形態では、基板１、窒化物核形成層２、窒化物バッファ層３、窒化物チャネル層４、窒化物バリア層５、および誘電体層６には、いずれも、非平面構造が設けられ、かつ、非平面構造が矩形の突起とされる。
図７Ａ〜７Ｇに示すように、該実施形態におけるエンハンスメント型デバイスの製造方法は、以下のステップを含む。
（１）図７Ａに示すように、基板１を提供し、基板１に矩形の突起を作製する。該基板の材料は、サファイア、炭化ケイ素、シリコン、ニオブ酸リチウム、ＳＯＩ、窒化ガリウム、および窒化アルミニウムなどであってもよい。
（２）図７Ｂに示すように、例えばＡｌＮなどの窒化物核形成層２を基板１上に堆積する。
（３）図７Ｃに示すように、例えばＡｌＧａＮなどの窒化物バッファ層３を窒化物核形成層２上に堆積する。
（４）図７Ｄに示すように、例えばＧａＮなどの窒化物チャネル層４を窒化物バッファ層３上に堆積する。該窒化物チャネル層４には、基板の突起から転移した突起４２があり、該突起４２の位置は、エピタキシャル多層構造上に定義されたゲート領域に対応する。ＩＩＩ族窒化物の自発分極効果および圧電効果によると、該窒化物チャネル層４の表面は、極性面であり、即ち、（０００２）面であるが、突起４２の少なくとも２つの側面は、窒化物チャネル層４の表面と一定の角度をなし、即ち、これらの側面は、非＜０００２＞方向、例えば、（１−１００）面、（１１−２０）面、（１−１０１）面、（１１−２２）面などにある。
（５）図７Ｅに示すように、窒化物チャネル層４上に窒化物バリア層５を堆積する。窒化物バリア層５の、該突起４２の上方に位置する部分にも、該突起４２に対応する突起５２を有する。上記の分析によると、突起において、窒化物の非極性面または半極性面またはそれらの組み合わせが存在する。そうすると、窒化物チャネル層４／窒化物バリア層５ヘテロ接合のチャネル内に形成された二次元電子ガスがゲート領域に中断になるので、ゲート電圧がゼロである場合、ゲートのキャリア濃度が効果的に制御されることができる。
（６）図７Ｆに示すように、窒化物バリア層５上に誘電体層６を堆積する。誘電体層６の選択は、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせであってもよい。該誘電体層６は、パッシベーション層の働きをすることができる。
（７）図７Ｇに示すように、ゲート７は、該ゲート領域の誘電体層６上に形成され、該ゲート７の少なくとも一部がチャネル内に形成されることができるので、ゲート７は、Ｔ型構造を有する。通常、ゲート７は、窒化物バリア層５とＭＩＳまたはＭＯＳＦＥＴ構造を形成する必要がある。ソース８およびドレイン９は、それぞれ、ソース領域およびドレイン領域に形成され、該ソース８およびドレイン９は、窒化物バリア層５とオーム接触を形成する。
本実施形態において、突起４２は、矩形の突起であるが、他の実施形態において、突起４２は、他の形状であってもよい。例えば、断面形状は、三角形、台形、鋸歯形、多角形、半円形、Ｕ形のうちの１つまたは複数の組み合わせなどである。
本実施形態における窒化物核形成層２、窒化物バッファ層３、および誘電体層６は、選択可能なものであり、他の実施形態において、窒化物核形成層２、窒化物バッファ層３、および誘電体層６を成長させなく、または、窒化物核形成層２、窒化物バッファ層３、および誘電体層６のうちの一部のみ成長させてもよい。さらに、窒化物バリア層上に窒化物キャップ層を成長させてもよい。窒化物キャップ層は、窒化ガリウムまたは窒化アルミニウムガリウムであってもよい。窒化物バリア層と窒化物チャネル層との間に窒化アルミニウム中間層を成長させてもよい。
図８を参照すると、図８Ａ〜８Ｇは、本発明の第３実施形態のエンハンスメント型デバイスの製造フローの模式図であり、ここで、図８Ｇは、第３実施形態におけるエンハンスメント型デバイスの構成の模式図である。
図８Ｇに示すように、本実施形態におけるエンハンスメント型デバイスは、
基板１と、
基板１上に位置する窒化物核形成層２と、
窒化物核形成層２上に位置する窒化物バッファ層３と、
窒化物バッファ層３上に位置する窒化物チャネル層４と、
窒化物チャネル層４上に位置する窒化物バリア層５と、
窒化物バリア層５上に位置し、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせである誘電体層６と、
窒化物バリア層５上に位置するソース８およびドレイン９、並びに、誘電体層６上に位置し、ソース８とドレイン９との間に位置するゲート７と、を含む。
ここで、窒化物チャネル層４および窒化物バリア層５によって、窒化物チャネル層４／窒化物バリア層５ヘテロ接合が形成され、窒化物チャネル層４および窒化物バリア層５における、ゲートの下方に位置する領域には、少なくとも１つの非平面構造が設けられ、非平面構造において、窒化物の非極性面または半極性面またはそれらの組み合わせが存在し、窒化物チャネル層４／窒化物バリア層５ヘテロ接合のチャネル内の二次元電子ガスがゲートの下方の領域に少なくとも部分的に中断になる。
本実施形態では、基板１、窒化物核形成層２、窒化物バッファ層３、窒化物チャネル層４、窒化物バリア層５、および誘電体層６には、いずれも、非平面構造が設けられ、かつ、非平面構造が階段とされる。
図８Ａ〜８Ｇに示すように、該実施形態におけるエンハンスメント型デバイスの製造方法は、以下のステップを含む。
（１）図８Ａに示すように、基板１を提供し、基板１に階段状構造を作製することにより、基板１の表面を階段状にする。該基板の材料は、サファイア、炭化ケイ素、シリコン、ニオブ酸リチウム、ＳＯＩ、窒化ガリウム、および窒化アルミニウムなどであってもよい。
（２）図８Ｂに示すように、例えばＡｌＮなどの窒化物核形成層２を基板１上に堆積する。
（３）図８Ｃに示すように、例えばＡｌＧａＮなどの窒化物バッファ層３を窒化物核形成層２上に堆積する。
（４）図８Ｄに示すように、例えばＧａＮなどの窒化物チャネル層４を窒化物バッファ層３上に堆積する。該窒化物チャネル層４には、基板の階段から転移した階段がある。該階段状の窒化物チャネル層４は、異なる高さに位置する第１平面４３および第２平面４４を有する。第１平面４３と第２平面４４との間に接続面４５が接続される。本実施形態における接続面４５は、一定の角度をなす斜面である。
（５）図８Ｅに示すように、窒化物チャネル層４上に窒化物バリア層５を堆積する。階段において、窒化物の非極性面または半極性面またはそれらの組み合わせが存在する。そうすると、窒化物チャネル層４／窒化物バリア層５ヘテロ接合のチャネル内に形成された二次元電子ガスがゲート領域に中断になるので、ゲート電圧がゼロである場合、ゲートのキャリア濃度が効果的に制御されることができる。
（６）図８Ｆに示すように、窒化物バリア層５上に誘電体層６を堆積する。誘電体層６の選択は、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせであってもよい。該誘電体層６は、パッシベーション層の働きをすることができる。
（７）図８Ｇに示すように、ゲート７は、該ゲート領域の誘電体層６上に形成され、該ゲート７の少なくとも一部がチャネル内に形成されることができるので、ゲート７は、Ｔ型構造を有する。通常、ゲート７は、窒化物バリア層５とＭＩＳまたはＭＯＳＦＥＴ構造を形成する必要がある。ソース８およびドレイン９は、それぞれ、ソース領域およびドレイン領域に形成され、該ソース８およびドレイン９は、窒化物バリア層５とオーム接触を形成する。
本実施形態において、階段の接続面は、一定の角度をなす斜面であるが、他の実施形態において、該階段の断面は、例えば、垂直面、または円弧状面、または不規則形状面などの他の形状であってもよい。
本実施形態における窒化物核形成層２、窒化物バッファ層３、および誘電体層６は、選択可能なものであり、他の実施形態において、窒化物核形成層２、窒化物バッファ層３、および誘電体層６を成長させなく、または、窒化物核形成層２、窒化物バッファ層３、および誘電体層６のうちの一部のみ成長させてもよい。さらに、窒化物バリア層上に窒化物キャップ層を成長させてもよい。窒化物キャップ層は、窒化ガリウムまたは窒化アルミニウムガリウムであってもよい。窒化物バリア層と窒化物チャネル層との間に窒化アルミニウム中間層を成長させてもよい。
図９を参照すると、図９Ａ〜９Ｇは、本発明の第４実施形態のエンハンスメント型デバイスの製造フローの模式図であり、ここで、図９Ｇは、第４実施形態におけるエンハンスメント型デバイスの構成の模式図である。
図９Ｇに示すように、本実施形態におけるエンハンスメント型デバイスは、
基板１と、
基板１上に位置する窒化物核形成層２と、
窒化物核形成層２上に位置する窒化物バッファ層３と、
窒化物バッファ層３上に位置する窒化物チャネル層４と、
窒化物チャネル層４上に位置する窒化物バリア層５と、
窒化物バリア層５上に位置し、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせである誘電体層６と、
窒化物バリア層５上に位置するソース８およびドレイン９、並びに、誘電体層６上に位置し、ソース８とドレイン９との間に位置するゲート７と、を含む。
ここで、窒化物チャネル層４および窒化物バリア層５によって、窒化物チャネル層４／窒化物バリア層５ヘテロ接合が形成され、窒化物チャネル層４および窒化物バリア層５における、ゲートの下方に位置する領域には、少なくとも１つの非平面構造が設けられ、非平面構造において、窒化物の非極性面または半極性面またはそれらの組み合わせが存在し、窒化物チャネル層４／窒化物バリア層５ヘテロ接合のチャネル内の二次元電子ガスがゲートの下方の領域に少なくとも部分的に中断になる。
本実施形態では、基板１、窒化物核形成層２、窒化物バッファ層３、窒化物チャネル層４、窒化物バリア層５、および誘電体層６には、いずれも、非平面構造が設けられ、かつ、基板１、窒化物核形成層２、および窒化物バッファ層３における非平面構造が矩形の凹溝とされ、窒化物チャネル層４、窒化物バリア層５、および誘電体層６における非平面構造が三角形の凹溝とされる。
図９Ａ〜９Ｇに示すように、該実施形態におけるエンハンスメント型デバイスの製造方法は、以下のステップを含む。
（１）図９Ａに示すように、基板１を提供し、基板１に矩形の凹溝を作製する。該基板の材料は、サファイア、炭化ケイ素、シリコン、ニオブ酸リチウム、ＳＯＩ、窒化ガリウム、および窒化アルミニウムなどであってもよい。
（２）図９Ｂに示すように、例えばＡｌＮなどの窒化物核形成層２を基板１上に堆積する。該窒化物核形成層２には、基板の凹溝から転移した凹溝がある。
（３）図９Ｃに示すように、例えばＡｌＧａＮなどの窒化物バッファ層３を窒化物核形成層２上に堆積する。該窒化物バッファ層３には、基板の凹溝から転移した凹溝がある。
（４）図９Ｄに示すように、例えばＧａＮなどの窒化物チャネル層４を窒化物バッファ層３上に堆積する。窒化物チャネル層４には、基板の凹溝から転移した凹溝４６がある。凹溝４６の形状は、三角形である。凹溝４６の転移方法は、成長の条件を制御することにより、成長中において、窒化物バッファ層３における矩形の凹溝を、窒化物チャネル層４における三角形の凹溝４６に変換する。該凹溝４６の位置は、エピタキシャル多層構造上に定義されたゲート領域に対応する。ＩＩＩ族窒化物の自発分極効果および圧電効果によると、該窒化物チャネル層４の表面は、極性面であり、即ち、（０００２）面であるが、凹溝４６の少なくとも２つの側面は、窒化物チャネル層４の表面と一定の角度をなし、即ち、これらの側面は、非＜０００２＞方向、例えば、（１−１００）面、（１１−２０）面、（１−１０１）面、（１１−２２）面などにある。
（５）図９Ｅに示すように、窒化物チャネル層４上に窒化物バリア層５を堆積する。窒化物バリア層５の、該凹溝４６の上方に位置する部分にも、該凹溝４６に対応する凹溝５６を有する。上記の分析によると、凹溝において、窒化物の非極性面または半極性面またはそれらの組み合わせが存在する。そうすると、窒化物チャネル層４／窒化物バリア層５ヘテロ接合のチャネル内に形成された二次元電子ガスがゲート領域に中断になるので、ゲート電圧がゼロである場合、ゲートのキャリア濃度が効果的に制御されることができる。
（６）図９Ｆに示すように、窒化物バリア層５上に誘電体層６を堆積する。誘電体層６の選択は、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせであってもよい。該誘電体層６は、パッシベーション層の働きをすることができる。
（７）図９Ｇに示すように、ゲート７は、該ゲート領域の誘電体層６上に形成され、該ゲート７の少なくとも一部がチャネル内に形成されることができるので、ゲート７は、Ｔ型構造を有する。通常、ゲート７は、窒化物バリア層５とＭＩＳまたはＭＯＳＦＥＴ構造を形成する必要がある。ソース８およびドレイン９は、それぞれ、ソース領域およびドレイン領域に形成され、該ソース８およびドレイン９は、窒化物バリア層５とオーム接触を形成する。
本実施形態において、凹溝４６は、三角形の凹溝であるが、他の実施形態において、凹溝４６は、例えば、矩形、台形、鋸歯形、多角形、半円形、Ｕ形のうちの１つまたは複数の組み合わせなどの他の形状であってもよい。
本実施形態における窒化物核形成層２、窒化物バッファ層３、および誘電体層６は、選択可能なものであり、他の実施形態において、窒化物核形成層２、窒化物バッファ層３、および誘電体層６を成長させなく、または、窒化物核形成層２、窒化物バッファ層３、および誘電体層６のうちの一部のみ成長させてもよい。さらに、窒化物バリア層上に窒化物キャップ層を成長させてもよい。窒化物キャップ層は、窒化ガリウムまたは窒化アルミニウムガリウムであってもよい。窒化物バリア層と窒化物チャネル層との間に窒化アルミニウム中間層を成長させてもよい。
図１０を参照すると、図１０は、本発明の第５実施形態におけるエンハンスメント型デバイスの構成の模式図である。本実施形態において、基板１における凹溝は、矩形であり、窒化物核形成層２および窒化物バッファ層３における凹溝は、台形であり、窒化物チャネル層４、窒化物バリア層５、および誘電体層６における凹溝は、三角形であり、それ以外の製造方法は、全て、第１実施形態と同様である。
図１１を参照すると、図１１は、本発明の第６実施形態におけるエンハンスメント型デバイスの構成の模式図である。本実施形態において、基板１における凹溝は、台形であり、窒化物核形成層２、窒化物バッファ層３、窒化物チャネル層４、窒化物バリア層５、および誘電体層６における凹溝は、いずれも台形であり、それ以外の製造方法は、全て、第１実施形態と同様である。
上記の構成から分かるように、本発明では、エンハンスメント型デバイスの製造方法が提供され、このようなエンハンスメント型デバイスの製造時に、基板の形状を窒化物チャネル層に転移することにより、窒化物チャネル層のゲート領域に非平面構造が形成され、非平面構造において生じる窒化物の非極性面、半極性面、または両者の組み合わせによって、二次元電子ガスの中断を引き起こすので、窒化物バリア層をエッチングする必要がなく、能動領域のダメージによるデバイス性能低下、例えば、低い電流密度または電流コラプスなどの効果が回避される。また、Ｍｇ原子を導入してｐ型窒化物を実現することも必要でなく、ＭＯＣＶＤまたはＭＢＥチャンバーへの汚染が回避される。
当業者にとって明らかなように、本発明は、上記の模範的実施例の細部に限られるものではなく、かつ、本発明の精神または基本的な特徴から乖離しない場合に、他の具体的な形式で本発明を実現することが可能である。従って、いずれにしても、実施例を模範的で非制限的なものと見なすべきであり、本発明の範囲は、上述した説明によって限定されることなく、付加される請求の範囲によって限定されるので、請求の範囲と同等な要件の意味および範囲内にある全ての変化を本発明に含ませることを旨とする。請求項におけるいかなる符号についても、係る請求項を制限するものと見なしてはならない。
また、理解すべきものとして、本明細書では実施形態ごとに説明しているが、各実施形態それぞれに１つのみの独立した構成が含まれることではなく、明細書のこのような説明方式は、明確にするためのものにすぎず、当業者は、明細書を１つの全体とすべきであり、各実施例における構成は、適宜組み合わせられて、当業者に理解できる他の実施形態とされることもできる。
１ 基板
２ 窒化物核形成層
３ 窒化物バッファ層
４ 窒化物チャネル層
５ 窒化物バリア層
６ 誘電体層
７ ゲート
８ ソース
９ ドレイン
１０ 基板
１１ バッファ層
１２ 窒化ガリウム層
１３ 窒化アルミニウムガリウム層
１４、１４’、１４” ゲート
１５ ソース
１６ ドレイン
１７ ｐ型窒化物
１８ 負イオン
４１、４６、５１、５６ 凹溝
４２、５２ 突起
４３ 第１平面
４４ 第２平面
４５ 接続面
本発明は、半導体エレクトロニクス技術分野に関し、特にエンハンスメント型デバイスの製造方法およびエンハンスメント型デバイスに関する。
エンハンスメント型デバイスの製造方法であって、
基板を提供し、前記基板上に非平面構造を形成するステップＳ１と、
ゲート領域、ソース領域、およびドレイン領域が定義され、ゲート領域に前記基板の前記非平面構造から転移した非平面構造を有する窒化物チャネル層を前記基板上に堆積するステップＳ２と、
前記窒化物チャネル層の前記非平面構造の上方に位置し前記窒化物チャネル層の前記非平面構造に対応する非平面構造を有し、前記窒化物チャネル層と共に窒化物チャネル層／窒化物バリア層ヘテロ接合を形成する窒化物バリア層を前記窒化物チャネル層上に堆積するステップＳ３と、を含む。
本発明の更なる改良として、前記基板、前記窒化物チャネル層、および前記窒化物バリア層の非平面構造は、凹溝または突起である。
本発明の更なる改良として、前記凹溝または突起の断面形状は、矩形、三角形、台形、鋸歯形、多角形、半円形、Ｕ形のうちの１つまたは複数の組み合わせを含む。
本発明の更なる改良として、前記基板および前記窒化物チャネル層の非平面構造は、異なる断面形状を有する。
本発明の更なる改良として、前記基板、前記窒化物チャネル層、および前記窒化物バリア層の非平面構造は、階段である。
本発明の更なる改良として、前記階段の断面は、垂直面、斜面、円弧状面、不規則形状面のうちの１つまたは複数の組み合わせである。
本発明の更なる改良として、前記エンハンスメント型デバイスの製造方法は、ステップＳ１の後に、前記基板の前記非平面構造から転移した非平面構造を有する窒化物核形成層を前記基板上に堆積することをさらに含む。
本発明の更なる改良として、前記エンハンスメント型デバイスの製造方法は、前記基板の前記非平面構造から転移した非平面構造を有する窒化物バッファ層を前記窒化物核成形層上に堆積することをさらに含む。
本発明の更なる改良として、前記エンハンスメント型デバイスの製造方法は、ステップＳ３の後に、
前記窒化物チャネル層における前記ソース領域、前記ドレイン領域、および前記ゲート領域の上方にそれぞれ位置するソース、ドレイン、および、前記ソースと前記ドレインとの間に位置するゲートを前記窒化物バリア層上に形成するステップＳ４をさらに含む。
基板と、
前記基板上に位置し、ゲート領域、ソース領域、およびドレイン領域が定義される窒化物チャネル層と、
前記窒化物チャネル層上に位置し、前記窒化物チャネル層と共に窒化物チャネル層／窒化物バリア層ヘテロ接合を形成する窒化物バリア層と、を含むエンハンスメント型デバイスであって、
前記基板は非平面構造を有し、前記窒化物チャネル層は、ゲート領域に前記基板の前記非平面構造から転移した非平面構造を有し、前記窒化物バリア層は、前記窒化物チャネル層の前記非平面構造の上方に位置し前記窒化物チャネル層の前記非平面構造に対応する非平面構造を有する。
本発明の更なる改良として、前記基板、前記窒化物チャネル層、および前記窒化物バリア層の非平面構造は、凹溝または突起である。
本発明の更なる改良として、前記基板および前記窒化物チャネル層の非平面構造は、異なる断面形状を有する。
本発明の更なる改良として、前記基板、前記窒化物チャネル層、および前記窒化物バリア層の非平面構造は、階段である。
本発明の更なる改良として、前記エンハンスメント型デバイスは、前記基板と前記窒化物チャネル層との間に、前記基板の非平面構造から転移した非平面構造を有する窒化物核形成層、および／または、前記基板の非平面構造から転移した非平面構造を有する窒化物バッファ層をさらに含む。
本発明の更なる改良として、前記エンハンスメント型デバイスは、前記窒化物バリア層上に位置し、前記窒化物チャネル層における前記ソース領域、前記ドレイン領域、および前記ゲート領域の上方にそれぞれ位置するソース、ドレイン、および、前記ソースと前記ドレインとの間に位置するゲートをさらに含む。

Claims (12)

  1. エンハンスメント型デバイスの製造方法であって、
    基板を提供するステップＳ１と、
    ゲート領域、ソース領域、およびドレイン領域が定義され、ゲート領域に少なくとも１つの非平面構造が形成される窒化物チャネル層を前記基板上に堆積するステップＳ２と、
    窒化物の非極性面または半極性面またはそれらの組み合わせが存在する非平面構造が少なくとも１つ形成される窒化物バリア層を前記窒化物チャネル層上に堆積して、チャネル内の二次元電子ガスが少なくとも部分的に中断になる窒化物チャネル層／窒化物バリア層ヘテロ接合を形成するステップＳ３と、
    窒化物チャネル層におけるソース領域、ドレイン領域、およびゲート領域の上方にそれぞれ位置するソース、ドレイン、および、ソースとドレインとの間に位置するゲートを前記窒化物バリア層上に形成するステップＳ４と、
    を含むことを特徴とするエンハンスメント型デバイスの製造方法。
  2. 前記ステップＳ１は、
    基板に少なくとも１つの非平面構造を作製することをさらに含む、
    ことを特徴とする請求項１に記載のエンハンスメント型デバイスの製造方法。
  3. 前記ステップＳ１は、
    前記基板上に窒化物バッファ層を堆積し、窒化物バッファ層に少なくとも１つの非平面構造を作製することをさらに含む、
    ことを特徴とする請求項１に記載のエンハンスメント型デバイスの製造方法。
  4. 前記非平面構造は、凹溝、突起、および階段を含む、ことを特徴とする請求項１〜３のいずれか１項に記載のエンハンスメント型デバイスの製造方法。
  5. 前記凹溝の断面形状は、矩形、三角形、台形、鋸歯形、多角形、半円形、Ｕ形のうちの１つまたは複数の組み合わせを含む、ことを特徴とする請求項４に記載のエンハンスメント型デバイスの製造方法。
  6. 前記突起の断面形状は、矩形、三角形、台形、鋸歯形、多角形、半円形、Ｕ形のうちの１つまたは複数の組み合わせを含む、ことを特徴とする請求項４に記載のエンハンスメント型デバイスの製造方法。
  7. 前記階段の断面は、垂直面、または斜面、または円弧状面、または不規則形状面である、ことを特徴とする請求項４に記載のエンハンスメント型デバイスの製造方法。
  8. 前記ステップＳ１は、基板上に窒化物核形成層を堆積することをさらに含む、ことを特徴とする請求項１〜３のいずれか１項に記載のエンハンスメント型デバイスの製造方法。
  9. 前記ステップＳ３の後に、窒化物バリア層上に誘電体層を堆積することをさらに含む、ことを特徴とする請求項１〜３のいずれか１項に記載のエンハンスメント型デバイスの製造方法。
  10. 前記誘電体層は、ＳｉＮ、ＳｉＣＮ、ＳｉＯ２、ＳｉＡｌＮ、Ａｌ２Ｏ３、ＡｌＯＮ、ＳｉＯＮ、ＨｆＯ２、ＨｆＡｌＯのうちの１つまたは複数の組み合わせである、ことを特徴とする請求項９に記載のエンハンスメント型デバイスの製造方法。
  11. 前記ステップＳ３の後に、窒化ガリウムまたは窒化アルミニウムガリウムである窒化物キャップ層を窒化物バリア層上に堆積することをさらに含む、ことを特徴とする請求項１〜３のいずれか１項に記載のエンハンスメント型デバイスの製造方法。
  12. 前記ステップＳ２の後に、窒化物チャネル層上に窒化アルミニウム中間層を堆積することをさらに含む、ことを特徴とする請求項１〜３のいずれか１項に記載のエンハンスメント型デバイスの製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019009006A1 (ja) * 2017-07-07 2019-01-10 パナソニック株式会社 半導体装置
JP2019009231A (ja) * 2017-06-22 2019-01-17 株式会社東芝 半導体装置及びその製造方法
JP2020174202A (ja) * 2017-09-19 2020-10-22 株式会社東芝 半導体装置及びその製造方法
JP2021097111A (ja) * 2019-12-16 2021-06-24 株式会社東芝 半導体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103715086A (zh) * 2013-12-27 2014-04-09 苏州晶湛半导体有限公司 一种增强型器件的制造方法
CN105702821B (zh) * 2016-03-29 2018-01-30 苏州晶湛半导体有限公司 半导体发光器件及其制造方法
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法
CN109935630B (zh) * 2017-12-15 2021-04-23 苏州能讯高能半导体有限公司 半导体器件及其制造方法
CN108461493A (zh) 2018-01-05 2018-08-28 上海和辉光电有限公司 一种共栅晶体管、像素电路、像素结构及显示面板
JP2019169572A (ja) * 2018-03-22 2019-10-03 株式会社東芝 半導体装置及びその製造方法
CN109742072B (zh) * 2019-01-04 2019-08-16 苏州汉骅半导体有限公司 集成增强型和耗尽型的hemt及其制造方法
CN110299408A (zh) * 2019-07-22 2019-10-01 东南大学 一种具有槽栅调制结构的半极性GaN基增强型高电子迁移率晶体管
CN113284949B (zh) * 2021-07-20 2021-11-19 绍兴中芯集成电路制造股份有限公司 氮化镓基器件及其制造方法
CN115810663A (zh) * 2021-09-14 2023-03-17 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess
CN114975101B (zh) * 2022-07-29 2022-11-15 江苏能华微电子科技发展有限公司 一种GaN器件及其制备方法
CN116364774A (zh) * 2023-03-15 2023-06-30 厦门市三安集成电路有限公司 一种高电子迁移率晶体管及其制作方法
CN116314282A (zh) * 2023-05-25 2023-06-23 北京大学 一种增强型氮化镓基电子器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289579A (ja) * 2001-03-23 2002-10-04 Mitsubishi Cable Ind Ltd 結晶成長用基板、その製造方法、およびＧａＮ系結晶の製造方法
JP2008210836A (ja) * 2007-02-23 2008-09-11 Sanken Electric Co Ltd 電界効果半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03290975A (ja) * 1990-04-09 1991-12-20 Fujitsu Ltd 縦型半導体装置
US7052942B1 (en) * 2003-09-19 2006-05-30 Rf Micro Devices, Inc. Surface passivation of GaN devices in epitaxial growth chamber
JP5245305B2 (ja) * 2007-07-06 2013-07-24 サンケン電気株式会社 電界効果半導体装置及びその製造方法
CN101897029B (zh) * 2007-12-10 2015-08-12 特兰斯夫公司 绝缘栅e模式晶体管
CN101252088B (zh) * 2008-03-28 2010-04-14 西安电子科技大学 一种增强型A1GaN/GaN HEMT器件的实现方法
CN102130160A (zh) * 2011-01-06 2011-07-20 西安电子科技大学 槽形沟道AlGaN/GaN增强型HEMT器件及制作方法
US8604486B2 (en) * 2011-06-10 2013-12-10 International Rectifier Corporation Enhancement mode group III-V high electron mobility transistor (HEMT) and method for fabrication
CN102856370B (zh) * 2012-09-18 2016-04-13 苏州晶湛半导体有限公司 一种增强型开关器件
CN103715086A (zh) * 2013-12-27 2014-04-09 苏州晶湛半导体有限公司 一种增强型器件的制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002289579A (ja) * 2001-03-23 2002-10-04 Mitsubishi Cable Ind Ltd 結晶成長用基板、その製造方法、およびＧａＮ系結晶の製造方法
JP2008210836A (ja) * 2007-02-23 2008-09-11 Sanken Electric Co Ltd 電界効果半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019009231A (ja) * 2017-06-22 2019-01-17 株式会社東芝 半導体装置及びその製造方法
US10505030B2 (en) 2017-06-22 2019-12-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
WO2019009006A1 (ja) * 2017-07-07 2019-01-10 パナソニック株式会社 半導体装置
JPWO2019009006A1 (ja) * 2017-07-07 2020-05-07 パナソニック株式会社 半導体装置
US11342428B2 (en) 2017-07-07 2022-05-24 Panasonic Holdings Corporation Semiconductor device
JP7203727B2 (ja) 2017-07-07 2023-01-13 パナソニックホールディングス株式会社 半導体装置
JP2020174202A (ja) * 2017-09-19 2020-10-22 株式会社東芝 半導体装置及びその製造方法
JP2021097111A (ja) * 2019-12-16 2021-06-24 株式会社東芝 半導体装置
JP7262379B2 (ja) 2019-12-16 2023-04-21 株式会社東芝 半導体装置

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