KR101652246B1 - 질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 기판; 상기 기판 위에 형성된 핵생성층; 상기 핵생성층 위에 형성된 질화갈륨계 물질인 버퍼층; 상기 버퍼층 위에 형성된 질화알루미늄갈륨계 물질인 배리어층; 상기 배리어층의 일부를 식각하여 형성된 제1 트랜치; 상기 배리어층 및 상기 제1 트랜치 위에 형성된 게이트 절연층; 상기 제1 트랜치를 사이에 두고 상기 게이트 절연층을 관통하여 상기 배리어층에 접하는 소스 오믹 전극 및 드레인 오믹 전극; 및 상기 제1 트랜치 상에 증착되는 게이트 전극을 포함하는 질화갈륨계 비휘발성 메모리 장치를 제공한다

Description

질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법{GaN-BASED NONVOLATILE MEMORY DEVICE AND FORMING METHOD FOR THE SAME}
본 발명은 질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 더욱 자세하게는 AlGaN/GaN 이종접합 소자를 메모리 소자로 사용할 수 있도록 전자 포획 구조를 포함하는 질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
종래의 AlGaN/GaN 이종접합 소자는, 질화갈륨의 넓은 에너지밴드에 의해 실리콘에 비하여 10배 가량 높은 항복전압을 구현할 수 있는 특성에 의하여, 높은 전자 이동 속도에 의해 스위칭 속도도 높아 전력 전송효율의 개선이 가능하므로, 광소자 뿐만 아니라 고주파 고출력 전기 소자로 널리 적용되고 있다.
이러한 AlGaN/GaN 이종접합 소자는, 외부에서의 도핑 없이 분극 현상만으로도 전자 전도층이 형성되기 때문에 AlGaN/GaN계 트랜지스터를 상시불통형(normally-off)으로 제조하기 위하여 AlGaN의 배리어층을 완전히 식각하여 제거하고 있다.
그러나, 상술한 바와 같은 AlGaN의 배리어층을 완전히 식각한 종래의 상시불통형 이종접합소자의 경우에는 게이트 바이어스로 문턱 전압이 시프트(Shift)되지 않으므로, 프로그램 모드(Program mode) 및 이레이즈 모드(Erase mode)를 만들 수 없어 메모리 소자로 사용할 수 없는 문제점이 있다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 식각 공정을 제어하여 AlGaN 배리어층을 얇게 남김으로써 메모리 소자로 사용할 수 있는 질화갈륨계 비휘발성 메모리 장치 및 그 제조 방법을 제공하는데 목적이 있다
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예는, 기판; 상기 기판 위에 형성된 핵생성층; 상기 핵생성층 위에 형성된 질화갈륨계 물질인 버퍼층; 상기 버퍼층 위에 형성된 질화알루미늄갈륨계 물질인 배리어층; 상기 배리어층의 일부를 식각하여 형성된 제1 트랜치; 상기 배리어층 및 상기 제1 트랜치 위에 형성된 게이트 절연층; 상기 제1 트랜치를 사이에 두고 상기 게이트 절연층을 관통하여 상기 배리어층에 접하는 소스 오믹 전극 및 드레인 오믹 전극; 및 상기 제1 트랜치 상에 증착되는 게이트 전극을 포함한다.
이 때, 상기 제1 트랜치의 하부 바닥면과 상기 버퍼층 및 상기 배리어층의 계면 간의 두께는 1nm 이상 4nm 이하일 수 있다.
또한, 상기 제1 트랜치의 하부에 데미지가 형성될 수 있다.
한편, 상기 데미지는 전자를 포획할 수 있다.
또한, 상기 게이트 전극은 Mo/Au 금속 박막이 증착된 것일 수 있다.
한편, 상기 소스 오믹 전극 및 상기 드레인 오믹 전극은 Si/Ti/Al/Mo/Au 금속 박막이 열처리된 합금으로 형성된 것일 수 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예는, 상기 소스 오믹 전극 상에 형성된 소스 전계 전극; 및 상기 드레인 오믹 전극 상에 형성된 드레인 전계 전극을 더 포함할 수 있다.
한편, 상기 소스 전계 전극 및 상기 드레인 전계 전극은, Mo/Au 금속 박막이 증착된 것일 수 있다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예는, 기판에 핵생성층을 형성하는 단계; 상기 핵생성층 위에 버퍼층을 형성하는 단계; 상기 버퍼층 위에 배리어층을 형성하는 단계; 상기 배리어층의 일부에 소스 오믹 전극용 제2 트랜치 및 드레인 오믹 전극용 제3 트랜치를 식각하는 단계; 상기 제2 트랜치에 소스 오믹 전극을 형성하고, 상기 제3 트랜치에 드레인 오믹 전극을 형성하는 단계; 상기 버퍼층 및 상기 배리어층을 상기 버퍼층과 상기 배리어층 간의 계면 하부까지 식각하여 단위 소자별로 분리하는 단계; 상기 소스 오믹 전극과 상기 드레인 오믹 전극 사이에 상기 배리어층의 일부를 식각하여 게이트 전극용 제1 트랜치를 형성하는 단계; 상기 제1 트랜치가 형성된 상기 단위 소자 상에 게이트 절연층을 형성하는 단계; 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 상에 형성된 게이트 절연층을 제거하는 단계; 및 상기 소스 오믹 전극 및 상기 드레인 오믹 전극 상에 금속을 증착하여 소스 전계 전극 및 드레인 전계 전극을 형성하고, 상기 제1 트랜치 상에 금속을 증착하여 게이트 전극을 형성하는 단계를 포함한다.
이 때, 상기 제1 트랜치의 하부 바닥면과 상기 버퍼층 및 상기 배리어층의 계면 간의 두께는 1nm 이상 4nm 미만이 되도록 상기 제1 트랜치를 형성할 수 있다.
전술한 본 발명에 따르면, 식각 공정을 제어하여 AlGaN 배리어층을 얇게 남김으로써 게이트 바이어스로 문턱 전압이 시프트될 수 있고, 이를 통하여 프로그램 모드 시 문턱 전압 및 이레이즈 모드 시 문턱 전압 사이의 전압을 리드(Read) 전압으로 설정할 수 있어 전기적 특성이 뛰어난 이종접합소자를 메모리 소자로 활용할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 단면 구조를 나타내는 모식도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 제조 방법을 설명하는 단면도이다.
도 3a는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 메모리 특성을 나타내는 그래프이다.
도 3b는 질화갈륨계 배리어층을 모두 식각한 이종접합 반도체의 특성을 나타내는 그래프이다.
도 3c는 질화갈륨계 배리어층을 전혀 식각하지 않은 이종접합 반도체의 특성을 나타내는 그래프이다.
도 4는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 프로그램 모드의 유지 특성을 나타내는 그래프이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 내구성을 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 명세서 전체에서, 어떤 부분이 다른 부분과 “연결”되어 있다고 할 때 이는 “직접적으로 연결”되어 있는 경우뿐만 아니라 그 중간에 다른 소자를 사이에 두고 “전기적으로 연결”되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 “포함” 또는 “구비”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함하거나 구비할 수 있는 것을 의미한다.
또한, “제1”, “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
도 1은 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 단면 구조를 나타낸 도면이고, 도 2a 내지 도 2f는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 제조 방법을 설명하는 도면으로, 도 1 내지 도 2f에 도시된 바와 같은 본 발명의 실시예에 의한 질화갈륨계 비휘발성 메모리 장치는, 기판(100), 핵생성층(200), 버퍼층(300), 배리어층(400), 소스 오믹 전극(500). 드레인 오믹 전극(600), 게이트 절연층(700) 및 게이트 전극(800)을 포함한다.
먼저, 기판(100)은, 질화갈륨(GaN, Gallium Nitride)을 증착하기에 좋은 Si(Silicon)(111) 기판인 것이 바람직하나 이에 한정되지 않는다. 여기서, 기판(100)은, 약 625±25㎛의 두께이고, 저항률이 약 9000Ω·㎝일 수 있다.
또한, 핵생성층(200)은, 결정 성장의 핵을 형성하기 위한 층으로, 기판(100) 위에 형성된다. 여기서, 핵생성층(200)은, 기판(100)과 버퍼층(300)이 반응하여 생기는 멜트 백(melt-back) 현상을 방지한다. 이 때, 멜트 백 현상은 버퍼층(300)에 함유된 갈륨이 실리콘 재질의 기판(100)과 접촉하여 반응하는 현상을 말하며, 멜트 백 현상이 발생하게 되면 반도체 소자의 결정성이 무너지게 된다. 또한, 핵생성층(200)은 상부에 성장될 버퍼층(300)이 잘 웨팅(wetting)될 수 있게 하는 역할을 수행할 수도 있다.
한편, 버퍼층(300)은, 핵생성층(200) 위에 형성되는데, 기판(100)과 기판(100)의 상부에 형성되는 배리어 층(400) 간의 격자 상수 및 열팽창 계수의 차이를 완충할 수 있다. 여기서, 버퍼층(300)은 GaN계인 것이 바람직하나 이에 한정되지 않고, AlGaN(Aluminium Gallium Nitride)계 물질, InGaN(Indium Gallium Nitride)계 물질 및 AlInGaN(Aluminium Indium Gallium Nitride)계 물질 등과 같은 GaN 기반의 화합물을 다양하게 형성하여 적용할 수 있으며, 도핑 또는 이온주입 공정으로 다양한 조성의 화합물 층을 형성하여 사용할 수도 있다. 이 때, 버퍼층(300)의 두께는 약 3㎛ 이상 4㎛ 이하인 것이 바람직하나 이에 한정되지 않는다.
또한, 배리어층(400)은, 버퍼층(300) 위에 형성되는데, GaN의 버퍼층(300)과 AlGaN의 배리어층(400)이 순차적으로 적층됨으로써 AlGaN/GaN의 이종접합 박막구조를 형성하고, 이를 통하여 그 계면에 분극에 의한 2차원 전자채널이 형성된다. 여기서, 배리어층(400)은, AlGaN계인 것인 바람직하나, 버퍼층(300)과의 계면에 분극 현상이 일어날 수 있는 한 GaN계 물질, InGaN계 물질 및 AlInGaN계 물질 등의 GaN 기반의 화합물을 다양하게 형성하여 적용할 수 있으며, 도핑 또는 이온 주입 공정으로 다양한 조성의 화합물 층을 형성하여 사용할 수 있다. 다만, 배리어층(400)과 버퍼층(300)을 모두 알루미늄(Al)을 포함하는 재질을 사용하는 경우에는 분극 현상을 일으키기 위하여 배리어층(400)에 포함된 알루미늄의 비율이 버퍼층(300)에 포함된 알루미늄의 비율보다 높아야 한다. 이 때, 배리어층(400)의 두께는 약 20nm인 것이 바람직하나 이에 한정되지 않는다.
이 때, 배리어층(400) 상에 GaN계의 캡(Cap) 층(도시되지 않음)이 약 1.25nm의 두께로 형성될 수도 있으나 이에 한정되지 않는다.
한편, 소스 오믹 전극(500)은, 배리어층(400)의 일부를 식각하여 형성된 제2 트랜치(501)에 형성되는데, 드레인 오믹 전극(600)과 제1 트랜치(801)를 사이에 두고 대칭되는 위치에 게이트 절연층(700)을 관통하여 배리어층(400)에 접하는 구조가 된다. 이 때, 소스 오믹 전극(500)은, 옴 접합(Ohmic contacts)으로 Si/Ti/Al/Mo/Au(Silicon 약 5nm/Titanium 약 20nm/Aluminium 약 60nm/Molybdenum 약 35nm/Aurum 약 50nm) 금속층을 증착하고, 질소 분위기에서 약 800℃로 약 30초간 합금화하는 작업을 통하여 형성될 수 있으나, 이에 한정되지 않는다.
또한, 드레인 오믹 전극(600)은, 배리어층(400)의 일부를 식각하여 형성된 제3 트랜치(601)에 형성되는데, 소스 오믹 전극(500)과 제1 트랜치(801)를 사이에 두고 대칭되는 위치에 게이트 절연층(700)을 관통하여 배리어층(400)에 접하는 구조가 된다. 이 때, 드레인 오믹 전극(600)은, 옴 접합(Ohmic contacts)으로 소스 오믹 전극(500)과 함께 Si/Ti/Al/Mo/Au(약 5nm/약 20nm/약 60nm/약 35nm/약 50nm) 금속층을 증착하고, 질소 분위기에서 약 800℃로 약 30초간 합금화하는 작업을 통하여 형성될 수 있으나, 이에 한정되지 않는다.
한편, 게이트 절연층(700)은, 배리어층(400)에 소스 오믹 전극(500) 및 드레인 오믹 전극(600)이 형성되고 제1 트랜치(801)가 식각된 이후에 플라즈마 화학 기상 증착법(PECVD, Plasma Enhanced Chemical Vapor Deposition)에 의하여 형성될 수 있다. 여기서, 게이트 절연층(700)은, 이산화규소(SiO₂) 물질로 약 33nm의 두께에 이르도록 증착될 수 있으나 이에 한정되지 않고, SiNx, Al2O3, HfO2 등의 절연물질을 모두 적용할 수 있다.
또한, 게이트 전극(800)은, 쇼트키(Schottky) 접합으로, 제1 트랜치(801) 상에 게이트 절연층(700)이 증착된 위에 금속 박막을 증착하여 형성된다. 여기서, 게이트 전극(800)은, Mo/Au(Molybdenum 약 20nm/Aurum 약 200nm) 금속 박막을 증착하여 형성될 수 있으나 이에 한정되지 않는다. 이 때, 소스 전계 전극(510)은 소스 오믹 전극(500) 상에, 드레인 전계 전극(610)은 드레인 오믹 전극(600) 상에 Mo/Au(약 20nm/약 200nm) 금속 박막을 증착하여 형성될 수 있으나 이에 한정되지 않는다.
여기서, 제1 트랜치(801)는, 그 하부와 버퍼층(300) 및 배리어층(400)의 계면 간의 두께가 약 1nm 이상 약 4nm 이하인 것이 바람직하다. 즉, 제1 트랜치(801)의 하부가 버퍼층(300) 및 배리어층(400)의 계면에 이르도록 약 1nm 미만으로 식각되는 경우에는, 게이트 바이어스로 문턱 전압이 시프트되지 않으므로, 프로그램 모드 및 이레이즈 모드를 만들 수 없어 단지 스위칭 소자로 사용할 수 있을 뿐 메모리 소자로 사용할 수 없다. 다시 말하면, 제1 트랜치(801)의 하부와 버퍼층(300) 및 배리어층(400)의 계면 간의 두께가 약 1nm 이상 약 4nm 이하, 바람직하게는 약 2nm인 경우에 제1 트랜치(801)의 하부에 일종의 데미지가 형성되어 게이트 절연층(700)과 배리어층(400)의 계면에 해당하는 부분에 전자를 포획할 수 있게 되고, 이를 통하여 게이트 전극(800)에 양 전압 인가 시 문턱 전압이 양의 방향으로 이동하여 프로그램 모드를 만들 수 있다. 한편, 제1 트랜치(801)의 하부에 형성된 데미지에 의한 전자의 포획은, 이종접합에 의하여 형성된 채널 내 전자들이 양 전압에 의하여 형성된 전계에 의해 배리어층(400)을 관통함으로써 이루어지는데, 제1 트랜치(801)의 하부와 버퍼층(300) 및 배리어층(400)의 계면 간의 두께가 약 4nm를 초과하면 그 두께로 인하여 전자가 관통하기 어려울 수 있다. 아울러, 배리어층(400)이 두꺼운 경우에 전자 포획을 위하여 더 높은 전계, 즉, 게이트 전극(800)에 더 높은 전압이 인가되어야 하므로 게이트 절연측(700)의 수명이 단축될 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 제조 방법을 설명하는 단면도로서, 도 2a 내지 도 2f를 참조하여 본 발명의 실시예에 의한 질화갈륨계 비휘발성 메모리 장치의 제조 방법을 설명하면 하기와 같다.
먼저, 도 2a에 도시된 바와 같이 기판(100) 상에 핵생성층(200)을 형성하고, 핵생성층(200) 위에 버퍼층(300)을 형성하며, 버퍼층(300) 위에 배리어층(400)을 형성한다. 여기서, 기판(100)은 버퍼층(300)인 질화갈륨을 증착하기에 좋은 Si(111) 기판으로, 약 625±25㎛의 두께이고, 저항률이 약 9000Ω·㎝일 수 있다. 한편, 버퍼층(300)은 GaN계인 것이 바람직하나 이에 한정되지 않고, AlGaN계 물질, InGaN계 물질 및 AlInGaN계 물질 등과 같은 GaN 기반의 화합물을 다양하게 형성하여 적용할 수 있으며, 그 두께는 약 3㎛ 이상 4㎛ 이하인 것이 바람직하나 이에 한정되지 않는다. 또한, 배리어층(400)은, AlGaN계인 것인 바람직하나, 버퍼층(300)과의 계면에 분극 현상이 일어날 수 있는 한 GaN계 물질, InGaN계 물질 및 AlInGaN계 물질 등의 GaN 기반의 화합물을 다양하게 형성하여 적용할 수 있으며, 그 두께는 약 20nm인 것이 바람직하나 이에 한정되지 않는다.
이 때, 배리어층(400) 상에 GaN계의 캡(Cap) 층(도시되지 않음)이 약 1.25nm의 두께로 형성될 수도 있으나 이에 한정되지 않는다.
이후에, 도 2b에 도시된 바와 같이 배리어층(400)의 일부에 소스 오믹 전극용 제2 트랜치(501) 및 드레인 오믹 전극용 제3 트랜치(601)를 식각한다.
그 다음에, 도 2c에 도시된 바와 같이 제2 트랜치(501)에 소스 오믹 전극(500)을 형성하고, 제3 트랜치(601)에 드레인 오믹 전극(600)을 형성한다. 이 때, 소스 오믹 전극(500) 및 드레인 오믹 전극(600)은, 옴 접합으로 Si/Ti/Al/Mo/Au(Silicon 약 5nm/Titanium 약 20nm/Aluminium 약 60nm/Molybdenum 약 35nm/Aurum 약 50nm) 금속층을 증착하고, 질소 분위기에서 약 800℃로 약 30초간 합금화하는 작업을 통하여 형성될 수 있다.
이후에, 도 2d에 도시된 바와 같이 버퍼층(300) 및 배리어층(400)을 버퍼층(300)과 배리어층(400) 간의 계면 하부까지 식각하여 단위 소자별로 분리한다. 이 때, 식각 공정은 BCl3/Cl2 기반의 공정일 수 있으나 이에 한정되지 않는다.
그 다음에, 도 2e에 도시된 바와 같이 소스 오믹 전극(500)과 드레인 오믹 전극(600) 사이에 위치한 배리어층(400)의 일부를 식각하여 게이트 전극용 제1 트랜치(801)를 형성한다. 이 때, 식각 공정은 BCl3/Cl2 기반의 공정일 수 있으나 이에 한정되지 않는다. 여기서, 제1 트랜치(801)는, 메모리 효과를 발현시키기 위하여 그 하부와 버퍼층(300) 및 배리어층(400)의 계면 간의 두께가 약 1nm 이상 약 4nm 이하, 바람직하게는 약 2nm가 되도록 식각되는 것이 바람직하다.
이후에, 도 2f에 도시된 바와 같이 제1 트랜치(801)가 형성된 단위 소자 상에 게이트 절연층(700)을 형성하고, 소스 오믹 전극(500) 및 드레인 오믹 전극(600) 상에 형성된 게이트 절연층(700)을 제거한다. 여기서, 게이트 절연층(700)의 증착 공정은, 플라즈마 화학 기상 증착법에 의하여 SiO₂ 물질로 약 33nm의 두께에 이르도록 증착될 수 있으나 이에 한정되지 않고, SiNx, Al2O3, HfO2 등의 절연물질을 모두 적용할 수 있다.
마지막으로, 도 1에 도시된 바와 같이 소스 오믹 전극(500) 및 드레인 오믹 전극(600) 상에 금속을 증착하여 소스 전계 전극(510) 및 드레인 전계 전극(610)을 형성하고, 제1 트랜치(801) 상에 금속을 증착하여 게이트 전극(800)을 형성한다. 여기서, 금속 증착 공정은, Mo/Au(Molybdenum 약 20nm/Aurum 약 200nm) 금속 박막을 증착하는 공정일 수 있으나 이에 한정되지 않는다.
도 3a는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 메모리 특성을 나타내는 그래프로, 도 3a를 참조하여 본 발명의 실시예에 따라 배리어층(400)을 약 2nm 정도로 매우 얇게 남기고 식각한 질화갈륨계 비휘발성 메모리 장치의 동작을 설명하면 하기와 같다.
먼저, 게이트 전극(800)에 양 전압을 인가하면, 메모리 소자는 프로그램 모드가 된다. 즉, 게이트 전극(800)에 양 전압을 인가함에 따라 버퍼층(300)과 배리어층(400) 간의 계면에 형성된 채널 내의 전자들이 배리어층(400)을 뚫고 제1 트랜치(801) 하부의 게이트 절연막(700)과 배리어층(400) 간의 계면에 포획되며, 이를 통하여 전자가 게이트 절연막(700)과 배리어층(400) 간의 계면에 모이게 되어 문턱 전압이 양의 방향으로 이동한다(도 3a의 프로그램 모드(Program mode)).
한편, 게이트 전극(800)에 음 전압을 인가하면, 메모리 소자는 이레이즈 모드가 된다. 즉, 게이트 전극(800)에 음 전압을 인가함에 따라 게이트 절연막(700)과 배리어층(400) 간의 계면에 모여있던 전자가 다시 버퍼층(300)과 배리어층(400) 간의 계면에 형성된 채널층으로 밀려나게 되며, 이를 통하여 문턱 전압이 음의 방향으로 이동한다(도 3a의 이레이즈 모드(Erase mode)).
도 3a에 도시된 바에 의해서도 알 수 있듯이, 게이트 전극(800)과 소스 전계 전극(510) 간에 인가되는 데이터 읽기 전압을 2V로 할 경우, 이레이즈 모드의 전류 약 1mA/mm, 프로그램 모드의 전류 약 1pA/mm로 109의 읽기 전류 검출 마진(Sensing margin)을 확보할 수 있다.
반면, 도 3b는 질화갈륨계 배리어층(400)을 모두 식각한 이종접합 반도체의 특성(프로그램 모드(program) 및 이레이즈 모드(erase))을 나타내는 그래프이고, 도 3c는 질화갈륨계 배리어층(400)을 전혀 식각하지 않은 이종접합 반도체의 특성(프로그램 모드(Program_2) 및 이레이즈 모드(Erase_2))을 나타내는 그래프로서, 배리어층(400)을 모두 식각한 경우에는 도 3b 및 도 3c를 보면 알 수 있듯이, 충분한 읽기 전류 검출 마진이 확보될 수 있는 게이트 전극(800) 및 소스 전계 전극(510) 간 데이터 읽기 전압 값이 정해지기 어려운 바, 메모리 소자로 쓰기에 적합하지 않다.
도 4는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 프로그램 모드의 유지(Retention) 특성을 나타내는 그래프로서, 도 4에 도시된 바와 같이, 본 발명의 질화갈륨계 비휘발성 메모리 장치의 게이트 전극(800)에 양 전압을 인가하여 프로그램 모드로 설정한 후, 게이트 전극(800)과 소스 전계 전극(510) 간에 인가되는 데이터 읽기 전압을 2V 로 하거나, 드레인 전계 전극(610)과 소스 전계 전극(510) 간에 인가되는 데이터 읽기 전압을 1V로 하여 읽기 전류를 측정한 결과, 100000초까지 약 1pA/mm인 읽기 전류의 변화가 관찰되지 않는다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 내구성(Durability)을 나타내는 그래프로서, 도 5a 및 도 5b을 참조하여 본 발명의 실시예에 따른 질화갈륨계 비휘발성 메모리 장치의 동작을 설명하면 하기와 같다.
먼저, 도 5a에 도시된 바와 같이 프로그램 모드와 이레이즈 모드 간에 스위칭 테스트를 실시한다. 이 때, 스위칭 테스트는 게이트 전극(800)에 양 전압을 인가하여 프로그램 모드로 차징(Charging)시킨 후 시작하게 된다.
즉, 프로그램 모드로 설정된 이후에 읽기 바이어스(Read bias)인 게이트 전극(800)과 소스 전계 전극(510) 간에 인가되는 데이터 읽기 전압을 2V로 하거나, 드레인 전계 전극(610)과 소스 전계 전극(510) 간에 인가되는 데이터 읽기 전압을 1V로 하여 게이트 전류(
Figure 112015069707391-pat00001
) 또는 읽기 전류(
Figure 112015069707391-pat00002
)를 측정한다.
이후에, 게이트 전극(800)에 -10V의 음 전압을 60초간 인가하여 이레이즈 모드로 전환시킨다.
다음에, 읽기 바이어스(Read bias)인 게이트 전극(800)과 소스 전계 전극(510) 간에 인가되는 데이터 읽기 전압을 2V로 하거나, 드레인 전계 전극(610)과 소스 전계 전극(510) 간에 인가되는 데이터 읽기 전압을 1V로 하여 게이트 전류(
Figure 112015069707391-pat00003
) 또는 읽기 전류(
Figure 112015069707391-pat00004
)를 측정한다.
이후에, 다시 게이트 전극(800)에 10V의 양 전압을 300ms 동안 인가하여 프로그램 모드로 전환시킨 후 위에서 서술한 과정을 위 순서대로 1000회 반복한다.
도 5b에 도시된 바와 같이 위와 같은 스위칭 과정을 1000회 반복한 경우에도 이레이즈 모드와 프로그램 모드에서의 읽기 전류(
Figure 112015069707391-pat00005
)의 변화는 거의 관찰되지 않으며, 게이트 전류(
Figure 112015069707391-pat00006
)의 열화 현상도 관찰되지 않는다.
이상 본 발명을 바람직한 실시예를 통하여 설명하였으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예를 구현할 수 있음을 이해할 것이다. 따라서 본 발명의 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100: 기판 200: 핵생성층
300: 버퍼층 400: 배리어층
500: 소스 오믹 전극 501: 제2 트랜치
510: 소스 전계 전극 600: 드레인 오믹 전극
601: 제3 트랜치 610: 드레인 전계 전극
700: 게이트 절연층 800: 게이트 전극
801: 제1 트랜치

Claims (10)

  1. 기판;
    상기 기판 위에 형성된 핵생성층;
    상기 핵생성층 위에 형성된 질화갈륨계 물질인 버퍼층;
    상기 버퍼층 위에 형성된 질화알루미늄갈륨계 물질인 배리어층;
    상기 배리어층의 일부를 식각하여 형성된 제1 트랜치;
    상기 배리어층 및 상기 제1 트랜치 위에 형성된 게이트 절연층;
    상기 제1 트랜치를 사이에 두고 상기 게이트 절연층을 관통하여 상기 배리어층에 접하는 소스 오믹 전극 및 드레인 오믹 전극; 및
    상기 제1 트랜치 상에 증착되는 게이트 전극을 포함하고,
    상기 제1 트랜치의 하부 바닥면과 상기 버퍼층 및 상기 배리어층의 계면 간의 두께는 1nm 이상 4nm 이하인 질화갈륨계 비휘발성 메모리 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1 트랜치의 하부에 데미지가 형성되는 것을 특징으로 하는 질화갈륨계 비휘발성 메모리 장치.
  4. 청구항 3에 있어서,
    상기 데미지는 전자를 포획하는 것을 특징으로 하는 질화갈륨계 비휘발성 메모리 장치.
  5. 청구항 1에 있어서,
    상기 게이트 전극은 Mo/Au 금속 박막이 증착된 것을 특징으로 하는 질화갈륨계 비휘발성 메모리 장치.
  6. 청구항 1에 있어서,
    상기 소스 오믹 전극 및 상기 드레인 오믹 전극은 Si/Ti/Al/Mo/Au 금속 박막이 열처리된 합금으로 형성된 것을 특징으로 하는 질화갈륨계 비휘발성 메모리 장치.
  7. 청구항 1에 있어서,
    상기 소스 오믹 전극 상에 형성된 소스 전계 전극; 및
    상기 드레인 오믹 전극 상에 형성된 드레인 전계 전극을 더 포함하는 것을 특징으로 하는 질화갈륨계 비휘발성 메모리 장치.
  8. 청구항 7에 있어서,
    상기 소스 전계 전극 및 상기 드레인 전계 전극은, Mo/Au 금속 박막이 증착된 것을 특징으로 하는 질화갈륨계 비휘발성 메모리 장치.
  9. 기판에 핵생성층을 형성하는 단계;
    상기 핵생성층 위에 버퍼층을 형성하는 단계;
    상기 버퍼층 위에 배리어층을 형성하는 단계;
    상기 배리어층의 일부에 소스 오믹 전극용 제2 트랜치 및 드레인 오믹 전극용 제3 트랜치를 식각하는 단계;
    상기 제2 트랜치에 소스 오믹 전극을 형성하고, 상기 제3 트랜치에 드레인 오믹 전극을 형성하는 단계;
    상기 버퍼층 및 상기 배리어층을 상기 버퍼층과 상기 배리어층 간의 계면 하부까지 식각하여 단위 소자별로 분리하는 단계;
    상기 소스 오믹 전극과 상기 드레인 오믹 전극 사이에 상기 배리어층의 일부를 식각하여 게이트 전극용 제1 트랜치를 형성하는 단계;
    상기 제1 트랜치가 형성된 상기 단위 소자 상에 게이트 절연층을 형성하는 단계;
    상기 소스 오믹 전극 및 상기 드레인 오믹 전극 상에 형성된 게이트 절연층을 제거하는 단계; 및
    상기 소스 오믹 전극 및 상기 드레인 오믹 전극 상에 금속을 증착하여 소스 전계 전극 및 드레인 전계 전극을 형성하고, 상기 제1 트랜치 상에 금속을 증착하여 게이트 전극을 형성하는 단계를 포함하고,
    상기 제1 트랜치의 하부 바닥면과 상기 버퍼층 및 상기 배리어층의 계면 간의 두께는 1nm 이상 4nm 미만이 되도록 상기 제1 트랜치를 형성하는 질화갈륨계 비휘발성 메모리 장치 제조 방법.
  10. 삭제
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