JP5396369B2 - 半導体基板構造および半導体素子 - Google Patents

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Description

本発明は、半導体基板上に少なくとも１つのバッファ層、第１活性層および第２活性層からなるＧａＮタイプの層スタックを備えた半導体基板構造に関する。本発明はまた、こうした半導体基板構造を製造する方法、およびこうした半導体基板構造で製作された素子に関する。
ＧａＮは、電力、高周波応用や光学応用などの用途で有望な候補である。その例は、発光ダイオード、電力増幅器、電力コンバータの製造を含む。ＧａＮ素子の典型的な例は、ＩｎＧａＮ／ＧａＮ発光ダイオード、ＡｌＧａＮ／ＧａＮ ＨＥＭＴ素子、即ち、ソース、ドレイン、ゲートおよびチャネルを含むトランジスタ等である。
典型的には、シリコン基板が、ＧａＮ層のキャリアおよび成長テンプレートとして用いられる。（００１）配向のＳｉＣ上部層および（１１１）配向のＳｉを備えた基板を用いて 良好な結果が達成されている。こうしたＳｉ（１１１）半導体基板は、ハンドリングウエハおよび埋め込み絶縁層をさらに備えたＳＯＩ型基板の一部として好都合に設けられる。バッファ層、第１活性層および第２活性層を備えたＧａＮタイプの層スタックがその上に成長する。典型的には、ＧａＮタイプの層スタックは、核生成(nucleation)層を含む。スタックでの層は、典型的には、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、インジウム（Ｉｎ）およびこれらの組合せの窒化物、例えば、ＡｌＧａＮ，ＩｎＡｌＮ，ＩｎＧａＮなどを含む。ＧａとＡｌの相対的含有量は、層に渡って変化してもよい。当業者に知られているように、他の元素も同様にまたは代替として存在してもよい。層スタックは、連続層または不連続層として成長してもよい。
ＧａＮタイプの層スタックのテンプレートとしてのＳｉ層の使用の問題点の１つは、信頼性である。特に、シリコンと窒化ガリウムとの間の熱膨張差に起因して、クラックの形成および比較的高い欠陥密度が見つかる。信頼性は、こうしたクラックおよび欠陥に起因して、特に、ＧａＮタイプのスタックが最も適している厳しい使用条件において、問題になる傾向がある。不整合問題を低減するために、ＧａＮタイプのスタックにおいて基板の上部層及び／又はバッファ層をパターン化することが知られている。続いて活性層の成長が局所的なアイランド(island)の上に効果的に生ずる。
米国特許第６２６５２８９号は、こうしたＧａＮの局所的成長方法を開示しており、欠陥密度を低減している。この方法は、ＳｉＣ基板の上部にＡｌＮバッファ層およびＧａＮ層からなる層スタックの設置から開始する。この層スタックに溝が設けられ、層スタックの残部はポスト(post)である。これらの溝は、バッファ層またはＳｉＣ上部層の中に延びていてもよい。続いて、ＧａＮが、ポストから溝へ向けて横方向に成長する。これにより横方向成長フロントの合体が生じ、連続した層が得られる。溝の底には空隙(void)が残ってもよい。ポストの垂直な過成長(overgrown)によって同時に形成された材料は、その後除去されて、第２の横方向成長プロセスで形成されるＧａＮと置換される。
しかしながら、この方法は、例えば、かなりの成長時間に起因して、製造の観点からは不都合である。文献（IEEE Electron Device Letters, 26 (2005), 130-132）は、こうしたＧａＮの局所的成長方法を開示する。この先行技術の方法は、例えば、リッジ周りの上部層を除去することによって、Ｓｉ（１１１）基板に矩形状のリッジの形成から開始する。ＧａＮタイプの層スタックがリッジ上に形成される。リッジ上の層スタックは、１．５μｍ程度の厚さＧａＮバッファ層とともにクラック無しで形成されることが報告されている。ポリイミドを用いた平坦化技術が、能動素子をプローブ電極のパッドに接続するために使用される。この技術において前記リッジ周りの溝がポリイミドで充填される。導体をその上に規定してもよい。しかしながら、こうしたポリイミド技術は、半導体プロセスにおいて標準的な手法ではない。さらに、ポリイミドは、ＧａＮ素子にとってかなり厳しい使用条件、特に、多量の熱が発生するような条件に対して耐久性が無いことがある。
ＧａＮタイプのスタックの局所的成長方法は、クラックおよび欠陥密度を低減しているが、得られる素子は、電力コンバータ、例えば、ＤＣ−ＤＣコンバータ、ＡＣ−ＤＣコンバータまたは他の高電圧高効率スイッチング素子などの用途には不充分のようである。特に、ブレークダウン(breakdown)電圧が不充分のようである。その典型的なブレークダウン要件は、６００Ｖまたは１０００Ｖのブレークダウン電圧であり、ブレークダウン電圧の８０％で１μＡ／ｍｍ未満の漏れである。ブレークダウン電圧は、ここでは漏れ電流が１ｍＡ／ｍｍであるときの電圧として規定される。
従って、こうした厳しい要件を満たすパワー素子が規定できる、改善した基板構造についてのニーズが存在している。こうした基板構造は、ＧａＮが興味深い候補である他のマーケットにも極めて適しているであろう。
従って、本発明の目的は、より高いブレークダウン電圧に適した代替の基板構造および代替の製造方法を提供することである。
本発明の更なる目的は、改善した半導体素子および改善した製造方法を提供することである。
（発明の要旨）
本発明の第１態様によれば、請求項１に係る半導体素子構造が提供される。半導体基板構造は、半導体基板と、半導体基板の上部にＧａＮタイプの層スタックとを備え、
ＧａＮタイプ層スタックは、少なくとも１つのバッファ層と、第１活性層と、第２活性層とを備え、
第１活性層と第２活性層の界面において能動素子領域が規定可能である。
半導体基板は、絶縁層の上に存在しており、所定のパターンに従って溝を規定するようにパターン化され、そのパターンは、こうした能動素子領域の下地となる少なくとも１つの溝を含む。溝は、絶縁層から、ＧａＮタイプ層スタックの少なくとも１つのバッファ層の中まで延びて、前記少なくとも１つのバッファ層の範囲で過成長しており、第１および第２活性層は、少なくとも能動素子領域の範囲で連続している。
本発明の第２態様によれば、こうした半導体基板構造の製造方法が提供される。該方法は、パターン化した半導体基板を絶縁層の上部に設けるステップであって、該パターン化した半導体基板は、所定のパターンに従って溝を含み、溝のパターンは、こうした能動素子領域の下地となる少なくとも１つの溝を含むものであり、
パターン化した半導体基板での溝が過成長するように、少なくとも１つのバッファ層を堆積するステップと、
少なくとも能動素子領域の範囲で連続するように、第１活性層および第２活性層を堆積するステップと、を含む。
本発明の第３態様によれば、半導体素子の製造方法が提供される。該方法は、本発明に係る半導体基板構造を設けるステップと、
能動素子領域が両電極間に位置してチャネルとして機能するように、ソース電極およびドレイン電極を規定するステップと、
前記チャネルの内部で電荷キャリア分布に影響を与えるためのゲート電極を規定するステップと、を含む。
本発明の第４態様によれば、半導体基板と、半導体基板の上部にＧａＮタイプの層スタックとを備えた半導体素子が提供される。半導体基板は絶縁層の上に存在する。ＧａＮタイプ層スタックは、少なくとも１つのバッファ層と、第１活性層と、第２活性層とを備え、第１活性層と第２活性層の界面において能動素子領域が規定されている。能動素子領域は、ソース電極およびドレイン電極の間のチャネルとして機能し、ゲート電極が前記能動素子領域での電荷キャリア分布に影響を与えるために存在する。半導体基板は、所定のパターンに従って溝を規定するようにパターン化され、そのパターンは、こうした能動素子領域の下地となる少なくとも１つの溝を含む。溝は、埋め込み絶縁層から、ＧａＮタイプ層スタックの少なくとも１つのバッファ層の中まで延びており、前記少なくとも１つのバッファ層の範囲で過成長しており、第１および第２活性層は少なくとも能動素子領域の範囲で連続している。
ＧａＮタイプ層スタックに規定された半導体素子は、ソース領域とドレイン領域の間の距離が長い場合でも、飽和したブレークダウン電圧を有することが、本発明を導く研究を行った本発明者によって観測された。続いて、本発明者は、このブレークダウンの飽和挙動がＧａＮ層のＡｌＧａＮでのブレークダウンから由来するのではなく、下地の半導体基板でのブレークダウンからのものであることを理解した。このブレークダウンは、半導体基板を通る寄生導電チャネルに起因すると考えられる。
次に、関与する要因について説明する。第１に、下地の半導体基板は、層スタックと比べて比較的導電性である。層スタックでの層と半導体基板との抵抗比率は、５０より大きく、典型的には１００以上であろう。第２に、Ａｌ原子およびＧａ原子が、アニールや成長などの高温工程の際、半導体基板の中に拡散し得る。これらの原子が、電荷輸送を可能にするドーパント原子になって、導電経路を生成する。
半導体基板の内部に溝を規定することによって、こうした寄生経路の有効長さは大きく増加し、寄生経路は、下地の絶縁層を、典型的には埋め込み絶縁層を通過する必要がある。その結果、経路は、その寄生効果を緩和するように長くなる。
本発明の利点は、溝の設置が、ＧａＮタイプ層スタックの極めて規則正しく有効な単結晶成長をもたらすことである。そのことは、能動素子領域における素子特性にとって極めて有益である。適切には、溝は、能動素子領域だけの下地となるように規定され、他の場所には存在していない。このことは、素子から下地基板への熱伝導が著しく影響されないという利益を有する。半導体基板内の熱伝導は、絶縁層が小さな厚さを有し、あるいは、能動素子領域の外部には全く存在していない点でさらに改善されるであろう。
それ自体、米国特許第７２４７８８９号から、高周波トランジスタがＧａＮタイプ層スタックに規定される場合、寄生チャネルが、ＧａＮタイプ層スタックの下地となるシリコン（１１１）基板に存在し得ることが知られている。シリコン窒化物の中間層が、半導体基板とＧａＮタイプ層スタックの間に存在して、寄生チャネルを低減する。これはシリコン基板の窒化物形成によって行われ、アモルファス層が得られる。さらに、寄生チャネルでのピーク自由キャリア濃度が、約１０１６／ｃｍ３まで約２桁減少する。しかしながら、電力コンバータの要件をどのように満たすかは明らかでない。
好ましい実施形態において、少なくとも１つのバッファ層は、第１副層(sublayer)と第２副層とを含む。それは、ガリウム、窒化物、追加のＩＩＩ族元素を含有する三元またはより複雑な組成を有する。典型的には、これはＡｌＧａＮである。第２副層は、第１副層のＧａ含有量より大きいＧａ含有量を有する。溝は、第２副層において過成長している。比較的大きいＧａ含有量を持つ層において溝を過成長させることによって、第２副層は、次の活性層成長にとって良好なテンプレートになる。適切には、第２副層は、Ｇａリッチであり、即ち、材料は、追加のＩＩＩ族元素、適切にはＡｌと比べて５０原子％超のＧａを含む。好ましくは、材料は、７０原子％超のＧａ、例えば、７５〜８５原子％のＧａを含む。
更なる好ましい実施形態では、少なくとも１つのバッファ層は溝付きの表面を有し、その表面は半導体基板の上部層の上面に対してある角度を有し、その角度は４５°より小さく、好ましくは１０〜４０°である。その角度を小さく維持することにより、比較的急速な過成長をもたらす。このことは、バッファ層の結晶成長においていくらかの柔軟性を許容する傾向がある。こうした柔軟性が、異なる側から溝を過成長させる結晶と整合し付着させるために要望されている。
適切には、溝のパターンは、能動素子領域の下地となる少なくとも１つの溝がゲート電極とほぼ整列するように設計される。電極および溝を基板に垂直投影した方向で見た場合、溝はゲート電極とドレイン電極との間に配置される。こうして寄生導電経路の長さを増加させることが最も有効である。ゲートとドレインとの間のエリアは、特に、櫛歯形(interdigitated)対としてのソース電極およびドレイン電極の設計において、ブレークダウンおよび寄生チャネルに対して最も敏感であることが判る。
好都合には、複数の溝が存在し、前記溝は、矩形状を有し、即ち、ストライプとしての形状を有する。複数の比較的狭い溝が、より大きな溝よりも、第１および第２活性層の結晶形態(morphology)および他の特性に関して優れていることが判明した。溝は、好ましくは平行に走行し、ゲート電極と整列している。
溝のパターンは、連続的で、特に一方向でもよく、トランジスタの設計は、半導体基板構造の製造および設計とは独立して行ってもよい。溝のパターンは、代替として、能動素子領域に限定してもよい。ストライプは、無限に連続したり、能動素子領域、例えば、好ましくは櫛歯形電極対の外側に延びている必要はない、
基板への熱伝達を最適化するように、溝無しのエリアを有することも適切である。必要に応じて、溝は、適切な材料、例えば、酸化物、窒化物またはこれらの組合せで充填してもよい。充填は、部分的でも全体的でもよい。一実施形態では、溝は、埋め込み絶縁層を通って延びている。溝が埋め込み絶縁層を通って延びていることは、クラック発生を低減するのに有益であろう。
好ましい実施形態において、溝のパターンは、ドレイン領域がソース領域から電気的分離されるようにしている。ドレイン領域は、ここではドレイン電極の下地となる半導体基板において領域として規定される。ソース領域は、ここではソース電極の下地となる半導体基板において領域として規定される。用語「ソース領域」と「ドレイン領域」は、典型的には高ドープ領域を意味するが、これは、本実施形態では必須または有利となるように思われない。
本願の文脈において、半導体基板は、詳細には半導体材料からなる層である。それは、典型的には、周期表のＩＶ族からの元素を含む。こうした材料の例は、シリコン、シリコンカーバイド、シリコンゲルマニウム、ゲルマニウムを含む。こうした半導体基板の好ましい例は、ＧａＮの成長に適した配向、例えば、（００１）または好ましくは（１１１）の配向で設けられたシリコンである。シリコンの場合、ドープ、アンドープ、または１０２Ω／ｃｍより大きい、好ましくは、１０４Ω／ｃｍより大きい高い抵抗率となるように処理してもよい。
更なる実施態様において、半導体基板より下方の電気絶縁層は、ハンドリングウエハの上部に存在しており、即ち、それは好ましくはＳＯＩ基板である。絶縁層は、適切には、酸化物層である。好ましくは、酸化物層は、１０〜５０００ｎｍの範囲、好ましくは、５０〜１０００ｎｍ、より好ましくは、３００〜８００ｎｍの範囲の厚さを有する。これは、比較的厚い酸化物層である。酸化物層の厚さが増加するとともに、層スタックのブレークダウン電圧が増加することが観測された。５００ｎｍのＳｉＯ２埋め込み層では、ブレークダウン電圧は、１０００Ｖから２０００Ｖに増加し得る。しかしながら、大き過ぎる酸化物層は、大きな応力をもたらすことがある。
トランジスタは、典型的にはＨＥＭＴ素子として規定される。いろいろなタイプのＨＥＭＴ素子が文献から知られており、例えば、ＰＨＥＭＴ，Ｄ−ＨＥＭＴ，Ｅ−ＨＥＭＴ，ＤＨＦＥＴなどがある。良好な結果は、ＤＨＦＥＴで得られている。ＤＨＦＥＴは、それ自体、文献（K. Cheng et al., Phys. Stat.Sol. (c) 5 (2008), 1600）から知られており、文献は参照によりここに組み込まれる。
最も適切には、ソース領域およびドレイン領域は、櫛歯形フィンガー(finger)対を構成するような形状を有する。こうしたレイアウトは、チャネル幅をかなり増加させ、電力用途にとって有益である。
さらに、該素子は、ソース電極およびドレイン電極のアレイを構成してもよいく、アレイ内の各エレメントは、少なくとも１つの溝の上に位置する少なくとも１つの能動素子領域をさらに含んでもよい。それは、適切には電力コンバータであり、最も適切には本発明に係る基板構造に製作される。
本発明のこれらの態様および他の態様は、図面を参照してさらに説明する。
図１（ａ）〜図１（ｃ）は、ＩＩＩ族−窒化物電界効果素子の製造の概略図であり、ゲートは、第２パッシベーション層の堆積前に製作される。 本発明に係る素子の第１実施形態の概略断面図である。 本発明の第１実施形態に係る素子の製造方法のステップを示す。 本発明の第１実施形態に係る素子の製造方法のステップを示す。 本発明の第１実施形態に係る素子の製造方法のステップを示す。 本発明の第１実施形態に係る素子の製造方法のステップを示す。 本発明の更なる実施形態の概略断面図を示す。 本発明の更なる実施形態の概略断面図を示す。 本発明の更なる実施形態の概略断面図を示す。 半導体基板に規定されたいろいろなパターンを示す本発明の基板構造の概略平面図を示す。 半導体基板に規定されたいろいろなパターンを示す本発明の基板構造の概略平面図を示す。 半導体基板に規定されたいろいろなパターンを示す本発明の基板構造の概略平面図を示す。 半導体基板に規定されたいろいろなパターンを示す本発明の基板構造の概略平面図を示す。
本発明は、特定の実施形態について特定の図面を参照しながら説明するが、本発明はこれらに限定されない。記載した図面は概略的なものに過ぎず、非限定的である。図面において、幾つかの要素のサイズは、説明目的のため、誇張してスケールどおり描いていないことがある。寸法および相対寸法は、本発明の実際の実用化と対応していない。異なる図面における同じ参照符号は、同じまたは同様な要素に対応する。
ここで使用している用語「備える、含む(comprising)」は、「含む(including)」「含有する(containing)」「特徴とする(characterized by)」と同義語で、包括的または制限無しであり、追加の未記載の要素または方法ステップを除外していない。
ここで使用している含有物の量、反応条件などを表現する数字は、全ての場合において用語「約」で修飾されているものと理解すべきである。従って、反対のことを示していない限りは、ここで言及している数値パラメータは、得ようとする所望の特性に依存して変化し得る近似値である。少なくとも各数値パラメータは、有効数字の桁数および普通の丸め手法の観点で解釈すべきである。
用語「垂直に(vertical)」「上方に(above)」「上部に(on top of)」「下方に(below)」「水平に(horizontal)」「横方向に(lateral)」は、半導体基板の配向に基づいており、説明および技術用言語で使用され、即ち、上面は、トランジスタが規定され、相互接続構造が設けられる表面である。下面は、それと反対の表面である。これらの用語は、横方向に延びる半導体基板の主面に対して相対的であることが判る。基板またはここから製作される任意の素子の配向は、それと同じである必要はない。
下記の材料または層が正確な組成表示なしで言及している場合、例えば、ＳｉＮ（いわゆるシリコン窒化物または窒化物）またはＳｉＯ（いわゆるシリコン酸化物）、ＡｌＧａＮなどは、非化学量論的組成（ＳｉｘＮｘまたはＳｉｘＯｙ）および化学量論的組成（Ｓｉ３Ｎ４またはＳｉＯ２）の両方が含まれる。層は、非化学量論的組成（ＳｉｘＮｙまたはＳｉｘＯｙ）を持つ領域と、化学量論的組成（Ｓｉ３Ｎ４またはＳｉＯ２）を持つ領域との組合せにできる。
本発明は、改善した特性を持つＩＩＩ族−窒化物電界効果素子を製造する方法を提案する。高電子移動度トランジスタ（ＨＥＭＴ）は、ＩＩＩ族−窒化物電界効果素子のよく知られている例である。ＩＩＩ族−窒化物電界効果素子の動作は、２つの活性層間の界面またはその近傍での２次元電子ガス（２ＤＥＧ）の生成をベースとしている。２ＤＥＧは、トランジスタのチャネルとして機能するものであり、ここではチャネルとも称している。その横方向の延長の観点で、２ＤＥＧは、２ＤＥＧ層とも称される。
ＩＩＩ族−窒化物電界効果素子での活性層は、２ＤＥＧの形成に関与する層である。これは、例えば、層は自発的または圧電的に分極していたり、あるいは、層の全体または一部が高くドープされ、自由電子が２ＤＥＧ層の中に拡散することによる。２ＤＥＧ層は、即ち、トランジスタのチャネルは、活性層内または２つの活性層間の界面に位置している。活性層は、トランジスタ効果にとって本質的である。活性層は、下記において、第１活性層２および第２活性層３（図１と図２を参照）と称している。
一般に、第２活性層３は、第１活性層２と比べてより高いバンドギャップを有する。第２活性層３の厚さ、組成および表面での負荷効果(loading effect)に依存して、２次元電子ガス（２ＤＥＧ）が２つの活性層２，３の間の界面またはその近傍に現れるようになる。第２活性層３の厚さ、組成および表面での負荷効果は、実質的に２ＤＥＧが２つの活性層２，３の間の界面またはその近傍に生成されるように選択できる。活性層の例が、ＧａＮ／ＡＩＧａＮの組合せである。
活性層２，３の上部には、１つ又はそれ以上のパッシベーション層４，８、例えば、ＳｉＮまたはＳｉＯ（非化学量論的組成ＳｉｘＮｙまたはＳｉｘＯｙ、あるいは化学量論的組成Ｓｉ３Ｎ４またはＳｉＯ２、あるいはこれらの層の組合せ）が堆積可能である。シリコンＣＭＯＳプロセスにおいて、パッシベーション層がＶ１のシフトを回避するために用いられ、より良い信頼性が得られる。ＩＩＩ族−窒化物電界効果素子の場合、パッシベーション層は、表面準位での電荷の捕獲(trap)および放出(detrap)を回避するため、即ち、２ＤＥＧ密度の変化を回避するために用いられる。そのため、パッシベーション層４は、トランジスタを外部変調から保護している。さらに、トランジスタ特性は、例えば、表面での電荷変調など、外因性パラメータによって可能な限り影響されない。パッシベーション層４は、下地の（活性）層２，３の表面の既存状態を固定または凍結する。その結果、下地の（活性）層２，３の表面は、環境の変化に対して敏感でなくなる。さらに、下地の活性層２，３の特性は、環境の変化に対して敏感でない。
ゲート漏れ電流および分散(dispersion)は、ＩＩＩ族−窒化物電界効果素子の既知の問題である。活性層２，３の界面、特に、第２活性層３（例えば、ＡＩＧａＮ）の上面での表面状態、および誘電体内部の電荷は、分散に影響を与える。表面状態は、プロセスフローの個々の段階における材料の選択、個々の層の堆積パラメータ、クリーニング工程および表面処理によって影響を受ける。これらの処理はまた、ゲートコンタクトの逆方向漏れ電流に対する影響を有する。ＩＩＩ族−窒化物電界効果素子の動作を最適化するためには、多くの努力を注いで、第２活性層３とパッシベーション層４の間の界面、例えば、ＡＩＧａＮ−ＳｉＮ界面を最適化する。第１パッシベーション層４に対してクリーニング工程を実行することによって、酸化物の時間内の蓄積、及び／又は、パッシベーション層４の表面での汚染、およびこれに伴う２ＤＥＧ層での変化が防止される。
ＧａＮを大電力高電圧の用途に使用する場合、素子のブレークダウン電圧が重要な特徴である。約５００Ｖのブレークダウン電圧が、第１活性層２として４μｍのＡＩＧａＮ層と、第２活性層３としてＧａＮ層を備えたＨＥＭＴ素子で得られた。ソースコンタクトとドレインコンタクトとの間の異なるコンタクト距離を持つ幾つかの素子を準備した。ブレークダウン電圧は、５〜８ミクロンの距離までは、前記コンタクト距離に線形的に依存することが判った。しかしながら、８ミクロンより長い距離では、ブレークダウン電圧は、コンタクト距離に依存しなかった。より薄い第１活性層２で成長したＨＥＭＴ素子では、より低いブレークダウン電圧ではあるが、同じ挙動が観測された。
本発明によれば、基板に対して変更を施して、ブレークダウン電圧を増加させている。詳細には、基板を通る導電経路の生成を低減したり防止するための対策を行う。窒化物層、即ち、ＡＩＧａＮ層やＧａＮ層、より一般的には第１活性層２および第２活性層３は、極めて高い抵抗率、例えば、０．５×１０６Ω・ｃｍより大きい抵抗率、より好ましくは１×１０６Ω・ｃｍより大きい、あるいは２×１０６Ω・ｃｍより大きい抵抗率を示す。これと比べると、下地の半導体基板は比較的導電性である。その抵抗率は、典型的には１０４Ω・ｃｍより小さく、窒化物層の抵抗率のせいぜい１％である。さらに、導電経路が半導体基板中に形成されることが判った。この導電経路は、下地の半導体層、例えば、シリコン中へのＡｌ原子およびＧａ原子の拡散によって形成された。拡散したＡｌ原子およびＧａ原子は、シリコン格子においてドーパント原子として機能するようになり、電荷キャリアの輸送を可能にする。
本発明は、特に、埋め込み絶縁層を備えたＳＯＩ基板との組合せでの使用に適している。しかしながら、それには限定されない。
図１（ａ）〜図１（ｃ）は、例えば、電界効果トランジスタ、高電子移動度トランジスタ（ＨＥＭＴ）などのＩＩＩ族−窒化物素子についての製造ルートを示す。これらのタイプの素子は、典型的には、半導体基板１の上に作成される。第１活性層２および第２活性層３は、半導体基板１の上に堆積される。活性層２，３の例は、ＧａＮ／ＡＩＧａＮの組合せである。第２活性層３が第１活性層２より高いバンドギャップを有する場合、２次元電子ガス（２ＤＥＧ）が２つの活性層２，３の間の界面またはその近傍に現れるようになる。ＧａＮの堆積前に、しばしばＧａＮ核生成(nucleation)層を堆積する。他の機能層を追加することも可能である。個々の層は、ＭＯＶＰＥまたは、当分野で知られた他の方法によって成長可能である。
続いて、スタックは、パッシベーション層４によって覆われる。このパッシベーション層４は、好ましくは、少なくとも電子供与元素と窒素を含む。それは、例えば、ＳｉＮパッシベーション層または、薄いその場(in-situ)ＳｉＮパッシベーション層である。ＳｉＮは、非化学量論的ＳｉｘＮｙ、または化学量論的Ｓｉ３Ｎ４、または化学量論的Ｓｉ３Ｎ４と非化学量論的ＳｉｘＮｙの組合せでもよい。最善の場合、このＳｉＮは、Ｓｉ３Ｎ４である。パッシベーション層、例えば、ＳｉＮの厚さは、１ｎｍ〜５０００ｎｍの範囲で変化してもよいが、より良好には２ｎｍ〜１０ｎｍ、より良好には３ｎｍ〜５ｎｍである。これは、欧州特許公開ＥＰ１６１２８６６号に係るＭＯＣＶＤ、またはこの分野で知られた他の方法によって行える。
ＳｉＮ層は、例えば、有機金属化学気相成長法（ＭＯＣＶＤ）で堆積できる。好ましくは、ＳｉＮは、高い品質を有し、これは限られた欠陥数を意味する。好ましくは、ＳｉＮは、その場(in situ)で堆積され、最善の場合は素子の冷却前に行う。「その場(in situ)」とは、パッシベーション層が同じ堆積ツールにおいて設けられることを意味し、最善の場合は素子の冷却前、例えば、パッシベーション層を、第１活性層および第２活性層の堆積と同じ反応チャンバ内で堆積させることによって行う。
この構造において、単一の素子を分離するために、メサ構造がＧａＮに達するまでエッチング可能である。メサ構造が、素子間の溝をエッチングすることによって作成され、これにより個々の素子の能動領域を隔離する。プロセスの終わり頃、例えば、ソース、ドレインおよびゲートコンタクトの形成後でも、メサエッチングが可能である。全部のＧａＮ／ＡＩＧａＮ／ＳｉＮスタックはパターン化でき、あるいは層単位でパターン化が可能である。層は、標準のリソグラフおよびマイクロ構造化技術、例えば、ウェット化学エッチング、ドライエッチングなどによってパターン化できる。エッチング工程は、塩素化学反応を用いた反応性イオンエッチング（ＲＩＥ）系で行うことができる。メサエッチングの代わりに、例えば、窒素またはホウ素の注入を行って、素子を横方向に、即ち、能動素子領域に制限することができる。これは、素子が平面状(planar)構造のままであるという利点を有する。注入した種(species)が第１および第２活性層に行き着いて、そこでチャネルを破壊するのを確保できるような適切なエネルギーで注入(implantation)を行う。
続く高温アニールを用いて、オーミック性のソースコンタクト５およびドレインコンタクト６の金属化(metallization)をＳｉＮパッシベーション層の上部で行う。金属化は、Ｔｉ／Ａｌ／Ｍｏ／Ａｕまたは当分野で知られた他の材料によって行える。金属化は、エッチングしたメサ構造と重なるその場(in-situ)ＳｉＮの上部で行う。
その後、ゲートが作成でき、追加のクリーニング工程、および特別なパッシベーション層が堆積可能である。一実施形態では、ゲートコンタクト７は、第１パッシベーション層４、ソースコンタクト５およびドレインコンタクト６の堆積後で、第２パッシベーション層８の堆積前に作成される。他の実施形態では、ゲートコンタクト７は、第２パッシベーション層へのゲート溝を規定し、前記溝を１つ又はそれ以上の材料、例えば、バリア層および導電材料で充填することによって、第２パッシベーション層８の堆積後に作成される。ここでバリア層は、２ＤＥＧ層に対してショットキー(Schottky)バリアとして機能する。バリア層のための適切な材料は、ＴａＮ，ＴｉＮ，ＴｉＷＮ，Ｔｉ，Ｔａ，ＷＳｉＮである。この実施形態は、さらに国際公開ＷＯ２００９／０１２５３６号に示されており、これは参照によりここに組み込まれる。
第２パッシベーション層８は、適切には下地層を、例えば、酸化から保護するために堆積される。この第２パッシベーション層は、ＳｉＯ２（酸化シリコン），ＳｉＮ（窒化シリコン），Ａｌ２Ｏ３（酸化アルミニウム），ＨｆＯ２（酸化ハフニウム）またはＴａ２Ｏ５（酸化タンタル）でもよく、あるいは、ＳｉＯ２，ＳｉＮ，Ａｌ２Ｏ３，ＨｆＯ２またはＴａ２Ｏ５のいずれかを含有してもよく、あるいは、ＳｉＯ２，ＳｉＮ，ＳｉＣ，ＳｉＯＮ，ＳｉＣＮ，Ａｌ２Ｏ３，ＨｆＯ２またはＴａ２Ｏ５のいずれかを含有する幾つかの層の組合せでもよい。実際、パッシベーション層として使用可能ないずれか他の材料が、この第２パッシベーション層に含有されてもよい。好ましくは、スパッタ形成したＳｉＯ２が用いられ、あるいは、プラズマ化学気相成長法（ＰＥＣＶＤ）を用いて堆積したＳｉＯ２やＳｉＮが用いられる。
この第２パッシベーション層８の厚さは、５ｎｍ〜１０μｍの範囲、１０ｎｍ〜５μｍの範囲、１００ｎｍ〜４００ｎｍの範囲、あるいは１５０〜２５０ｎｍの範囲にできる。この第２パッシベーション層８は、全体構造を覆うことが可能である。その場合、ソース、ドレインおよびゲートとコンタクトをとるための孔が設けられる。これらの孔のエッチングが、標準のリソグラフおよびエッチングまたは先行技術で知られた他の方法で行うことができる。これが最終のパッシベーション層でもよく、あるいは他の層を追加してもよい。適切には、第２パッシベーション層８は、第１パッシベーション層４のクリーニング直後に堆積する。これにより第１パッシベーション層４、例えば、その場(in-situ)ＳｉＮの再酸化を防止し、第１パッシベーション層４への他の汚染物の吸着を防止している。
図２は、第１実施形態に係る本発明の素子１０を示す。本実施形態において、素子は、ハンドリングウエハ１１、埋め込み絶縁層１２および、素子層としても知られている半導体基板１を含むＳＯＩ型基板を備える。溝１４が付与され、半導体基板１を通って延びている。特定の最適な実施形態において、溝は、ソースアイランド(island)５１およびドレインアイランド５２を作成するようにパターンで設計される。ソースアイランド５１およびドレインアイランド５２へのパターニングおよび埋め込み絶縁層１２の存在により、ドレインからソースの完全な電気的絶縁が得られる。図２に示す例では、半導体基板１は、複数のアイランドへの再分割される。これらのアイランドの幾つかは、（図２に示す紙面の外側で）ソースアイランド５１と接続してもよく、残りはドレインアイランド５２と接続してもよい。セグメントの数および形状は、設計上の選択事項を構成することは理解されよう。
第１活性層２は、第１層２１および第２層２２を含むバッファ構造の上部に存在する。このバッファ構造は、半導体基板１の上部に存在する。本実施形態では、溝１４は、バッファ構造の第１層２１の中まで延びている。それは、典型的には製造プロセスから由来するものであり、本発明に係る素子の改善した機能性にとって必要とされない。換言すると、バッファ構造の第１層２１は存在しなくてもよく、その場合、溝の過成長が生ずる第２層２２がバッファ構造を形成する。
第１活性層２は、核生成層として機能してもよい。その場合、それは、当業者に知られているように、限定された厚さを有することになる。第１層２１および第２層２２は、同じ元素を含有していてもよく、相互比率は異なる。両方の層は、例えば、ＡｌＧａＮであって、第２層２２はＧａリッチであり、第１層２１はＡｌリッチである。溝１４は、図２に示す断面において、ブロック形状として示しているが、この形状は概略的に過ぎない。実際、過成長による形成の観点から、半円状上面の溝１４がおそらく現実的である。
ＧａＮタイプの層スタックは、ここでは第１活性層２および第２活性層３を備える。適切には、第１活性層２はＧａＮを含み、第２活性層３はＡｌＧａＮを含む。しかしながら、追加の層が層スタックに存在してもよい。図２に示す素子は、ソース電極５と、ドレイン電極６と、ゲート電極７とをさらに備える。ゲート電極７は、溝１４と整列しており、最小のオーバーラップ(overlap)を生成し、第１活性層２および第２活性層３において、ゲート電極７とソース領域およびドレイン領域のいずれかとの間で最小寄生容量を生成している。ソースアイランド５１およびドレインアイランド５２のパターニングと一致して、ソース電極５のセグメントおよびゲート電極７のセグメントは、図面の紙面外側において相互に接続している。好ましくは、複数の溝１４が存在する。
適切な実施形態において、絶縁層１２、特に埋め込み絶縁層（例えば、酸化物など）は、１００〜１２００ｎｍの範囲の厚さを有する。好ましくは、その厚さは少なくとも３００ｎｍ、好ましくは４００〜１２００ｎｍの範囲である。１０００Ｖを超えるブレークダウン電圧の増加が、本発明のパターン化した半導体基板１３および埋め込み酸化物層１２の増加した厚さで得られる。ブレークダウン電圧は、ここでは漏れ電流が、チャネルの１ｍＡ／ｍｍであるときの電圧として規定される。ブレークダウン電圧は、ソースおよびゲートが固定した横方向距離、特に２ミクロンにあるテスト構造を用いて測定される。ソースとドレインとの間の横方向距離は変化する。
該構造のハンドリングウエハ１１は、上述した材料のいずれかから選択でき、例えば、ＳｉＣ，Ｓｉ，ＡｌＮ，サファイア、またはＩＩＩ族−窒化物の堆積およびＩＩＩ族−窒化物素子の製造のための基板として使用できるいずれか他の材料などである。代替の材料、例えば、ガラス等も除外されない。但し、半導体ウエハ工場のプロセス条件を満たさないという不具合がある。Ｓｉを、アモルファス、多結晶または単結晶のシリコンとして設けてもよい。
半導体基板は、ＩＩＩ族−Ｎ層の成長を最適化するように選択される。良好な結果が、Ｓｉ（１１１），Ｓｉ（００１），ＳｉＣおよびＳｉ（１１１）を用いて得られており、最も好ましいと考えられる。半導体基板は、典型的には、１０〜２００ｎｍのオーダーの厚さを有する。
図３ａ〜図３ｄは、本発明の方法の第１実施形態を概略断面図で示す。簡単化のため、パッシベーション層４，８およびソース電極５、ソース電極６、ゲート電極７は示していない。
第１ステップにおいて、図３ａに示すように、ＳＯＩ基板が設けられ、ハンドリングウエハ１１と、埋め込み絶縁層１２（典型的にはシリコン酸化物）と、半導体基板（素子層とも称される）１とを備える。
その後、図３ｂに示すように、ＳＯＩ基板の半導体基板１は、ソースアイランド５１およびドレインアイランド５２を作成するようにパターン化される。パターニングは、適切には、当業者に知られた方法でのエッチングによって実行される。形状の規則性は、異方性エッチングの使用を示唆しているが、ウェットエッチングも除外されない。埋め込み絶縁層１２は、適切には、エッチング停止層として機能する。しかしながら、埋め込み絶縁層１２は、溝１４を埋め込み絶縁層１２の中に延びるようにパターン化してもよい。溝１４が埋め込み絶縁層１２を通って延びることも除外されない。
図３ｃは、更なる製造ステップを示し、層スタック２０の第１層２１が、ソースアイランド５１およびドレインアイランド５２の上に成長する。この第１層２１は、アイランド５１，５２の上にのみ選択的に設けられるようになる。その結果、溝１４は、この第１層２１まで延びるようになる。このステップの前または後に、溝１４は、１つ又はそれ以上の適切な材料で充填してもよい。最も好ましくは、これらの材料の少なくとも１つは、絶縁材料である。典型的な例は、窒化物と酸化物を含む。
図３ｄは、他の製造ステップを示し、第２層２２が第１層２１の上に成長する。この第２層２２は、過成長が得られるように成長し、特に、高温かつ低圧、例えば、９００〜１５００℃の範囲の温度、０．４ｂａｒ（４×１０４Ｐａ）未満の圧力で成長する。第１層２１および第２層２２はともにバッファを構成する。これらの上部において第１活性層２および第２活性層３が成長する。前の図面に示したように、例えば、パッシベーション層などの追加の層が設けられる。
更なる実施形態（不図示）において、バッファの第１層２１は、パターニングの前に、半導体基板１の上に堆積される。そして、溝１４が第１層２１および半導体基板１の両方を通って延びるように、パターニングを行う。最も適切には、このパターニングに関して、エッチング、特に、ＲＩＥエッチングなどのドライエッチングを使用する。エッチングは、２つの異なるエッチャントを用いて２つのステップで行ってもよい。しかしながら、レーザエッチングなどの他のパターニング技術を使用することも除外されていない。
図４、図５、図６は、本発明の更なる実施形態を概略断面図で示す。図４、図５、図６での見方および参照符号は、図３ｄのものと対応している。そのため、関連した相違点に限定して説明する。図４は、埋め込み絶縁層１２までエッチングを行うオプションを示す。これは、維持されていた半導体基板１の痕跡を除去するという利点を有する。図５は、埋め込み絶縁層１２を通ってハンドリングウエハ１１の中までエッチングを行うオプションを示す。適切には、この場合、パターニングの前に、バッファ構造の第１層２１を設ける。図６は、埋め込み絶縁層１２を通ってハンドリングウエハ１１の中までエッチングを行った後、第１層２１が成長するときの結果を示す。このときハンドリングウエハ１１の半導体材料は、もはや絶縁層で覆われていない。従って、ＧａＮ及び／又はＡｌＮ及び／又はＧａＡｌＮの成長が、半導体基板１の上部に生ずるだけでなく、ハンドリングウエハ１１の中の上部にも生ずる。これは残留物１５を生じさせる。好ましくは、これらの残留物は、埋め込み絶縁層１２の上方に延びていない。典型的には、ハンドリングウエハ１１は、半導体基板１とは別の配向を有する。そして、残留物の成長が、別の好ましくない配向で生ずようになる。残留物１５の成長は、標準的なシリコンとは別のハンドリングウエハ用のあまり普通でない材料、特に絶縁材料を用いることによって防止できる。しかしながら、残留物は、典型的には有害ではなく、別の材料を除外する理由がない。
図７ａ〜図７ｄは、半導体基板１に規定されたいろいろなパターンを示す本発明の基板構造の概略平面図を示す。ここで、符号３／４は、アイランドを参照し、符号１／２は、溝を参照している。図７ａにおいて、半導体基板１は、ストライプ状にパターン化されている。図７ｂにおいて、半導体基板は、四角形状のアイランドにパターン化されている。図７ｃにおいて、半導体基板は、六角形状のアイランドにパターン化されている。図７ｄにおいて、半導体基板は、円形状のアイランドにパターン化されている。
これらのパターンが基板全体に渡って設置可能であることは理解されよう。従って、基板製造者が、顧客の半導体回路設計に関する特定の上方を入手することなく、パターンを規定してもよい。それは、半導体産業において典型的な組織と整合する。さらに、最善の結果が得られるように、いろいろなパターンを組み合わせてもよく、パターンの幅または直径、ピッチを変化させて選択してもよい。典型的には、パターンは、単一のトランジスタより小さく、ドレインアイランドをソースアイランドから分離させるのを確保してもよい。最も適切には、前の図面に示したように、トランジスタ当たり複数のパターンが存在し、例えば、３〜１０００個、好ましくは５〜３００個、より好ましくは１０〜５０個、あるいは、サブミクロン寸法のトランジスタでは３〜１０個のパターンが存在する。
本発明は、本発明の好ましい文言について下記段落をさらに備える。
半導体基板と、半導体基板の上部にＧａＮタイプの層スタックとを備え、
ＧａＮタイプ層スタックは、少なくとも１つのバッファ層と、第１活性層と、第２活性層とを備え、
第１活性層と第２活性層の界面において、チャネルを構成するように能動素子領域が規定され、
ゲート電極が、前記チャネルの内部での電荷キャリア分布に影響を与えるために存在し、
ソース電極およびドレイン電極が、前記活性層の少なくとも１つと接触しており、
半導体基板は、互いに電気絶縁された第１領域および第２領域を備え、第１領域および第２領域は、前記ソースおよびドレイン電極の前記半導体基板への垂直投影(projection)と実質的に重なる(overlap)半導体素子。
詳細には、電気絶縁は、第１領域がソースアイランドで、第２領域がドレインアイランドとなるように、半導体基板をパターン化することによって達成される。しかしながら、代替の電気絶縁法、例えば、アモルファス化(amorphisation)など、あるいは半導体基板のパターン酸化は、除外されない。より好ましくは、半導体基板は、１００ミクロン未満、好ましくは１０ミクロン未満、より好ましくは２ミクロンまたはそれ以下の厚さの層であり、それは電気絶縁層の上部に存在する。
本発明は、半導体素子が規定できる半導体基板構造に関する。こうした基板構造は、半導体基板と、半導体基板の上部にＧａＮタイプ層のスタックとを備え、
ＧａＮタイプ層スタックは、少なくとも１つのバッファ層と、第１活性層と、第２活性層とを備え、
第１活性層と第２活性層の界面において、ソース電極とドレイン電極との間で延びているチャネルを構成するように、能動素子領域が規定可能であり、
半導体基板は、互いに電気絶縁された第１領域および第２領域を備え、第１領域および第２領域は、前記ソースおよびドレイン電極の前記半導体基板への垂直投影と実質的に重なる半導体素子。
詳細には、第１領域および第２領域は、絶縁層の上に存在し、所定のパターンに従って溝を規定するようにパターン化されており、そのパターンはこうした能動素子領域の下地となる少なくとも１つの溝を含み、前記溝は、絶縁層からＧａＮタイプ層スタックの少なくとも１つのバッファ層の中まで延びており、前記少なくとも１つのバッファ層の範囲で過成長し、第１および第２活性層は、少なくとも能動素子領域の範囲で連続している。

Claims (11)

  1. 半導体基板と、半導体基板の上部にＧａＮタイプの層スタックとを備え、
    ＧａＮタイプ層スタックは、少なくとも１つのバッファ層と、第１活性層と、第２活性層とを備え、
    第１活性層と第２活性層の界面において、能動素子領域が規定可能であり、
    半導体基板は、絶縁層の上に存在しており、所定のパターンに従って溝を規定するようにパターン化され、
    そのパターンは、こうした能動素子領域の下地となる少なくとも１つの溝を含み、
    前記溝は、絶縁層から、ＧａＮタイプ層スタックの少なくとも１つのバッファ層の中まで延びており、
    第１および第２活性層は、少なくとも能動素子領域の範囲で連続しており、
    絶縁層は、ハンドリングウエハと半導体基板との間に存在する埋め込み絶縁層であり、
    溝は、該埋め込み絶縁層を通って延びて、ハンドリングウエハを露出させており、
    前記半導体基板は、半導体材料からなる層であり、前記層は、シリコン、シリコンカーバイド、シリコンゲルマニウム、またはゲルマニウムを含む、半導体基板構造。
  2. 少なくとも１つのバッファ層は、ガリウム、窒化物、追加のＩＩＩ族元素を含有する三元またはより複雑な組成を有し、
    少なくとも１つのバッファ層は、第１副層と、第１副層の上部に第２副層とを備え、
    第２副層は、第１副層のＧａ含有量より大きいＧａ含有量を有し、
    溝は、第２副層において過成長している請求項１記載の半導体基板構造。
  3. 第２副層は、Ｇａリッチであり、
    Ｇａ含有量は、追加のＩＩＩ族元素と比べて５０原子％より大きい請求項２記載の半導体基板構造。
  4. 溝は、絶縁層の中まで、あるいはそれを超えて延びている請求項１記載の半導体基板構造。
  5. 溝のパターンは、能動素子領域の下地となる一連の平行な矩形状ストライプを含む請求項１記載の半導体基板構造。
  6. 半導体基板と、半導体基板の上部にＧａＮタイプの層スタックとを備え、
    ＧａＮタイプ層スタックは、少なくとも１つのバッファ層と、第１活性層と、第２活性層とを備え、
    第１活性層と第２活性層の界面において能動素子領域が規定されており、
    能動素子領域は、ソース電極およびドレイン電極の間のチャネルとして機能し、
    ゲート電極が、前記能動素子領域での電荷キャリア分布に影響を与えるために存在しており、
    半導体基板は、絶縁層の上に存在し、所定のパターンに従って溝を規定するようにパターン化され、
    そのパターンは、こうした能動素子領域の下地となる少なくとも１つの溝を含み、
    前記溝は、絶縁層から、ＧａＮタイプ層スタックの少なくとも１つのバッファ層の中まで延びており、
    第１および第２活性層は少なくとも能動素子領域の範囲で連続しており、
    絶縁層は、ハンドリングウエハと半導体基板との間に存在する埋め込み絶縁層であり、
    溝は、該埋め込み絶縁層を通って延びて、ハンドリングウエハを露出させており、
    前記半導体基板は、半導体材料からなる層であり、前記層は、シリコン、シリコンカーバイド、シリコンゲルマニウム、またはゲルマニウムを含む、半導体素子。
  7. 溝のパターンは、こうした能動素子領域の下地となる一連の平行な矩形状ストライプを含み、
    そのストライプは少なくとも、ゲート電極と実質的に整列している請求項６記載の半導体素子。
  8. ソース電極およびドレイン電極は、櫛歯形フィンガー対の形状で規定され、
    ゲート電極は、ソース電極およびドレイン電極の前記フィンガーに対して平行に延びるフィンガーを有し、
    前記少なくとも１つの溝は、ゲート電極とドレイン電極との間で能動素子領域の下地となるように、電極に対して規定されている請求項６記載の半導体素子。
  9. 半導体基板は、ソース電極およびドレイン電極の半導体基板への垂直投影と実質的に重なる第１領域および第２領域を備え、
    第１領域および第２領域は、互いに電気絶縁されている請求項６記載の半導体素子。
  10. 少なくとも１つのバッファ層は、ガリウム、窒化物、追加のＩＩＩ族元素を含有する三元またはより複雑な組成を有し、
    少なくとも１つのバッファ層は、第１副層と、第１副層の上部に第２副層とを備え、
    第２副層は、第１副層のＧａ含有量より大きいＧａ含有量を有し、
    溝は、第２副層において過成長している請求項６記載の半導体素子。
  11. 溝は、絶縁層の中まで、あるいはそれを超えて延びている請求項６記載の半導体素子。
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