CN101878532A - 制造电子器件的工艺 - Google Patents
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Abstract
本发明涉及由III族/N材料制成的电子器件和制造该电子器件的方法，该方法包括通过外延在衬底层(1)上生长以下连续层：适于包含电子气的层(2、3)；阻挡层(4)；以及表面层(7a)。该工艺还包括针对所述表面层(7a)的至少一部分的刻蚀步骤。在所述刻蚀步骤后，执行外延再生长以在经过刻蚀的表面层(7a)上生长覆盖层(7b)。所述表面层(7a)的材料和所述覆盖层(7b)的材料包括氮和至少一种III族元素。
Description
技术领域
本发明涉及基于III族/N材料的电子器件，如整流器或场效应晶体管，例如，高电子迁移率晶体管(HEMT)或金属绝缘半导体(MIS)。III族/N材料是包含氮和至少一种III族元素的材料。
背景技术
在制造电子器件的工艺中频繁使用刻蚀工艺。
图1C是已知类型的电子器件的示意图。该电子器件从其基部到其表面通常包括：衬底层1、缓冲层2、沟道层3、阻挡层4、表层(superficiallayer)7、欧姆接触电极5、肖特基(Schottky)接触电极8以及钝化层9。在HEMT晶体管或整流器的情况下，以直接与表层7相接触的方式形成肖特基接触电极8，而在MIS晶体管的情况下则在钝化层9上淀积肖特基接触电极8。
衬底层1的基本功能是保证器件的刚性。
衬底层1被覆盖有缓冲层2和适于包含电子气的层。这两层可以是不同的，在该情况下，通常把适于包含电子气的层称为“沟道层”3。然而，也可以将这两层合并起来，由于在与阻挡层4的界面处形成的异质结，缓冲层2能够使电子气流动。在该情况下，通过与阻挡层一起形成的异质结在缓冲层的上部限定了沟道层，该沟道层不属于与缓冲层不同的层。
缓冲层2呈现出良好的结晶质量和对于将要覆盖缓冲层的其它层的外延生长来说合适的属性。因此，保证了衬底层1和形成在缓冲层上的层之间的结晶过渡。缓冲层2由III族/N元素的二元、三元或四元合金(例如GaN)构成。
如果缓冲层还适于包含电子气，则缓冲层必须由带隙比阻挡层的带隙小的材料制成，以允许在缓冲层中形成电子气并使电子气流动。
如果存在与缓冲层2不同的沟道层3，则该沟道层由基于镓的III族/N材料制成，并且可以是带隙比阻挡层的带隙小的诸如GaN、BGaN、InGaN、AlGaN的二元、三元或四元合金，或其它合金。
阻挡层4的作用是向结构提供自由电子，因此阻挡层被称为施体层。阻挡层4包括由III族/N元素的二元、三元或四元合金构成的材料。
对阻挡层和适于包含电子气的层的材料的选择是自由的，只要适于包含电子气的层的材料的带隙小于阻挡层的带隙即可。
欧姆接触电极5使得可以注入或收集载流子。在晶体管的情况下，存在两个欧姆接触电极：源极是将载流子注入结构中的电极，而漏极是收集载流子的电极。在整流器的情况下，只存在一个欧姆接触电极。欧姆接触电极5通常由在阻挡层4的上表面上或在阻挡层4的厚度内淀积的金属层的叠置构成，以保证良好的欧姆接触。
阻挡层4除了欧姆接触电极的位置以外，通常可以被表层7所覆盖。表层7避免结构劣化，并用于保证与淀积在表层7上的肖特基接触电极8的良好肖特基接触。
最后，施加例如由ZnO、Si3N4或MgO构成的钝化层9以封装该器件。钝化总体上保护了半导体的表面。
在制造这样的器件的工艺中，从图1A所示的初始结构开始频繁地使用了各种刻蚀步骤。该初始结构包括衬底层1，在衬底层1上已经依次生长了缓冲层2、沟道层3、阻挡层4和表层7。
参照图1B，已经知道，为了隔离在同一晶片内制造的器件，可以执行隔离刻蚀以在两个器件之间形成隔离槽10。这种刻蚀的深度贯穿了阻挡层和沟道层，到达起隔离作用的缓冲层。
为了在欧姆接触电极下方形成槽11以与阻挡层4直接接触地或在阻挡层4的厚度内淀积欧姆接触电极5，通常还刻蚀表层7一直到阻挡层4。
还已知可以在肖特基接触电极8下方刻蚀出槽12。这样的槽(被称为“栅极凹槽(gate recess)”)通过局部减小表层7的厚度，而在表层7中产生了有利于保持高电子气密度的几何效应。肖特基接触电极8与沟道层3在凹槽12处越接近，则肖特基接触电极对电子的控制就越好。
肖特基接触电极8下方的栅极凹槽12不仅可以形成在表层7中，而且还可以形成在阻挡层4的一部分中。栅极凹槽12的深度越大，则由于与沟道层3更加接近，因此更进一步改进了电子控制。但是，由于阻挡层4构成了沟道层3的自由电子库，因此阻挡层4必须具有足够的厚度来保持良好的电子气密度。因此，必须在通过使肖特基接触电极8与沟道层3更加靠近来提供性能改进的方面与由于对阻挡层4进行刻蚀而引起的电子气密度降低的另一方面之间达成妥协。在实践中，认为阻挡层4的厚度必须大于2nm。
然而，上述的刻蚀工艺会产生经过刻蚀的表面，该表面的状况与该材料在被刻蚀前的状况相比发生了劣化。具体地说，通常用于在器件中形成隔离槽的RIE(反应离子刻蚀)特别具有侵蚀性从而损坏了表面。在进行刻蚀前，原子台阶以及与由于材料的结晶出现的位错而产生的凹陷的纠缠限定了层的表面。通过刻蚀来破坏这样的形貌可能导致形成表面缺陷和包括在充当电子陷阱的表面局部产生的电子状态在内的“表面状态”，并且刻蚀可能优先在位错处进行。
这特别导致了结晶缺陷和电子陷阱的密度增加，在表层7与钝化层9之间的界面处产生泄漏电流，并且致使器件的性能降低。
因此，由于刻蚀而造成的表面损坏是电子器件制造工艺中反复出现的问题。
发明内容
因此，本发明的一个目的是通过获得没有由于刻蚀操作而劣化了性能的器件来提供对所有这些缺点的补救。本发明的另一个目的是制造电子器件，其中将与刻蚀相关的泄漏电流控制并保持在一定程度之下。
本发明提供了一种制造由III族/N材料制成的电子器件的工艺，该工艺包括在衬底层上外延生长以下连续层：
适于包含电子气的层；
阻挡层；以及
表面层，
该工艺还包括针对所述表面层的至少一部分的刻蚀步骤，所述工艺的特征在于，在所述刻蚀步骤之后，执行外延再生长以在经过刻蚀的表面层上生长覆盖层，并且所述表面层的材料与所述覆盖层的材料包括氮和至少一种III族元素。
刻蚀所述表面层的至少一部分意味着刻蚀所述表面层的一部分厚度和/或刻蚀所述表面层的表面的一部分。表述“执行外延再生长以在经过刻蚀的表面层上生长覆盖层”意味着所述覆盖层覆盖了在完成所述刻蚀步骤后所获得的结构的整个表面，换言之：
如果仅针对所述表面层的一部分厚度刻蚀所述表面层，则所述覆盖层覆盖所述表面层的整个表面；
如果针对所述表面层的整个厚度局部地刻蚀所述表面层，使得形成了露出下面的层的一个或更多个槽，则所述覆盖层不仅在仍然残留有所述表面层的区域覆盖所述表面层，而且还覆盖在所述槽中露出的下面的层。
在具体的实现中，还对所述阻挡层的一部分厚度进行了刻蚀。
在外延再生长期间，可以生长所述覆盖层并对所述覆盖层进行掺杂。
在优选的方式中，在计划用于肖特基接触电极的位置处执行对所述表面层的刻蚀，以在所述肖特基接触电极的下方形成槽。
在形成所述覆盖层后，该工艺有利地包括以下步骤：
在所述槽中形成肖特基接触电极；和
形成钝化层。
在变型实现例中，在形成所述覆盖层后，在计划用于至少一个欧姆接触电极的位置处刻蚀出槽，该槽的深度至少等于所述覆盖层和所述表面层的厚度，以在所述阻挡层上或在所述阻挡层的厚度内形成所述欧姆接触电极。
本发明的另一个主题涉及一种由III族/N材料制成的电子器件，该电子器件从其基部到其表面依次包括：
衬底层；
适于包含电子气的层；
阻挡层；以及
所述阻挡层的表面的至少一部分上的表面层，所述表面层包括至少一个槽，
该器件的特征在于，所述表面层与所述槽被覆盖层所覆盖，所述覆盖层的表面呈现出由平台分隔开的原子台阶，所述平台的宽度大于2nm，并且所述表面层的材料与所述覆盖层的材料包括氮和至少一种III族元素。
该电子器件有利地包括位于所述阻挡层上或位于所述阻挡层的厚度内的欧姆接触电极。
该电子器件还可以包括位于所述覆盖层上的槽中的肖特基接触电极，所述槽的深度大于或等于所述表面层的厚度。
在优选的实施方式中，所述表面层未被掺杂，而所述覆盖层被掺杂。
附图说明
在附图的基础上，通过以下对若干个实施方式和实现示例的说明，将更好地理解本发明，并且更加清楚其它优点和特征。在附图中：
图1A到图1C是已知类型的电子器件的横截面图，例示了制造该器件的不同步骤；
图2是HEMT晶体管的表面的照片；以及
图3A到图3D是根据本发明的电子器件的横截面图，例示了制造该器件的不同步骤。
具体实施方式
泄漏电流
在现有技术的电子器件中，在表层7和钝化层9之间的界面处出现泄漏电流。这些电流导致了电子器件的性能劣化。
因此，对于HEMT晶体管而言，例如在栅极到源极电势为-1V的情况下，已经观察到了10-9到10-8A/mm的反向漏电(关于此，可以参见文献T.Kikkawa，Fujitsu，Compound Semiconductor，July 2006，Vol.12，No.6，pages 23-25)。
图2是使用分子束外延(MBE)制造的HEMT晶体管的表面的照片，该HEMT晶体管包括AlGaN阻挡层和GaN缓冲层上的GaN表层。在该照片中可以观察到，表层的表面呈现由于位错而导致的原子台阶M和凹陷D的纠缠。台阶M的高度大约是0.25nm。
泄漏电流可能由于以下若干个现象出现：
-表层与钝化层之间的界面状态。例如，对于基于GaAs的晶体管来说，已知由GaAs形成的本征氧化物Ga2O3不稳定，导致在界面处形成陷阱；
-因表层的半导体材料的结晶而出现的缺陷。例如，GaN一般呈现每平方厘米107到109的全厚度位错。这产生了表面凹陷，在表面凹陷周围应力局部变化。表面形貌与应力的组合效果可能对针对钝化层的界面状态具有相互影响：在界面处修改电势导致流动的改变或出现陷获电子；
-有一定侵蚀性并可以损坏表面的的刻蚀(特别是RIE)工艺。参照图2示出的对表面初始形貌的破坏可以导致形成表面状态，并且刻蚀可以优先在位错周围发生，由此产生新的现象。
对本发明的描述
我们首先将描述根据本发明的电子器件从其基部到其表面的初始结构。
参照图3A，该器件的初始结构包括：衬底层1、可选的缓冲层2、沟道层3、阻挡层4和表面层7a。
衬底层1例如可以是由硅、Sic、GaN或AlN制成。
缓冲层2由包括氮和周期表的III族中的至少一种元素的材料(例如，GaN、AlGaN或AlN、BGaN或InGaN)形成。
沟道层3由包括氮和周期表的III族中的至少一种元素的材料形成。但是，如果这种材料与缓冲层的材料相同，则必须选择带隙比阻挡层材料的带隙小的材料以收集电子气。如果该材料与缓冲层的材料不同，该材料的带隙仍然需要小于缓冲层材料的带隙。沟道层优选地由GaN或InGaN形成。
阻挡层4由包括氮和周期表的III族中的至少一种元素的材料形成，并且所选择的材料的带隙大于沟道层材料的带隙。
表面层7a也由包括氮和周期表的III族中的至少一种元素的材料形成。优选地表面层7a由GaN、AlGaN或InGaN制成，并且必须选择带隙比阻挡层材料的带隙小的材料。阻挡层4例如可以由III族元素中的铝含量为50％到70％的AlGaN形成，而表面层7a可以由铝含量为20％的AlGaN形成。如果AlGaN的阻挡层4具有大约20％的铝含量，则表面层7a的铝含量将优选地小于或等于5％。表面层7a的厚度在1nm到10nm的范围内。
可以通过外延工艺(例如，MBE(分子束外延))来生长这些层。应当知道，外延是两种晶体相对于彼此的取向生长(oriented growth)的技术，这两种晶体在它们的晶格中拥有一定量的对称的共同元素。除了分子束外延以外，还存在多种外延技术，例如，金属有机化学气相淀积(MOCVD)、低压化学气相淀积(LPCVD)或氢化物气相外延(HVPE)。
参照图3B，对图3A示出的初始结构执行对表面层7a的至少一次刻蚀，以例如在肖特基接触电极的下方形成槽12，或者形成隔离槽10。为了实现该效果，刻蚀了表面层7a的整个厚度或者整个厚度的一部分。
在对外延的表面层7a执行刻蚀操作后，本发明通常包括外延再生长的步骤以在经过刻蚀的表面层7a上形成覆盖层7b，该覆盖层7b也覆盖所刻蚀出的槽。
外延再生长被理解为表示在中间技术步骤(如刻蚀或清洁)后执行第二外延步骤，而该中间技术步骤是在第一外延步骤之后执行的。
我们规定：在该第二外延步骤期间，可以生长与第一外延步骤中相同的材料或不同的材料。按照相同的方式，外延再生长可以使用与第一步骤相同的技术或不同的技术。
例如，可以使用MBE来生长表面层7a，随后使用MOCVD来生长覆盖层7b。
层7b的材料包括氮和周期表的III族中的至少一种元素：该材料可以与层7a的材料相同。
优选地，为了提高器件表面的质量，覆盖层7b的材料的晶格参数与表面层7a的材料的晶格参数充分接近，例如，晶格参数的不匹配小于1％。
这是由于：如果在层7a和层7b的晶格参数之间的差异很大，则如果层7b超过一定厚度，就有在层7b中形成缺陷和/或裂纹的风险。
此外，为了避免由于热膨胀系数的差异而造成的应力，层7a和层7b的材料的外延温度优选地相差不大，例如，该差异小于400℃。
参照图3C，覆盖层7b在其整个表面上呈现了恒定的厚度，因此覆盖层7b的外形依照表面层7a和所述槽的外形，覆盖层7b就形成在所述表面层7a和所述槽上。覆盖层7b的厚度在1nm到20nm的范围内。
外延再生长具有重整和修复被刻蚀工艺损坏的表面层7a的晶格的作用，这在覆盖层7b与钝化层之间的界面处造成对泄漏电流的限制。
已经确实地观察到，受到刻蚀损坏的表面的特征在于间隔小于2nm的一连串原子台阶。在两个相邻的台阶之间，因此可以限定宽度小于2nm的平台。
另一方面，在该损坏表面上的外延再生长使得可以生长这样的覆盖层，该覆盖层的表面包括隔开至少2nm的原子台阶，即，宽度大于2nm的平台。
平台的大小直接关系到表层与钝化层之间的界面处的泄漏电流的存在。实际上，平台越小，结晶缺陷、表面状态和电子陷阱的数量越大，从而形成泄漏电流的概率越高。
因此，已经在电子器件的表面产生了结构根据器件的区域而不同的表层7。具体地说：
-在表面层7a没有被刻蚀的区域中，表面层7a和覆盖层7b共同形成了表层7；该结构一般出现在位于欧姆接触电极5与肖特基接触电极8之间的区域中；
-在表面层7a的已被刻蚀掉一部分厚度的区域中，表层7由覆盖层7b与残留的表面层构成；以及
-最后，在表面层7a的被刻蚀透整个厚度、甚或进一步深入到阻挡层4、沟道层3或缓冲层2中的区域中，表层7由覆盖层7b单独构成。这种情况通常发生在用于肖特基接触的槽(其刻蚀深度最多限于阻挡层的一部分厚度)中，或者发生在器件之间的隔离槽(对它的刻蚀止于起隔离作用的缓冲层的表面或厚度内)中。
通过外延再生长形成的覆盖层7b，可以由与表面层7a相同的材料制成，但是可以对其进行不同的掺杂。
因此，该器件例如可以具有未被掺杂的表面层7a和被按5×1017原子/cm3到5×1019原子/cm3掺杂的覆盖层7b。
所使用的杂质通常是硅或锗。
也可以按0到5×1017原子/cm3对表面层7a进行轻掺杂，这有利地减少了电子陷阱。
一个实施方式的示例可以包括被按2×1015原子/cm3的浓度掺杂的表面层7a和被按5×1018原子/cm3的浓度更重掺杂的覆盖层7b。
在形成覆盖层7b之后，优选地淀积钝化层9，因此钝化层9覆盖了隔离槽10和栅极凹槽12。
可以注意到，在器件的特定区域中，可以优选地不具有表层。
具体地说，由于获得AlGaN的金属电极合金比获得表层材料(GaN)的金属电极合金容易，因此通常优选的是直接在阻挡层4上或在富含铝的阻挡层的厚度内形成欧姆接触层5，这改进了寻求非常低的接触电阻的欧姆接触。
为了达到该效果，在形成覆盖层7b和钝化层9后，在至少钝化层9、覆盖层7b和表面层7a的计划的欧姆接触5的位置处执行刻蚀，直到到达阻挡层4为止。
参照图3D，在MIS晶体管的情况下，随后在阻挡层4上或者在阻挡层4的厚度内淀积欧姆接触电极5，并且在钝化层9上淀积肖特基接触电极8。在HEMT晶体管的情况下，以直接与覆盖层7b相接触的方式淀积肖特基接触电极8，随后淀积钝化层。
由于限制了与刻蚀工艺相关的泄漏电流，上述的电子器件因此呈现了与当前技术的器件相比改进了的性能。
但是，应当注意，与刻蚀工艺相关的表面缺陷不是泄漏电流的唯一原因。部分泄漏电流是本征的，换言之是依赖于材料的特性。由刻蚀以外的其他原因导致的泄漏电流可能继续存在于器件中。
本发明有利地应用于包括肖特基接触电极和欧姆接触电极的整流器或包括两个欧姆接触电极(称为漏极和源极)和一个肖特基接触电极(称为栅极)的HEMT或MIS场效应晶体管。
Claims (11)
1.一种制造电子器件的工艺，所述电子器件由III族/N材料制成，该工艺包括通过外延在支承层(1)上生长以下连续层：
适于包含电子气的层(2、3)；
阻挡层(4)；以及
表面层(7a)，
该工艺还包括针对所述表面层(7a)的至少一部分的刻蚀步骤，
其特征在于，在所述刻蚀步骤后，执行外延再生长以在经过刻蚀的表面层(7a)上生长覆盖层(7b)，并且所述表面层(7a)的材料和所述覆盖层(7b)的材料包括氮和至少一种III族元素。
2.根据权利要求1所述的工艺，其特征在于，所述刻蚀工艺包括在所述表面层(7a)中形成至少一个槽，所述槽的深度大于或等于所述表面层(7a)的厚度，并且所述覆盖层(7b)覆盖所述表面层(7a)和所述槽。
3.根据权利要求1和2中任一项所述的工艺，其特征在于，还对所述阻挡层(4)的一部分厚度执行刻蚀。
4.根据权利要求1到3中任一项所述的工艺，其特征在于，在外延再生长期间，生长所述覆盖层(7b)并对该覆盖层(7b)进行掺杂。
5.根据权利要求1到4中任一项所述的工艺，其特征在于，在预定的用于肖特基接触电极(8)的位置处执行对所述表面层(7a)的刻蚀，以在所述肖特基接触电极下方形成槽(12)。
6.根据权利要求5所述的工艺，其特征在于，在形成所述覆盖层(7b)后，该工艺还包括以下步骤：
在所述槽(12)中形成肖特基接触电极(8)；和
形成钝化层(9)。
7.根据权利要求1到6中任一项所述的工艺，其特征在于，在形成所述覆盖层(7b)后，在计划的用于至少一个欧姆接触电极(5)的位置处刻蚀出深度至少等于所述覆盖层(7b)的厚度和所述表面层(7a)的厚度的槽，以在所述阻挡层(4)上或在所述阻挡层(4)的厚度内形成所述欧姆接触电极(5)。
8.一种电子器件，该电子器件由III族/N材料制成，该电子器件从其基部到其表面依次包括：
衬底层(1)，
适于包含电子气的层(2、3)，
阻挡层(4)，以及
所述阻挡层(4)的至少一部分表面上的表面层(7a)，
所述表面层(7a)包括至少一个槽(10、12)，
其特征在于，所述表面层(7a)和所述槽被覆盖层(7b)覆盖，所述覆盖层(7b)的表面呈现由宽度大于2nm的平台所分隔的原子台阶，并且所述表面层(7a)的材料和所述覆盖层(7b)的材料包括氮和至少一种III族元素。
9.根据权利要求8所述的电子器件，其特征在于，该电子器件包括位于所述阻挡层(4)上或位于所述阻挡层(4)的厚度内的欧姆接触电极(5)。
10.根据权利要求8和9中任一项所述的电子器件，其特征在于，该电子器件包括位于所述覆盖层(7b)上并在槽(12)中的肖特基接触电极(8)，所述槽(12)的深度大于或等于所述表面层(7a)的厚度。
11.根据权利要求8到10中任一项所述的电子器件，其特征在于，所述表面层(7a)未被掺杂，而所述覆盖层(7b)被掺杂。
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