DE112008002817T5 - Verfahren zum Herstellen eines elektronischen Bauelements - Google Patents

Verfahren zum Herstellen eines elektronischen Bauelements Download PDF

Info

Publication number
DE112008002817T5
DE112008002817T5 DE112008002817T DE112008002817T DE112008002817T5 DE 112008002817 T5 DE112008002817 T5 DE 112008002817T5 DE 112008002817 T DE112008002817 T DE 112008002817T DE 112008002817 T DE112008002817 T DE 112008002817T DE 112008002817 T5 DE112008002817 T5 DE 112008002817T5
Authority
DE
Germany
Prior art keywords
layer
surface layer
contact electrode
trench
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112008002817T
Other languages
English (en)
Inventor
Hacene Lahreche
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Picogiga International
Original Assignee
Picogiga International
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Picogiga International filed Critical Picogiga International
Publication of DE112008002817T5 publication Critical patent/DE112008002817T5/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432Heterojunction gate for field effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66446Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13Linear codes
    • H03M13/15Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Algebra (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Verfahren zum Herstellen eines elektronischen Bauelements aus Materialien der Gruppe III/N, in dem auf einer Halteschicht (1) nacheinander folgende Schichten epitaktisch gezüchtet werden:
– eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten,
– eine Grenzschicht (4), und
– eine Flächenschicht (7a),
wobei das Verfahren weiterhin einen Ätzschritt für wenigstens einen Teil der Flächenschicht (7a) umfasst,
dadurch gekennzeichnet, dass nach dem Ätzschritt ein erneutes epitaktisches Züchten durchgeführt wird, um eine Deckschicht (7b) auf der geätzten Flächenschicht (7a) zu züchten, und dass das Material der Flächenschicht (7a) und das Material der Deckschicht (7b) wenigstens ein Element der Gruppe III und Stickstoff umfassen.

Description

  • Erfindungsfeld
  • Die vorliegende Erfindung betrifft ein elektronisches Bauelement auf der Basis von Gruppe III/N Materialien wie etwa einen Gleichrichter oder einen Feldeffekttransistor, wobei es sich zum Beispiel um einen HEMT (High Electron Mobility Transistor) oder einen MIS (Metal Insulator Semiconductor) handeln kann. Gruppe III/N-Materialien sind Materialien, die wenigstens ein Element der Gruppe III und Stickstoff enthalten.
  • Hintergrund der Erfindung
  • Es werden häufig Ätzprozesse zum Herstellen von elektronischen Bauelementen verwendet.
  • 1C ist eine schematische Ansicht eines elektronischen Bauelements eines bekannten Typs. Dieses elektronische Bauelement umfasst von der Basis zu der Oberfläche hin: eine Substratschicht 1, eine Pufferschicht 2, eine Kanalschicht 3, eine Grenzschicht 4, eine Oberflächenschicht 7, eine Ohmsche Kontaktelektrode 5, eine Schottky-Kontaktelektrode 8 und eine Passivierungsschicht 9. Im Fall eines HEMT-Transistors oder Gleichrichters wird der Schottky-Kontakt 8 direkt in Kontakt mit der Oberflächenschicht 7 gebildet, während bei einem MIS-Transistor der Schottky-Kontakt 8 auf der Passivierungsschicht 9 aufgetragen wird.
  • Die Substratschicht 1 dient vor allem dazu, die Steifigkeit des Bauelements sicherzustellen.
  • Die Substratschicht 1 ist durch eine Pufferschicht 2 und eine weitere Schicht bedeckt, die ausgebildet ist, um ein Elektronengas zu enthalten. Diese zwei Schichten können separat vorgesehen sein, wobei in diesem Fall die Schicht, die ausgebildet ist, um das Elektronengas zu enthalten, allgemein als „Kanalschicht” 3 bezeichnet wird. Die beiden Schichten können aber auch kombiniert sein, wobei die Pufferschicht 2 wegen des Hetero-Übergangs an der Schnittfläche mit der Grenzschicht 4 einen Fluss des Elektronengases gestatten kann. In diesem Fall ist der Kanal in dem oberen Teil der Pufferschicht durch den mit der Grenzschicht gebildeten Hetero-Übergang definiert und gehört also nicht zu einer separat zu der Pufferschicht vorgesehenen Schicht.
  • Die Pufferschicht 2 weist eine gute kristallographische Qualität und entsprechende Eigenschaften für ein epitaktisches Züchten von anderen Schichten über der Pufferschicht 2 auf. Dadurch wird der kristallographische Übergang zwischen der Substratschicht 1 und der auf der Pufferschicht gebildeten Schicht sichergestellt. Die Pufferschicht 2 wird durch eine binäre, ternäre oder quaternäre Legierung von Gruppe III/N-Elementen wie zum Beispiel GaN gebildet.
  • Wenn die Pufferschicht auch ausgebildet ist, um das Elektronengas zu enthalten, muss sie aus einem Material mit einer Bandlücke ausgebildet werden, die kleiner ist als diejenige der Grenzschicht, damit das Elektronengas in der Pufferschicht gebildet werden und fließen kann.
  • Wenn eine Kanalschicht 3 separat zu der Pufferschicht 2 vorgesehen ist, ist diese aus einem Material der Gruppe III/N ausgebildet, das auf Gallium basiert und eine binäre, ternäre oder quaternäre Legierung wie etwa GaN, BGaN, InGaN, AlGaN sein kann, die eine Bandlücke aufweist, die kleiner als diejenige der Grenzschicht ist.
  • Die Funktion der Grenzschicht 4 besteht darin, freie Elektronen zu dem Aufbau zuzuführen, weshalb die Grenzschicht auch als Spenderschicht bezeichnet werden kann. Die Grenzschicht 4 umfasst ein Material, das aus einer binären, ternären oder quaternären Legierung von Gruppe III/N-Elementen besteht.
  • Die Materialien für die Grenzschicht und die Schicht, die ausgebildet ist, um ein Elektronengas zu enthalten, können frei gewählt werden, solange das Material der zuletzt genannten Schicht eine Bandlücke aufweist, die kleiner als diejenige der Grenzschicht ist.
  • Die Ohmsche Kontaktelektrode 5 ermöglicht, dass Träger injiziert oder gesammelt werden. Im Fall eines Transistors sind zwei Ohmsche Kontaktelektroden vorgesehen, nämlich eine Source als Elektrode, die Träger in den Aufbau injiziert, und ein Drain als Elektrode, die die Träger sammelt. Bei einem Gleichrichter ist nur eine Ohmsche Kontaktelektrode vorgesehen. Die Ohmsche Kontaktelektrode 5 wird allgemein durch eine Überlagerung von Metallschichten auf der oberen Fläche oder in der Dicke der Grenzschicht 4 gebildet, um einen guten Ohmschen Kontakt sicherzustellen.
  • Die Grenzschicht 4 kann allgemein mit Ausnahme der Position der Ohmschen Kontaktelektrode durch eine Oberflächenschicht 7 bedeckt sein. Die Oberflächenschicht 7 verhindert eine Verschlechterung des Aufbaus und trägt zu der Sicherstellung eines guten Schottky-Kontakts mit der darauf aufgetragenen Schottky-Kontaktelektrode 8 bei.
  • Schließlich ist eine Passivierungsschicht 9 aus zum Beispiel ZnO, Si3N4 oder MgO vorgesehen, um das Bauelement zu umschließen. Durch eine Passivierung wird allgemein die Oberfläche des Halbleiters geschützt.
  • Bei der Herstellung von derartigen Bauelementen werden häufig Ätzschritte verwendet, die mit einem in 1A gezeigten Ausgangsaufbau beginnen. Der Ausgangsaufbau umfasst die Substratschicht 1, auf der die Pufferschicht 2, die Kanalschicht 3, die Grenzschicht 4 und die Oberflächenschicht 7 nacheinander gezüchtet wurden.
  • Wie in 1B gezeigt, ist bekannt, dass für die Isolierung von mehreren auf dem gleichen Wafer ausgebildeten Bauelementen ein isolierendes Ätzen ausgeführt werden kann, um einen Isolationsgraben 10 zwischen zwei Bauelementen zu bilden. Die Tiefe eines derartigen Ätzens reicht durch die Grenzschicht und die Kanalschicht bis zu der isolierenden Pufferschicht.
  • Weiterhin ist es üblich, die Oberflächenschicht 7 bis zu der Grenzschicht 4 zu ätzen, um einen Graben 11 unter der Ohmschen Kontaktelektrode zu bilden, um die Ohmsche Kontaktelektrode 5 direkt in Kontakt mit der Grenzschicht 4 oder innerhalb der Dicke der Grenzschicht vorzusehen.
  • Weiterhin ist bekannt, dass ein Graben 12 unter der Schottky-Kontaktelektrode 8 geätzt werden kann. Ein derartiger Graben, der auch als „Gate-Vertiefung” bezeichnet wird, erzeugt einen geometrischen Effekt in der Oberflächenschicht 7, der die Aufrechterhaltung einer hohen Elektronengasdichte durch eine lokale Reduktion der Dicke der Oberflächenschicht 7 unterstützt. Die größere Nähe der Schottky-Kontaktelektrode 8 und der Kanalschicht 3 an der Vertiefung 12 ermöglicht eine bessere Steuerung der Elektronen durch die Schottky-Kontaktelektrode.
  • Die Gate-Vertiefung 12 unter der Schottky-Kontaktelektrode 8 kann nicht nur in der Oberflächenschicht 7, sondern auch teilweise in der Grenzschicht 4 gebildet werden. Die größere Tiefe der Gate-Vertiefung 12 verbessert die Elektronensteuerung auch wegen der größeren Nähe zu der Kanalschicht 3. Weil jedoch die Grenzschicht 4 das Reservoir der freien Elektronen der Kanalschicht 3 bildet, muss sie eine ausreichende Dicke aufweisen, um eine zufrieden stellende Elektronengasdichte aufrechtzuerhalten. Deshalb muss ein Kompromiss zwischen einer funktionellen Verbesserung durch eine Annäherung der Schottky-Kontaktelektrode 8 an die Kanalschicht 3 einerseits und einer Reduktion der Elektronengasdichte aufgrund des Ätzens der Grenzschicht 4 andererseits gefunden werden. In der Praxis sollte die Dicke der Grenzschicht 4 größer als 2 nm sein.
  • Die oben genannten Ätzprozesse neigen jedoch dazu, geätzte Flächen zu erzeugen, deren Zustand relativ zu dem Zustand der Fläche vor dem Ätzen beeinträchtigt ist. Dabei ist ein reaktives Ionenätzen (RIE), das häufig ausgeführt wird, um Isolationsgräben in Bauelementen auszubilden, besonders aggressiv und beschädigt die Oberfläche. Vor dem Ätzen wird die Oberfläche der Schicht durch eine Anordnung von atomaren Stufen und durch Vertiefungen aufgrund von Versetzungen des Kristalls in dem Material definiert. Eine Zerstörung dieser Morphologie durch ein Ätzen kann die Bildung von Oberflächendefekten und „Oberflächenzuständen” zur Folge haben, die elektronische Zustände an der Oberfläche wie etwa elektronische Fallen umfassen können. Außerdem kann das Ätzen um die Versetzungen herum verstärkt wirken.
  • Dadurch wird die Dichte von Kristalldefekten und Elektronenfallen erhöht, wodurch Leckströme an der Schnittfläche zwischen der Oberflächenschicht 7 und der Passivierungsschicht 9 erzeugt werden und zu einer Verminderung der Leistung des Bauelements beitragen.
  • Eine Beschädigung aufgrund eines Ätzens ist deshalb ein häufig auftretendes Problem bei der Herstellung von elektronischen Bauelementen.
  • Es ist deshalb eine der Aufgaben der Erfindung, diese Nachteile zu beseitigen, indem Bauelemente vorgesehen werden, deren Leistung nicht durch die Ätzoperationen beeinträchtigt werden. Eine weitere Zielsetzung der Erfindung besteht darin, elektronische Bauelemente herzustellen, in denen die durch ein Ätzen verursachten Leckströme kontrolliert und unter einem bestimmten Wert gehalten werden können.
  • Kurzbeschreibung der Erfindung
  • Die Erfindung gibt ein Verfahren zum Herstellen eines elektronischen Bauelements aus Materialien der Gruppe III/N an, in dem auf einer Substratschicht nacheinander folgende Schichten epitaktisch gezüchtet werden:
    • – eine Schicht, die ausgebildet ist, um ein Elektronengas zu enthalten,
    • – eine Grenzschicht, und
    • – eine Flächenschicht,
    wobei das Verfahren weiterhin einen Ätzschritt für wenigstens einen Teil der Flächenschicht umfasst, wobei das Verfahren dadurch gekennzeichnet ist, dass nach dem Ätzschritt ein erneutes epitaktisches Züchten durchgeführt wird, um eine Deckschicht auf der geätzten Flächenschicht zu züchten, und dass das Material der Flächenschicht und das Material der Deckschicht wenigstens ein Element der Gruppe III und Stickstoff umfassen.
  • Das Ätzen wenigstens eines Teils der Flächenschicht umfasst das Ätzen eines Teils der Dicke der Flächenschicht und/oder eines Teils der Oberfläche dieser Schicht. Unter dem „Durchführen eines erneuten epitaktischen Züchtens zum Züchten einer Deckschicht auf der geätzten Flächenschicht” ist zu verstehen, dass die Deckschicht die gesamte Fläche des nach Abschluss des Ätzens erhaltenen Aufbaus bedeckt. Mit anderen Worten:
    • – wenn die Flächenschicht nur durch einen Teil der Dicke geätzt wird, bedeckt die Deckschicht die gesamte Oberfläche der Flächenschicht,
    • – wenn die Flächenschicht lokal durch die gesamte Dicke geätzt wird, sodass ein oder mehrere Gräben gebildet werden, in denen die darunter liegende Schicht freiliegt, dann bedeckt die Deckschicht nicht nur die Flächenschicht in den Bereichen, in denen sie verbleibt, sondern auch die darunter angeordnete und in den Gräben freiliegende Schicht.
  • In einer besonderen Implementierung wird das Ätzen auch über einen Teil der Dicke der Grenzschicht durchgeführt.
  • Während des erneuten epitaktischen Züchtens kann die Deckschicht gezüchtet und dotiert werden.
  • Vorzugsweise wird das Ätzen der Flächenschicht an der gewünschten Position für eine Schottky-Kontaktelektrode durchgeführt, um einen Graben unter der Schottky-Kontaktelektrode zu bilden.
  • Nach dem Bilden der Deckschicht umfasst das Verfahren vorzugsweise die folgenden Schritte:
    • – Ausbilden einer Schottky-Kontaktelektrode in dem Graben, und
    • – Ausbilden einer Passivierungsschicht.
  • In einer Implementierungsvariante wird nach dem Ausbilden der Deckschicht an der gewünschten Position wenigstens einer Ohmschen Kontaktelektrode ein Graben geätzt, dessen Tiefe wenigstens gleich der Dicke der Deckschicht und der Flächenschicht ist, um die Ohmsche Kontaktelektrode an der Grenzschicht oder innerhalb der Dicke derselben auszubilden.
  • Weiterhin betrifft die Erfindung ein elektronisches Bauelement, das aus Materialien der Gruppe III/N ausgebildet ist und von der Basis zu der Oberfläche hin umfasst:
    • – eine Substratschicht,
    • – eine Schicht, die ausgebildet ist, um ein Elektronengas zu enthalten,
    • – eine Grenzschicht, und
    • – eine Flächenschicht über wenigstes einem Teil der Fläche der Grenzschicht, wobei die Flächenschicht wenigstens einen Graben enthält,
    wobei das Bauelement dadurch gekennzeichnet ist, dass die Flächenschicht und der Graben/die Gräben durch eine Deckschicht bedeckt werden, deren Oberfläche atomare Stufen aufweist, die durch Plateaus mit einer Breite von mehr als 2 nm voneinander getrennt werden, und dass das Material der Flächenschicht und das Material der Deckschicht wenigstens ein Element der Gruppe III und Stickstoff enthalten.
  • Das elektronische Bauelement umfasst vorzugsweise eine Ohmsche Kontaktelektrode, die an der Grenzschicht oder in der Dicke derselben angeordnet ist.
  • Das elektronische Bauelement kann weiterhin eine Schottky-Kontaktelektrode umfassen, die an der Deckschicht in einem Graben angeordnet ist, dessen Tiefe größer oder gleich der Dicke der Flächenschicht ist.
  • In einer bevorzugten Ausführungsform ist die Flächenschicht nicht dotiert und ist die Deckschicht dotiert.
  • Kurzbeschreibung der Zeichnungen
  • Die Erfindung wird in der folgenden ausführlichen Beschreibung anhand mehrerer Ausführungsformen und Implementierungsbeispiele mit Bezug auf die beigefügten Zeichnungen verdeutlicht.
  • 1A bis 1C sind Querschnittansichten eines elektronischen Bauelements eines bekannten Typs und zeigen die verschiedenen Phasen zur Herstellung des Bauelements.
  • 2 ist ein Foto der Oberfläche eines HEMT-Transistors.
  • 3A bis 3D sind Querschnittansichten eines elektronischen Bauelements gemäß der Erfindung und zeigen die verschiedenen Phasen zur Herstellung des Bauelements.
  • Ausführliche Beschreibung der Erfindung
  • Leckströme
  • In einem elektronischen Bauelement aus dem Stand der Technik treten Leckströme an der Schnittfläche zwischen der Oberflächenschicht 7 und der Passivierungsschicht 9 auf. Diese Ströme tragen zu einer Verminderung der Leistung des elektronischen Bauelements bei.
  • So kann zum Beispiel bei einem HEMT-Transistor mit einem Gate-Source-Potential von –1 V ein Rücklecken von 10–9 bis 10–8 A/mm beobachtet werden (siehe zum Beispiel die Veröffentlichung von T. Kikkawa, Fujitsu, Compound Semiconductor, July 2006, Vol. 12, No. 6, Seiten 23–25).
  • 2 ist ein Foto der Oberfläche eines HEMT-Transistors, der mittels einer Molekularstrahlepitaxie (MBE) hergestellt wurde und eine Oberflächenschicht aus GaN auf einer AlGaN-Grenzschicht und einer GaN-Pufferschicht umfasst. In diesem Foto ist zu erkennen, dass die Oberfläche der Oberflächenschicht verschränkte atomare Stufen M und Vertiefungen D aufgrund von Versetzungen aufweist. Die Höhe dieser Stufen M liegt in der Größenordnung von 0,25 nm.
  • Leckströme können verschiedene Ursachen haben:
    • – Schnittflächenzustände zwischen der Oberflächenschicht und der Passivierungsschicht; zum Beispiel ist bekannt, dass bei Transistoren auf der Basis von GaAs das aus GaAs gebildete native Oxid Ga2O3 instabil ist und die Bildung von Fallen an der Schnittfläche verursacht;
    • – Defekte, die aus dem Kristall des Halbleitermaterials der Oberflächenschicht entstehen; zum Beispiel weist GaN 107 bis 109 Defekte pro cm3 aufgrund von Dickenversetzungen auf; dadurch werden Oberflächenvertiefungen erzeugt, um die herum die mechanische Spannung lokal variiert; der kombinierte Effekt der Oberflächenmorphologie und der mechanischen Spannung kann sich auf die Schnittflächenzustände mit der Passivierungsschicht auswirken, wobei eine Modifikation der Potentiale an der Schnittfläche eine Änderung in dem Fluss oder das Vorhandensein von gefangenen Elektronen mit sich bringt;
    • – Ätzprozesse (insbesondere RIE) können aggressiv sein und die Oberfläche beschädigen; eine in 2 gezeigte Zerstörung der anfänglichen Morphologie der Fläche kann die Bildung von Oberflächenzuständen zur Folge haben; außerdem kann das Ätzen um Versetzungen herum verstärkt wirken, wodurch wiederum neue Defekte erzeugt werden.
  • Beschreibung der Erfindung
  • Im Folgenden wird zuerst der Ausgangsaufbau eines elektronischen Bauelements gemäß der Erfindung von der Basis zu der Oberfläche hin beschrieben.
  • Wie in 3A gezeigt, umfasst der Ausgangsaufbau des Bauelements: eine Substratschicht 1, eine optionale Pufferschicht 2, eine Kanalschicht 3, eine Grenzschicht 4 und eine Flächenschicht 7a.
  • Die Substratschicht 1 kann zum Beispiel aus Silizium, SiC, GaN oder AIN ausgebildet sein.
  • Die Pufferschicht 2 ist aus einem Material ausgebildet, das Stickstoff und wenigstens ein Element aus der Spalte III des Periodensystems umfasst, wobei es sich zum Beispiel um GaN, AlGaN, MN, BGaN oder InGaN handeln kann.
  • Die Kanalschicht 3 ist aus einem Material ausgebildet, das Stickstoff und wenigstens ein Element aus der Spalte III des Periodensystems umfasst. Wenn das Material jedoch identisch mit demjenigen der Pufferschicht ist, muss es derart gewählt werden, dass seine Bandlücke kleiner als diejenige des Materials der Grenzschicht ist, damit das Elektronengas gesammelt werden kann. Und auch wenn sich das Material von demjenigen der Pufferschicht unterscheidet, muss seine Bandlücke kleiner als diejenige des Materials der Pufferschicht sein. Die Kanalschicht ist vorzugsweise aus GaN oder InGaN ausgebildet.
  • Die Grenzschicht 4 ist aus einem Material ausgebildet, das Stickstoff und wenigstens ein Element aus der Spalte III des Periodensystems umfasst, wobei das Material derart gewählt ist, dass seine Bandlücke größer als diejenige des Materials der Kanalschicht ist.
  • Die Flächenschicht 7a ist aus einem Material ausgebildet, das Stickstoff und wenigstens ein Element aus der Spalte III des Periodensystems umfasst. Vorzugsweise handelt es sich um GaN, AlGaN oder InGaN, das derart gewählt ist, dass seine Bandlücke kleiner als diejenige des Materials der Grenzschicht ist. Die Grenzschicht 4 kann zum Beispiel aus AlGaN bestehen und einen Aluminiumgehalt von 50 bis 70% der Elemente in der Spalte III aufweisen. In diesem Fall kann die Flächenschicht 7a aus AlGaN mit einem Aluminiumgehalt von 20% bestehen. Wenn die Grenzschicht 4 aus AlGaN einen Aluminiumgehalt in der Größenordnung von 20% aufweist, ist der Aluminiumgehalt der Flächenschicht 7a allgemein kleiner oder gleich 5%. Die Flächenschicht 7a weist eine Dicke im Bereich zwischen 1 und 10 nm auf.
  • Die Schichten werden durch einen Epitaxieprozess gezüchtet (zum Beispiel durch eine Molekularstrahlepitaxie (MBE)). Es ist zu beachten, dass die Epitaxie eine Technik für ein gerichtetes Wachstum ist, wobei zwei Kristalle eine bestimmte Anzahl von gemeinsamen Symmetrieelementen in ihren Kristallgittern aufweisen. Neben der Molekularstrahlepitaxie können verschiedene andere Epitaxietechniken wie zum Beispiel eine MOCVD (metallorganische Gasphasenepitaxie), eine LPCVD (Niederdruck-CVD) oder eine HVPE (Hybridgasphasenepitaxie) verwendet werden.
  • Auf dem Ausgangsaufbau von 3A wird dann wie in 3B gezeigt wenigstens ein Ätzen der Flächenschicht 7a durchgeführt, um zum Beispiel einen Graben 12 unter der Schottky-Kontaktelektrode zu bilden oder einen Isolationsgraben 10 zu bilden. Dazu wird die Flächenschicht 7a durch die gesamte Dicke oder nur durch einen Teil ihrer Dicke geätzt.
  • Die Erfindung umfasst nach dem Ätzen der epitaktisch ausgebildeten Flächenschicht 7a allgemein ein erneutes epitaktisches Züchten, um eine Deckschicht 7b auf der geätzten Flächenschicht 7a zu bilden und dabei auch den geätzten Graben/die geätzten Gräben zu bedecken.
  • Unter einem erneuten epitaktischen Züchten ist ein zweiter Epitaxieschritt zu verstehen, der nach einem dazwischen ausgeführten Verarbeitungsschritt (wie etwa einem Ätzen oder einem Reinigen) ausgeführt wird, der selbst nach einem ersten Epitaxieschritt ausgeführt wurde.
  • Während dieses zweiten Epitaxieschritts kann dasselbe Material wie in dem ersten Epitaxieschritt oder aber ein anderes Material gezüchtet werden. Entsprechend kann für das erneute epitaktische Züchten die gleiche Technik wie in dem ersten Schritt oder eine andere Technik verwendet werden.
  • Die Flächenschicht 7a kann zum Beispiel durch ein MBE gezüchtet werden, während die Deckschicht 7b dann durch eine MOCVD gezüchtet wird.
  • Das Material der Schicht 7b umfasst Stickstoff und wenigstens ein Element aus der Spalte III des Periodensystems und kann identisch mit demjenigen der Schicht 7a sein.
  • Um die Qualität der Oberfläche des Bauelements zu verbessern, weist das Material der Deckschicht 7b vorzugsweise einen Gitterparameter auf, der demjenigen des Materials der Flächenschicht 7a ausreichend nahe ist, wobei der Versatz des Gitterparameters zum Beispiel kleiner als 1% ist.
  • Der Grund hierfür ist, dass bei einer großen Differenz zwischen den Gitterparametern der Schichten 7a und 7b das Risiko besteht, dass Defekte und/oder Risse in der Schicht 7b gebildet werden, wenn die Schicht 7b eine bestimmte Dicke überschreitet.
  • Außerdem sollten die Temperaturen für die Epitaxie des Materials der Schichten 7a und 7b nicht zu unterschiedlich sein, um eine mechanische Spannung aufgrund einer Differenz der Wärmeausdehnungskoeffizienten zu vermeiden. Die Differenz sollte zum Beispiel weniger als 400°C betragen.
  • Wie in 3C gezeigt, weist die Deckschicht 7b eine konstante Dicke über die gesamte Oberfläche auf, sodass ihr Profil dem Profil der Flächenschicht 7a und des Grabens/der Gräben folgt, auf denen sie ausgebildet ist. Die Dicke der Deckschicht 7a kann zwischen 1 und 20 nm betragen.
  • Das erneute epitaktische Züchten sieht den Effekt vor, dass das Kristallgitter der durch den Ätzprozess beschädigten Flächenschicht 7a neu geformt und repariert wird, sodass Leckströme an der Schnittfläche zwischen der Deckschicht 7b und der Passivierungsschicht beschränkt werden.
  • Es konnte beobachtet werden, dass eine durch Ätzen beschädigte Fläche durch eine Reihe von atomaren Stufen gekennzeichnet ist, die durch weniger als 2 nm voneinander getrennt sind. Zwischen zwei benachbarten Stufen ist jeweils ein Plateau mit einer Breite von weniger als 2 nm vorgesehen.
  • Ein erneutes epitaktisches Züchten auf dieser beschädigten Fläche gestattet das Züchten einer Deckschicht, deren Oberfläche atomare Stufen enthält, die durch wenigstens 2 nm, d. h. durch Plateaus mit einer Größe von mehr als 2 nm voneinander getrennt sind.
  • Die Größe der Plateaus steht in direktem Zusammenhang mit dem Vorhandensein von Leckströmen an der Schnittfläche zwischen der Oberflächenschicht und der Passivierungsschicht. Je kleiner die Plateaus sind, desto größer ist die Anzahl der Kristalldefekte, der Oberflächenzustände und der Elektronenfallen, sodass auch die Wahrscheinlichkeit der Bildung von Leckströmen größer ist.
  • An der Oberfläche des elektronischen Bauelements wurde also eine Oberflächenschicht 7 ausgebildet, deren Aufbau in Übereinstimmung mit bestimmten Bereichen des Bauelements verschieden ist. Insbesondere:
    • – wird in den Bereichen, in denen die Flächenschicht 7a nicht geätzt wurde, die Oberflächenschicht 7 durch die Flächenschicht 7a und die Deckschicht 7b gebildet, wobei diese Konfiguration gewöhnlich in den Bereichen auftritt, die zwischen der Ohmschen Kontaktelektrode 5 und der Schottky-Kontaktelektrode 8 liegen,
    • – wird in den Bereichen, in denen die Flächenschicht 7a durch einen Teil ihrer Dicke geätzt wurde, die Oberflächenschicht 7 durch die restliche Flächenschicht und die Deckschicht 7b gebildet, und
    • – wird in den Bereichen, in denen die Flächenschicht 7a durch die gesamte Dicke oder sogar noch tiefer in die Grenzschicht 4, die Kanalschicht 3 oder die Pufferschicht 2 hinein geätzt wurde, die Oberflächenschicht 7 nur durch die Deckschicht 7b gebildet. Dies ist insbesondere in dem Graben für den Schottky-Kontakt (hier ist die Ätztiefe auf höchstens einen Teil der Dicke der Grenzschicht begrenzt) oder in den Isolationsgräben zwischen den einzelnen Bauelementen (hier stoppt das Ätzen an der Oberfläche oder in der Dicke der isolierenden Pufferschicht) der Fall.
  • Die durch das erneute epitaktische Züchten gebildete Deckschicht 7b kann aus demselben Material wie die Flächenschicht 7a bestehen, wobei sie allerdings anders dotiert sein kann.
  • Die Vorrichtung kann also eine nicht-dotierte Flächenschicht 7a und weiterhin eine Deckschicht 7b aufweisen, die zum Beispiel im Bereich von 5 × 1017 Atomen/cm3 bis 5 × 1019 Atomen/cm3 dotiert ist.
  • Als Dotiermittel wird gewöhnlich Silizium oder Germanium verwendet.
  • Die Flächenschicht 7a kann auch leicht im Bereich von 0 bis 5 × 1017 Atomen/cm3 dotiert sein, wodurch Elektronenfallen vorteilhaft reduziert werden.
  • Eine beispielhafte Ausführungsform kann eine Flächenschicht 7a, die mit einer Konzentration von 2 × 1015 Atomen/cm3 dotiert ist, und eine Deckschicht 7b umfassen, die stärker mit einer Konzentration von 5 × 1018 Atomen/cm3 dotiert ist.
  • Nach dem Ausbilden der Deckschicht 7b wird vorzugsweise eine Passivierungsschicht 9 aufgetragen, die den Isolationsgraben 10 und die Gate-Vertiefung 12 bedeckt.
  • Es ist zu beachten, dass es vorteilhaft sein kann, wenn das Bauelement in bestimmten Bereichen keine Oberflächenschicht aufweist.
  • Insbesondere ist es allgemein vorteilhaft, wenn die Ohmsche Kontaktelektrode 5 direkt auf der Grenzschicht 4 oder innerhalb der Dicke der Grenzschicht ausgebildet wird, die reich an Aluminium ist. Auf diese Weise kann einfacher eine Legierung der Metallelektrode mit AlGaN als mit dem Material (GaN) der Oberflächenschicht erhalten werden, wodurch der Ohmsche Kontakt verbessert wird, für den ein sehr niedriger Kontaktwiderstand gewünscht wird.
  • Deshalb wird nach dem Ausbilden der Deckschicht 7b und der Passivierungsschicht 9 an der gewünschten Position des Ohmschen Kontakts 5 ein Ätzen wenigstens der Passivierungsschicht 9, der Deckschicht 7b und der Oberflächenschicht 7a durchgeführt, bis die Grenzschicht 4 erreicht wird.
  • Wie in 3D gezeigt, wird dann die Ohmsche Kontaktelektrode 5 auf der Grenzschicht 4 oder innerhalb der Dicke derselben aufgetragen und wird die Schottky-Kontaktelektrode 8 auf der Passivierungsschicht 9 aufgetragen, wenn es sich um einen MIS-Transistor handeln. Bei einem HEMT-Transistor wird die Schottky-Kontaktelektrode 8 direkt in Kontakt mit der Deckschicht 7b aufgetragen, wobei die Passivierungsschicht erst danach aufgetragen wird.
  • Das vorstehend beschriebene elektronische Bauelement bietet eine verbesserte Leistung im Vergleich zu den Bauelementen aus dem Stand der Technik, weil die mit dem Ätzen assoziierten Leckströme beschränkt werden.
  • Es ist jedoch zu beachten, dass die mit dem Ätzen assoziierten Oberflächendefekte nicht die alleinige Ursache für Leckströme sind. Ein Teil der Leckströme ist intrinsisch und hängt also mit anderen Worten von der Beschaffenheit der Materialien ab. Deshalb können weiterhin Leckströme in dem elektronischen Bauelement gegeben sein, die auf andere Ursachen als das Ätzen zurückzuführen sind.
  • Die Erfindung kann vorteilhaft auf einen Gleichrichter, der eine Schottky-Kontaktelektrode und eine Ohmsche Kontaktelektrode umfasst, oder auf einen HEMT- oder MIS-Feldeffekttransistor, der zwei Ohmsche Kontaktelektroden (als Drain und Source bezeichnet) und eine Schottky-Kontaktelektrode (als Gate bezeichnet) umfasst, angewendet werden.
  • Zusammenfassung
  • Die vorliegende Erfindung gibt ein Verfahren zum Herstellen eines elektronischen Bauelements aus Materialien der Gruppe III/N an, in dem auf einer Substratschicht (1) nacheinander folgende Schichten epitaktisch gezüchtet werden:
    • – eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten,
    • – eine Grenzschicht (4), und
    • – eine Flächenschicht (7a),
    wobei das Verfahren weiterhin einen Ätzschritt für wenigstens einen Teil der Flächenschicht (7a) umfasst. Nach dem Ätzschritt wird ein erneutes epitaktisches Züchten durchgeführt, um eine Deckschicht (7b) auf der geätzten Flächenschicht (7a) zu züchten. Das Material der Flächenschicht (7a) und das Material der Deckschicht (7b) umfassen wenigstens ein Element der Gruppe III und Stickstoff.
  • Die Erfindung betrifft weiterhin ein elektronisches Bauelement, das aus Materialien der Gruppe III/N ausgebildet ist und von der Basis zu der Oberfläche hin umfasst:
    • – eine Substratschicht (1),
    • – eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten,
    • – eine Grenzschicht (4), und
    • – eine Flächenschicht (7a) über wenigstens einem Teil der Oberfläche der Grenzschicht (4),
    wobei die Flächenschicht (7a) wenigstens einen Graben (10, 12) enthält und wobei die Flächenschicht (7a) und der Graben/die Gräben durch eine Deckschicht (7b) bedeckt werden, deren Oberfläche atomare Stufen aufweist, die durch Plateaus mit einer Breite von mehr als 2 nm voneinander getrennt werden.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Nicht-Patentliteratur
    • - T. Kikkawa, Fujitsu, Compound Semiconductor, July 2006, Vol. 12, No. 6, Seiten 23–25 [0039]

Claims (11)

  1. Verfahren zum Herstellen eines elektronischen Bauelements aus Materialien der Gruppe III/N, in dem auf einer Halteschicht (1) nacheinander folgende Schichten epitaktisch gezüchtet werden: – eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten, – eine Grenzschicht (4), und – eine Flächenschicht (7a), wobei das Verfahren weiterhin einen Ätzschritt für wenigstens einen Teil der Flächenschicht (7a) umfasst, dadurch gekennzeichnet, dass nach dem Ätzschritt ein erneutes epitaktisches Züchten durchgeführt wird, um eine Deckschicht (7b) auf der geätzten Flächenschicht (7a) zu züchten, und dass das Material der Flächenschicht (7a) und das Material der Deckschicht (7b) wenigstens ein Element der Gruppe III und Stickstoff umfassen.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Ätzen das Ausbilden wenigstens eines Grabens in der Flächenschicht (7a) umfasst, wobei die Tiefe des Grabens größer oder gleich der Dicke der Flächenschicht (7a) ist, und dass die Deckschicht (7a) die Flächenschicht (7a) und den Graben bedeckt.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Ätzen auch über einen Teil der Dicke der Grenzschicht (4) durchgeführt wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass während des erneuten epitaktischen Züchtens die Deckschicht (7b) gezüchtet und dotiert wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Ätzen der Flächenschicht (7a) an der gewünschten Position für eine Schottky-Kontaktelektrode (8) durchgeführt wird, um einen Graben (12) unter der Schottky-Kontaktelektrode zu bilden.
  6. Verfahren nach Anspruch 5, weiterhin gekennzeichnet durch die folgenden nach dem Ausbilden der Deckschicht (7b) ausgeführten Schritte: – Ausbilden einer Schottky-Kontaktelektrode (8) in dem Graben (12), und – Ausbilden einer Passivierungsschicht (9).
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass nach dem Ausbilden der Deckschicht (7b) an der gewünschten Position für wenigstens eine Ohmsche Kontaktelektrode (5) ein Graben geätzt wird, dessen Tiefe wenigstens gleich der Dicke der Deckschicht (7b) und der Flächenschicht (7a) ist, um die Ohmsche Kontaktelektrode (5) auf der Grenzschicht (4) oder innerhalb der Dicke derselben zu bilden.
  8. Elektronisches Bauelement, das aus Materialien der Gruppe III/N ausgebildet ist und von der Basis zu der Oberfläche hin umfasst: – eine Substratschicht (1), – eine Schicht (2, 3), die ausgebildet ist, um ein Elektronengas zu enthalten, – eine Grenzschicht (4), und – eine Flächenschicht (7a) über wenigstens einem Teil der Oberfläche der Grenzschicht (4), wobei die Flächenschicht (7a) wenigstens einen Graben (10, 12) enthält, dadurch gekennzeichnet, dass die Flächenschicht (7a) und der Graben/die Gräben durch eine Deckschicht (7b) bedeckt werden, deren Oberfläche atomare Stufen aufweist, die durch Plateaus mit einer Breite von mehr als 2 nm voneinander getrennt werden, und dass das Material der Flächenschicht (7a) und das Material der Deckschicht (7b) wenigstens ein Element der Gruppe III und Stickstoff enthalten.
  9. Elektronisches Bauelement nach Anspruch 8, weiterhin gekennzeichnet durch eine Ohmsche Kontaktelektrode (5), die auf der Grenzschicht (4) oder innerhalb der Dicke derselben angeordnet ist.
  10. Elektronisches Bauelement nach einem der Ansprüche 8 und 9, weiterhin gekennzeichnet durch eine Schottky-Kontaktelektrode (8), die auf der Deckschicht (7b) in einem Graben (12) angeordnet ist, dessen Tiefe größer oder gleich der Dicke der Flächenschicht (7a) ist.
  11. Elektronisches Bauelement nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass die Flächenschicht (7a) nicht dotiert ist und dass die Deckschicht (7b) dotiert ist.
DE112008002817T 2007-11-27 2008-11-26 Verfahren zum Herstellen eines elektronischen Bauelements Withdrawn DE112008002817T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0759328A FR2924270B1 (fr) 2007-11-27 2007-11-27 Procede de fabrication d'un dispositif electronique
FR0759328 2007-11-27
PCT/EP2008/066258 WO2009068571A1 (en) 2007-11-27 2008-11-26 Process for fabricating an electronic device

Publications (1)

Publication Number Publication Date
DE112008002817T5 true DE112008002817T5 (de) 2011-01-27

Family

ID=39327283

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112008002817T Withdrawn DE112008002817T5 (de) 2007-11-27 2008-11-26 Verfahren zum Herstellen eines elektronischen Bauelements

Country Status (7)

Country Link
US (1) US20100258898A1 (de)
JP (1) JP2011505064A (de)
KR (1) KR20100087022A (de)
CN (1) CN101878532A (de)
DE (1) DE112008002817T5 (de)
FR (1) FR2924270B1 (de)
WO (1) WO2009068571A1 (de)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5724339B2 (ja) * 2010-12-03 2015-05-27 富士通株式会社 化合物半導体装置及びその製造方法
JP2012156332A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
FR2974242B1 (fr) * 2011-04-14 2013-09-27 Thales Sa Amelioration des proprietes de transport dans les transistors hemts composes de semi-conducteurs bores a larges bande interdite (iii-b)-n
CN107653490A (zh) * 2011-09-08 2018-02-02 株式会社田村制作所 晶体层叠结构体
US9093420B2 (en) 2012-04-18 2015-07-28 Rf Micro Devices, Inc. Methods for fabricating high voltage field effect transistor finger terminations
US9124221B2 (en) 2012-07-16 2015-09-01 Rf Micro Devices, Inc. Wide bandwidth radio frequency amplier having dual gate transistors
US9202874B2 (en) 2012-08-24 2015-12-01 Rf Micro Devices, Inc. Gallium nitride (GaN) device with leakage current-based over-voltage protection
US9917080B2 (en) 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9142620B2 (en) 2012-08-24 2015-09-22 Rf Micro Devices, Inc. Power device packaging having backmetals couple the plurality of bond pads to the die backside
US8988097B2 (en) 2012-08-24 2015-03-24 Rf Micro Devices, Inc. Method for on-wafer high voltage testing of semiconductor devices
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
WO2014035794A1 (en) 2012-08-27 2014-03-06 Rf Micro Devices, Inc Lateral semiconductor device with vertical breakdown region
US9070761B2 (en) 2012-08-27 2015-06-30 Rf Micro Devices, Inc. Field effect transistor (FET) having fingers with rippled edges
US9325281B2 (en) 2012-10-30 2016-04-26 Rf Micro Devices, Inc. Power amplifier controller
US9455327B2 (en) 2014-06-06 2016-09-27 Qorvo Us, Inc. Schottky gated transistor with interfacial layer
US9536803B2 (en) 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
JP7024534B2 (ja) * 2018-03-20 2022-02-24 富士通株式会社 半導体装置及びその製造方法
JP7232074B2 (ja) * 2019-02-19 2023-03-02 住友化学株式会社 Iii族窒化物半導体装置およびエッチング装置
CN112713183B (zh) * 2020-12-28 2022-06-10 光华临港工程应用技术研发(上海)有限公司 气体传感器的制备方法及气体传感器

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5234848A (en) * 1991-11-05 1993-08-10 Texas Instruments Incorporated Method for fabricating lateral resonant tunneling transistor with heterojunction barriers
JP4041075B2 (ja) * 2004-02-27 2008-01-30 株式会社東芝 半導体装置
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
US7276976B2 (en) * 2004-12-02 2007-10-02 Electronics And Telecommunications Research Institute Triple cascode power amplifier of inner parallel configuration with dynamic gate bias technique
JP5051980B2 (ja) * 2005-03-31 2012-10-17 住友電工デバイス・イノベーション株式会社 半導体装置
JP4986406B2 (ja) * 2005-03-31 2012-07-25 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP4916671B2 (ja) * 2005-03-31 2012-04-18 住友電工デバイス・イノベーション株式会社 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
T. Kikkawa, Fujitsu, Compound Semiconductor, July 2006, Vol. 12, No. 6, Seiten 23-25

Also Published As

Publication number Publication date
FR2924270B1 (fr) 2010-08-27
US20100258898A1 (en) 2010-10-14
WO2009068571A1 (en) 2009-06-04
JP2011505064A (ja) 2011-02-17
FR2924270A1 (fr) 2009-05-29
KR20100087022A (ko) 2010-08-02
CN101878532A (zh) 2010-11-03

Similar Documents

Publication Publication Date Title
DE112008002817T5 (de) Verfahren zum Herstellen eines elektronischen Bauelements
DE102010039147B4 (de) Halbleiterstruktur und ein Verfahren zum Bilden derselben
DE10392313B4 (de) Auf Galliumnitrid basierende Vorrichtungen und Herstellungsverfahren
DE112006001893B4 (de) Normalerweise abgeschaltetes Gruppe-III-Nitrid-Halbleiter-Bauteil und Verfahren zur Herstellung desselben
DE102011000911B4 (de) Nitridhalbleiterbauelement und Verfahren
DE102010054723B4 (de) Halbleiterbauteil und zugehöriges Herstellungsverfahren
DE102005018318B4 (de) Nitridhalbleitervorrichtung und deren Herstellungsverfahren
DE102017111974A1 (de) Iii-nitrid-halbleiterbauelement mit dotierten epi-strukturen
DE102008013755A1 (de) Deckschichten beinhaltend Aluminiumnitrid für Nitrid-basierte Transistoren und Verfahren zu deren Herstellung
DE112011103470T5 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE102016114896B4 (de) Halbleiterstruktur, HEMT-Struktur und Verfahren zu deren Herstellung
DE112008000410T5 (de) Epitaxialer Galliumnitridkristall, Verfahren zu dessen Herstellung und Feldeffekttransistor
DE102012207370A1 (de) Selbstsperrender HEMT
DE102013108698B4 (de) III-Nitrid-Vorrichtung mit hoher Durchbruchspannung und Verfahren
DE102017112959A1 (de) Iii-nitrid-transistor mit ladungseinfangverhinderung
DE102019004466A1 (de) PROZESS ZUM BILDEN EINER ELEKTRONISCHEN VORRICHTUNG EINSCHLIEßLICH EINES ZUGANGSBEREICHS
DE112011103772T5 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
DE112011103588T5 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE112011103705T5 (de) Halbleiterbauelement und Verfahren zum Herstellen desselben
AT518350A2 (de) Halbleiterwafer und Verfahren zum Prüfen eines Halbleiterwafers
DE102014118834A1 (de) Halbleiterbauelement und Verfahren
DE112012005174B4 (de) Bipolartransistorstruktur für reduzierte Stromverdichtung und Verfahren zu ihrer Herstellung
DE102006027841B4 (de) Verfahren zur Herstellung eines III-Nitrid-Halbleiter-Bauteils
DE112006002487T5 (de) Herstellung von Gruppe-III-Nitrid-Halbleiter-Bauteilen
DE102004055038B4 (de) Nitridhalbleitervorrichtung und deren Herstellungsverfahren

Legal Events

Date Code Title Description
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20130601