FR2924270A1 - Procede de fabrication d'un dispositif electronique - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000010410 layer Substances 0.000 claims abstract description 178
- 239000002344 surface layer Substances 0.000 claims abstract description 82
- 230000004888 barrier function Effects 0.000 claims abstract description 47
- 238000005530 etching Methods 0.000 claims abstract description 40
- 239000000463 material Substances 0.000 claims description 32
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 18
- 238000002161 passivation Methods 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 239000007789 gas Substances 0.000 claims description 14
- 229910052757 nitrogen Inorganic materials 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 6
- 238000011084 recovery Methods 0.000 claims description 4
- 239000013078 crystal Substances 0.000 description 6
- 238000000407 epitaxy Methods 0.000 description 6
- 238000001451 molecular beam epitaxy Methods 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 230000006378 damage Effects 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 230000000737 periodic effect Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 229910002056 binary alloy Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000010893 electron trap Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910002059 quaternary alloy Inorganic materials 0.000 description 3
- 229910002058 ternary alloy Inorganic materials 0.000 description 3
- 229910002704 AlGaN Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000003574 free electron Substances 0.000 description 2
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000002301 combined effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- QZQVBEXLDFYHSR-UHFFFAOYSA-N gallium(III) oxide Inorganic materials O=[Ga]O[Ga]=O QZQVBEXLDFYHSR-UHFFFAOYSA-N 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000002407 reforming Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- Engineering & Computer Science (AREA)
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- Algebra (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
La présente invention concerne un procédé de fabrication d'un dispositif électronique, comprenant la croissance par épitaxie, sur une couche support (1), des couches successives suivantes :- une couche (2, 3) apte à contenir un gaz d'électrons,- une couche barrière (4),- une couche surfacique (7a),le procédé comprenant en outre une étape de gravure d'une partie au moins de la couche surfacique (7a). Après l'étape de gravure, on réalise une reprise d'épitaxie de manière à faire croître une couche de recouvrement (7b) sur la couche surfacique (7a) gravée.L'invention porte également sur un dispositif électronique comprenant successivement de sa base vers sa surface :- une couche support (1 ),- une couche (2, 3) apte à contenir un gaz d'électrons,- une couche barrière (4),- une couche surfacique (7a) sur au moins une partie de la surface de la couche barrière (4)la couche surfacique (7a) comprenant au moins un fossé (10, 12) ; la couche surfacique (7a) et le(s)dit(s) fossé(s) étant recouverts d'une couche de recouvrement (7b) dont la surface présente des marches atomiques séparées par des plateaux dont la largeur est supérieure à 2 nm.
Description
i PROCEDE DE FABRICATION D'UN DISPOSITIF ELECTRONIQUE
DOMAINE DE L'INVENTION La présente invention se rapporte à un dispositif électronique à base de matériaux du groupe III / N, tel qu'un redresseur ou un transistor à effet de champ, par exemple du type HEMT (acronyme du terme anglo-saxon High Electron Mobility Transistor ) ou du type MIS (acronyme du terme anglo-saxon Metal Insulator Semiconductor ).
ARRIERE PLAN DE L'INVENTION Lors de la fabrication des dispositifs électroniques, il est fréquent de mettre en oeuvre des procédés de gravure. La figure 1C illustre de manière schématique un dispositif électronique de type connu. Ce dispositif électronique comprend typiquement de sa base vers sa surface : une couche support 1, une couche tampon 2, une couche canal 3, une couche barrière 4, une couche superficielle 7, une électrode de contact ohmique 5, une électrode de contact Schottky 8 et une couche de passivation 9. Dans le cas d'un transistor de type HEMT ou d'un redresseur, le contact Schottky 8 est réalisé directement au contact de la couche superficielle 7 alors que dans le cas d'un transistor de type MIS le contact Schottky 8 est déposé sur la couche de passivation 9. La couche support 1 a essentiellement pour rôle d'assurer la rigidité du dispositif. Le substrat support 1 est recouvert d'une couche tampon 2 et d'une couche apte à contenir un gaz d'électrons. Ces deux couches peuvent être distinctes, auquel cas la couche apte à contenir le gaz d'électrons est généralement appelée couche canal 3. Toutefois, il est également possible que ces deux couches soient confondues, la couche tampon 2 étant apte, en raison de l'hétérojonction formée à l'interface avec la couche barrière 4, à permettre la circulation d'un gaz d'électrons.
Dans ce cas, le canal est défini, dans la partie supérieure de la couche tampon, par l'hétérojonction formée avec la couche barrière, sans appartenir à une couche distincte de la couche tampon. La couche tampon 2 présente une bonne qualité cristallographique et des propriétés adaptées à la croissance par épitaxie des autres couches qui la recouvriront. Elle permet donc d'assurer la transition cristallographique entre la couche support 1 et la couche formée sur la couche tampon. La couche tampon 2 est constituée d'un alliage binaire, ternaire ou quaternaire d'éléments du groupe III/N, comme par exemple du GaN. Si la couche tampon est également apte à contenir le gaz d'électrons, elle doit être dans un matériau dont la bande interdite est plus faible que celle de la couche barrière pour permettre la formation et la circulation du gaz d'électrons dans celui-ci. S'il existe une couche canal 3 distincte de la couche tampon 2, elle est en un matériau du groupe III/N à base de gallium et qui peut être un alliage binaire, ternaire ou quaternaire, tel que GaN, BGaN, InGaN, AIGaN ou autre, présentant une bande interdite plus faible que celle de la couche barrière. La couche barrière 4 a pour rôle de fournir les électrons libres à la structure : c'est la couche donneuse. La couche barrière 4 comprend un matériau constitué d'un alliage binaire, ternaire ou quaternaire d'éléments du groupe III/N. Le choix des matériaux de la couche barrière et de la couche apte à contenir le gaz d'électrons est libre dans la mesure où le matériau de cette dernière présente toujours une bande interdite inférieure à celle du matériau de la couche barrière. L'électrode de contact ohmique 5 permet d'injecter ou de recueillir les porteurs. Dans le cas d'un transistor, il y a deux électrodes de contact ohmique : la source est l'électrode qui injecte les porteurs dans la structure, tandis que le drain est l'électrode qui recueille les porteurs. Dans le cas d'un redresseur, il n'y a qu'une électrode de contact ohmique. L'électrode de contact ohmique 5 est généralement constituée d'une superposition de couches métalliques déposées sur la face supérieure ou dans l'épaisseur de la couche barrière 4 pour assurer un bon contact ohmique. La couche barrière 4 peut généralement être, sauf à l'emplacement de l'électrode de contact ohmique, recouverte d'une couche superficielle 7. La couche superficielle 7 évite la dégradation de la structure et contribue à assurer un bon contact Schottky avec l'électrode de contact Schottky 8 qui est déposée dessus. Enfin, une couche de passivation 9, par exemple en ZnO, Si3N4 ou MgO, vient encapsuler le dispositif. La passivation permet, d'une façon générale, de protéger la surface du semi-conducteur.
Dans la fabrication de tels dispositifs, il est fréquent, à partir d'une structure initiale représentée à la figure 1A, de mettre en oeuvre différentes étapes de gravure. La structure initiale comprend la couche support 1 sur laquelle on a fait croître successivement la couche tampon 2, la couche canal 3, la couche barrière 4 et la couche superficielle 7. En référence à la figure 1B, il est notamment connu, pour isoler les dispositifs fabriqués au sein d'une même plaque, de procéder à une gravure dite d'isolation de manière à former un fossé d'isolation 10 entre deux dispositifs. La profondeur d'une telle gravure traverse la couche barrière et la couche canal pour atteindre la couche tampon isolante. Il est également habituel de graver la couche superficielle 7 jusqu'à la couche barrière 4 pour former un fossé 11 sous l'électrode de contact ohmique de manière à déposer l'électrode de contact ohmique 5 directement au contact de la couche barrière 4 ou dans l'épaisseur de celle-ci. Il est encore connu de graver un fossé 12 sous l'électrode de contact Schottky 8. Un tel fossé, dit fossé de grille , crée en effet dans la couche superficielle 7 un effet géométrique favorable au maintien d'une densité élevée du gaz d'électrons en diminuant localement l'épaisseur de la couche superficielle 7. La plus grande proximité de l'électrode de contact Schottky 8 et de la couche canal 3 au niveau du fossé 12 permet un meilleur contrôle des électrons par l'électrode de contact Schottky. Le fossé de grille 12 sous l'électrode de contact Schottky 8 peut être formé non seulement dans la couche superficielle 7, mais aussi dans une partie de la couche barrière 4. Cette profondeur plus importante du fossé de grille 12 permet d'améliorer encore davantage le contrôle des électrons, du fait d'une proximité plus grande avec la couche canal 3. Toutefois, la couche barrière 4 constituant le réservoir d'électrons libres de la couche canal 3, elle doit présenter une épaisseur suffisante pour conserver une densité satisfaisante du gaz d'électrons. Il convient donc de définir un compromis entre, d'une part, l'amélioration du fonctionnement apportée par la rapprochement de l'électrode de contact Schottky 8 et de la couche canal 3 et, d'autre part, la diminution de la densité du gaz d'électrons occasionnée par la gravure de la couche barrière 4. En pratique, on considère que l'épaisseur de la couche barrière 4 doit être supérieure à 2 nm.
Or, les procédés de gravure susmentionnés tendent à générer des surfaces gravées dont l'état est dégradé par rapport à celui de la surface du matériau avant gravure. En particulier, une gravure de type RIE (acronyme du terme anglo-saxon Reactive Ion Etching ), couramment utilisée pour former les fossés d'isolation des dispositifs, est particulièrement agressive et endommage la surface. Avant gravure, la surface de la couche est définie par un enchevêtrement de marches atomiques, en plus de dépressions liées à des dislocations émergeant du cristal du matériau. La destruction par la gravure de cette morphologie peut entraîner la formation de défauts de surface et d ( états de surface qui comprennent des états électroniques localisés en surface agissant comme des pièges d'électrons, et la gravure peut se faire préférentiellement autour des dislocations. Il en résulte notamment une augmentation de la densité des défauts cristallins et des pièges d'électrons, ce qui génère des courants de fuite à l'interface entre la couche superficielle 7 et la couche de passivation 9 et contribue à diminuer les performances du dispositif.
L'endommagement des surfaces par la gravure est donc un problème récurrent dans la fabrication des dispositifs électroniques. L'un des buts de l'invention est donc de remédier à tous ces inconvénients en obtenant des dispositifs dont les performances ne sont pas détériorées par les opérations de gravure. Un autre but de l'invention est de fabriquer des dispositifs électroniques dont on maîtrise les courants de fuite liés à la gravure en les maintenant au-dessous d'un certain niveau.
BREVE DESCRIPTION DE L'INVENTION Conformément à l'invention, il est proposé un procédé de fabrication d'un dispositif électronique, comprenant la croissance par épitaxie, sur une couche 5 support, des couches successives suivantes : - une couche apte à contenir un gaz d'électrons, -une couche barrière, - une couche surfacique, le procédé comprenant en outre une étape de gravure d'une partie au moins de la 10 couche surfacique, ledit procédé étant caractérisé en ce qu'après l'étape de gravure, on réalise une reprise d'épitaxie de manière à faire croître une couche de recouvrement sur la couche surfacique gravée. Par gravure d'au moins une partie de la couche surfacique, on entend une gravure d'une partie de l'épaisseur de la couche surfacique et/ou d'une partie de la surface de cette couche. On précise que par la 15 phrase on réalise une reprise d'épitaxie de manière à faire croître une couche de recouvrement sur la couche surfacique gravée on entend que la couche de recouvrement recouvre toute la surface de la structure obtenue à l'issue de l'étape de gravure, c'est-à-dire que : - si la couche surfacique n'est gravée que sur une partie de son épaisseur, alors la 20 couche de recouvrement recouvre toute la surface de la couche surfacique. - si la couche surfacique est gravée localement sur la totalité de son épaisseur, de telle sorte que sont formés un ou plusieurs des fossés à travers lesquels une couche sous-jacente est exposée, la couche de recouvrement recouvre alors non seulement la couche surfacique dans les régions où elle subsiste mais aussi la couche sous- 25 jacente exposée dans les fossés. Selon un mode particulier de réalisation, la gravure est également réalisée dans une partie de l'épaisseur de la couche barrière. De manière particulièrement avantageuse, le matériau de la couche surfacique et le matériau de la couche de recouvrement comprennent au moins un élément du 30 groupe III et de l'azote.
Lors de la reprise d'épitaxie, on peut faire croître la couche de recouvrement en la dopant. De manière préférée, la gravure de la couche surfacique est effectuée à l'emplacement prévu pour une électrode de contact Schottky, de manière à former un fossé sous l'électrode de contact Schottky. Après la formation de la couche de recouvrement, le procédé comprend avantageusement des étapes de : - formation d'une électrode de contact Schottky dans ledit fossé, - formation d'une couche de passivation.
Selon une variante de mise en oeuvre, après la formation de la couche de recouvrement, on grave, à l'emplacement prévu pour au moins une électrode de contact ohmique, un fossé dont la profondeur est au moins égale à l'épaisseur de la couche de recouvrement et de la couche surfacique, de manière à former l'électrode de contact ohmique sur la couche barrière ou dans l'épaisseur de celle-ci.
Un autre objet de l'invention concerne un dispositif électronique comprenant successivement de sa base vers sa surface : - une couche support, - une couche apte à contenir un gaz d'électrons, - une couche barrière, - une couche surfacique sur au moins une partie de la surface de la couche barrière, la couche surfacique comprenant au moins un fossé, ledit dispositif étant caractérisé en ce que la couche surfacique et le(s)dit(s) fossé(s) sont recouverts d'une couche de recouvrement dont la surface présente des marches atomiques séparées par des plateaux dont la largeur est supérieure à 2 nm.
Le dispositif électronique comprend avantageusement une électrode de contact ohmique située sur la couche barrière ou dans l'épaisseur de celle-ci. Il peut comprendre également une électrode de contact Schottky située sur la couche de recouvrement dans un fossé dont la profondeur est supérieure ou égale à l'épaisseur de la couche surfacique.
La couche surfacique et la couche de recouvrement comprennent de préférence au moins un matériau du groupe III et de l'azote.
Selon un mode de réalisation préféré, la couche surfacique n'est pas dopée et la couche de recouvrement est dopée.
BREVE DESCRIPTION DES DESSINS L'invention sera mieux comprise, et d'autres avantages et caractéristiques ressortiront mieux de la description qui va suivre, de plusieurs modes de réalisation et exemples de mise en oeuvre, à partir des dessins annexés sur lesquels : - les figures 1A à 1C sont des vues en coupe d'un dispositif électronique de type connu, illustrant les différentes étapes de fabrication de ce dispositif ; - la figure 2 est une photographie de la surface d'un transistor de type HEMT ; - les figures 3A à 3D sont des vues en coupe d'un dispositif électronique conforme à l'invention, illustrant les différentes étapes de la fabrication de ce dispositif.
DESCRIPTION DETAILLEE DE L'INVENTION Les courants de fuite Dans un dispositif électronique de l'état de la technique, les courants de fuite apparaissent à l'interface entre la couche superficielle 7 et la couche de passivation 9. Ces courants contribuent à diminuer l'efficacité du dispositif électronique.
Ainsi, pour un transistor de type HEMT, on a observé, pour un potentiel grille-source de -1V par exemple, une fuite inverse de 10-9 à 10-8 A/mm (on pourra à cet égard se référer à la publication de T. Kikkawa, Fujitsu, Compound Semiconductor, July 2006, vol. 12, n°6, p23-25). La figure 2 est une photographie de la surface d'un transistor HEMT fabriqué par épitaxie par jets moléculaires (EJM), comprenant une couche superficielle en GaN, sur une couche barrière en AIGaN et une couche tampon en GaN. Sur cette photographie, on constate que la surface de la couche superficielle se présente comme un enchevêtrement de marches atomiques M, et de dépressions D dues aux dislocations. La hauteur des marches M est de l'ordre de 0,25 nm.
Les courants de fuite peuvent être dus à plusieurs phénomènes : - des états d'interface entre la couche superficielle et la couche de passivation. Par exemple, pour des transistors à base de GaAs, il est connu que l'oxyde natif Ga2O3 formé à partir du GaAs est instable et entraîne la formation de pièges à l'interface ; - des défauts émergeant du cristal du matériau semi-conducteur de la couche superficielle. Le GaN, par exemple, présente typiquement 107 à 109 dislocations traversantes par cm2. Ceci se traduit par des dépressions en surface autour desquelles la contrainte varie localement. L'effet combiné de la morphologie de surface et de la contrainte peut avoir des répercussions sur les états d'interface avec la couche de passivation : la modification des potentiels à l'interface entraîne un changement dans la circulation ou la présence d'électrons piégés ; - les procédés de gravure (en particulier, la gravure RIE), qui sont assez violents et peuvent endommager la surface. La destruction de la morphologie initiale de la surface telle que présentée en référence à la figure 2, peut entraîner la formation d'états de surface et la gravure peut se faire préférentiellement autour des dislocations, générant de nouveaux phénomènes.
Description de l'invention On va tout d'abord décrire la structure initiale d'un dispositif électronique conforme à l'invention, en partant de sa base vers sa surface. En référence à la figure 3A, la structure initiale de ce dispositif comprend : une couche support 1, une couche tampon 2 optionnelle, une couche canal 3, une couche barrière 4 et une couche surfacique 7a. La couche support 1 peut par exemple être en silicium, SiC, GaN, ou AIN.
La couche tampon 2 est formée d'un matériau comprenant de l'azote et au moins un élément de la colonne III du tableau périodique, c'est-à-dire par exemple GaN, AIGaN ou encore AIN, BGaN, ou InGaN. La couche canal 3 est formée d'un matériau comprenant de l'azote et au moins un élément de la colonne III du tableau périodique. Toutefois, si ce matériau est identique à celui de la couche tampon il doit être choisi pour que sa bande interdite soit inférieure à celle du matériau de la couche barrière pour recueillir le gaz d'électrons. Si ce matériau est différent de celui de la couche tampon, il faut de plus que sa bande interdite soit inférieure à celle du matériau de la couche tampon. De préférence, la couche canal est formée en GaN ou InGaN. La couche barrière 4 est formée d'un matériau comprenant de l'azote et au moins un élément de la colonne III du tableau périodique et choisi de façon à ce que sa bande interdite soit supérieure à celle du matériau de la couche canal. La couche surfacique 7a est aussi formée d'un matériau comprenant de l'azote et au moins un élément de la colonne III du tableau périodique. Elle est de préférence en GaN, AIGaN, ou InGaN, et doit être choisie de façon à ce que sa bande interdite soit inférieure à celle du matériau de la couche barrière. Par exemple, la couche barrière 4 peut être composée d'AIGaN avec une teneur en aluminium de 50 à 70% des éléments de la colonne III, la couche surfacique 7a pourra alors être composée d'AIGaN avec une teneur de 20% d'aluminium. Si la couche barrière 4 d'AIGaN présente un teneur d'aluminium de l'ordre de 20%, la teneur en aluminium de la couche surfacique 7a sera de préférence inférieure ou égale à 5%. La couche surfacique 7a présente une épaisseur comprise entre 1 et 10 nm. La croissance de ces couches est réalisée par un procédé d'épitaxie, tel qu'une épitaxie par jets moléculaires (EJM ou, selon la terminologie anglo-saxonne, Molecular Beam Epitaxy (MBE)) par exemple. On rappelle que l'épitaxie est une technique de croissance orientée, l'un par rapport à l'autre, de deux cristaux possédant un certain nombre d'éléments de symétrie communs dans leurs réseaux cristallins. Outre l'épitaxie par jet moléculaire, il existe diverses techniques d'épitaxie : on citera par exemple les techniques connues sous les acronymes anglo-saxons de MOCVD (pour Metalorganic Chemical Vapour Deposition ), ou LPCVD (pour Low Pressure Chemical Vapor Deposition ) ou encore HVPE ( Hydride Vapour Phase Epitaxy ). Sur la structure initiale représentée à la figure 3A, on réalise, en référence à la figure 3B, au moins une gravure de la couche surfacique 7a, par exemple pour former un fossé 12 sous l'électrode de contact Schottky, ou encore pour former un fossé d'isolation 10. A cet effet, la couche surfacique 7a est gravée sur toute ou une partie de son épaisseur. i0 L'invention prévoit d'une manière générale, après l'opération de gravure sur la couche surfacique 7a épitaxiée, la reprise d'épitaxie de manière à former une couche de recouvrement 7b sur la couche surfacique 7a gravée, recouvrant également le(s) fossé(s) gravé(s). Par reprise d'épitaxie, on entend une deuxième étape d'épitaxie réalisée après une étape technologique intermédiaire (telle qu'une gravure ou un nettoyage) mise en oeuvre elle-même après une première étape d'épitaxie. On précise que, lors de cette deuxième étape d'épitaxie, on peut faire croître le même matériau que lors de la première étape d'épitaxie, ou bien un matériau différent. De même, la reprise d'épitaxie peut être mise en oeuvre par la même technique que la première étape ou bien par une technique différente. Par exemple, on peut faire croître la couche surfacique 7a par la technique MBE puis la couche de recouvrement 7b par la technique MOCVD. Le matériau de la couche 7b comprend de l'azote et au moins un élément de la colonne III du tableau périodique ; il peut être identique à celui de la couche 7a.
En référence à la figure 3C, la couche de recouvrement 7b présente une épaisseur constante sur toute sa surface, de sorte que son profil suit le profil de la couche surfacique 7a et du (des) fossé(s) sur laquelle elle est formée. Son épaisseur est comprise entre 1 et 20 nm. La reprise d'épitaxie a pour effet de reformer et de réparer le réseau cristallin de la couche surfacique 7a endommagé par la gravure, ce qui se traduit, à l'interface entre la couche de recouvrement 7b et la couche de passivation, par une limitation des courants de fuite. On a en effet observé qu'une surface endommagée par une gravure se caractérise par une succession de marches atomiques distantes de moins de 2 nm.
Entre deux marches adjacentes, on peut donc définir des plateaux, dont la largeur est inférieure à 2 nm. Par contre, la reprise d'épitaxie sur cette surface endommagée permet la croissance d'une couche de recouvrement dont la surface comprend des marches atomiques séparées d'au moins 2 nm, c'est-à-dire des plateaux de largeur supérieure à 2 nm. 2924270 Il La taille des plateaux est directement liée à la présence de courants de fuite à l'interface entre la couche superficielle et la couche de passivation. En effet, plus les plateaux sont petits, plus il existe de défauts cristallins, d'états de surface et de pièges d'électrons, et plus les courants de fuite sont susceptibles de se former. 5 On a ainsi créé, à la surface du dispositif électronique, une couche superficielle 7 dont la structure est différente selon les régions du dispositif. En effet : - dans les régions où la couche surfacique 7a n'a pas été gravée, la couche superficielle 7 est formée à la fois de la couche surfacique 7a et de la couche de 10 recouvrement 7b ; cette configuration intervient typiquement dans les régions situées entre l'électrode de contact ohmique 5 et l'électrode de contact Schottky 8 ; - dans les régions où la couche surfacique 7a a été gravée sur une partie de son épaisseur, la couche superficielle 7 est constituée de la couche surfacique 15 résiduelle et de la couche de recouvrement 7b ; - enfin, dans les régions où la couche surfacique 7a a été gravée sur toute son épaisseur, voire plus profondément encore, jusque dans la couche barrière 4, dans la couche canal 3 ou dans la couche tampon 2, la couche superficielle 7 est constituée uniquement de la couche de recouvrement 7b. Cette situation 20 intervient typiquement au niveau du fossé pour le contact Schottky (dont la profondeur de la gravure est limitée à une partie de l'épaisseur de la barrière tout au plus), ou encore au niveau des fossés d'isolation entre dispositifs (dont la gravure s'arrête à la surface ou dans l'épaisseur de la couche tampon isolante).
25 La couche de recouvrement 7b formée lors de la reprise d'épitaxie peut être dans le même matériau que celui de la couche surfacique 7a, mais peut être dopée différemment. Ainsi, le dispositif peut comprendre une couche surfacique 7a non dopée mais une couche de recouvrement 7b dopée dans une plage de 5.1017 atomes/cm3 à 5.1019 atomes/cm3 par exemple. Le dopant utilisé est typiquement du 30 silicium ou du germanium. La couche surfacique 7a peut aussi être faiblement dopée dans une plage de 0 à 5.1017 atomes/cm3, ce qui permet avantageusement de réduire les pièges d'électrons. Un exemple de réalisation peut comporter une couche surfacique 7a dopée avec une concentration de 2.1015 atomes/cm3, et une couche de recouvrement 7b plus fortement dopée, avec une concentration de 5.1018 atomes/cm3. Après la formation de la couche de recouvrement 7b, on dépose de préférence une couche de passivation 9 qui recouvre donc le fossé d'isolation 10 et le fossé de grille 12.
10 On peut remarquer que dans certaines régions du dispositif, on peut préférer ne pas avoir de couche superficielle. En particulier, on préfère généralement former l'électrode de contact ohmique 5 directement sur la couche barrière 4 ou dans l'épaisseur de la couche barrière qui est riche en aluminium, car l'alliage de l'électrode métallique avec AIGaN est plus facile à 15 obtenir qu'avec le matériau (GaN) de la couche superficielle, ce qui permet d'améliorer le contact ohmique, pour lequel on recherche une résistance de contact très faible. A cet effet, après la formation de la couche de recouvrement 7b et de la couche de passivation 9, on effectue une gravure, à l'emplacement prévu pour l'électrode de 20 contact ohmique 5, d'au moins la couche de passivation 9, la couche de recouvrement 7b et la couche surfacique 7a, jusqu'à atteindre la couche barrière 4. En référence à la figure 3D, on dépose ensuite l'électrode de contact ohmique 5 sur la couche barrière 4 ou dans l'épaisseur de celle-ci, et l'électrode de contact Schottky 8 sur la couche de passivation 9 dans le cas d'un transistor de type MIS. 25 Dans le cas d'un transistor de type HEMT, l'électrode de contact Schottky 8 est déposée directement au contact de la couche de recouvrement 7b, la couche de passivation étant déposée ensuite.
Le dispositif électronique qui vient d'être décrit présente donc des performances 30 améliorées par rapport aux dispositifs de l'état de la technique, car les courants de fuite liés à la gravure y sont limités.5 On remarquera toutefois que les courants de fuite n'ont pas pour unique cause les défauts de surface liés à la gravure. Une partie des courants de fuite est intrinsèque, c'est-à-dire dépendante de la nature des matériaux. Il peut subsister, au sein du dispositif, des courants de fuite ayant d'autres causes que la gravure.
L'invention s'applique avantageusement à un redresseur qui comprend une électrode de contact Schottky et une électrode de contact ohmique ou à un transistor à effet de champ de type HEMT ou MIS, qui comprend deux électrodes de contact ohmique (appelées drain et source) et une électrode de contact Schottky (dénommée grille).
Claims (13)
1. Procédé de fabrication d'un dispositif électronique, comprenant la croissance par épitaxie, sur une couche support (1), des couches successives suivantes : - une couche (2, 3) apte à contenir un gaz d'électrons, - une couche barrière (4), - une couche surfacique (7a), le procédé comprenant en outre une étape de gravure d'une partie au moins de la couche surfacique (7a), caractérisé en ce qu'après l'étape de gravure, on réalise une reprise d'épitaxie de manière à faire croître une couche de recouvrement (7b) sur la couche surfacique (7a) gravée.
2. Procédé selon la revendication 1, caractérisé en ce que la gravure comprend la formation d'au moins un fossé dans la couche surfacique (7a), la profondeur dudit fossé étant supérieure ou égale à l'épaisseur de la couche surfacique (7a), et en ce que la couche de recouvrement (7b) recouvre la couche surfacique (7a) et ledit fossé.
3. Procédé selon l'une des revendications 1 ou 2, caractérisé en ce que la gravure est également réalisée dans une partie de l'épaisseur de la couche barrière (4).
4. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que le matériau de la couche surfacique (7a) et le matériau de la couche de recouvrement (7b) comprennent au moins un élément du groupe III et de l'azote.
5. Procédé selon l'une des revendications 1 à 3, caractérisé en ce que lors de la reprise d'épitaxie, on fait croître la couche de recouvrement (7b) en la dopant.
6. Procédé selon l'une des revendications 1 à 5, caractérisé en ce que la gravure de la couche surfacique (7a) est effectuée à l'emplacement prévu pour une électrodede contact Schottky (8), de manière à former un fossé (12) sous l'électrode de contact Schottky.
7. Procédé selon la revendication 6, caractérisé en ce qu'après la formation de la 5 couche de recouvrement (7b), il comprend des étapes de : - formation d'une électrode de contact Schottky (8), dans ledit fossé (12), - formation d'une couche de passivation (9).
8. Procédé selon l'une des revendications 1 à 7, caractérisé en ce qu'après la 10 formation de la couche de recouvrement (7b), on grave, à l'emplacement prévu pour au moins une électrode de contact ohmique (5), un fossé dont la profondeur est au moins égale à l'épaisseur de la couche de recouvrement (7b) et de la couche surfacique (7a), de manière à former l'électrode de contact ohmique (5) sur la couche barrière (4) ou dans l'épaisseur de celle-ci. 15
9. Dispositif électronique comprenant successivement de sa base vers sa surface : - une couche support (1), - une couche (2, 3) apte à contenir un gaz d'électrons, - une couche barrière (4), 20 - une couche surfacique (7a) sur au moins une partie de la surface de la couche barrière (4) la couche surfacique (7a) comprenant au moins un fossé (10, 12), caractérisé en ce que la couche surfacique (7a) et le(s)dit(s) fossé(s) sont recouverts d'une couche de recouvrement (7b) dont la surface présente des marches atomiques séparées par 25 des plateaux dont la largeur est supérieure à 2 nm.
10. Dispositif électronique selon la revendication 9, caractérisé en ce qu'il comprend une électrode de contact ohmique (5) située sur la couche barrière (4) ou dans l'épaisseur de celle-ci. 305
11. Dispositif électronique selon l'une des revendications 9 ou 10, caractérisé en ce qu'il comprend une électrode de contact Schottky (8) située sur la couche de recouvrement (7b) dans un fossé (12) dont la profondeur est supérieure ou égale à l'épaisseur de la couche surfacique (7a).
12. Dispositif selon l'une des revendications 9 à 11, caractérisé en ce que la couche surfacique (7a) et la couche de recouvrement (7b) comprennent au moins un matériau du groupe III et de l'azote. 10
13. Dispositif selon l'une des revendications 9 à 12, caractérisé en ce que la couche surfacique (7a) n'est pas dopée et en ce que la couche de recouvrement (7b) est dopée.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0759328A FR2924270B1 (fr) | 2007-11-27 | 2007-11-27 | Procede de fabrication d'un dispositif electronique |
CN200880117101XA CN101878532A (zh) | 2007-11-27 | 2008-11-26 | 制造电子器件的工艺 |
PCT/EP2008/066258 WO2009068571A1 (fr) | 2007-11-27 | 2008-11-26 | Procédé de fabrication d'un dispositif électronique |
DE112008002817T DE112008002817T5 (de) | 2007-11-27 | 2008-11-26 | Verfahren zum Herstellen eines elektronischen Bauelements |
JP2010534503A JP2011505064A (ja) | 2007-11-27 | 2008-11-26 | 電子デバイスの作製プロセス |
KR1020107011363A KR20100087022A (ko) | 2007-11-27 | 2008-11-26 | 전자 디바이스를 제조하기 위한 프로세스 |
US12/787,840 US20100258898A1 (en) | 2007-11-27 | 2010-05-26 | Process for fabricating an electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR0759328A FR2924270B1 (fr) | 2007-11-27 | 2007-11-27 | Procede de fabrication d'un dispositif electronique |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2924270A1 true FR2924270A1 (fr) | 2009-05-29 |
FR2924270B1 FR2924270B1 (fr) | 2010-08-27 |
Family
ID=39327283
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR0759328A Expired - Fee Related FR2924270B1 (fr) | 2007-11-27 | 2007-11-27 | Procede de fabrication d'un dispositif electronique |
Country Status (7)
Country | Link |
---|---|
US (1) | US20100258898A1 (fr) |
JP (1) | JP2011505064A (fr) |
KR (1) | KR20100087022A (fr) |
CN (1) | CN101878532A (fr) |
DE (1) | DE112008002817T5 (fr) |
FR (1) | FR2924270B1 (fr) |
WO (1) | WO2009068571A1 (fr) |
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-
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- 2007-11-27 FR FR0759328A patent/FR2924270B1/fr not_active Expired - Fee Related
-
2008
- 2008-11-26 JP JP2010534503A patent/JP2011505064A/ja not_active Withdrawn
- 2008-11-26 DE DE112008002817T patent/DE112008002817T5/de not_active Withdrawn
- 2008-11-26 CN CN200880117101XA patent/CN101878532A/zh active Pending
- 2008-11-26 KR KR1020107011363A patent/KR20100087022A/ko not_active Application Discontinuation
- 2008-11-26 WO PCT/EP2008/066258 patent/WO2009068571A1/fr active Application Filing
-
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- 2010-05-26 US US12/787,840 patent/US20100258898A1/en not_active Abandoned
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DE112008002817T5 (de) | 2011-01-27 |
JP2011505064A (ja) | 2011-02-17 |
KR20100087022A (ko) | 2010-08-02 |
CN101878532A (zh) | 2010-11-03 |
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ST | Notification of lapse |
Effective date: 20130731 |