WO2017046077A1 - TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P - Google Patents

TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P Download PDF

Info

Publication number
WO2017046077A1
WO2017046077A1 PCT/EP2016/071538 EP2016071538W WO2017046077A1 WO 2017046077 A1 WO2017046077 A1 WO 2017046077A1 EP 2016071538 W EP2016071538 W EP 2016071538W WO 2017046077 A1 WO2017046077 A1 WO 2017046077A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
heterojunction
transistor
gate
aigan
Prior art date
Application number
PCT/EP2016/071538
Other languages
English (en)
Inventor
Erwan Morvan
Original Assignee
Commissariat A L'energie Atomique Et Aux Energies Alternatives
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat A L'energie Atomique Et Aux Energies Alternatives filed Critical Commissariat A L'energie Atomique Et Aux Energies Alternatives
Priority to US15/759,437 priority Critical patent/US20180182878A1/en
Priority to EP16763850.1A priority patent/EP3350841A1/fr
Publication of WO2017046077A1 publication Critical patent/WO2017046077A1/fr

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/432—Heterojunction gate for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/452—Ohmic electrodes on AIII-BV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
    • H01L29/66901—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Definitions

  • the transistor according to the invention judiciously combines a p or p + doped diamond grid with a particular heterojunction making it possible to obtain an enrichment transistor having good performances, and in particular to obtain a threshold voltage which may be between approximately 1 V and 2 V.
  • a transistor which would comprise a p + doped diamond grid combined with a heterojunction formed of a layer of GaN and a layer of AIGaN whose thickness would be less than 5 nm and / or whose aluminum would be less than 15% would not achieve sufficient performance.
  • the use of a diamond grid makes it possible to doping the grid with boron, which facilitates the implementation of this method. doping and makes it possible to easily obtain a doping level greater than that obtainable in a grid made of AIGaN or magnesium-doped GaN.
  • the second and third cases have the particular advantage of making it possible to achieve access, or zones, of source and drain of the transistor from portions of AIGaN which are thicker and / or which comprise a higher level of aluminum than the AIGaN portion located at the channel, which allows to obtain a higher surface density of charges and a lower on-state resistance without impacting the value of the threshold voltage which remains positive.
  • the enrichment transistor may furthermore comprise at least:
  • the p-doped diamond can be achieved by the implementation of the following steps:
  • the p + doped diamond grid 116 is preferably made at a low temperature, for example by steps involving temperatures below about 700 ° C. or advantageously between about 500 ° C. and 600 ° C., which makes the production of the grid 116 perfectly compatible with the presence of other elements on the substrate 102 made in CMOS technology, without damaging the characteristics of these other elements.
  • a nucleation layer is performed in a manner compatible with the techniques of microelectronics on silicon, and then a conformal and low temperature growth of the diamond is made from the nucleation layer.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

Transistor (100) à enrichissement comportant au moins : -une hétérojonction formée par au moins une première couche (104) comportant du GaNet au moins une deuxième couche (106) comportant de l'AlGaN; -une grille (116) comportant du diamant dopé p et telle qu'une première partie (115) de la deuxième couche de l'hétérojonction délimitant un canal du transistor soit disposée entre la grille et la première couche de l'hétérojonction; et dans lequel la première partie de la deuxième couche de l'hétérojonction comporte une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15% et 20%.

Description

TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AIGaN/GaN ET
UNE GRILLE EN DIAMANT DOPE P DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR L'invention concerne le domaine des transistors à enrichissement
(également appelés transistors « normally-off », ou « n-off », ou « Enhancement-mode » ou encore « E-mode ») comportant une hétérojonction AIGaN/GaN. De tels transistors correspondent pa r exemple à des transistors de puissance de type H EMT (« High Electron Mobility Transistor », ou transistor à haute mobilité d'électrons). L'invention concerne également le domaine des circuits intégrés électroniques comportant de tels transistors.
L'utilisation d'une hétérojonction de type AIGaN/GaN au sein d'un transistor de puissance tel qu'un tra nsistor de type H EMT est ava ntageuse en raison de la forte densité de porteurs (électrons) et de la grande mobilité de ces porteurs obtenues dans le gaz d'électrons bidimensionnel (2DEG, ou « 2 Dimensional Electron Gas ») du transistor.
Da ns un tel tra nsistor à enrichissement et à hétérojonction AIGaN/GaN, une portion d'AIGaN ou de GaN dopé p+ est utilisée pour former la grille du transistor, comme cela est pa r exemple décrit da ns le document « Gâte Injection Transistor (GIT)— A Normally-Off AIGaN/GaN Power Transistor Using Conductivity Modulation » de Y. Uemoto et al., Electron Devices, I EEE Transactions on, Vol. 54, Issue 12, Décembre 2007, pages 3393 - 3399.
Dans certaines configurations, comme par exem ple celle décrite dans le document « p-GaN Gâte HEMTs with Tungsten Gâte Métal for High Threshold Voltage and Low Gâte Current » de I. Hwang et al., IEEE Electron Device Letters, vol.34, n°2, février 2013, le contact formé entre la grille du tra nsistor et la portion métallique disposée sur la grille permettant d'appliquer le potentiel électrique souhaité sur la grille ne correspond pas à un contact ohmique mais un contact Schottky. Cela permet d'augmenter la tension de seuil du transistor, et de réduire l'injection de trous et donc le courant de grille. Lors de la réalisation de ces transistors, la couche d'AIGaN ou de GaN dopé p qui est réalisée in-situ par croissance sur la couche d'AIGaN de l'hétérojonction doit être gravée pour former la grille. Or, l'arrêt de cette gravure sur la couche d'AIGaN de l'hétérojonction pose des problèmes de sélectivité et de contrôle entraînant généralement une dégradation de la couche d'AIGaN de l'hétérojonction et un mauvais contrôle de la passivation au niveau des zones gravées. Cela va notamment avoir un impact sur le gaz d'électrons bidimensionnel, qui va se traduire par une hausse de la résistance à l'état passant du transistor et une dégradation de son uniformité, et entraîner également un piégeage de charges au niveau des zones gravées. Enfin, en raison de la qualité et des contraintes mécaniques au sein des matériaux de cette hétérojonction, l'ajout de la couche dopée p en AIGaN ou en GaN sur l'hétérojonction pose également des problèmes, particulièrement pour l'AIGaN.
Le document « Nanocrystalline Diamond-Gated AIGaN/GaN HEMT » de TJ. Anderson et al., Electron Device Letters, IEEE, Vol.34, Issue 11, Novembre 2013, pages 1382 - 1384, décrit la réalisation d'un transistor HEMT à appauvrissement, ou à déplétion (également appelé transistor « normally-on », ou « n-on », ou « Depletion-mode ») dans lequel une grille en diamant dopé p est utilisée pour former un dissipateur thermique. La réalisation d'une telle grille en diamant permet de surmonter certains des problèmes liés à la réalisation d'une grille en AIGaN ou en GaN dopé p. Par contre, la réalisation de la grille en diamant décrite dans ce document implique des budgets thermiques importants (supérieurs à 750°C) rendant impossible l'intégration d'une telle grille dans un procédé de réalisation de transistor compatible avec la technologie CMOS. De plus, la phase de nucléation est plus complexe et ne permet pas la croissance de diamant p+ au plus près de la couche d'AIGaN. La technique de nucléation utilisée ne permet pas non plus d'obtenir une croissance suffisamment conforme du diamant car elle ne présente pas elle-même la conformité nécessaire lorsqu'elle est réalisée sur une surface non planaire, présentant une forte topologie.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un transistor à enrichissement comportant une hétérojonction AIGaN/GaN ne présentant pas les inconvénients des transistors de l'art antérieur précédemment décrits. Pour cela, la présente invention propose un transistor à enrichissement comportant au moins :
- une hétérojonction formée par au moins une première couche comportant du GaN et au moins une deuxième couche comportant de l'AIGaN ;
- une grille comportant du diamant dopé p et telle qu'une première partie de la deuxième couche de l'hétérojonction délimitant un canal du transistor soit disposée entre la grille et la première couche de l'hétérojonction ;
et dans lequel la première partie de la deuxième couche de l'hétérojonction comporte une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 %.
L'utilisation combinée de la grille en diamant dopé p et de la couche particulière d'AIGaN de l'hétérojonction permet de réaliser un transistor à enrichissement ne présentant pas les problèmes liés à une grille en AIGaN ou en GaN dopé p, notamment ceux liés à la réalisation par épitaxie d'une telle grille. Les problèmes de sélectivité de gravure lors de la gravure de la grille sont notamment résolus grâce à l'utilisation de diamant dopé p ou p+.
Le transistor selon l'invention combine judicieusement une grille de diamant dopé p ou p+ avec une hétérojonction particulière permettant d'obtenir un transistor à enrichissement présentant de bonnes performances, et notamment d'obtenir une tension de seuil pouvant être comprise entre environ 1 V et 2 V. Enfin, un transistor qui comporterait une grille en diamant dopée p+ combinée à une hétérojonction formée d'une couche de GaN et d'une couche d'AIGaN dont l'épaisseur serait inférieure à 5 nm et/ou dont le taux d'aluminium serait inférieur à 15 % ne permettrait pas d'obtenir des performances suffisantes. De plus, avec une hétérojonction formée d'une couche de GaN et d'une couche d'AIGaN dont l'épaisseur serait supérieure à 12 nm et/ou dont le taux d'aluminium serait supérieur à 20 %, le transistor aurait une tension de seuil Vth trop faible, inférieure à 1 V, et ne serait donc pas utilisable comme transistor à enrichissement pour l'électronique de puissance qui peut à la fois être complètement bloqué à l'état off caractérisé par Vgs = 0V et Vds = Vn0minai (par exemple 600 V) et présenter une certaine marge de tension Vgs entre l'état on (passant) et l'état off (bloqué), c'est-à-dire une tension de seuil Vth supérieure à IV.
Le fait que la première partie de la deuxième couche de l'hétérojonction comporte une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 % peut permettre la formation d'un gaz d'électrons bidimensionnel de densité surfacique de charges ns inférieure à environ 4.1012 cm 2 qui permet, combiné à la grille de diamant dopé p, de former un transistor à enrichissement.
En outre, par rapport à une grille en AIGaN ou en GaN devant être dopée par du magnésium, l'utilisation d'une grille en diamant permet de réaliser un dopage de la grille par du bore, ce qui facilite la mise en œuvre de ce dopage et permet d'obtenir aisément un niveau de dopage plus important que celui pouvant être obtenu dans une grille en AIGaN ou en GaN dopée au magnésium.
L'expression « taux d'aluminium » est utilisée ici pour désigner la fraction molaire d'AIN présente dans l'AIGaN. Par exemple, pour de l'Alo,2Gao,8N, le taux d'aluminium est de 20 %, ce qui correspond à environ 10 % d'atomes d'aluminium dans l'ensemble de l'AIGaN (en prenant en compte les atomes de N). Elle peut également être vue comme le pourcentage d'aluminium dans l'ensemble formé des atomes d'aluminium et de gallium présents dans l'AIGaN, sans prendre en compte les atomes de N présents dans l'AIGaN.
Dans un premier cas, la deuxième couche de l'hétérojonction peut comporter une épaisseur sensiblement constante et comprise entre environ 5 nm et 12 nm.
Dans un deuxième cas, la deuxième couche de l'hétérojonction peut comporter une épaisseur inférieure à environ 35 nm, et des deuxièmes parties de la deuxième couche de l'hétérojonction, adjacentes à la première partie de la deuxième couche de l'hétérojonction, peuvent avoir des épaisseurs supérieures à celle de la première partie de la deuxième couche de l'hétérojonction.
Dans un troisième cas, la deuxième couche de l'hétérojonction peut comporter au moins un empilement d'au moins une couche inférieure comprenant de l'AIGaN, une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 %, et d'au moins une couche supérieure comprenant de l'AIGaN, une épaisseur telle que la somme des épaisseurs de la couche inférieure et de la couche supérieure soit inférieure à environ 35 nm et un taux d'aluminium compris entre environ 15 % et 25 %, et la première partie de la deuxième couche de l'hétérojonction peut correspondre à une partie de la couche inférieure.
Les deuxième et troisième cas ont notamment pour avantage de permettre de réaliser des accès, ou zones, de source et drain du transistor à partir de portions d'AIGaN qui sont plus épaisses et/ou qui comportent un taux plus important d'aluminium que la portion d'AIGaN localisée au niveau du canal, ce qui permet d'obtenir une densité surfacique de charges plus importante et une résistance à l'état passant plus faible sans impacter la valeur de la tension de seuil qui reste positive.
Le dopage du diamant de la grille peut être compris entre environ 3.1018 cm"3 et 3.1021 cm"3 et/ou l'épaisseur de la grille peut être comprise entre environ quelques dizaines et quelques centaines de nm, par exemple entre environ 50 nm et 300 nm. L'épaisseur de la grille peut être supérieure à la somme des zones déplétées dans le diamant dopé p associées au contact avec l'AIGaN de la deuxième couche et au contact avec un métal de grille, ou contact métallique, disposé sur le diamant dopé.
Un contact métallique peut être disposé sur la grille. Ce contact métallique peut notamment servir de contact électrique pour appliquer un potentiel électrique sur la grille.
Le contact entre ce contact métallique et la couche de diamant dopé p peut être soit de type ohmique, soit de type Schottky, notamment en fonction du niveau de dopage du diamant et de la nature du métal formant le contact métallique. Par exemple, ce contact peut être ohmique lorsque ce niveau de dopage (concentration accepteurs) est supérieur à environ 1019 cm 3. Un fort dopage du diamant permet d'obtenir un contact ohmique et obtenir ainsi un transistor de type GIT (« Gâte Injection Transistor ») dans lequel une injection de trous depuis le diamant dopé p vers le canal du transistor est recherchée afin d'améliorer ses performances à l'état on du transistor. Un dopage plus faible permet d'obtenir un contact de type Schottky et obtenir ainsi un transistor avec une tension de seuil plus élevée permettant aussi de limiter fortement l'injection de trous. La première couche de l'hétérojonction peut être directement en contact avec la deuxième couche de l'hétérojonction. L'absence d'AIN entre les couches de l'hétérojonction permet notamment d'obtenir une bonne valeur de la tension de seuil du transistor.
Le transistor à enrichissement peut comporter en outre au moins :
- une première couche diélectrique de passivation recouvrant la deuxième couche de l'hétérojonction ;
- deux contacts électriques traversant la première couche diélectrique de passivation et reliés électriquement à la source et au drain du transistor par l'intermédiaire de la deuxième couche de l'hétérojonction ;
- une deuxième couche diélectrique de passivation recouvrant la première couche diélectrique de passivation et les deux contacts électriques ;
et la grille peut traverser au moins les première et deuxième couches diélectriques de passivation.
La première couche de l'hétérojonction peut être disposée sur un substrat comprenant du Si et/ou du SiC et/ou de ΓΑΙ2Ο3 et/ou du saphir. Une ou plusieurs autres couches servant à la croissance de la première couche de l'hétérojonction peuvent être disposées entre la première couche de l'hétérojonction et le substrat de silicium.
L'invention concerne également un circuit électronique comportant au moins un transistor à enrichissement tel que précédemment décrit.
L'invention concerne également un procédé de réalisation d'un tra nsistor à enrichissement, comportant au moins les étapes de :
- réalisation d'une hétérojonction formée par au moins une première couche comportant du GaN et au moins une deuxième couche comportant de l'AIGaN ;
- réalisation d'une grille comportant du dia mant dopé p et telle qu'une première partie de la deuxième couche de l'hétérojonction délimitant un canal du transistor soit disposée entre la grille et la première couche de l'hétérojonction ;
et dans lequel la première partie de la deuxième couche de l'hétérojonction comporte une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 %. Le procédé peut comporter en outre, entre l'étape de réalisation de l'hétérojonction et l'étape de réalisation de la grille, la mise en œuvre des étapes suivantes :
- dépôt d'au moins une première couche diélectrique de passivation sur la deuxième couche de l'hétérojonction ;
- réalisation d'au moins deux premières ouvertures à travers la première couche diélectrique de passivation ;
- réalisation d'au moins deux contacts électriques au moins dans les deux premières ouvertures et reliés électriquement à la source et au drain du transistor par l'intermédiaire de la deuxième couche de l'hétérojonction ;
- dépôt d'au moins une deuxième couche diélectrique de passivation sur les deux contacts électriques et sur la première couche diélectrique de passivation ;
- réalisation d'au moins une deuxième ouverture traversant les première et deuxième couches diélectriques de passivation et formant un accès à la première partie de la deuxième couche de l'hétérojonction ;
et la grille peut être réalisée au moins par la mise en œuvre des étapes suivantes :
- réalisation d'au moins une couche de diamant dopé p dans la deuxième ouverture, sur la première partie de la deuxième couche de l'hétérojonction et sur la deuxième couche diélectrique de passivation ;
- gravure de la couche diamant dopé p avec arrêt sur la deuxième couche diélectrique de passivation telle qu'une portion restante de la couche de diamant dopé p forme la grille.
L'utilisation de diamant pour réaliser la grille du transistor permet, pour sa réalisation, la mise en œuvre d'une gravure, par exemple de type plasma 02/Ar, compatible avec les procédés standards CMOS et qui est sélective par rapport à la deuxième couche diélectrique de passivation sur laquelle la couche de diamant est déposée.
Dans ce cas, le procédé peut comporter en outre, entre la réalisation de la deuxième ouverture et la réalisation de la grille, une étape de gravure d'une deuxième partie de la deuxième couche de l'hétérojonction se trouvant en regard de la deuxième ouverture et recouvrant la première partie de la deuxième couche de l'hétérojonction.
De plus, la deuxième couche de l'hétérojonction peut comporter un empilement d'au moins une couche inférieure déposée sur la première couche de l'hétérojonction et comprenant de l'AIGaN, une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 %, et d'au moins une couche supérieure déposée sur la couche inférieure et comprenant de l'AIGaN, une épaisseur telle que la somme des épaisseurs de la couche inférieure et de la couche supérieure soit inférieure à environ 35 nm et un taux d'aluminium compris entre environ 15 % et 25 %, et la première partie de la deuxième couche de l'hétérojonction peut correspondre à une partie de la couche inférieure et la deuxième partie de la deuxième couche de l'hétérojonction peut correspondre à une partie de la couche supérieure.
Le diamant dopé p peut être réalisé par la mise en œuvre des étapes suivantes :
- formation d'une couche de nucléation ;
- croissance conforme et basse température du diamant dopé p à partir de la couche de nucléation.
Une telle réalisation de la grille en diamant dopé p rend la réalisation du transistor compatible et intégrable avec la technologie CMOS standard. BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
- la figure 1 représente schématiquement un transistor à enrichissement comportant une hétérojonction AIGaN/GaN et une grille de diamant dopé p, objet de la présente invention, selon un premier mode de réalisation;
- les figures 2A à 2C représentent des exemples de diagrammes de bandes d'un transistor à enrichissement comportant une hétérojonction AIGaN/GaN et une grille de diamant dopé p, objet de la présente invention ; - les figures 3A à 3C représentent des étapes d'un procédé de réalisation d'un transistor à enrichissement comportant une hétérojonction AIGaN/GaN et une grille de diamant dopé p, également objet de la présente invention, selon le premier mode de réalisation ;
- les figures 4A à 4C représentent des étapes d'un procédé de réalisation d'un transistor à enrichissement comportant une hétérojonction AIGaN/GaN et une grille de diamant dopé p, également objet de la présente invention, selon un deuxième mode de réalisation.
Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'éta nt pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère tout d'abord à la figure 1 qui correspond à une vue en coupe schématique d'un transistor 100 à enrichissement, ici de type HEMT, et comportant une hétérojonction du type AIGaN/GaN et une grille en diamant dopé p selon un premier mode de réalisation.
Le transistor 100 est réalisé à pa rtir d'un substrat semi-conducteur 102, comportant par exemple du silicium, sur lequel l'hétérojonction du transistor 100 est réalisée. Le substrat 102 peut également comporter du SiC ou encore de ΓΑΙ2Ο3 ou du saphir. Cette hétérojonction comporte une première couche 104 comprenant du GaN et formée sur le substrat 102, et une deuxième couche 106 comprenant de l'AIGaN et formée sur la première couche 104.
Bien que non visibles sur la figure 1, plusieurs couches servant à la croissance des matériaux de l'hétérojonction sont disposées entre le substrat 102 et la première couche 104. Un exemple de réalisation de ces couches est décrit ici : une première couche d'AIN servant de couche de nucléation peut être formée tout d'abord sur le substrat 102. Plusieurs couches de transition, comportant par exemple de l'AIGaN dont le taux d'aluminium varie d'une couche à l'autre (par exemple plusieurs couches d'AIGaN avec une fraction molaire d'AIN qui décroit avec l'éloignement par rapport au substrat 102, ou un super-réseau comprenant plusieurs bicouches AlxGai-xN/GaN), sont disposées sur la couche de nucléation afin de réaliser une isolation et une adaptation du paramètre de maille cristalline et gérer les contraintes mécaniques entre le substrat et les couches de l'hétérojonction. Une couche tampon épaisse, par exemple de plusieurs microns d'épaisseur, est disposée sur les couches de transition afin de limiter les courants de fuite latéraux et verticaux dans le transistor 100 et également mieux confiner le gaz d'électrons bidimensionnel. Cette couche tampon épaisse comprend par exemple du GaN-SI (SI désignant semi-isolant) dopé au carbone, ou un bicouche GaN-SI / AlxGai-χΝ avec X compris entre environ 4 % et 8 %. La couche 104 comportant ici du GaN n.i.d. (non intentionnellement dopé) est ensuite formée sur la couche tampon. De telles couches intermédiaires permettant la réalisation de l'hétérojonction sont par exemple décrites dans le document US 2002/0074552 Al.
De manière optionnelle, il est possible qu'une fine couche de GaN (quelques nanomètres d'épaisseur) soit disposée entre la couche tampon et la couche 104. Egalement de manière optionnelle, une passivation SiN in-situ peut être réalisée, déposée dans le bâtit de croissance du GaN.
Le taux d'aluminium de l'AIGaN de la deuxième couche 106 est compris entre environ 15 % et 20 %. L'épaisseur de la couche 106 est comprise entre environ 5 nm et 12 nm. L'épaisseur de la couche 104 est choisie en fonction de la tension de claquage souhaitée pour le transistor 100, et est par exemple comprise entre environ 1 μιη et 15 μιη. Un gaz d'électrons bidimensionnel 105 est formé dans la première couche 104, sous l'interface de la première couche 104 avec la deuxième couche 106 (ce gaz d'électrons bidimensionnel est délimité symboliquement dans la première couche 104 par des pointillés sur la figure 1), au niveau du canal et des source et drain du transistor 100. Une première couche diélectrique de passivation 108, comportant par exemple du SiN, recouvre la deuxième couche 106. Deux contacts électriques de source et de drain, respectivement référencés 110 et 112, par exemple métalliques, sont formés à travers la première couche diélectrique de passivation 108 et sont en contact avec des régions de la deuxième couche 106 formant des accès à la source et au drain du transistor 100. Une deuxième couche diélectrique de passivation 114, comportant par exemple du Si02, recouvre la première couche diélectrique de passivation 108 ainsi que les contacts électriques 110 et 112. Lorsque le transistor 100 est destiné à servir de transistor de puissance, chacun des contacts électriques 110 et 112 peut être réalisé sous la forme d'un bicouche du type Ti/AI ou Ta/AI. Lorsque le transistor 100 est destiné à servir de transistor utilisé dans le domaine hyperfréquence, chacun des contacts électriques 110 et 112 peut être réalisé sous la forme d'un bicouche du type Ta/AI ou Ti/AI ou encore d'un empilement de couches Ti/AI/Ni/Au.
Le transistor 100 comporte également une grille 116 disposée dans une ouverture formée à travers les couches diélectriques de passivation 108 et 112 et telle qu'elle soit directement en contact avec une partie 115 de la deuxième couche 106 délimitant le canal du transistor 100. La grille 116 comporte du diamant nanocristallin dopé p (ici dopé au Bore), avec un niveau de dopage compris entre environ 3.1018 et 3.1021 cm 3 (ce qui correspond à un niveau de dopage p+). L'épaisseur de la grille 116 est par exemple comprise entre environ 50 nm et 500 nm. Une portion métallique 118 formant soit un contact ohmique avec la grille 116 et comportant par exemple du titane ou tout autre métal apte à former du carbure lors d'un recuit, soit un contact Schottky et comportant par exemple du TiN, est disposée sur la grille 116.
L'épaisseur et la composition du matériau de la deuxième couche 106 sont telles qu'elles permettent d'obtenir, dans la première couche 104, un gaz d'électrons bidimensionnel 105 de densité surfacique de charges ns inférieure à environ 4.1012 cm 2 et dont la mobilité des électrons est de l'ordre de 1900 cm2/(V.s), ou comprise entre environ 1300 et 2000 cm2/(V.s), permettant ainsi au transistor 100 de présenter une faible résistance à l'état passant. Les caractéristiques de la grille 116 de diamant contribuent à ce que le transistor 100 soit un transistor à enrichissement. Pour que la tension de seuil soit positive et la plus grande possible, le dopage p du diamant au contact de la deuxième couche 106 d'AIGaN est élevé afin que la tension de diffusion (Vbi ou Vbuiit-in) soit maximale (Na > 3.1018). De ce dopage, il est déduit une épaisseur de diamant dopé p+ qui est très supérieure à celle de la zone de déplétion formée dans le diamant afin qu'il subsiste une épaisseur de diamant conducteur suffisante pour s'assurer d'avoir une grille équipotentielle. En pratique, l'épaisseur de diamant p+ peut être supérieure à environ 50 nm.
Les figures 2A et 2B représentent les diagrammes de bandes du transistor 100 dans les parties des différentes couches localisées en regard de la grille 116, pour le cas où une tension nulle est appliquée sur la grille 116 (par l'intermédiaire du contact métallique 118) afin que le transistor 100 soit dans un état bloqué (figure 2A), et pour le cas où une tension positive supérieure à la tension de seuil du transistor 100 est appliquée sur la grille 116 afin que le transistor 100 soit dans un état passant (figure 2B). Ces diagrammes correspondent à ceux d'un transistor 100 comportant une couche 106 de composition Alo,2Gao,8N .
Ces diagrammes montrent que lorsque le transistor 100 est bloqué, le gaz d'électrons bidimensionnel 105 présent sous l'interface AIGaN/GaN des couches 104 et 106 est dépeuplé par la présence de la grille 116 en diamant dopé p. Lorsque le transistor 100 est passant, l'application d'une tension positive sur la grille 116 et supérieure à la tension de seuil du transistor 100 permet de repeupler le gaz d'électrons bidimensionnel 105 et donc de mettre le transistor 100 à l'état passant.
La figure 2C représente le diagramme de bandes du transistor 100 dans les parties des différentes couches localisées en regard de la grille 116 lorsque le contact de grille est de type Schottky (contrairement aux diagrammes des figures 2A et 2B pour lesquels le contact de grille est de type ohmique). L'épaisseur du diamant de la grille 116 est plus importante que dans le cas d'un contact ohmique car il faut ajouter l'épaisseur de la zone de déplétion engendrée par le contact Schottky entre le contact métallique 118 et le diamant de la grille 116. L'épaisseur de diamant de la grille 116 est par exemple supérieure à environ 100 nm. Les valeurs de l'épaisseur de la deuxième couche 106 et du taux d'aluminium de l'AIGaN de la deuxième couche 106 précédemment décrites permettent d'avoir un compromis judicieux entre la valeur atteignable de la tension de seuil (qui est par exemple choisie égale à environ 2 V), et la performance et la robustesse du gaz d'électrons bidimensionnel au niveau des zones d'accès grille-drain et grille-source du transistor qui constituent l'essentiel de la résistance à l'état passant du transistor.
Pour obtenir une tension de seuil qui soit positive et la plus grande possible, aucune couche intermédiaire d'AIN n'est disposée entre la première couche 104 et la deuxième couche 106 car une telle couche d'AIN apporterait trop de polarisation et donc une densité surfacique de charges trop grande sous la grille 116. En outre, afin d'obtenir une telle tension de seuil, et donc pour que la densité surfacique de charges ne soit pas trop importante sous la grille 116, l'épaisseur de la deuxième couche 106 est choisie inférieure ou égale à environ 12 nm et le matériau de cette deuxième couche 106 comporte un taux d'aluminium inférieur ou égal à environ 20 %. Ces paramètres de la deuxième couche 106 permettent de limiter l'apparition d'une polarisation piézoélectrique et spontanée sous la grille 116, et donc de limiter la densité surfacique de charges sous la grille 116, et également de limiter la densité de défauts cristallins
Concernant la performance et la robustesse du gaz d'électrons bidimensionnel 105, le taux d'aluminium de l'AIGaN de la deuxième couche 106 est choisi supérieur ou égal à environ 15 % afin d'avoir une densité surfacique de charges suffisante dans les parties de la deuxième couche 106 périphériques à la partie 115 se trouvant sous la grille 116, c'est-à-dire dans les zones d'accès à la source et au drain du transistor 100. Ce taux d'aluminium supérieur ou égal à environ 15 % permet également d'éviter de dégrader le confinement du gaz d'électrons bidimensionnel 105 dans la première couche 104 et donc de dégrader la mobilité du gaz d'électrons bidimensionnel 105. Enfin, un tel taux d'aluminium supérieur ou égal à environ 15 % de l'AIGaN de la deuxième couche 106 permet de réaliser cette deuxième couche 106 via une épitaxie garantissant la formation d'une hétérojonction et l'apparition d'un gaz d'électrons bidimensionnel.
L'épaisseur de la deuxième couche 106 a également un impact sur la performance et la robustesse du gaz d'électrons bidimensionnel 105. Cette épaisseur est ici choisie supérieure ou égale à environ 5 nm afin que l'épitaxie de la deuxième couche 106 soit suffisamment robuste.
Ainsi, avec une deuxième couche 106 d'épaisseur égale à environ 10 nm et un taux d'aluminium égal à environ 15 %, il est possible d'obtenir une tension de seuil d'environ 1,8 V. De manière générale, avec une deuxième couche 106 d'épaisseur comprise entre environ 5 nm et 12 nm et comprenant un taux d'aluminium compris entre environ 15 % et 20 %, la tension de seuil du transistor 100 sera comprise entre environ 1 V et 2 V en raison des autres paramètres affectant la valeur de la tension de seuil (états d'interface diamant/ AIGaN, couche de nucléation du diamant et profil de dopage dans le diamant).
Dans ce premier mode de réalisation, la deuxième couche 106 n'est pas gravée, ce qui permet d'éviter des problèmes liés la réalisation de la grille 116 (états d'interface contamination de l'AIGaN et contrôle précis de l'épaisseur d'AIGaN).
Dans un tel transistor 100, il est possible (mais non nécessaire) de réaliser une injection de trous depuis la grille 116 vers le canal lorsque la tension appliquée sur la grille 116 dépasse le seuil d'injection, c'est-à-dire est supérieure à la tension de seuil de mise en conduction de la diode formée par la grille 116. Cette injection de trous provoque une modulation de conductivité sous la grille 116 et permet de réduire la résistance à l'état passant. Néanmoins, cela nécessite de prévoir une structure d'évacuation des porteurs lors du passage du transistor 100 à l'état bloqué, ce qui peut complexifier la structure du transistor 100 et risquer de ralentir sa commutation. Dans ce matériau, la durée de vie des trous injectés est courte, ce qui conduit à une efficacité de modulation de conductivité faible ou dégradée. De plus, les circuits de commande de la grille du transistor 100 (drivers) seront plus complexes car ils doivent être capables de gérer ce courant d'injection. Enfin, le courant de grille associé à cette injection de porteurs peut générer des pertes d'énergie additionnelles à l'état passant.
Afin de limiter l'injection de trous, d'obtenir une tension de seuil positive élevée (par exemple supérieure à environ 2V) et une plus grande amplitude de tension de grille, il est possible de réaliser un contact Schottky entre le contact métallique 118 et la couche de diamant de grille 116. Des étapes d'un procédé de réalisation du transistor 100 selon le premier mode de réalisation sont représentées sur les figures 3A à 3C.
Comme représenté sur la figure 3A, la première couche 104 est réalisée par croissance épitaxiale de GaN sur le substrat 102 (en formant au préalable sur le substrat 102 les différentes couches servant à la croissance de la première couche 104, comme précédemment décrit). La deuxième couche 106 d'AIGaN est ensuite formée également par épitaxie sur la première couche 104. La première couche diélectrique de passivation 108 est ensuite déposée sur la deuxième couche 106.
Une gravure de la première couche diélectrique de passivation 108 est ensuite mise en œuvre afin de former deux premières ouvertures à travers la première couche diélectrique de passivation 108, ces premières ouvertures formant des accès à la deuxième couche 106. Les contacts électriques 110 et 112 sont ensuite réalisés par dépôt d'une couche métallique sur la première couche diélectrique de passivation 108 et dans les premières ouvertures. Cette couche métallique est ensuite gravée afin que des portions restantes de cette couche métallique forment les contacts électriques 110 et 112. Des parties des contacts électriques 110 et 112 débordent sur la première couche diélectrique de passivation 108, en périphérie des premières ouvertures.
La deuxième couche diélectrique de passivation 114 est ensuite déposée en recouvrant les contacts électriques 110, 112 et la première couche diélectrique de passivation 108.
Comme représenté sur la figure 3B, une partie de la deuxième couche diélectrique de passivation 114 est gravée afin de former dans la couche 114 une deuxième ouverture 117 formant un emplacement d'une première partie de la grille appelée « Field Plate ». Une partie de la première couche diélectrique de passivation 108 est également gravée afin de prolonger la deuxième ouverture 117 dans la couche 108 (avec toutefois des dimensions, dans le plan de la couche 108, inférieures que celles dans le plan de la couche 114) afin de former un accès à la deuxième couche 106 pour une deuxième partie de la grille appelée pied de grille. La gravure de la première couche diélectrique de passivation 108 est réalisée avec arrêt sur l'AIGaN de la deuxième couche 106. Une couche de diamant dopé p+ est ensuite réalisée, par exemple par croissance à partir d'une couche de nucléation précédemment déposée, dans les parties gravées des couches 108 et 114, c'est-à-dire dans la deuxième ouverture 117 formée à travers les couches 108 et 114, et sur la couche 114. Une couche métallique est ensuite déposée sur la couche de diamant dopé p+. Enfin, la couche métallique est gravée, puis la couche de diamant dopé p+ est gravée par exemple via une gravure plasma 02/Ar avec arrêt sur la couche 114, afin que les portions restantes de ces couches forment la grille 116 et le contact métallique de grille 118 (figure 3C).
La grille 116 de diamant dopé p+ est de préférence réalisée à basse température, par exemple par des étapes mettant en jeu des températures inférieures à environ 700°C ou avantageusement comprises entre environ 500°C et 600°C, ce qui rend la réalisation de la grille 116 parfaitement compatible avec la présence d'autres éléments sur le substrat 102 réalisés en technologie CMOS, sans détériorer les caractéristiques de ces autres éléments. Pour cela, une couche de nucléation est réalisée de manière compatible avec les techniques de la microélectronique sur silicium, puis une croissance conforme et à basse température du diamant est réalisée à partir de la couche de nucléation. Le document « Electrostatic grafting of diamond nanoparticles towards 3D diamond nanostructures » de H. A. Girard et al., Diamond and Related Materials 23 (2012), pp. 83- 87, décrit notamment des détails de réalisation d'une couche de nucléation basse température par une technique de nucléation électrostatique. Une telle technique permet de réaliser cette couche de nucléation avec une bonne conformité par rapport à la topologie sur laquelle cette couche est réalisée. La croissance du diamant par exemple par MPCVD (« Microwave Plasma Chemical Vapour Déposition ») peut être réalisée comme décrite dans le document WO 2011/124568 Al. Cette croissance est également mise en œuvre à basse température et permet d'obtenir une couche de diamant présentant une bonne conformité par rapport à la topologie sur laquelle elle est réalisée.
Le diamant de la grille 116 peut également être réalisé avec la mise en œuvre de techniques différentes. Différentes techniques de croissance CVD du diamant sont décrites dans le document « Nanocrystalline Diamond Growth and Device Applications » de Michèle Dipalo, Ulm University, 2 octobre 2008. Des étapes d'un procédé de réalisation du transistor 100 selon un deuxième mode de réalisation sont représentées sur les figures 4A à 4C.
On réalise tout d'abord la structure représentée sur la figure 4A qui est similaire à celle précédemment décrite en liaison avec la figure 3A.
Des parties des couches diélectriques de passivation 108 et 114 sont ensuite gravées, comme précédemment décrit en liaison avec la figure 3B, formant ainsi la deuxième ouverture 117 à travers les couches diélectriques de passivation 108 et 114 (la deuxième ouverture 117 comportant des dimensions plus importantes dans la deuxième couche diélectrique de passivation 114 que dans la première couche diélectrique de passivation 108). Toutefois, contrairement au procédé précédemment décrit en liaison avec les figures 3A à 3C, la gravure n'est pas arrêtée sur la deuxième couche 106 mais est prolongée dans une partie de l'épaisseur de l'AIGaN de la deuxième couche 106 (figure 4B). Ainsi, l'épaisseur restante d'AIGaN sous la partie gravée de la deuxième couche 106 correspond à la partie 115 d'AIGaN dont une épaisseur est comprise entre environ 5 nm et 12 nm et comprenant un taux d'aluminium compris entre environ 15 % et 20 % et qui est destinée à délimiter le canal du transistor 100. Des deuxièmes parties 119 de la deuxième couche 106, adjacentes à la première partie 115, ont donc des épaisseurs supérieures à celle de la première partie 115 et forment des régions d'accès entre la grille 116 et les source et drain du transistor 100.
Le transistor 100 est ensuite achevé en déposant la couche de diamant dopé p+ dans la partie gravée de la deuxième couche 106, dans la deuxième ouverture 117 formée dans les couches diélectriques de passivation 108 et 114, et sur la deuxième couche diélectrique de passivation 114. La couche métallique est ensuite déposée sur la couche de diamant dopé p+. Enfin, la couche métallique et la couche de diamant dopé p+ sont gravées afin que les portions restantes de ces couches forment la grille 116 et le contact métallique de grille 118 (figure 4C).
Pour le transistor 100 selon ce deuxième mode de réalisation, le fait que la deuxième couche 106 soit partiellement gravée au niveau de la grille 116 pour former la portion 115 délimitant le canal du transistor 100 autorise de faire appel à une deuxième couche 106 initiale plus épaisse que dans le premier mode de réalisation, et notamment dont l'épaisseur peut être supérieure à environ 12 nm, avantageusement comprise entre environ 25 nm et 35 nm.
Ce deuxième mode de réalisation permet donc d'avoir, au niveau de la grille 116, une épaisseur d'AIGaN suffisamment fine pour obtenir une tension de seuil positive tout en gardant, au niveau des régions d'accès grille-source et grille-drain, une épaisseur d'AIGaN plus importante, par exemple comprise entre environ 25 nm et 35 nm, et donc une densité surfacique de charges plus importante et une résistance à l'état passant Ron plus faible que dans le premier mode de réalisation. Ce deuxième mode de réalisation permet donc de dissocier partiellement les contraintes liées à l'obtention d'une tension de seuil positive et suffisamment grande de celles liées à l'obtention d'une résistance à l'état passant du transistor qui soit suffisamment faible.
En variante du deuxième mode de réalisation décrit ci-dessus, il est possible que la deuxième couche 106 corresponde à un empilement d'au moins une couche inférieure comprenant de l'AIGaN, disposée contre la première couche 104 de GaN et comportant un taux d'aluminium compris entre environ 15% et 20% et une épaisseur comprise entre environ 5 nm et 12 nm, et d'une couche supérieure d'AIGaN pouvant notamment avoir un taux d'aluminium différent de celui de l'AIGaN de la couche inférieure, par exemple supérieur à environ 20 % (par exemple égal à environ 25 %). L'épaisseur totale de cet empilement de la couche inférieure et de la couche supérieure est par exemple inférieure à environ 35 nm ou comprise entre environ 25 nm et 35 nm. Dans cette variante, la gravure réalisée à travers l'empilement de couches pour la réalisation de la grille 116, tel que décrit à la figure 4B, est avantageusement réalisée à travers toute l'épaisseur de la couche supérieure d'AIGaN afin que la grille 116 repose sur la couche inférieure d'AIGaN formant la partie 115 délimitant le canal du transistor 100. Les accès grille-source et gril le- drain sont dans ce cas formés par des parties 119 des couches inférieure et supérieure d'AIGaN adjacentes à la partie 115. L'AIGaN de la couche supérieure de l'empilement permet à ces accès d'avoir une densité surfacique de charges plus importante et une résistance à l'état passant Ron plus faible que dans le premier mode de réalisation.
En variante des deux modes de réalisation précédemment décrits, il est possible de réaliser la grille 116 préalablement à la réalisation de la première couche diélectrique de passivation 108. Dans ce cas, la couche de diamant dopé doit être gravée sélectivement par rapport à l'AIGaN de la deuxième couche 106 pour former la grille 116, par exemple par une gravure plasma 02/Ar.
Quel que soit le mode de réalisation et/ou la variante de réalisation du transistor 100, un tel transistor 100 peut avantageusement faire partie de circuits électroniques utilisés dans le domaine de l'électronique de puissance, par exemple au sein de circuits de conversion d'énergie utilisés dans des voitures électriques ou dans des dispositifs photovoltaïques, ou encore pour la commande de moteurs industriels, ou le domaine de l'hyperfréquence de puissance, par exemple au sein d'amplificateurs hyperfréquence de puissance utilisés pour des radars ou des dispositifs de télécommunications, ou bien pour la réalisation de fonctions logiques faisant appel à des technologies GaN intégrées et gérant par exemple le fonctionnement d'amplificateurs hyperfréquence de puissance.

Claims

REVENDICATIONS
1. Transistor (100) à enrichissement comportant au moins :
- une hétérojonction formée par au moins une première couche (104) comportant du GaN et au moins une deuxième couche (106) comportant de l'AIGaN ;
- une grille (116) comportant du diamant dopé p et telle qu'une première partie (115) de la deuxième couche (106) de l'hétérojonction délimitant un ca nal du transistor (100) soit disposée entre la grille (116) et la première couche (104) de l'hétérojonction ;
et dans lequel la première partie (115) de la deuxième couche (106) de l'hétérojonction comporte une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 %.
2. Transistor (100) à enrichissement selon la revendication 1, dans lequel la deuxième couche (106) de l'hétérojonction comporte une épaisseur sensiblement constante et comprise entre environ 5 nm et 12 nm.
3. Transistor (100) à enrichissement selon la revendication 1, dans lequel la deuxième couche (106) de l'hétérojonction comporte une épaisseur inférieure à environ 35 nm, et dans lequel des deuxièmes parties (119) de la deuxième couche (106) de l'hétérojonction, adjacentes à la première pa rtie (115) de la deuxième couche (106) de l'hétérojonction, ont des épaisseurs supérieures à celle de la première partie (115) de la deuxième couche (106) de l'hétérojonction.
4. Transistor (100) à enrichissement selon la revendication 1, dans lequel la deuxième couche (106) de l'hétérojonction comporte au moins un empilement d'au moins une couche inférieure comprenant de l'AIGaN, une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 %, et d'au moins une couche supérieure comprenant de l'AIGaN, une épaisseur telle que la somme des épaisseurs de la couche inférieure et de la couche supérieure soit inférieure à environ
35 nm et un taux d'aluminium compris entre environ 15 % et 25 %, et dans lequel la première partie (115) de la deuxième couche (106) de l'hétérojonction correspond à une partie de la couche inférieure.
5. Transistor (100) à enrichissement selon l'une des revendications précédentes, dans lequel le dopage du diamant de la grille (116) est compris entre environ
3.1018 cm"3 et 3.1021 cm"3 et/ou l'épaisseur de la grille (116) est comprise entre environ 50 nm et 300 nm.
6. Transistor (100) à enrichissement selon l'une des revendications précédentes, dans lequel la première couche (104) de l'hétérojonction est directement en contact avec la deuxième couche (106) de l'hétérojonction.
7. Transistor (100) à enrichissement selon l'une des revendications précédentes, comportant en outre au moins :
- une première couche diélectrique de passivation (108) recouvrant la deuxième couche (106) de l'hétérojonction ;
- deux contacts électriques (110, 112) traversant la première couche diélectrique de passivation (108) et reliés électriquement à la source et au drain du transistor (100) par l'intermédiaire de la deuxième couche (106) de l'hétérojonction ;
- une deuxième couche diélectrique de passivation (114) recouvrant la première couche diélectrique de passivation (108) et les deux contacts électriques (110,
112) ;
et dans lequel la grille (116) traverse au moins les première et deuxième couches diélectriques de passivation (108, 114).
8. Transistor (100) à enrichissement selon l'une des revendications précédentes, dans lequel la première couche (104) de l'hétérojonction est disposée sur un substrat (102) comprenant du Si et/ou du SiC et/ou de ΓΑΙ2Ο3 et/ou du saphir.
9. Circuit électronique comportant au moins un transistor (100) à enrichissement selon l'une des revendications précédentes.
10. Procédé de réalisation d'un transistor (100) à enrichissement, comportant au moins les étapes de :
- réalisation d'une hétérojonction formée par au moins une première couche (104) comportant du GaN et au moins une deuxième couche (106) comportant de l'AIGaN ;
- réalisation d'une grille (116) comportant du diamant dopé p et telle qu'une première partie (115) de la deuxième couche (106) de l'hétérojonction délimitant un canal du transistor (100) soit disposée entre la grille (116) et la première couche (104) de l'hétérojonction ;
et dans lequel la première partie (115) de la deuxième couche (106) de l'hétérojonction comporte une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 %.
11. Procédé selon la revendication 10, comportant en outre, entre l'étape de réalisation de l'hétérojonction et l'étape de réalisation de la grille (116), la mise en œuvre des étapes suivantes :
- dépôt d'au moins une première couche diélectrique de passivation (108) sur la deuxième couche (106) de l'hétérojonction ;
- réalisation d'au moins deux premières ouvertures à travers la première couche diélectrique de passivation (108) ;
- réalisation d'au moins deux contacts électriques (110, 112) au moins dans les deux premières ouvertures et reliés électriquement à la source et au drain du transistor (100) par l'intermédiaire de la deuxième couche (106) de l'hétérojonction ;
- dépôt d'au moins une deuxième couche diélectrique de passivation (114à sur les deux contacts électriques (110, 112) et sur la première couche diélectrique de passivation (108) ;
- réalisation d'au moins une deuxième ouverture (117) traversant les première et deuxième couches diélectriques de passivation (108, 114) et formant un accès à la première partie (115) de la deuxième couche (106) de l'hétérojonction ; et dans lequel la grille (116) est réalisée au moins par la mise en œuvre des étapes suivantes :
- réalisation d'au moins une couche de diamant dopé p dans la deuxième ouverture (117), sur la première partie (115) de la deuxième couche (106) de l'hétérojonction et sur la deuxième couche diélectrique de passivation (114) ;
- gravure de la couche diamant dopé p avec arrêt sur la deuxième couche diélectrique de passivation (114) telle qu'une portion restante de la couche de diamant dopé p forme la grille (116).
12. Procédé selon la revendication 11, comportant en outre, entre la réalisation de la deuxième ouverture (117) et la réalisation de la grille (116), une étape de gravure d'une deuxième partie de la deuxième couche (106) de l'hétérojonction se trouvant en regard de la deuxième ouverture (117) et recouvrant la première partie (115) de la deuxième couche (106) de l'hétérojonction.
13. Procédé selon la revendication 12, dans lequel la deuxième couche (106) de l'hétérojonction comporte un empilement d'au moins une couche inférieure déposée sur la première couche (104) de l'hétérojonction et comprenant de l'AIGaN, une épaisseur comprise entre environ 5 nm et 12 nm et un taux d'aluminium compris entre environ 15 % et 20 %, et d'au moins une couche supérieure déposée sur la couche inférieure et comprenant de l'AIGaN, une épaisseur telle que la somme des épaisseurs de la couche inférieure et de la couche supérieure soit inférieure à environ 35 nm et un taux d'aluminium compris entre environ 15 % et 25 %, et dans lequel la première partie (115) de la deuxième couche (106) de l'hétérojonction correspond à une partie de la couche inférieure et la deuxième partie de la deuxième couche (106) de l'hétérojonction correspond à une partie de la couche supérieure.
14. Procédé selon l'une des revendications 10 à 13, dans lequel le diamant dopé p est réalisé par la mise en œuvre des étapes suivantes :
- formation d'une couche de nucléation ; - croissance conforme et basse température du diamant dopé p à partir uche de nucléation.
PCT/EP2016/071538 2015-09-14 2016-09-13 TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P WO2017046077A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US15/759,437 US20180182878A1 (en) 2015-09-14 2016-09-13 ENHANCEMENT-MODE TRANSISTOR COMPRISING AN AlGaN/GaN HETEROJUNCTION AND A P-DOPED DIAMOND GATE
EP16763850.1A EP3350841A1 (fr) 2015-09-14 2016-09-13 TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1558536 2015-09-14
FR1558536A FR3041150B1 (fr) 2015-09-14 2015-09-14 Transistor a enrichissement comportant une heterojonction algan/gan et une grille en diamant dope p

Publications (1)

Publication Number Publication Date
WO2017046077A1 true WO2017046077A1 (fr) 2017-03-23

Family

ID=54356598

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2016/071538 WO2017046077A1 (fr) 2015-09-14 2016-09-13 TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P

Country Status (4)

Country Link
US (1) US20180182878A1 (fr)
EP (1) EP3350841A1 (fr)
FR (1) FR3041150B1 (fr)
WO (1) WO2017046077A1 (fr)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11257811B2 (en) 2017-07-14 2022-02-22 Cambridge Enterprise Limited Power semiconductor device with an auxiliary gate structure
US11336279B2 (en) 2017-07-14 2022-05-17 Cambridge Enterprise Limited Power semiconductor device with a series connection of two devices
GB2564482B (en) 2017-07-14 2021-02-10 Cambridge Entpr Ltd A power semiconductor device with a double gate structure
EP3948955A4 (fr) * 2019-04-04 2023-05-10 HRL Laboratories, LLC Grille-t de plaque de champ miniature et son procédé de fabrication
US11955478B2 (en) * 2019-05-07 2024-04-09 Cambridge Gan Devices Limited Power semiconductor device with an auxiliary gate structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074552A1 (en) 2000-12-14 2002-06-20 Weeks T. Warren Gallium nitride materials and methods
US20090212325A1 (en) * 2008-02-25 2009-08-27 Sanken Electric Co., Ltd. Hetero Field Effect Transistor and Manufacturing Method Thereof
DE102011000911A1 (de) * 2010-02-26 2011-09-01 Infineon Technologies Austria Ag Nitridhalbleiterbauelement
WO2011124568A1 (fr) 2010-04-07 2011-10-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un materiau poreux en diamant de synthese
US20130168685A1 (en) * 2011-12-28 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US20150060947A1 (en) * 2013-08-30 2015-03-05 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Transistor with Diamond Gate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101604704B (zh) * 2008-06-13 2012-09-05 西安能讯微电子有限公司 Hemt器件及其制造方法
JP2010206125A (ja) * 2009-03-06 2010-09-16 Oki Electric Ind Co Ltd 窒化ガリウム系高電子移動度トランジスタ
KR102065115B1 (ko) * 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
US9425301B2 (en) * 2014-04-30 2016-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall passivation for HEMT devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074552A1 (en) 2000-12-14 2002-06-20 Weeks T. Warren Gallium nitride materials and methods
US20090212325A1 (en) * 2008-02-25 2009-08-27 Sanken Electric Co., Ltd. Hetero Field Effect Transistor and Manufacturing Method Thereof
DE102011000911A1 (de) * 2010-02-26 2011-09-01 Infineon Technologies Austria Ag Nitridhalbleiterbauelement
WO2011124568A1 (fr) 2010-04-07 2011-10-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de fabrication d'un materiau poreux en diamant de synthese
US20130168685A1 (en) * 2011-12-28 2013-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US20150060947A1 (en) * 2013-08-30 2015-03-05 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Transistor with Diamond Gate

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
H.A. GIRARD ET AL.: "Electrostatic grafting of diamond nanoparticles towards 3D diamond nanostructures", DIAMOND AND RELATED MATERIALS, vol. 23, 2012, pages 83 - 87, XP028468040, DOI: doi:10.1016/j.diamond.2012.01.021
I. HWANG ET AL.: "p-GaN Gate HEMTs with Tungsten Gate Métal for High Threshold Voltage and Low Gate Current", IEEE ELECTRON DEVICE LETTERS, vol. 34, no. 2, February 2013 (2013-02-01), XP011488926, DOI: doi:10.1109/LED.2012.2230312
MICHELE DIPALO, NANOCRYSTALLINE DIAMOND GROWTH AND DEVICE APPLICATIONS, 2 October 2008 (2008-10-02)
T.J. ANDERSON ET AL.: "Nanocrystalline Diamond-Gated AIGaN/GaN HEMT", ELECTRON DEVICE LETTERS, IEEE, vol. 34, no. 11, November 2013 (2013-11-01), pages 1382 - 1384, XP011531173, DOI: doi:10.1109/LED.2013.2282968
Y. UEMOTO ET AL.: "Gate Injection Transistor (GIT)-A Normally-Off AIGaN/GaN Power Transistor Using Conductivity Modulation", ELECTRON DEVICES, IEEE TRANSACTIONS, vol. 54, no. 12, December 2007 (2007-12-01), pages 3393 - 3399, XP011197116

Also Published As

Publication number Publication date
FR3041150B1 (fr) 2017-09-29
US20180182878A1 (en) 2018-06-28
FR3041150A1 (fr) 2017-03-17
EP3350841A1 (fr) 2018-07-25

Similar Documents

Publication Publication Date Title
JP5580602B2 (ja) デプレッションモードＧａＮベースＦＥＴを使用したカスコード回路
WO2017046077A1 (fr) TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P
JP2010045343A (ja) 半導体デバイス
TWI538225B (zh) 半導體裝置及形成半導體裝置的方法
EP2736079B1 (fr) Procédé de fabrication d'un transistor à hétérojonction de type normalement bloqué
JP2011238931A (ja) エンハンスメントモード電界効果デバイスおよびそれを製造する方法
EP3117465B1 (fr) Transistor a effet de champ et a heterojonction.
TWI756435B (zh) 一種增強型開關裝置及其製造方法
EP3203526B1 (fr) Transistor à hétérojonction à confinement de gaz d'électrons amélioré
FR3030114A1 (fr) Transistor hemt
FR3059467A1 (fr) Transistor a heterojonction a structure verticale
US20240047527A1 (en) Semiconductor device and method for manufacturing the same
EP2736078B1 (fr) Transistor bidirectionnel à haute mobilité électronique
EP3240041A1 (fr) Transistor à heterojonction de type normalement ouvert a tension de seuil elevee
WO2015052456A1 (fr) Transistor hemt à base d'heterojonction
WO2019106272A1 (fr) Composant electronique a heterojonction muni d'une couche barriere enterree amelioree
EP3369115A1 (fr) Transistor a effet de champ a rendement et gain optimise
EP2992558B1 (fr) Procede de formation d'une zone implantee pour un transistor a heterojonction de type normalement bloque
FR3047609A1 (fr) Transistor hemt de type normalement ouvert presentant une tension de seuil eleve et une resistance de conduction reduite
EP3561880A1 (fr) Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
EP3467867A1 (fr) Procede de fabrication d'un composant electronique a heterojonction muni d'une couche barriere enterree
EP4068386A1 (fr) Transistor à effet de champ à structure verticale
JP5285252B2 (ja) 窒化物半導体装置
WO2020035644A1 (fr) Transistor a haute mobilite electronique
FR2922045A1 (fr) Transistor a forte mobilite electronique et son procede de fabrication

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16763850

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 15759437

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2016763850

Country of ref document: EP