FR3030114A1 - Transistor hemt - Google Patents

Transistor hemt Download PDF

Info

Publication number
FR3030114A1
FR3030114A1 FR1462461A FR1462461A FR3030114A1 FR 3030114 A1 FR3030114 A1 FR 3030114A1 FR 1462461 A FR1462461 A FR 1462461A FR 1462461 A FR1462461 A FR 1462461A FR 3030114 A1 FR3030114 A1 FR 3030114A1
Authority
FR
France
Prior art keywords
buffer layer
layer
substrate
region
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR1462461A
Other languages
English (en)
Other versions
FR3030114B1 (fr
Inventor
Frederic Morancho
Saleem Hamady
Bilal Beydoun
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre National de la Recherche Scientifique CNRS
Universite Libanaise
Original Assignee
Centre National de la Recherche Scientifique CNRS
Universite Libanaise
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Centre National de la Recherche Scientifique CNRS, Universite Libanaise filed Critical Centre National de la Recherche Scientifique CNRS
Priority to FR1462461A priority Critical patent/FR3030114B1/fr
Priority to EP15821120.1A priority patent/EP3235006A1/fr
Priority to US15/535,933 priority patent/US10177239B2/en
Priority to JP2017531697A priority patent/JP2018503252A/ja
Priority to PCT/FR2015/053503 priority patent/WO2016097576A1/fr
Publication of FR3030114A1 publication Critical patent/FR3030114A1/fr
Application granted granted Critical
Publication of FR3030114B1 publication Critical patent/FR3030114B1/fr
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Structure à hétérojonction, dite aussi hétéro-structure, en matériau semi-conducteur , notamment pour un transistor à grande mobilité d'électrons (HEMT) comprenant un substrat (4), un empilement d'au moins trois couches tampons en un même matériau semi-conducteur à large bande interdite EG1 à base de nitrure de la colonne III, dont une première couche tampon (6) non intentionnellement dopée, une deuxième couche tampon (8), une troisième couche tampon (10) non intentionnellement dopée, une couche non intentionnellement dopée (11) et une couche barrière (12) disposée sur la troisième couche (11), ladite couche barrière (12) étant en un matériau semi-conducteur à large bande interdite EG2 à base de nitrure de la colonne III ; la deuxième couche tampon (8) présente un dopage de type P+ constant sur tout ou partie de son épaisseur ; et la troisième couche tampon (10) présente une première région (16) non intentionnellement dopée sur toute son épaisseur ainsi qu'au moins une deuxième région (18) adjacente à ladite première région avec un dopage N+ entourant la première région (16).

Description

TRANSISTOR HEMT Domaine Technique La présente invention se rapporte de manière générale aux techniques de réalisation de transistors à grande mobilité d'électrons (ou transistor HEMT, de l'anglais « High Electron Mobility Transistor »). Elle concerne plus spécialement une hétéro-structure à partir de laquelle peut être réalisé un tel transistor. L'invention trouve des applications, en particulier dans le domaine des composants électroniques de puissance utilisés, par exemple, dans des dispositifs de production, de conversion et/ou de gestion des énergies renouvelables tels que l'énergie éolienne ou solaire, mais également dans le transport à faible impact écologique. Art Antérieur Les sources d'énergie renouvelables telles que par exemple les énergies éoliennes ou solaires sont devenues depuis quelques années des solutions alternatives viables, adaptées pour faire face à la diminution des ressources énergétiques fossiles et au réchauffement climatique. De plus, le développement de moyens de transport à faible impact écologique, tels que le tramway, le train ou bien la voiture électrique, appelle le développement de composants électroniques de puissance adaptés et plus, spécialement, d'interrupteurs de puissance.
En particulier, des améliorations aux composants de type semi- conducteur sous forme de circuits intégrés, comme par exemple des transistors de puissance, portent sur les caractéristiques intrinsèques de ces composants pour augmenter leur tension d'utilisation et/ou leur fréquence maximale de commutation. Elles visent aussi à proposer des solutions d'intégration totale permettant une fabrication en masse pour diminuer les coûts de production. A ce jour, seuls des composants de puissance à base de Silicium (Si) tels que par exemple des transistors MOS (« Metal Oxyde Semiconductor ») ou des transistors IGBT (« Insulated Gate Bipolar Transistor ») réalisent ce type de fonctions. Cependant, les propriétés physiques inhérentes à l'utilisation du Si rendent difficiles les évolutions technologiques de ce type de composants.
3030114 2 Depuis quelques années, de nombreux travaux de recherche ont permis de trouver des solutions alternatives grâce à l'utilisation de matériaux à large bande interdite, permettant la réalisation de nouveaux composants de puissance comme par exemple des transistors à haute mobilité électronique, 5 aussi appelés transistors HEMT. Le carbure de Silicium (SiC) et le Nitrure de Gallium (GaN) sont apparus comme étant deux matériaux parmi les plus prometteurs grâce à un champ électrique critique élevé et à une large gamme de fonctionnement en température. Malgré des résultats remarquables, les composants de puissance 10 à base de SiC rencontrent toutefois des difficultés pour pénétrer les marchés de masse, du fait des tailles limitées des plaquettes en SiC (100 à 150 mm de diamètre maximum à l'heure actuelle). De plus, des problématiques persistent à ce jour pour ce type de composants en ce qui concerne la maîtrise des défauts, mais également la reproductibilité des procédés de fabrication.
15 Le GaN semble être une alternative au SiC très intéressante pour la conception de composants de puissance. En effet, le GaN est un matériau semi-conducteur plus performant que le Si ou le SiC en termes de compromis résistance passante / tenue en tension. Ce rapport, autrement nommé facteur de mérite, caractérise les performances statiques d'un interrupteur de 20 puissance. Sur la Figure 1 est représenté un exemple de structure électronique à hétérojonction utilisée dans un transistor HEMT. Cette structure électronique à hétérojonction comprend plusieurs couches à base de GaN ayant chacune des caractéristiques intrinsèques maîtrisées, et empilées les unes au-dessus des 25 autres, avec : - un substrat 1, - par-dessus lequel vient une première couche 3, dite couche tampon, composée d'un matériau M1 caractérisé par sa largeur de bande interdite ou « gap » Eg1 ; et, 3030114 3 - une seconde couche 5, dite couche barrière, venant par-dessus la première couche 1 et composée d'un matériau M2 caractérisé par sa largeur de bande interdite ou « gap » Eg2, où Eg1 est inférieure à Eg2. De nombreux travaux de recherche portent sur la maîtrise et l'amélioration 5 d'un confinement du gaz bidimensionnel d'électrons au niveau de l'hétéro- structure AIGaN/GaN en étudiant différentes solutions. Ces solutions peuvent être au niveau du dépôt de la couche GaN, afin de modifier certaines caractéristiques intrinsèques de l'hétéro-structure permettant ainsi d'obtenir des transistors HEMT avec des vitesses de commutation relativement élevées 10 ainsi que des pertes relativement faibles. Elles peuvent aussi consister à créer de nouvelles structures de type MOS-HEMT. Ainsi, par exemple, une structure de transistor MOS-HEMT est proposée dans la publication IEEE de 2008, « Enhanced device performance of AIGaN/GaN HEMTs using thermal oxidation of electron-beam deposited 15 Aluminium for gate oxide » de C. Hongwei et al. Cette publication montre l'amélioration des performances d'une structure classique de transistor HEMT qui peut être obtenue en ajoutant une couche d'oxydation au niveau de l'électrode de grille. La structure MOS-HEMT ainsi obtenue possède des courants de fuite moins importants et une gamme de courant de drain plus 20 grande qu'une structure HEMT classique avec, cependant, la nécessité d'avoir une tension de seuil inférieure à zéro volt pour placer le transistor dans un état bloqué. Or, un autre axe de recherche très important à l'heure actuelle concerne l'état au repos de ce type de structure, c'est-à-dire l'état du transistor 25 lorsqu'aucune tension n'est appliquée sur l'électrode de grille du transistor HEMT. En effet, dans de nombreuses applications de puissance, le transistor utilisé comme interrupteur doit être à l'état ouvert par défaut (aussi appelé fonctionnalité « normally OFF »). En effet, cet état est indispensable pour des raisons de sécurité et d'économie d'énergie, comme par exemple dans les 30 applications pour le transport automobile ou ferroviaire. Plusieurs structures à base de GaN ont été récemment proposées afin de satisfaire la fonctionnalité « normally OFF » d'un transistor HEMT. Des travaux 3030114 4 de l'équipe de C. Hongwei et al, ont montré la possibilité de modifier la tension de seuil pour obtenir un transistor HEMT « normally OFF » en utilisant un traitement aux ions Fluor dans une publication nommée « Self-aligned enhancement-mode AIGaN/GaN HEMTs Using 25keV Fluorine Ion 5 Implantion » publié en 2010 dans la revue IEEE. Pour ce faire, une zone dopée au Fluor est insérée dans la couche barrière de la structure AIGaN/GaN du transistor HEMT et celle-ci est placée en dessous de l'électrode de grille, les doses d'ions Fluor étant déterminées pour avoir un décalage suffisant de la tension Vgs du transistor.
10 La demande de brevet US2007/0278518 intitulé « Enhancement Mode Ill- N Devices and Circuits » propose en outre une autre évolution du procédé de fabrication d'une structure de transistor HEMT. Selon cette évolution, on utilise une méthode de traitement à base d'un plasma de Fluor sur la couche barrière de l'hétéro-structure. Cette méthode permet, avec un procédé relativement 15 simple (utilisation d'un plasma de fluor), de modifier les caractéristiques intrinsèques de l'hétéro-structure afin d'obtenir un transistor « normally OFF ». L'évolution des techniques de conception ainsi que de fabrication comme celles présentées ci-dessus permet d'obtenir des transistors HEMT « normally OFF » pouvant adresser seulement certains marchés de conversion d'énergie 20 à cause de courants de fuite encore relativement importants. La demande de brevet US2013/0256685 intitulée « Compound semiconductor device and method for manufacturing the same » propose une structure à base de transistor HEMT dans laquelle un gaz bidimensionnel d'électrons est généré, et une électrode est formée sur la structure à base de 25 transistor HEMT. La structure comprend en outre une couche de semiconducteur de type P en dessous d'une zone où le gaz bidimensionnel d'électrons est généré. Pour contrôler une densité d'électrons du gaz bidimensionnel, la couche de semi-conducteur de type P présente une partie contenant une plus grande quantité d'accepteurs ionisés que d'autres parties 30 de la couche semi-conductrice de type P.
3030114 5 Résumé de l'Invention L'invention vise à surmonter les inconvénients de l'art antérieur précités, et plus particulièrement à permettre la réalisation d'un transistor HEMT avec un faible courant de fuite au niveau de la grille, une vitesse de commutation 5 élevée et une tension de seuil supérieure à 0 V afin d'assurer la fonctionnalité « normally OFF ». A cet effet, un premier aspect de l'invention propose une structure à hétérojonction, notamment pour un transistor à grande mobilité d'électrons (HEMT) comprenant: 10 - un substrat plan, - un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont : ^ une première couche tampon non intentionnellement dopée 15 est disposée sur le substrat, ^ une deuxième couche tampon disposée sur la première couche et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ^ une troisième couche tampon non intentionnellement dopée 20 disposée sur la deuxième couche tampon et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, - une couche non intentionnellement dopée disposée sur la troisième couche tampon en un matériau semi-conducteur à large bande 25 interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, - une couche barrière disposée sur la couche disposée sur la troisième couche tampon, ladite couche barrière étant en un matériau semi-conducteur à large bande interdite Eg2 à base de 30 nitrure de la colonne III, dans laquelle : 3030114 6 - la deuxième couche tampon présente un dopage de type P+ sensiblement constant sur tout ou partie de son épaisseur, et - la troisième couche tampon comporte une première région qui est non intentionnellement dopée sur toute son épaisseur, ainsi qu'au 5 moins une deuxième région adjacente à ladite première région et qui est dopée avec un dopage de type N+. Ainsi, grâce à la présence des deux régions l'effet de la deuxième couche tampon dopée P+ est atténué sur un gaz bidimensionnel d'électrons. Dans un exemple de réalisation, la deuxième région adjacente à la 10 première région de la troisième couche tampon a un dopage constant sur toute l'épaisseur de ladite troisième couche tampon permettant ainsi de contrôler la formation du gaz bidimensionnel 2DEG. Dans une variante, la deuxième région adjacente à la première région de la troisième couche tampon a un dopage de type gaussien suivant l'épaisseur 15 de ladite troisième couche tampon. Selon des modes de réalisation de l'invention, une distance suivant une direction orthogonale au plan du substrat, entre la deuxième couche tampon et l'interface entre la couche disposée sur la troisième couche tampon et la couche barrière est inférieure à 20 nm, ce qui permet de contrôler et d'élever 20 localement le niveau de Fermi et la bande de conduction de l'hétérojonction. Selon différents modes de réalisation de l'invention, le matériau semiconducteur à base de nitrure de la colonne III dont sont réalisées la première couche tampon, la deuxième couche tampon, la troisième couche tampon, la couche disposée sur la troisième couche tampon et la couche barrière 25 comprend du GaN. Un dopage de type N+ peut être utilisé pour doper la région adjacente à la première région de ladite troisième couche tampon et le dopant est préférentiellement du silicium. Avantageusement, pour pallier ce problème mais également les 30 problèmes éventuels de dislocation, dans un mode de réalisation de l'invention 3030114 7 une couche de transition est intercalée entre le substrat et la première couche tampon. Un deuxième aspect de l'invention se rapporte à un transistor de type HEMT réalisé à partir d'une hétéro-structure telle que décrite ci-dessus. Le 5 transistor comprend une électrode de grille de surface déterminée dans un plan parallèle au plan du substrat, une électrode de drain et une électrode de source, disposées dans un même plan au-dessus de la couche barrière de la structure à hétérojonction. Dans un exemple de réalisation, la première région de la troisième couche 10 tampon de la structure à hétérojonction, est disposée sous l'électrode de grille, et a une surface dans un plan parallèle au plan du substrat qui est inférieure ou égale à ladite surface de l'électrode de grille. Dans des modes de réalisation, un tel transistor peut avoir une couche isolante à base d'oxyde, sur la couche barrière, au-dessous de l'électrode de 15 grille permettant de contrôler des courants de fuite. Par exemple, la couche isolante a une surface dans un plan parallèle au plan du substrat identique à la surface de l'électrode de grille. Selon un troisième aspect de l'invention, il est proposé un produit semi- conducteur comprenant au moins un transistor selon le deuxième aspect. Il 20 peut s'agir, par exemple, d'un interrupteur de puissance ou de tout autre composant de puissance tel qu'un régulateur de tension de puissance, par exemple. Selon un quatrième aspect, l'invention concerne un procédé de fabrication d'une telle hétéro-structure qui comprend : 25 - la préparation d'un substrat plan, - les dépôts successifs sur le substrat d'un empilement de couches tampons réalisées en un même matériau semi-conducteur à base de nitrure de la colonne III dont : ^ le dépôt d'une première couche tampon sur le substrat, ledit 30 matériau semi-conducteur dont est réalisé ladite première couche tampon étant non intentionnellement dopé, 3030114 8 ^ le dépôt d'une deuxième couche tampon sur la première couche tampon ayant une épaisseur déterminée suivant une direction orthogonale au plan du substrat et le dopage de ladite deuxième couche tampon étant réalisé à l'aide 5 d'éléments dopants de type P+ sur toute son épaisseur ; ^ le dépôt d'une troisième couche tampon sur la deuxième couche tampon et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ledit matériau semi-conducteur dont est réalisé ladite troisième 10 couche tampon étant non intentionnellement dopé, - le dopage à l'aide d'éléments dopants de type N+ d'au moins une région de la troisième couche tampon adjacente à une première région de ladite troisième couche tampon qui est non intentionnellement dopée suivant toute son épaisseur, 15 - le dépôt d'une couche non intentionnellement dopée en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, - le dépôt d'une couche barrière en un matériau semi-conducteur à 20 large bande interdite à base de nitrure de la colonne III sur la troisième couche tampon. Avantageusement, ce procédé de fabrication est simple et nécessite peu d'étapes supplémentaires par rapport à la fabrication d'une hétéro-structure classique, par exemple pour la réalisation d'un transistor HEMT classique.
25 Dans un souci d'optimisation des performances de la structure, il est proposé dans une variante de réalisation du procédé que les dépôts successifs de l'empilement de couches soient réalisés sans interruption d'un procédé d'épitaxie. Brève Description des Dessins 30 D'autres caractéristiques et avantages de l'invention apparaîtront encore à la lecture de la description qui va suivre. Celle-ci est purement illustrative et doit être lue en regard des dessins annexés dans lesquels : 3030114 9 - La Figure 1, déjà analysée, est une vue en coupe d'une structure à hétérojonction selon l'art antérieur ; - La Figure 2 est une vue en coupe d'un exemple d'empilement des couches formant une structure à hétérojonction selon un mode de réalisation de 5 l'invention ; - Les Figures 3 à 14 sont des vues en coupe illustrant les principales étapes technologiques pour la réalisation de la structure à hétérojonction de la figure 2; - La Figure 15 est une vue en coupe d'un transistor HEMT selon un mode de 10 réalisation ; - La Figure 16 est une vue de dessus et les Figures 17 et 18 sont des vues de côté montrant la position de l'électrode de grille du transistor par rapport à une première région non intentionnellement dopée d'une couche tampon sous-jacente ; 15 - La Figure 19 est un graphe montrant la tension de seuil et le courant du transistor de la Figure 15 en fonction de sa tension grille-source ; - La Figure 20 est une vue en coupe d'un exemple transistor HEMT selon un autre mode de réalisation. Description détaillée de modes de réalisation 20 A titre liminaire, il est à noter que toutes les figures illustrant des vues en coupe de la structure à hétérojonction ainsi que toutes les figures illustrant des empilements des couches mais également celles représentant des étapes de procédé de fabrication de la structure à hétérojonction et du transistor HEMT, ne sont pas à l'échelle. Les différentes épaisseurs ne sont pas représentées 25 dans des proportions conformes à la réalité. Dans un souci de simplification, dans la description qui suit et aux figures, les éléments communs à toutes les structures portent les mêmes références. L'invention sera plus particulièrement décrite dans un exemple non limitatif d'application à une structure 2 à hétérojonction pour transistors HEMT.
30 L'exemple de structure 2 à hétérojonction décrit ci-après est à base de nitrures d'éléments de la colonne III du tableau périodique des éléments, également appelé tableau de Mendeleïev. Elle porte plus particulièrement sur une 3030114 10 structure 2 à hétérojonction à base de matériaux nitrurés pour former une interface de type AIGaN/GaN. Avantageusement, le GaN est un matériau semiconducteur avec une largeur de bande interdite Eg1 plus petite qu'une largeur de bande interdite Eg2 du matériau AIGaN.
5 Il est bien évident, toutefois, que l'invention n'est pas limitée à ces exemples. Par exemple, une structure à hétérojonction qui utilise les propriétés d'un autre type de matériaux semi-conducteurs permettant la création d'une interface entre un matériau à grand gap du type du GaAlAs et un matériau à petit gap du type du GaAs peut être réalisée.
10 La Figure 2 montre un premier exemple d'empilement de couches tampons constituant la structure 2 à hétérojonction. Elle comprend dans l'ordre croissant d'empilement : - un substrat 4 plan, - un empilement de couches tampons avec au moins trois couches 15 en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont : ^ une première couche tampon 6 non intentionnellement dopée est disposée sur le substrat 4, ^ une deuxième couche tampon 8 disposée sur la première 20 couche 6 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ^ une troisième couche tampon 10 non intentionnellement dopée disposée sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction 25 orthogonale au plan du substrat, - une couche non intentionnellement dopée 11 disposée sur la troisième couche tampon 10 en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, 30 - une couche barrière 12 disposée sur la couche 11, ladite couche barrière 12 étant en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, 3030114 11 dans laquelle : - la deuxième couche tampon 8 présente un dopage de type P+ sensiblement constant sur tout ou partie de son épaisseur, et - la troisième couche tampon 10 comporte une première région 16 5 qui est non intentionnellement dopée sur toute son épaisseur, ainsi qu'au moins une deuxième région 18 adjacente à ladite première région 16 et qui est dopée avec un dopage de type N+. Le procédé de fabrication dans un exemple de réalisation d'une telle 10 hétéro-structure comprend : - la préparation d'un substrat 4 plan, - les dépôts successifs sur le substrat 4 d'un empilement de couches tampons réalisées en un même matériau semi-conducteur à base de nitrure de la colonne III dont : 15 ^ le dépôt d'une première couche tampon 6 sur le substrat 4, ledit matériau semi-conducteur dont est réalisé ladite première couche tampon étant non intentionnellement dopé, ^ le dépôt d'une deuxième couche tampon 8 sur la première couche tampon 6 ayant une épaisseur déterminée suivant 20 une direction orthogonale au plan du substrat et le dopage de ladite deuxième couche tampon étant réalisé à l'aide d'éléments dopants de type P+ sur toute son épaisseur, ^ le dépôt d'une troisième couche tampon 10 sur la deuxième couche tampon 8 et présentant une épaisseur déterminée 25 suivant une direction orthogonale au plan du substrat, ledit matériau semi-conducteur dont est réalisé ladite troisième couche tampon étant non intentionnellement dopé, - le dopage à l'aide d'éléments dopants de type N+ d'au moins une région 18 de la troisième couche tampon 10 adjacente à une 30 première région 16 de ladite troisième couche tampon qui est non intentionnellement dopée suivant toute son épaisseur, 3030114 12 - le dépôt d'une couche non intentionnellement dopée 11 en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, 5 - le dépôt d'une couche barrière 12 en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III sur la couche 11. Les performances de la structure 2 à hétérojonction présentant un empilement de couches dépendent entre autre de la qualité cristalline du 10 matériau d'épitaxie utilisé. Le GaN est un matériau d'épitaxie qui permet de limiter des désaccords partiels de maille avec les matériaux formant l'hétéro-structure. Pour ce faire, le GaN est obtenu par croissance cristallographique à partir du substrat 4. Plusieurs types de matériaux peuvent être utilisés pour réaliser le substrat 15 4, en tant que substrat d'épitaxie pour le GaN. Dans des modes de réalisation, on utilise par exemple le Carbure de Silicium (SiC) qui donne un désaccord de maille de l'ordre de 3,4% seulement, ou le Saphir (A1203). D'autres exemples de substrats, comme par exemple des substrats à base de GaAs, de ZnO ou bien des substrats dits « free standing » peuvent aussi être utilisés.
20 En variante, le Silicium (Si) peut également être utilisé. En effet, le Si est un matériau qui est couramment utilisé pour la fabrication de composants électroniques en général et de transistors HEMT en particulier. L'utilisation massive et ancienne du Si dans les composants électroniques en fait un matériau dont les caractéristiques intrinsèques sont très bien maîtrisées avec 25 surtout un coût de revient très faible malgré un désaccord de maille supérieur au SiC. En fonction de la nature du substrat, par exemple SiC ou Si, ou de l'orientation cristalline du substrat de Si, la qualité de la couche GaN obtenue par croissance épitaxiale peut varier, ce qui est susceptible de modifier les 30 performances de la structure 2 à hétérojonction. C'est pourquoi, dans un exemple de réalisation, la structure 2 à hétérojonction peut être réalisée sur un 3030114 13 substrat Si d'orientation cristalline déterminée, par exemple celle notée (111) dans la littérature. Il peut être parfois nécessaire de déposer une couche de transition 14 comme illustrée à la Figure 3, dite plus communément couche de nucléation, 5 afin de pallier d'éventuels problèmes de dislocation. Cette couche de transition 14 peut également permettre la diminution du risque de déchirure entre les couches. Ces déchirures sont dues généralement à la différence de contraintes mécaniques internes à l'interface entre les couches. Ainsi, par exemple et comme illustré à la figure 3, la couche de transition 14 peut être disposée entre 10 le substrat 4 et la première couche tampon 6 de l'empilement de couches tampons. Dans une variante (non représentée sur les figures), plusieurs couches de transition peuvent être déposées entre deux couches. Dans le cas de plusieurs couches de nucléation (ou couches de 15 transition), celles-ci peuvent être déposées, par exemple en plusieurs opérations de dépôt successives, sur une autre couche de composés nitrurés par épitaxie. Avantageusement, ceci permet d'améliorer et/ou de maîtriser la qualité de la première couche tampon 6 afin d'éviter par exemple un arrachement ou alors la création de lacunes qui pourraient engendrer des 20 courants de fuite non maîtrisés. On notera également que le substrat Si peut être d'orientation cristalline autre comme (001) ou encore (100), et que, si nécessaire, des couches intermédiaires peuvent être utilisées, comme précédemment exposé, afin d'obtenir un film de GaN en concordance avec le cahier des charges de 25 l'application. Il est à noter que les substrats décrits ci-dessus sont cités ici seulement à titre d'exemple et ne sont pas limitatifs de l'invention. La croissance des différentes couches de la structure 2 à hétérojonction peut être réalisée à l'aide des techniques de la microélectronique, comme par exemple une technique par Épitaxie en Phase Vapeur dans des réacteurs de 30 type HVPE (de l'anglais « Hybride Vapour Phase Epitaxy »), à partir de certains mélanges gazeux de type par exemple GaCI3/NH3. Cette technique 3030114 14 permet grâce à des vitesses de croissance élevées d'obtenir des épaisseurs relativement importantes et d'excellentes qualités. D'autres techniques de dépôt peuvent être également utilisées telles que par exemple la méthode MBE (de l'anglais « Molecular Beam Epitaxy »), mais 5 également la méthode MOCVD (de l'anglais « MetalOrganic Chemical Vapor Deposition »). Ces méthodes sont citées à titre d'exemple et n'ont aucun caractère limitatif quant aux techniques de conception de telles couches nitrurées qui peuvent être utilisées pour la conception de transistors HEMT. Dans des modes de réalisation et comme illustré à la Figure 4, la 10 croissance de la première couche tampon 6 de l'empilement de couches peut être obtenue par la méthode MOCVD, par exemple en utilisant des éléments de la colonne III, notamment par acheminement dans une chambre de réaction. Il peut s'agir, par exemple, d'un mélange de dihydrogène ainsi que d'un précurseur chimique. Le GaN se forme ainsi à la surface de la couche de 15 transition 14 pour former la première couche tampon 6. Avantageusement, la première couche tampon 6 est non intentionnellement dopée. Pour l'homme de l'art, une telle couche, c'est-à-dire une couche non intentionnellement dopée en GaN est aussi appelée UID-GaN (de l'anglais « unintentionally doped »), GaN-NID (du français « GaN Non 20 Intentionnellement Dopé »), ou i-GaN (« intrinsic GaN » ou « GaN intrinsèque »). Un tel procédé d'épitaxie permet d'obtenir une vitesse de croissance de l'ordre de quelques pm/h. Ainsi, il est possible d'obtenir une épaisseur de l'ordre de 1 à 3 pm pour la première couche tampon 6 en seulement quelques heures.
25 La deuxième couche tampon 8 (Figure 5) est ensuite déposée sur la première couche tampon 6. Avantageusement, la deuxième couche tampon 8 est réalisée sans que le processus d'épitaxie ne soit interrompu c'est-à-dire sans que le substrat 4 ne soit ôté de l'enceinte d'épitaxie ou ne subisse d'autres étapes technologiques. Ainsi, la qualité des interfaces entre les 30 différentes couches est sensiblement améliorée. De plus, grâce au dépôt successif de l'empilement de couches, le temps du procédé est diminué, ce qui 3030114 15 fait chuter sensiblement les couts de production de la structure 2 à hétérojonction. Le processus de croissance de la deuxième couche tampon 8 par épitaxie repose sensiblement sur le même procédé que celui décrit dans les 5 paragraphes précédents pour la première couche tampon 6. Afin de doper la deuxième couche tampon 8, un élément dopant de type P est utilisé durant le processus de croissance de cette dernière. L'élément dopant de type P appartient préférentiellement aux éléments de la colonne II-A tels que par exemple le Magnésium (Mg). Cependant, d'autres dopants de cette même 10 colonne du tableau périodique de Mendeleïev peuvent également être utilisés, comme par exemple le Béryllium. Avantageusement, les doses d'éléments dopants durant le processus de croissance de la deuxième couche tampon 8 peuvent être modulées pour obtenir une couche avec un dopage déterminé correspondant à un cahier des 15 charges précis de l'application. La deuxième couche tampon 8 présente une épaisseur minimale de 400 nm afin d'obtenir des tensions de seuil décalées vers des valeurs positives. Dans des modes de réalisation, la structure 2 à hétérojonction comprend en outre une troisième couche tampon 10 de GaN comme illustré sur la 20 Figure 6. Le matériau de cette troisième couche tampon 10 ainsi que les caractéristiques intrinsèques sont préférentiellement identiques aux caractéristiques de la première couche tampon 6 de l'empilement de couches. Préférentiellement, la troisième couche tampon 10 est non intentionnellement dopée UID-GaN. Le procédé pour obtenir cette couche est identique à celui 25 présenté précédemment pour fabriquer la première couche tampon 6. La troisième couche tampon 10 présente en outre une épaisseur de l'ordre de 10 nm permettant de décaler la tension de seuil du HEMT vers des valeurs positives. Avantageusement, grâce au procédé de fabrication présenté ci-dessus, la 30 structure 2 à hétérojonction présente un moindre risque de déchirure des films constituant les différentes couches. De plus, grâce aux dépôts successifs de l'empilement de couches, il est possible de contrôler la quantité d'impuretés 3030114 16 dans les différentes couches tout en diminuant le nombre d'étapes technologiques. Ainsi, le coût de fabrication d'une telle structure 2 à hétérojonction est sensiblement diminué par rapport aux structures de l'art antérieur.
5 Afin de maîtriser la densité de porteurs dans le gaz bidimensionnel d'électrons, dans un mode de réalisation préféré il est délimité, dans la troisième couche tampon 10, une première région 16 ainsi qu'au moins une région adjacente à cette région 16, telle que les régions adjacentes 18 situées de part et d'autre de la région 16 dans la vue en couche de la Figure 7. On 10 notera que, vues de dessus, les deux régions 18 de la Figure 7 peuvent n'être qu'une seule et même région 18 entourant la région 16. Pour obtenir ces régions, il est utilisé tout d'abord comme illustré à la Figure 8 une couche de masquage 20 ou de protection permettant de délimiter avec précision la première région 16. Ce masque 20 peut être réalisé par 15 exemple avec un polymère photosensible permettant à l'aide des techniques de photolithographie classiques, de délimiter la première région 16. Ce procédé de délimitation à l'aide d'un polymère étant bien connu de l'homme de l'art il ne sera pas plus détaillé ici. Une fois la première région 16 délimitée et le masque 20 adapté pour 20 protéger la troisième couche tampon 10, un procédé d'implantation ionique est réalisé sur toute la surface de la troisième couche tampon 10 qui n'est pas protégée par le masque 20. Préférentiellement, il est utilisé un dopant de type N comme par exemple du Si. L'implantation localisée ou autrement nommée dopage localisé d'une 25 couche de GaN nécessite des énergies des dopants relativement importantes. En effet, pour faire pénétrer les dopants dans des profondeurs de quelques nm dans la couche de GaN, il est nécessaire d'utiliser des énergies de l'ordre de quelques dizaines voire centaines de keV. De telles énergies sont nécessaires à cause d'une densité atomique du GaN relativement importante comparée 30 par exemple à celle du Silicium. Les procédés d'implantation ionique sont de nos jours bien connus, maîtrisés et par conséquent ne seront pas présentés ici.
3030114 17 Afin de finaliser le processus d'implantation, un recuit est réalisé pour que les espèces dopantes se positionnent dans des sites substitutionnels (activation). Le recuit est également utilisé pour que le GaN se recristallise suite aux dégâts engendrés par l'implantation. Par exemple, la température de 5 recuit est de l'ordre de 1000°C. Avantageusement, cette étape d'implantation permet d'annuler l'influence de la présence de la deuxième couche tampon 8 dopée P sur le gaz bidimensionnel d'électrons au niveau des deux régions 18. Dans un exemple de réalisation, le dopage de type N+ dans la troisième couche tampon 10 est 10 de forme gaussienne comme illustré schématiquement à la Figure 9a. Les dimensions de la première région 16, ainsi que l'épaisseur de la troisième couche tampon 10 jouent un rôle important sur les propriétés de l'hétéro-structure. Ainsi, il est préférable de délimiter la zone d'implantation de façon précise.
15 On notera que des matériaux pouvant être utilisés pour créer la couche de masquage 20 ont été donnés ci-dessus seulement à titre d'exemple ainsi que le mode de dopage des deux régions 18. De plus, il est bien entendu que l'intégralité des différentes étapes du procédé technologique telles que, par exemple, des phases de dépôt de résine photosensibles, des étapes de 20 photolithographie et des étapes de nettoyage nécessaires à un tel procédé n'ont pas été citées pour ne pas alourdir la description. Dans une variante de l'invention, le dopage de type N+ dans la troisième couche tampon 10 permet une propagation de ce dernier dans la zone dopée P de la deuxième couche tampon 8 comme illustré schématiquement à la Figure 25 9b. Ainsi, la deuxième couche tampon 8 peut présenter un profil de dopage qui n'est pas constant sur toute son épaisseur. En référence à la Figure 10, une couche non intentionnellement dopée 11 est ensuite déposée sur la troisième couche tampon 10. Le matériau constituant la couche 11 peut être formé d'un matériau semi-conducteur à large 30 bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons. Préférentiellement, la couche 11 est non intentionnellement dopée UID-GaN. Le procédé pour obtenir cette couche est 3030114 18 identique à celui présenté précédemment pour fabriquer la première couche tampon 6. La couche 11 présente en outre une épaisseur entre 10 et 30 nm, de préférence de l'ordre de 10 nm permettant de décaler la tension de seuil du HEMT vers des valeurs positives.
5 En référence à la Figure 10, une couche barrière 12 est ensuite déposée sur la couche non intentionnellement dopée 11. Le matériau constituant la couche barrière 12 peut être formé d'un matériau semi-conducteur ayant une largeur de bande Eg2. Dans l'exemple considéré ici, cette couche peut être composée d'AIGaN, telle que AIGa(1-x)N, où x est la fraction molaire et est 10 compris entre 0 et 1, avec une épaisseur de la couche barrière 12 inférieure à 1um. Dans un mode de réalisation non illustré sur les figures, la couche barrière 12 peut être composée de plusieurs couches avec des caractéristiques respectives maîtrisées, telles que, par exemple, une couche dopée, appelée 15 couche donneuse fournissant des électrons intervenant dans la formation du gaz bidimensionnel d'électrons. La structure 2 à hétérojonction qui a été présentée ci-dessus permet un perfectionnement, par exemple, dans la maitrise des tensions de seuil des transistors HEMT afin d'obtenir des transistors « normally OFF ». De plus, une 20 telle structure permet d'obtenir un transistor avec une fiabilité améliorée. Dans une variante de réalisation, la troisième couche tampon 10 est dopée avec un élément dopant de type N durant le processus de croissance de cette dernière. L'élément dopant de type N peut être du Si. Pour délimiter la première région 16 (Figure 11), la troisième couche tampon 10 est gravée 25 localement préférentiellement à l'aide par exemple d'une solution d'attaque sèche. Une couche de GaN 10.1 non intentionnellement dopée est ensuite réalisée dans la première région 16 (Figurel2). Ainsi, la présence de la deuxième couche 8 dopée P+ sous la partie 10.1 de la troisième couche 30 tampon 10 permettra d'influencer le gaz 2DEG. Avantageusement, ce procédé permet de diminuer les défauts de charges dans le volume de la troisième couche tampon 10.
3030114 19 Dans une autre variante illustrée à la Figure 13, la troisième couche tampon 10 dopée N+ est réalisée par une méthode de dépôt dite méthode « lift » permettant de définir la première région 16 sans gravure de la troisième couche tampon 10. Ensuite, un dépôt de la couche de GaN-NID 10.1 est 5 effectué (Figure 14). Avantageusement, la première couche tampon 6, la couche 11 et la première région 16 peuvent présenter un léger dopage N (1016 à 1017 cm-3) très inférieur au dopage N+ (1019 à 1020 cm-3) de la région 18. Dans un exemple de réalisation d'un transistor HEMT, celui-ci comprend 10 comme représenté sur la Figure 15 : - un substrat 4 plan, - un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont : 15 ^ une première couche tampon 6 non intentionnellement dopée est disposée sur le substrat 4, ^ une deuxième couche tampon 8 disposée sur la première couche 6 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, 20 ^ une troisième couche tampon 10 non intentionnellement dopée disposée sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, - une couche non intentionnellement dopée 11 disposée sur la 25 troisième couche tampon 10 en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, - une couche barrière 12 disposée sur la couche 11, ladite couche barrière 12 étant en un matériau semi-conducteur à large bande 30 interdite Eg2 à base de nitrure de la colonne III, - des électrodes de source (S), de drain (D) et de grille (G).
3030114 20 Le procédé de fabrication dans un exemple de réalisation d'un transistor (HEMT) utilisant une telle hétéro-structure comprend : - la préparation d'un substrat 4 plan, - les dépôts successifs sur le substrat 4 d'un empilement de couches 5 tampons réalisées en un même matériau semi-conducteur à base de nitrure de la colonne III dont : ^ le dépôt d'une première couche tampon 6 sur le substrat 4, ledit matériau semi-conducteur dont est réalisé ladite première couche tampon étant non intentionnellement dopé, 10 ^ le dépôt d'une deuxième couche tampon 8 sur la première couche tampon 6 ayant une épaisseur déterminée suivant une direction orthogonale au plan du substrat et le dopage de ladite deuxième couche tampon étant réalisé à l'aide d'éléments dopants de type P+ sur toute son épaisseur ; 15 ^ le dépôt d'une troisième couche tampon 10 sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ledit matériau semi-conducteur dont est réalisé ladite troisième couche tampon étant non intentionnellement dopé, 20 - le dopage à l'aide d'éléments dopants de type N+ d'au moins une région 18 de la troisième couche tampon 10 adjacente à une première région 16 de ladite troisième couche tampon qui est non intentionnellement dopée suivant toute son épaisseur, - le dépôt d'une couche non intentionnellement dopée 11, en un 25 matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, sur la troisième couche tampon 10, - le dépôt d'une couche barrière 12 en un matériau semi-conducteur à large bande interdite à base de nitrure de la colonne III sur la 30 couche 11, - la création des électrodes de grille (G), de drain (D) et de source (S) à l'aide d'une ou de plusieurs couches de matériaux conducteur électriquement.
3030114 21 Il est noté que toutes les étapes intermédiaires liées à un tel procédé que sont les étapes de photolithographie, nettoyage, ainsi que par exemple les étapes de dépôt de résine photosensible ne sont pas décrites en détails ici afin de ne pas alourdir la présente description.
5 Les électrodes de Drain D et Source S sont des contacts dits « ohmiques » réalisant ainsi des contacts Métal/Semi-conducteur de faible résistance et l'électrode de Grille G est un contact Métal/Semi-conducteur dit « Schottky ». Le procédé de fabrication de telles électrodes étant connu de l'homme du métier, il ne sera pas détaillé dans la description.
10 Les métaux utilisés pour effectuer ces reprises de contact du transistor HEMT décrit dans l'invention peuvent être de différentes natures, en fonction des caractéristiques des contacts souhaitées. Les électrodes peuvent être composées d'une seule couche de métal par exemple Ti, Al ou d'autres métaux, voire de bicouche ou tri-couche métallique.
15 Ces métaux peuvent être déposés par les méthodes traditionnelles de dépôt de métaux utilisées en microélectronique comme par exemple par la méthode Lift-Off ou par la méthode LIGA (pour Lithographie GAlvanic). Lesdites électrodes peuvent également être constituées d'autres matériaux dont les propriétés électriques auront été au préalable modifiées pour convenir 20 à la résistance de contact souhaitée. Comme il a déjà été présenté dans ce qui précède, l'invention permet d'obtenir un transistor HEMT avec une tension de seuil nulle ou positive afin d'obtenir un transistor HEMT « normally OFF ». Pour ce faire, dans un exemple de réalisation du procédé, il est créé une première région 16 non 25 intentionnellement dopée permettant à la couche dopée P+ placée sous cette région d'influencer le gaz d'électrons 2DEG. La première région 16 est positionnée sous l'électrode de grille (G) du transistor et est, selon des modes de réalisation, de 10 nm d'épaisseur et présente une largeur de 1 pm. Ces paramètres permettent de maîtriser la tension de seuil du transistor HEMT.
30 Afin de ne pas dépléter le canal de conduction dans une région non contrôlée par la tension de grille, la première région 16 est caractérisée par sa 3030114 22 longueur Lo16 et sa largeur La16 dans un plan parallèle à celui du substrat est de préférence de dimensions inférieures ou égales aux dimensions de l'électrode de grille G dans un plan parallèle au plan du substrat. En référence à la Figure 16, on alors les relations suivantes: 5 Lo16 LoG, (1) La16 LaG. (2) où : Lo16 est la longueur de la première région 16, La16 est la largeur de la première région 16, 10 LoG est la longueur de l'électrode de grille (G), et LaG est la largeur de l'électrode de grille (G). Ces dimensions étant considérées dans un plan parallèle au plan du substrat. De plus, afin de ne pas encourir un blocage du courant de grille, le 15 placement de la première région 16 par rapport à l'électrode de grille G est important. Pour ce faire, le placement de la de la première région 16 par rapport à l'électrode de grille G doit être (Figure 17 et Figure 18): [B1 0; B2 = 0 ]LoZCP=LoG;LaZCP=LaG (3) où : 20 [B1 0; B2 O]LoZCP<LoG,LaZCP<LaG ' (4) Avec : Bl= pl -p2, (5) B2= p3-p4. (6) 25 où : pl est le positionnement de l'électrode de grille (G) sur l'axe x, p2 est le positionnement de la première région 16 sur l'axe x, p3 est le positionnement de l'électrode de grille (G) sur l'axe z, p4 est le positionnement de la première région 16 sur l'axe z, 30 B1 est l'écart entre l'électrode de grille (G) et la première région 16 selon l'axe des x 3030114 23 B2 est l'écart entre l'électrode de grille (G) et la première région 16 selon l'axe des z, Lo16 est la longueur de la première région 16, La16 est la largeur de la première région 16, 5 LoG est la longueur de l'électrode de grille (G), et, LaG est la largeur de l'électrode de grille (G). La présence de la première région 16 non intentionnellement dopée placée sur la deuxième couche tampon 8 dopée P+ permet d'augmenter l'écart du niveau de Fermi et, de ce fait, la bande de conduction de l'hétérojonction 10 AIGaN/GaN. Selon un autre exemple de réalisation, l'invention propose de contrôler la tension de seuil du transistor en faisant varier la distance entre la deuxième couche tampon 8 (dopée P+) et l'interface AIGaN/GaN c'est-à-dire entre la couche 11 et la couche barrière 12. En effet, la diminution ou l'augmentation de 15 la distance entre la deuxième couche tampon 8 et la couche barrière 12 permet de moduler l'écart entre le niveau de Fermi et la bande de conduction et donc de moduler la tension de seuil du transistor. Le graphe de la Figure 19 compare la tension de seuil d'un transistor selon un exemple de réalisation de l'invention à la tension de seuil d'un HEMT 20 conventionnel « normally ON » présentant les mêmes paramètres physiques et géométriques à l'exception de la première région 16. Pour cette structure qui nous est montrée à titre d'exemple, les paramètres de la structure sont : - distance entre haut de la couche 8 et l'interface entre la couche 11 et la couche barrière 12 = 10 nm, 25 - ouverture latérale (largeur) = 1 pm - épaisseur de la couche 8 = 500 nm. Ces résultats de simulations montrent que, contrairement au transistor HEMT conventionnel, la tension de seuil du transistor HEMT est positive grâce notamment au réglage de la distance entre la deuxième couche tampon 8 et 30 l'interface entre la couche 11 et la couche barrière 12. Cependant, les courants 3030114 24 de fuite d'une telle structure restent relativement élevés du fait de la présence d'un contact Schottky entre l'électrode de grille G et la couche barrière 12. Afin de pallier ces inconvénients il est intégré dans un autre exemple de réalisation une couche d'oxyde entre l'électrode de grille G et la couche AI(1- 5 x)GaN. Celle-ci comprend en outre comme représentée sur la Figure 20 : - un substrat 4 plan, - un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont : 10 ^ une première couche tampon 6 non intentionnellement dopée est disposée sur le substrat 4, ^ une deuxième couche tampon 8 disposée sur la première couche 6 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, 15 ^ une troisième couche tampon 10 non intentionnellement dopée disposée sur la deuxième couche tampon 8 et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, - une couche non intentionnellement dopée 11 disposée sur la 20 troisième couche tampon 10 en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, - une couche barrière 12 disposée sur la couche 11, ladite couche barrière 12 étant en un matériau semi-conducteur à large bande 25 interdite Eg2 à base de nitrure de la colonne III, - des électrodes de source S, de drain D disposées sur la couche barrière 12, - une couche isolante électriquement 24 de type oxyde thermique et, - une électrode de grille G disposée sur la couche isolante 30 électriquement 24. L'Homme du métier appréciera que des techniques qui peuvent être utilisées pour le dépôt de la couche isolante ont été décrites plus haut.
3030114 25 La présence de cette couche isolante électriquement 24 permet donc d'obtenir un contact MOS pour (Métal/Oxyde/Semi-conducteur) entre le contact de grille G et la couche barrière 12. La couche d'oxyde 24 peut être obtenue par oxydation thermique à l'aide, 5 par exemple, d'un four d'oxydation de type PECVD (Plasma Enhanced Chemical Vapor Deposition) permettant d'obtenir des couches de quelques nanomètres à un micromètre d'épaisseur, par exemple. La présence de la couche d'oxyde et la suppression du contact Schottky permettent de diminuer le courant de fuite de l'ordre, à titre d'exemple, d'un 10 facteur 20, permettant ainsi d'améliorer très fortement les performances du transistor HEMT. La tension de seuil obtenue en fonction des paramètres cités ci-dessus permet d'obtenir un transistor HEMT avec une tension de seuil par exemple de de 4V. Cette tension de seuil positive permet donc d'obtenir, selon les 15 différents modes de réalisation présentés, un transistor HEMT qui respecte la fonctionnalité « normally OFF ». De nouveaux champs d'applications sont possibles grâce à un tel composant. En effet, cette tension de seuil élevée permet de rendre ce type de composant peu sensible à des perturbations extérieures telles que du bruit sur la tension de grille, notamment du bruit 20 électromagnétique. La description ci-dessus a été donnée à titre illustratif seulement et n'est pas limitative de la portée de l'invention. Toute variante de réalisation techniquement envisageable peut être préférée aux modes de réalisation décrits. Par exemple, le matériau GaN utilisé dans la description peut être 25 remplacé par du GaAs. L'utilisation d'un tel matériau implique donc que le type de dopant et les doses qui seront utilisés ainsi que les dimensions et le positionnement de la couche 8 seront choisis de sorte que le comportement global du transistor HEMT utilisant un matériau GaAs corresponde au transistor décrit dans l'invention.
30 De même, les étapes du procédé technologique décrites dans l'invention sont données à titre illustratif et ne sont pas limitées aux exemples donnés ici.
3030114 26 Enfin, il est bien entendu que les différents perfectionnements décrits peuvent être utilisés séparément ou en combinaison, selon les qualités et performances recherchées pour le transistor HEMT réalisé avec cette structure.
5 La présente invention ne se limite pas aux formes de réalisation présentées. D'autres variantes et modes de réalisation peuvent être déduits et mis en oeuvre par la personne du métier à la lecture de la présente description et des figures annexées. Les signes de référence ne sauraient être compris comme limitant la portée de l'invention ou l'étendue de la description.
10 Dans la description ci-dessus, il est supposé que lorsqu'un élément comme par exemple une couche, une région ou un substrat est mentionné comme étant « au-dessus » ou « sur » un autre élément, ledit élément peut être directement sur l'autre élément, ou des éléments intermédiaires peuvent être présents.
15 Il est également supposé que les termes premier, deuxième, troisième, etc. peuvent être utilisés ici pour décrire différents éléments, composants, régions, couches et / ou sections. Ces éléments, régions, couches et / ou sections ne doivent pas être limités par ces termes. Ces termes sont utilisés uniquement pour distinguer un élément, un composant, une région, une couche 20 ou une section d'une autre région, couche ou section. Ainsi, un premier élément, région, couche ou section décrit ci-dessus pourrait être appelé deuxième élément, région, couche ou section sans s'écarter des enseignements de concepts inventifs. De plus, les termes de positionnement relatif, tels que « sous », « en 25 dessous », « inférieur », « au-dessus », « supérieur », etc., ont été utilisés ici pour faciliter la description et pour décrire le positionnement d'un élément par rapport à un autre élément comme illustré dans les figures. On comprendra que les termes de positionnement relatif sont destinés à couvrir des orientations différentes du dispositif selon l'invention en cours 30 d'utilisation ou d'exploitation en plus de l'orientation représentée sur les figures. Par exemple, si le dispositif selon l'invention est retourné, les éléments décrits comme « en dessous » ou « sous » d'autres éléments seraient alors orientés 3030114 27 « au-dessus » des autres éléments. Ainsi, le terme « en dessous » peut englober à la fois une orientation « ci-dessus » et « ci-dessous ». Le dispositif peut également être orienté autrement (rotation de 90 degrés ou d'autres orientations) et les termes de positionnement relatif utilisés ici seront 5 interprétés en conséquence. La terminologie utilisée dans la description a pour but seulement de décrire des modes de réalisation et n'est pas destinée à limiter les concepts inventifs. Les déterminants singuliers « un », « une » et « le » peuvent inclure des déterminants pluriels à moins que le contexte n'indique clairement le 10 contraire. Il sera en outre entendu que les termes « comprend », «comprenant», « comprend » et « y compris », lorsqu'ils sont utilisés dans la présente description, indiquent la présence de caractéristiques, d'opérations, d'éléments et / ou de composants, mais n'excluent pas la présence ou l'ajout d'un ou plusieurs autres particularités, caractéristiques, étapes, opérations, 15 éléments, composants. De plus, des exemples de réalisation ont été décrits en référence aux illustrations qui sont des représentations schématiques. Par conséquent, des variations de la forme des illustrations en raison, par exemple, des techniques de fabrication et / ou des tolérances, sont à prévoir. Ainsi, les exemples de 20 réalisation ne doivent pas être interprétés comme étant limités aux formes particulières des régions illustrées ici, mais doivent inclure les écarts dans les formes qui en résultent. Par exemple, une région implantée illustrée comme un rectangle, est généralement de forme arrondie ou courbe et les caractéristiques et / ou gradient de concentration en dopants au niveau des 25 bords également, plutôt qu'un changement binaire au niveau de la région implantée et non implantée. De même, une région enterrée formée par implantation peut entraîner une certaine forme d'implantation dans la région située entre la région enterrée et la surface par laquelle l'implantation a lieu. Ainsi, les régions illustrées sur les figures sont de nature schématique et leurs 30 formes ne sont pas destinées à illustrer la forme réelle d'une région d'un dispositif et par conséquent ne sont pas destinées à limiter la portée des concepts inventifs.
3030114 28 Sauf indication contraire, tous les termes (y compris les termes techniques et scientifiques) utilisés ici ont la même signification que celle couramment comprise par un homme de l'art auquel les concepts inventifs appartiennent. Il sera en outre entendu que les termes tels que ceux définis 5 dans les dictionnaires couramment utilisés, doivent être interprétés comme ayant un sens qui soit compatible avec leur signification dans le contexte de l'art pertinent et ne sera pas interprétée dans un sens idéalisé ou trop formel à moins que expressément défini ici.

Claims (14)

  1. REVENDICATIONS1. Structure à hétérojonction, notamment pour un transistor à grande mobilité d'électrons (HEMT) comprenant: - un substrat (4) plan, - un empilement de couches tampons avec au moins trois couches en un même matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III dont : ^ une première couche tampon (6) non intentionnellement dopée est disposée sur le substrat (4), ^ une deuxième couche tampon (8) disposée sur la première couche (6) et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ^ une troisième couche tampon (10) non intentionnellement dopée disposée sur la deuxième couche tampon (8) et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, - une couche non intentionnellement dopée (11) disposée sur la troisième couche (10) en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons, - une couche barrière (12) disposée sur la couche (11), ladite couche barrière (12) étant en un matériau semi-conducteur à large bande interdite Eg2 à base de nitrure de la colonne III, dans laquelle : - la deuxième couche tampon (8) présente un dopage de type P+ sensiblement constant sur tout ou partie de son épaisseur, et - la troisième couche tampon (10) comporte une première région (16) qui est non intentionnellement dopée sur toute son épaisseur, ainsi que au moins une deuxième région (18) adjacente à ladite première région (16) et qui est dopée avec un dopage de type N+.
  2. 2. Structure à hétérojonction selon la revendication 1, dans laquelle la deuxième région (18) adjacente à la première région (16) de la troisième 3030114 30 couche tampon (10) a un dopage constant sur toute l'épaisseur de ladite troisième couche tampon (10).
  3. 3. Structure à hétérojonction selon la revendication 1, dans laquelle la 5 deuxième région (18) adjacente à la première région (16) de la troisième couche tampon (10) a un dopage de type gaussien suivant l'épaisseur de ladite troisième couche tampon (10).
  4. 4. Structure à hétérojonction selon l'une quelconque des revendications 1 à 10 3, dans laquelle une distance suivant une direction orthogonale au plan du substrat, entre la deuxième couche tampon (8) et l'interface entre la couche tampon (11) et la couche barrière (12) est inférieure à 20 nm.
  5. 5. Structure à hétérojonction selon l'une quelconque des revendications 1 15 à 4, dans laquelle le matériau semi-conducteur à base de nitrure de la colonne III dont sont réalisées la première couche tampon (6), la deuxième couche tampon (8), la troisième couche tampon (10), la couche (11) et la couche barrière (12) comprend du GaN. 20
  6. 6. Structure à hétérojonction selon l'une quelconque des revendications 1 à 5, dans laquelle le dopant de type N+ est du silicium.
  7. 7. Structure à hétérojonction, selon l'une quelconque des revendications 1 à 6, comprenant au moins une couche de transition (14) intercalée entre le 25 substrat (4) et la première couche tampon (6).
  8. 8. Transistor à grande mobilité d'électrons (HEMT) comprenant une structure à hétérojonction selon l'une quelconque des revendications 1 à 7, et comprenant une électrode de grille (G) de surface déterminée dans un plan 30 parallèle au plan du substrat, une électrode de drain (D) et une électrode de source (S), disposées dans un même plan au-dessus de la couche barrière (12) de la structure (2) à hétérojonction. 3030114 31
  9. 9. Transistor selon la revendication 8, dans laquelle la première région (16) de la troisième couche tampon (8) de la structure à hétérojonction, est disposée sous de l'électrode de grille, et a une surface dans un plan parallèle au plan du substrat qui est inférieure ou égale à ladite surface de l'électrode de 5 grille (G).
  10. 10. Transistor selon l'une quelconque des revendications 8 et 9, comprenant en outre une couche isolante (24) à base d'oxyde, sur la couche barrière (12), au-dessous de l'électrode de grille. 10
  11. 11. Transistor selon la revendication 10, dans laquelle la couche isolante (24) a une surface dans un plan parallèle au plan du substrat identique à la surface de l'électrode de grille (G). 15
  12. 12. Dispositif électronique à semi-conducteur comprenant au moins un transistor à grande mobilité d'électrons (HEMT) selon l'une quelconque des revendications 8 à 11.
  13. 13. Procédé de fabrication d'une structure à hétérojonction, en matériau 20 semi-conducteur, notamment pour un transistor à grande mobilité d'électrons (HEMT), comprenant : - la préparation d'un substrat (4) plan, - les dépôts successifs sur le substrat (4) d'un empilement de couches tampons réalisées en un même matériau semi-conducteur 25 à base de nitrure de la colonne III dont : ^ le dépôt d'une première couche tampon (6) sur le substrat (4), ledit matériau semi-conducteur dont est réalisé ladite première couche tampon étant non intentionnellement dopé, ^ le dépôt d'une deuxième couche tampon (8) sur la première 30 couche tampon (6) ayant une épaisseur déterminée suivant une direction orthogonale au plan du substrat et le dopage de ladite deuxième couche tampon étant réalisé à l'aide d'éléments dopants de type P + sur toute son épaisseur ; 3030114 32 ^ le dépôt d'une troisième couche tampon (10) sur la deuxième couche tampon (8) et présentant une épaisseur déterminée suivant une direction orthogonale au plan du substrat, ledit matériau semi-conducteur dont est réalisé 5 ladite troisième couche tampon étant non intentionnellement dopé, - le dopage à l'aide d'éléments dopants de type N+ d'au moins une région (18) de la troisième couche tampon (10) adjacente à une première région (16) de ladite troisième couche tampon qui est non 10 intentionnellement dopée suivant toute son épaisseur, - le dépôt d'une couche non intentionnellement dopée (11) en un matériau semi-conducteur à large bande interdite Eg1 à base de nitrure de la colonne III identique à celui de l'empilement de couches tampons sur la troisième couche tampon (10), 15 - le dépôt d'une deuxième couche barrière (12) en un matériau semi- conducteur à large bande interdite à base de nitrure de la colonne III sur la troisième couche (11).
  14. 14. Procédé de fabrication d'une structure à hétérojonction selon la 20 revendication 13, dans lequel les dépôts successifs de l'empilement des couches tampons sont réalisés par un procédé d'épitaxie sans interruption.
FR1462461A 2014-12-15 2014-12-15 Transistor hemt Expired - Fee Related FR3030114B1 (fr)

Priority Applications (5)

Application Number Priority Date Filing Date Title
FR1462461A FR3030114B1 (fr) 2014-12-15 2014-12-15 Transistor hemt
EP15821120.1A EP3235006A1 (fr) 2014-12-15 2015-12-15 Transistor hemt
US15/535,933 US10177239B2 (en) 2014-12-15 2015-12-15 HEMT transistor
JP2017531697A JP2018503252A (ja) 2014-12-15 2015-12-15 Ｈｅｍｔトランジスタ
PCT/FR2015/053503 WO2016097576A1 (fr) 2014-12-15 2015-12-15 Transistor hemt

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1462461A FR3030114B1 (fr) 2014-12-15 2014-12-15 Transistor hemt
FR1462461 2014-12-15

Publications (2)

Publication Number Publication Date
FR3030114A1 true FR3030114A1 (fr) 2016-06-17
FR3030114B1 FR3030114B1 (fr) 2018-01-26

Family

ID=53269546

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1462461A Expired - Fee Related FR3030114B1 (fr) 2014-12-15 2014-12-15 Transistor hemt

Country Status (5)

Country Link
US (1) US10177239B2 (fr)
EP (1) EP3235006A1 (fr)
JP (1) JP2018503252A (fr)
FR (1) FR3030114B1 (fr)
WO (1) WO2016097576A1 (fr)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170170821A1 (en) * 2015-12-11 2017-06-15 Freebird Semiconductor Corporation Voltage detection circuit
CN107731889A (zh) * 2016-08-12 2018-02-23 比亚迪股份有限公司 高电子迁移率半导体器件及其制备方法
CN107706238B (zh) * 2017-03-24 2020-05-05 苏州能讯高能半导体有限公司 Hemt器件及其制造方法
US10756206B2 (en) * 2017-07-10 2020-08-25 Qualcomm Incorporated High power compound semiconductor field effect transistor devices with low doped drain
JP2019204565A (ja) * 2018-05-22 2019-11-28 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
GB201814192D0 (en) * 2018-08-31 2018-10-17 Univ Bristol A semiconductor on diamond substrate, percursor for use in preparing a semiconductor on diamond substrate, and methods of making the same
TWI811394B (zh) * 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法
US11195945B2 (en) * 2019-09-03 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Cap structure coupled to source to reduce saturation current in HEMT device
WO2021133772A1 (fr) * 2019-12-26 2021-07-01 Northwestern University Transistors à hétérojonction de type gaussien accordables, et ses procédés de fabrication et applications
US20240038885A1 (en) * 2021-11-09 2024-02-01 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120019284A1 (en) * 2010-07-26 2012-01-26 Infineon Technologies Austria Ag Normally-Off Field Effect Transistor, a Manufacturing Method Therefor and a Method for Programming a Power Field Effect Transistor

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4642366B2 (ja) * 2004-03-26 2011-03-02 日本碍子株式会社 半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法
JP2007005764A (ja) * 2005-05-27 2007-01-11 Toyota Motor Corp 半導体装置とその製造方法
US7932539B2 (en) 2005-11-29 2011-04-26 The Hong Kong University Of Science And Technology Enhancement-mode III-N devices, circuits, and methods
JP2008235613A (ja) * 2007-03-22 2008-10-02 Eudyna Devices Inc 半導体装置
JP2009302370A (ja) * 2008-06-16 2009-12-24 Nippon Telegr & Teleph Corp <Ntt> 半導体装置
WO2010050021A1 (fr) 2008-10-29 2010-05-06 富士通株式会社 Dispositif à semi-conducteurs composés et son procédé de fabrication
JP2012248632A (ja) * 2011-05-26 2012-12-13 Advanced Power Device Research Association 窒化物半導体装置および窒化物半導体装置の製造方法
JP5739774B2 (ja) * 2011-09-13 2015-06-24 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
US9128195B2 (en) 2012-03-28 2015-09-08 Luxen Technologies, Inc. Increasing dynamic range for x-ray image sensor
JP5895651B2 (ja) * 2012-03-28 2016-03-30 富士通株式会社 化合物半導体装置及びその製造方法
JP6054621B2 (ja) 2012-03-30 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
JP6161246B2 (ja) * 2012-09-28 2017-07-12 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP2014072397A (ja) * 2012-09-28 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
FR2998709B1 (fr) * 2012-11-26 2015-01-16 Commissariat Energie Atomique Procede de fabrication d'un transistor a heterojonction de type normalement bloque
FR3011981B1 (fr) 2013-10-11 2018-03-02 Centre National De La Recherche Scientifique - Cnrs - Transistor hemt a base d'heterojonction
US9599416B2 (en) 2014-07-26 2017-03-21 John Peyton Slocum Device to aid in loading cartridges into a pistol magazine

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120019284A1 (en) * 2010-07-26 2012-01-26 Infineon Technologies Austria Ag Normally-Off Field Effect Transistor, a Manufacturing Method Therefor and a Method for Programming a Power Field Effect Transistor

Also Published As

Publication number Publication date
FR3030114B1 (fr) 2018-01-26
JP2018503252A (ja) 2018-02-01
WO2016097576A1 (fr) 2016-06-23
US20180069090A1 (en) 2018-03-08
EP3235006A1 (fr) 2017-10-25
US10177239B2 (en) 2019-01-08

Similar Documents

Publication Publication Date Title
FR3030114A1 (fr) Transistor hemt
US11031399B2 (en) Semiconductor device and manufacturing method of the same
EP3055886A1 (fr) Transistor hemt à base d&#39;heterojonction
EP3203526B1 (fr) Transistor à hétérojonction à confinement de gaz d&#39;électrons amélioré
EP2736079B1 (fr) Procédé de fabrication d&#39;un transistor à hétérojonction de type normalement bloqué
EP3117465B1 (fr) Transistor a effet de champ et a heterojonction.
FR3059467A1 (fr) Transistor a heterojonction a structure verticale
WO2019009021A1 (fr) Diode à barrière de schottky
WO2017072249A1 (fr) Transistor a effet de champ a rendement et gain optimise
EP3203527A1 (fr) Transistor a heterojonction a haute mobilite electronique de type normalement bloque
WO2017046077A1 (fr) TRANSISTOR A ENRICHISSEMENT COMPORTANT UNE HETEROJONCTION AlGaN/GaN ET UNE GRILLE EN DIAMANT DOPE P
FR3074359A1 (fr) Composant electronique a heterojonction muni d&#39;une couche barriere enterree amelioree
EP2992558B1 (fr) Procede de formation d&#39;une zone implantee pour un transistor a heterojonction de type normalement bloque
JP2009246307A (ja) 半導体装置及びその製造方法
FR3047609A1 (fr) Transistor hemt de type normalement ouvert presentant une tension de seuil eleve et une resistance de conduction reduite
EP3561880A1 (fr) Transistor hemt et procedes de fabrication favorisant une longueur et des fuites de grille reduites
EP3241238A1 (fr) Passivation multicouche de la face supérieure de l&#39;empilement de matériaux semi-conducteurs d&#39;un transistor à effet de champ
JP2010177416A (ja) 窒化物半導体装置
FR3061355A1 (fr) Transistor hemt normalement bloque a canal contraint
FR3053832A1 (fr) Procede de fabrication d&#39;un transistor a heterojonction a effet de champ et transistor correspondant
WO2024133829A1 (fr) Transistor a effet de champ a haute mobilite a fiabilite amelioree
EP4068386A1 (fr) Transistor à effet de champ à structure verticale
WO2024141548A1 (fr) Procede de croissance epitaxiale pour former un empilement epitaxial, en particulier pour un transistor
WO2020035644A1 (fr) Transistor a haute mobilite electronique
JP2005260002A (ja) 半導体装置

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20160617

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5

PLFP Fee payment

Year of fee payment: 6

PLFP Fee payment

Year of fee payment: 7

PLFP Fee payment

Year of fee payment: 8

PLFP Fee payment

Year of fee payment: 9

ST Notification of lapse

Effective date: 20240806