JP4642366B2 - 半導体積層構造、トランジスタ素子、およびトランジスタ素子の製造方法 - Google Patents
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Description
本発明は、III族窒化物を用いたＨＥＭＴ素子において、閾値電圧（ピンチオフ電圧）を制御する技術に関する。
ＧａＮをはじめとするIII族窒化物半導体は、バンドギャップが大きく、破壊電界強度が高く、飽和電子速度が速く、かつ高融点であることから、ＧａＡｓ系材料に代わる、高出力、高周波、耐環境用の半導体デバイス材料として期待されている。例えば、サファイアやＳｉＣ等の基板上にチャネル層としてＧａＮを形成し、さらにその上に、ゲート絶縁層あるいは電子供給層としてＡｌＧａＮやＡｌＮを形成するヘテロ構造型のＨＥＭＴ（High Electron Mobility Transistor）などが研究、開発されている。
このようなヘテロ構造を取る場合、ＡｌＧａＮの格子定数（ａ軸）がＧａＮの格子定数（ａ軸）よりも短いことから、表面から基板へと電界が生ずるピエゾ効果（圧電効果）により、ＡｌＧａＮとＧａＮの界面に２次元電子ガスを生成する。そのため、通常、閾値電圧（ピンチオフ電圧）は−２．５Ｖ〜−８Ｖ程度であり、ゲートバイアス電圧が０Ｖであってもピンチオフすることはないが、種々の手法によって０Ｖにおけるピンチオフの実現を図ることにより、いわゆるエンハンスメント型のＨＥＭＴ素子を得る技術は既に公知である（例えば、非特許文献１および特許文献１ないし２参照。）。
Endo et al. "Non-Recessed-Gate Enhancement-Mode AlGaN/GaN HEMTs with HIGH RF Performance" Extended Abstracts of the 2003 International Conference on Solid State Devices and Materals,Tokyo,2003,pp.914-915
特開２０００−２２３６９７号公報
特許３４２８９６２号公報
実用的なＨＥＭＴ素子を提供するにあたっては、単にゲートバイアス電圧を０Ｖとしたときにピンチオフが実現できるのみならず、閾値電圧を自在に設定でき、かつ、その実現に制約が少ないことが、デバイス設計の自由度を高める点からは望ましい。換言すれば、所定の作製条件を定めることで、所望する閾値電圧を容易に実現できること、いわば、閾値電圧の制御性が高いことが好ましい。
非特許文献１には、上記のようなヘテロ構造においてＡｌＧａＮ層の厚みを１０ｎｍとすることで、ゲートバイアス電圧を０Ｖとしたときにピンチオフが実現したＨＥＭＴが開示されているが、このような薄い膜厚を制御することは一般に困難であり、これによる閾値電圧の制御は難しいと考えられる。
特許文献１には、ゲート絶縁層をＡｌＩｎＧａＮにて形成し、ＡｌとＩｎの混晶比を適宜に定めることにより、ピエゾ電界の向きを制御し、閾値電圧の制御を実現する技術が開示されている。しかしながら、混晶比によって電圧を制御することから、ある一定の閾値電圧値を実現する混晶比の範囲は、限定的にならざるを得ない。従って、ゲート絶縁層形成上およびデバイス設計上の要請により、ゲート絶縁層がとり得る混晶比の範囲が限定されるような場合に、必ずしも所望する閾値電圧が実現できるとは限らない。
特許文献２には、ｎ型としての性質を示すチャネル層に対しｐ型ドーパントを添加することで、該チャネル層を高抵抗化し、ゲートバイアス電圧が０Ｖの時にピンチオフ状態が実現されるＨＥＭＴ素子について開示がなされている。しかしながら、このような態様をとると、チャネル層に２次元電子ガスが流れる際、ドープされたｐ型ドーパントによる不純物散乱が顕著になって、十分な高移動度を実現することができないという問題がある。また、ｐ型ドーパントとして代表的なＭｇをドープする場合、Ｍｇは結晶中を拡散しやすいことから、チャネル層からＡｌＧａＮにて形成される電子供給層へと拡散することにより、ＡｌＧａＮの結晶品質を劣化させるという問題もある。あるいは、Ｍｇをドーパントとした成膜をＭＯＣＶＤ装置で行う場合、装置の反応管内に付着したＭｇがその後の成膜時にオートドープされてしまうという、いわゆるメモリー効果が生じる可能性が高い。
本発明は、上記課題に鑑みてなされたものであり、所望する閾値電圧を容易に実現でき、閾値電圧の制御性が高い実用的なＨＥＭＴ素子、およびこれを実現する半導体積層構造を提供することを目的とする。
上記課題を解決するため、請求項１の発明は、所定の基材と、前記基材の上に形成され、ＧａおよびＩｎのうち少なくとも１つを含む第１のIII族窒化物からなるｉ型層であるチャネル層と、前記チャネル層の上に形成され、第２のIII族窒化物からなる電子供給層と、を備える半導体積層構造であって、Ａｌ、ＧａおよびＩｎのうち少なくとも１つを含む第３のIII族窒化物に所定のｐ型ドーパントがドープされてなるｐ型半導体層と、前記第２のIII族窒化物よりもＡｌの存在比率が大きい第４の窒化物からなり、前記ｐ型半導体層の直上に形成されてなる第１のバリア層と、をさらに備え、前記チャネル層が互いに離間する第１のチャネル層と第２のチャネル層とからなり、前記ｐ型半導体層および前記第１のバリア層は、前記第１のチャネル層と前記第２のチャネル層との間に介在してなる、ことを特徴とする。
また、請求項２の発明は、所定の基材と、前記基材の上に形成され、ＧａおよびＩｎのうち少なくとも１つを含む第１のIII族窒化物からなるｉ型層であるチャネル層と、前記チャネル層の上に形成され、第２のIII族窒化物からなる電子供給層と、を備える半導体積層構造であって、Ａｌ、ＧａおよびＩｎのうち少なくとも１つを含む第３のIII族窒化物に所定のｐ型ドーパントがドープされてなるｐ型半導体層と、前記第２のIII族窒化物よりもＡｌの存在比率が大きい第４の窒化物からなり、前記ｐ型半導体層の直上に形成されてなる第１のバリア層と、をさらに備え、前記ｐ型半導体層および前記第１のバリア層は、前記電子供給層と前記チャネル層との間に形成されてなる、ことを特徴とする。
また、請求項３の発明は、請求項１または請求項２に記載の半導体積層構造であって、前記ｐ型ドーパントがＭｇであることを特徴とする。
また、請求項４の発明は、請求項１ないし請求項３のいずれかに記載の半導体積層構造であって、前記ｐ型半導体層がＧａＮにて形成されてなることを特徴とする。
また、請求項５の発明は、請求項１ないし請求項４のいずれかに記載の半導体積層構造であって、前記第２のIII族窒化物が、ＡｌおよびＧａのうち少なくとも１つを含むことを特徴とする。
また、請求項６の発明は、請求項５に記載の半導体積層構造であって、ｎ型ドーパントがドープされたドープ層が、前記電子供給層の一部に形成されてなることを特徴とする。
また、請求項７の発明は、請求項１に記載の半導体積層構造であって、前記第２のIII族窒化物よりもＡｌの存在比率が大きい第５の窒化物からなる第２のバリア層が、前記第２のチャネル層の直上に形成されてなることを特徴とする。
また、請求項８の発明は、請求項１ないし請求項７のいずれかに記載の半導体積層構造の前記電子供給層の直上に、ソース電極、ドレイン電極、およびゲート電極を形成してなる。
また、請求項９の発明は、請求項８に記載のトランジスタ素子であって、前記ソース電極および前記ドレイン電極のそれぞれの直下に、前記ｐ型半導体層の下にまで至るコンタクト層が埋設されてなることを特徴とする。
また、請求項１０の発明は、請求項８または９に記載のトランジスタ素子であって、前記ゲート電極を、リセス構造にて形成したことを特徴とする。
また、請求項１１の発明は、請求項８ないし請求項１０のいずれかに記載のトランジスタ素子であって、前記ゲート電極がショットキー接合されてなることを特徴とする。
また、請求項１１の発明は、請求項８ないし請求項１０のいずれかに記載のトランジスタ素子であって、前記ゲート電極がショットキー接合されてなることを特徴とする。
また、請求項１２の発明は、所定の基材の上に、ＧａおよびＩｎのうち少なくとも１つを含む第１のIII族窒化物からなるｉ型層であるチャネル層を形成するチャネル層形成工程と、前記チャネル層の上に、第２のIII族窒化物からなる電子供給層を形成する電子供給層形成工程と、前記電子供給層の上方に、ソース電極、ドレイン電極、およびゲート電極を形成する電極形成工程と、を備えるトランジスタ素子を製造する方法であって、前記チャネル層形成工程が、前記第１のIII族窒化物により第１のチャネル層を形成する工程と、前記第１のチャネル層の上に、Ａｌ、ＧａおよびＩｎのうち少なくとも１つを含む第３のIII族窒化物に所定のｐ型ドーパントがドープされてなるｐ型半導体層を形成するｐ型半導体層形成工程と、前記ｐ型半導体層の直上に、前記第２のIII族窒化物よりもＡｌの存在比率が大きい第４の窒化物からなるバリア層を形成する工程と、前記バリア層の直上に前記第１のIII族窒化物により第２のチャネル層を形成する工程と、を備えることを特徴とする。
また、請求項１３の発明は、所定の基材の上に、ＧａおよびＩｎのうち少なくとも１つを含む第１のIII族窒化物からなるｉ型層であるチャネル層を形成するチャネル層形成工程と、前記チャネル層の上方に、第２のIII族窒化物からなる電子供給層を形成する電子供給層形成工程と、前記電子供給層の上方に、ソース電極、ドレイン電極、およびゲート電極を形成する電極形成工程と、を備えるトランジスタ素子を製造する方法であって、前記チャネル層の上に、Ａｌ、ＧａおよびＩｎのうち少なくとも１つを含む第３のIII族窒化物に所定のｐ型ドーパントがドープされてなるｐ型半導体層を形成するｐ型半導体層形成工程と、前記ｐ型半導体層の直上に、前記第２のIII族窒化物よりもＡｌの存在比率が大きい第４の窒化物からなるバリア層を形成する工程と、をさらに備え、前記電子供給層が、前記バリア層の上に形成されることを特徴とする。
請求項１ないし請求項１３の発明によれば、ｐ型半導体層をｉ型層であるチャネル層側に設けることによって、チャネル層内における２次元電子ガス形成領域のエネルギーバンドを上昇させることが出来るので、定常状態における２次元電子ガスの濃度を減少させることが出来る。つまりは、トランジスタ素子動作時における閾値電圧を従来よりも高くすることができる。特に２次元電子ガス形成領域のエネルギーバンドが、フェルミ準位より高くなった場合には、閾値電圧が０Ｖとなるので、エンハンスメント型のＨＥＭＴ素子を提供することができる。特に、バリア層の存在によって、電子供給層への不純物の拡散をより確実に抑制することができる。
特に、請求項１および請求項１２の発明によれば、ｐ型半導体層と電子供給層との間にｉ型層である第２のチャネル層が介在するので、ｐ型半導体層に不純物が存在する場合であっても、ｐ型半導体層から電子供給層への不純物の拡散が抑制される。これにより、チャネル層界面において、２次元電子ガス濃度が低下することがなく、電子供給層におけるコンタクト抵抗の上昇を防ぐことができる。
特に、請求項３の発明によれば、ｐ型ドーパントとして広く用いられるＭｇを用いることにより、ｐ型半導体層を容易に形成することができる。
特に、請求項７の発明によれば、第２のバリア層の存在によって、電子供給層への不純物の拡散をより確実に抑制することができ、チャネル層表面における電子の移動度をより向上させる効果もある。
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体積層構造１０示す概要図であり、図２は、半導体積層構造１０を用いて形成されたＨＥＭＴ素子２０の構成を示す概要図である。なお、図示の都合上、図１および図２における各層の厚みの比率は、実際の比率を反映したものではない。
図１は、本発明の第１の実施の形態に係る半導体積層構造１０示す概要図であり、図２は、半導体積層構造１０を用いて形成されたＨＥＭＴ素子２０の構成を示す概要図である。なお、図示の都合上、図１および図２における各層の厚みの比率は、実際の比率を反映したものではない。
半導体積層構造１０は、基板（基材）１の上に、緩衝層２と、チャネル層９と、電子供給層１１とを備える。また、チャネル層９には、その最上面よりもわずかに下方に、ｐ型半導体層４が介在してなる。ｐ型半導体層４よりも下側に位置するチャネル層９を特に第１チャネル層３、上側に位置するチャネル層９を特に第２チャネル層５と称することとする。また、電子供給層１１は、第１電子供給層６と第２電子供給層７と第３電子供給層８とからなる。
基板１は、その上に形成するチャネル層９や電子供給層１１の組成や構造、あるいは各層の形成手法に応じて適宜に選択される。例えば、ＳｉＣ（炭化ケイ素）やサファイアなどの基板を用いる。あるいは、ＺｎＯ，ＬｉＡｌＯ2，ＬｉＧａＯ2，ＭｇＡｌ2Ｏ4，（ＬａＳｒ）（ＡｌＴａ）Ｏ3，ＮｄＧａＯ3，ＭｇＯといった各種酸化物材料，Ｓｉ，Ｇｅといった各種ＩＶ族単結晶、ＳｉＧｅといった各種IV−IV族化合物，ＧａＡｓ，ＡｌＮ，ＧａＮ，ＡｌＧａＮといった各種III―Ｖ族化合物およびＺｒＢ2といった各種ホウ化物から適宜選択して用いてもよい。基板１の厚みには特段の材質上の制限はないが、取り扱いの便宜上、数百μｍ〜数ｍｍの厚みのものが好適である。
緩衝層２は、その上に形成されるチャネル層９の結晶品質を高める目的で、基板１の種類により必要に応じて設けられる。例えば、サファイア基板上に膜厚が数十ｎｍのＡｌＮ、あるいはＧａＮを、他の層形成温度よりも低温で形成する場合や、あるいは高温で膜厚約１μｍのＡｌＮを形成する場合などがある。緩衝層２は、例えばＭＯＣＶＤ（MetalOrganic Chemical Vapor Deposition：有機金属化学気相成長法）法などの公知の成膜手法にて形成される。緩衝層２の有無、形成温度、膜厚は基板１の種類により好適なものが選択される。
チャネル層９は、ｉ型ＩｎzＧａ1-zＮ（ｉ−ＩｎＧａＮ）（０≦ｚ＜１）にて形成される。図１においては、チャネル層９をＧａＮにて形成した場合、すなわち、ｚ＝０の場合を例示している。また、上述のように、チャネル層９には、その途中にｐ型半導体層４が介在してなる。ｐ型半導体層４は、ＡｌvＩｎwＧａ1-v-wＮ（０≦ｖ＜１、０≦ｗ＜１、０≦ｖ＋ｗ＜１）なる組成のIII族窒化物に、例えばＭｇなどのｐ型ドーパントをドープしてなる層である。ただし、図１においては、ｖ＝ｗ＝０の場合を例示している。チャネル層９およびｐ型半導体層４も、ＭＯＣＶＤ法などの公知の成膜手法にて形成される。
チャネル層９は、数μｍ程度の厚みに形成されてなる。一方、ｐ型半導体層４の形成位置や厚み、さらにはドーパント濃度は、電子供給層１１の組成や厚み、あるいは用いるドーパントの拡散のしやすさなどを考慮して、適宜に定められるが、例えば、チャネル層９の最上面から数ｎｍから十数ｎｍ直下に、数十からせいぜい５００ｎｍ程度以下の厚みに設けられてなる。従って、ｐ型半導体層４よりも上方にある第２チャネル層５の厚みは、数ｎｍから十数ｎｍ程度ということになる。
電子供給層１１は、第１電子供給層６と第２電子供給層７と第３電子供給層８の３層にて形成され、基本的にはどれもＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ＜１、０≦ｙ＜１、０≦ｘ＋ｙ＜１）なる組成のIII族窒化物にて形成されてなる。ただし、図１においては、ｙ＝０の場合を例示している。また、第２電子供給層７にのみ、ｎ型ドーパントとしてＳｉがドープされてなる。電子供給層１１は、２次元電子ガスの濃度を確保する観点から、全体として２０ｎｍから３０ｎｍ程度の厚みに形成されるのが好ましい。なお、ｎ型ドーパントのドープは必須ではなく、ノンドープの一様な電子供給層１１を形成する態様であってもよい。
このような層構成を有することにより、半導体積層構造１０においては、第２チャネル層５を形成するＩｎzＧａ1-zＮと、第１電子供給層６を形成するＡｌxＩｎyＧａ1-x-yＮとによってヘテロ界面が形成されていることになる。
ＨＥＭＴ素子２０は、係る半導体積層構造１０にソース電極１４ｓおよびドレイン電極１４ｄをオーミック接合により形成し、ゲート電極１４ｇをショットキー接合により形成されてなる。ソース電極１４ｓおよびドレイン電極１４ｄは、例えばＴｉ／Ａｌ、Ｔｉ／Ａｌ／Ｔｉ／Ａｕ、Ｔｉ／Ａｌ／Ｎｉ／Ａｕといった多層構造にて形成されるのが望ましい。ゲート電極１４ｇとしては、例えばＮｉ／Ａｕ、Ｐｄ／Ａｕ、Ｐｔ／Ａｕといった多層構造にて形成されるのが望ましい。また、半導体積層構造１０の最表層には、例えばＳｉＯ2あるいは窒化珪素などなる保護膜１３が設けられてもよい。
このようなＨＥＭＴ素子２０の一例として、後述する実施例１および実施例２に示すように、ｐ型半導体層４におけるホール濃度のみを違う値とし、他の各層の組成およびチャネル層９におけるｐ型半導体層４の配置位置や厚みを同じにしたＨＥＭＴ素子２０を作製した結果、前者の閾値電圧が−１Ｖ、後者の閾値電圧が０Ｖとなった。すなわち、ホール濃度に応じて値が異なり、かつ高い値の閾値電圧を実現することができた。
また、後述する実施例１および実施例３に示すように、ｐ型半導体層４の膜厚（および第１チャネル層１の膜厚）のみを違う値とし、ホール濃度や他の各層の組成および厚みを同じにしたＨＥＭＴ素子２０を作製した結果、前者の閾値電圧が−１Ｖ、後者の閾値電圧が０Ｖとなった。すなわち、膜厚に応じて値が異なり、かつ高い値の閾値電圧を実現することができた。
これにより、ｐ型半導体層のホール濃度や、膜厚を適宜に設定することによって、高い値の閾値電圧を有するＨＥＭＴ素子を得ることができるようになる。また、これらのホール濃度や膜厚は、チャネル層や電子供給層の組成や構造と独立に制御できるので、その設定の自由度は高いといえ、閾値電圧の制御性が高い実用的なＨＥＭＴ素子の提供を行うことができるようになる。
ここで、このように形成された半導体積層構造１０およびＨＥＭＴ素子２０における、ｐ型半導体層４の作用について説明する。
図３は、ゲートバイアス電圧が０Ｖの場合における、半導体積層構造１０のヘテロ界面近傍のバンド図である。なお、図３においては、ｐ型半導体層を構成するIII族窒化物がはＧａＮであるとした場合を例示している。また、図４は、比較のために示す、同様のヘテロ界面を有するがｐ型半導体層４を有さない半導体積層構造の、同じくゲートバイアス電圧が０Ｖの場合のバンド図である。図４に示すように、ｐ型半導体層４を有さない場合には、上述したピエゾ効果によってヘテロ界面近傍において２次元電子ガスが発生する。一方、本実施の形態に係る半導体積層構造１０の場合、図３（ａ）に示すように、ｐ型半導体層４が存在することにより、第２チャネル層５を構成するＧａＮのバンドが持ち上げられる。これにより、２次元電子ガスの濃度が減少し、その結果として、閾値電圧を高くすることが出来る。そして、図３（ａ）の場合よりもｐ型半導体層４のホール濃度を高く、もしくはｐ型半導体層４の膜厚を厚くすることにより、もしくは第２チャネル層５の膜厚を薄くすることにより、図３（ｂ）に示すように、第２チャネル層５を構成するＧａＮのバンドを、フェルミ準位ＥFにまで持ち上げることができる。これにより、図４のような定常状態における２次元電子ガスの発生が妨げられ、０Ｖにおけるピンチオフが実現されてなるものと考えられる。これは、ｐ型半導体層４のホール濃度もしくは膜厚、あるいは第２チャネル層５の膜厚を調整パラメータとして、閾値電圧を所望する値に自由に設定できることを意味している。しかも、これらのパラメータは、互いに独立に調整することができることから、目標とする閾値電圧の実現に対する自由度が高いといえる。すなわち、本実施の形態に係るＨＥＭＴ素子２０においては、ｐ型半導体層４をチャネル層９に介在させてなることにより、閾値電圧に対する高い制御性が実現されていることになる。
また、ｐ型ドーパントしてＭｇを用いる場合、装置の反応管内に残留したＭｇがメモリー効果を生じさせることが問題となる。本実施の形態においては、上述のように、Ｍｇがドープされる範囲がせいぜい５００ｎｍ程度と限られているので、トータルのドープ量は特許文献２に係るＨＥＭＴ素子のようにチャネル層全体にドープする場合に比べて、十分に小さくて済むことになり、係るメモリー効果は十分に抑制されることになる。
また、ドーパントとして用いられるＭｇはIII族窒化物中において拡散をしやすいことから、特許文献２に開示されているようにチャネル層全体にＭｇをドープすると、電子供給層側へとＭｇの拡散が起こり、ＡｌＧａＮ層の結晶品質を低下させることになる。一方、本実施の形態においては、ヘテロ界面から離れた位置にｐ型半導体層４を形成してなるので、このような電子供給層１１へのＭｇの拡散は生じにくい。
さらには、チャネル層９（第２チャネル層５）のヘテロ界面近傍の、ゲートバイアス電圧印加時に２次元電子ガスが発生することになる領域におけるｐ型ドーパント濃度が小さいことから、当該領域における電子移動度の低下を生じさせることもない。
以上、説明したように、本実施の形態によれば、所望する閾値電圧を容易に実現でき、閾値電圧の制御性が高い実用的なＨＥＭＴ素子を提供することができる。
＜第２の実施の形態＞
図５は、本発明の第２の実施の形態に係る半導体積層構造１１０の構成を示す概要図である。半導体積層構造１１０は、第１の実施の形態に係る半導体積層構造１０と同様の層状の構成を有していることから、図５において、半導体積層構造１１０を構成する層のうち、半導体積層構造１０と対応する層がある層について、参照符号の下２桁を当該対応する層と同じにした１００番台の符号を付すとともに、以下においてその説明を省略する。
図５は、本発明の第２の実施の形態に係る半導体積層構造１１０の構成を示す概要図である。半導体積層構造１１０は、第１の実施の形態に係る半導体積層構造１０と同様の層状の構成を有していることから、図５において、半導体積層構造１１０を構成する層のうち、半導体積層構造１０と対応する層がある層について、参照符号の下２桁を当該対応する層と同じにした１００番台の符号を付すとともに、以下においてその説明を省略する。
本実施の形態に係る半導体積層構造１１０は、ｐ型半導体層１０４の直上、換言すれば、ｐ型半導体層１０４と第２チャネル層１０５との間に、第１バリア層１２１を備える点で、第１の実施の形態と相違する。
第１バリア層１２１は、ＡｌyＧａ1-yＮ（０≦ｙ≦１かつｙ＞ｘ）なるIII族窒化物にて形成されてなる層である。第１バリア層１２１は、例えばＭｇなどのｐ型ドーパントが、電子供給層１１１へと拡散することを、より確実に抑制する目的で設けられる。第１バリア層１２１は、０．５ｎｍ〜３ｎｍの厚みに設けられるのが好ましい。
半導体積層構造１１０を用いて、図示しないＨＥＭＴ素子を第１の実施の形態と同様に作製することにより、ゲートバイアス電圧が０Ｖのときにピンチオフ状態が実現されるＨＥＭＴ素子を得ることができる。
＜第３の実施の形態＞
図６は、本発明の第３の実施の形態に係る半導体積層構造２１０の構成を示す概要図である。半導体積層構造２１０は、第１の実施の形態に係る半導体積層構造１０と同様の層状の構成を有していることから、図６において、半導体積層構造２１０を構成する層のうち、半導体積層構造１０と対応する層がある層について、参照符号の下２桁を当該対応する層と同じにした２００番台の符号を付すとともに、以下においてその説明を省略する。
図６は、本発明の第３の実施の形態に係る半導体積層構造２１０の構成を示す概要図である。半導体積層構造２１０は、第１の実施の形態に係る半導体積層構造１０と同様の層状の構成を有していることから、図６において、半導体積層構造２１０を構成する層のうち、半導体積層構造１０と対応する層がある層について、参照符号の下２桁を当該対応する層と同じにした２００番台の符号を付すとともに、以下においてその説明を省略する。
本実施の形態に係る半導体積層構造２１０は、チャネル層２０９（第２チャネル層２０５）の直上、換言すれば、チャネル層２０９（第２チャネル層２０５）と電子供給層２１１（第１電子供給層２０６）との間に、第２バリア層２２２を備える点で、第１の実施の形態と相違する。
第２バリア層２２２は、ＡｌzＧａ1-zＮ（０≦ｚ≦１かつｚ＞ｘ）なるIII族窒化物にて形成されてなる層である。第２バリア層２２２は、例えばＭｇなどのｐ型ドーパントが、電子供給層２１１へと拡散することを、より確実に抑制する効果がある。第２バリア層２２２は、０．５ｎｍ〜３ｎｍの厚みに設けられるのが好ましい。
半導体積層構造２１０を用いて、図示しないＨＥＭＴ素子を第１の実施の形態と同様に作製することにより、ゲートバイアス電圧が０Ｖのときにピンチオフ状態が実現されるＨＥＭＴ素子を得ることができる。
＜第４の実施の形態＞
図７は、本発明の第４の実施の形態に係る半導体積層構造３１０の構成を示す概要図である。半導体積層構造３１０は、第１の実施の形態に係る半導体積層構造１０と同様の層状の構成を有していることから、図７において、半導体積層構造３１０を構成する層のうち、半導体積層構造１０と対応する層がある層について、参照符号の下２桁を当該対応する層と同じにした３００番台の符号を付すとともに、以下においてその説明を省略する。
図７は、本発明の第４の実施の形態に係る半導体積層構造３１０の構成を示す概要図である。半導体積層構造３１０は、第１の実施の形態に係る半導体積層構造１０と同様の層状の構成を有していることから、図７において、半導体積層構造３１０を構成する層のうち、半導体積層構造１０と対応する層がある層について、参照符号の下２桁を当該対応する層と同じにした３００番台の符号を付すとともに、以下においてその説明を省略する。
本実施の形態に係る半導体積層構造３１０は、さらに、第２の実施の形態に係る第１バリア層１２１と同様の効果を奏する第１バリア層３２１と、第３の実施の形態に係る第２バリア層２２２と同様の効果を奏する第２バリア層３２２とを、共に備える。すなわち、本実施の形態に係る半導体積層構造３１０は、第２および第３の実施の形態にて説明したそれぞれのバリア層の効果を、共に得ることができるものである。
半導体積層構造３１０を用いて、図示しないＨＥＭＴ素子を第１の実施の形態と同様に作製することにより、ゲートバイアス電圧が０Ｖのときにピンチオフ状態が実現されるＨＥＭＴ素子を得ることができる。
＜第５の実施の形態＞
図８は、本発明の第５の実施の形態に係る半導体積層構造４１０の構成を示す概要図である。半導体積層構造４１０は、第１の実施の形態に係る半導体積層構造１０と同様の層状の構成を有していることから、図８において、半導体積層構造４１０を構成する層のうち、半導体積層構造１０と対応する層がある層について、参照符号の下２桁を当該対応する層と同じにした４００番台の符号を付すとともに、以下においてその説明を省略する。
図８は、本発明の第５の実施の形態に係る半導体積層構造４１０の構成を示す概要図である。半導体積層構造４１０は、第１の実施の形態に係る半導体積層構造１０と同様の層状の構成を有していることから、図８において、半導体積層構造４１０を構成する層のうち、半導体積層構造１０と対応する層がある層について、参照符号の下２桁を当該対応する層と同じにした４００番台の符号を付すとともに、以下においてその説明を省略する。
本実施の形態に係る半導体積層構造４１０が、他の実施の形態に係る半導体積層構造と異なる点は、ｐ型半導体層４０４がチャネル層４０９の途中に介在するのではなく、チャネル層４０９の直上に設けられてなる点である。また、半導体積層構造４１０には、第３の実施の形態に係る半導体積層構造２１０と同様に、第２バリア層４２２が電子供給層４１１の直下（第１電子供給層４０６の直下）に設けられてなる。
このような構造をとる半導体積層構造４１０においては、ｐ型半導体層４０４とチャネル層４０９とを併せてチャネル層と捉えることができる。この場合も、ゲートバイアス電圧が０Ｖのときにピンチオフ状態が実現される。
（実施例１）
実施例１においては、第１の実施の形態に係る半導体積層構造１０と、これを用いたＨＥＭＴ素子２０とを作製した。まず、半導体積層構造１０の作製においては、基板１として２インチ径の厚さ３３０μｍのＣ面サファイア単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、反応ガスあるいはキャリアガスとして、少なくともＨ2、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ｐ型ドーパントとして用いるＭｇの供給源であるＣＰ2Ｍｇ、ｎ型ドーパントとして用いるＳｉの供給源であるシランガス、およびＮＨ3が、反応管内に供給可能とされている。反応管内の圧力を大気圧とし、Ｈ2を平均流速１ｍ／ｓｅｃで流しながら、基板１を１２００℃まで昇温しサーマルクリーニングをした。
実施例１においては、第１の実施の形態に係る半導体積層構造１０と、これを用いたＨＥＭＴ素子２０とを作製した。まず、半導体積層構造１０の作製においては、基板１として２インチ径の厚さ３３０μｍのＣ面サファイア単結晶を用い、これを所定のＭＯＣＶＤ装置の反応菅内に設置した。ＭＯＣＶＤ装置は、反応ガスあるいはキャリアガスとして、少なくともＨ2、ＴＭＧ（トリメチルガリウム）、ＴＭＡ（トリメチルアルミニウム）、ｐ型ドーパントとして用いるＭｇの供給源であるＣＰ2Ｍｇ、ｎ型ドーパントとして用いるＳｉの供給源であるシランガス、およびＮＨ3が、反応管内に供給可能とされている。反応管内の圧力を大気圧とし、Ｈ2を平均流速１ｍ／ｓｅｃで流しながら、基板１を１２００℃まで昇温しサーマルクリーニングをした。
その後、いったん５００℃に降温した後、ＴＭＧとＮＨ3とを供給して、ＧａＮの緩衝層２を３０ｎｍの厚さに形成したうえで、再び１１８０℃に昇温し、ＴＭＧとＮＨ3とを供給して、第１チャネル層３として厚さ３μｍのＧａＮ層を形成した。
ＧａＮ層の形成後、１１８０℃に保ったまま、引き続きＴＭＧとＮＨ3とを供給しつつ、さらにＣＰ2Ｍｇを供給することにより、ｐ型半導体層４として、ＭｇがドープされたＧａＮ層を厚さ１００ｎｍに形成した。ホール濃度が５×１０16ｃｍ-3となるように、ＣＰ２Ｍｇの供給量を調整した。
ｐ型半導体層４の形成後、ＣＰ2Ｍｇのみ供給を停止し、１１８０℃に保ったまま、引き続きＴＭＧとＮＨ3とを供給して、第２チャネル層５として厚さ１０ｎｍのＧａＮ層を形成した。
さらにその後、１１８０℃に保ったまま、ＴＭＡとＴＭＧとＮＨ3とを供給して、電子供給層１１としてＡｌ0.25Ｇａ0.75Ｎ層を形成した。まず第１電子供給層６として厚さ７ｎｍのＡｌ0.25Ｇａ0.75Ｎ層を形成し、第１電子供給層６が形成された時点でシランガスをさらに供給して、Ｓｉがｎ型ドーパントとしてドープされた第２電子供給層７を１５ｎｍの厚みに形成し、その後、シランガスのみ供給を停止して、第３電子供給層８を３ｎｍの厚みに形成した。この時のＳｉドープ濃度は４×１０18ｃｍ-3であった。これにより、半導体積層構造１０が得られた。
このようにして得られた半導体積層構造１０を、Ｎ2雰囲気のもと、８００℃で２０分間アニールすることにより、ｐ型ドーパントの活性化処理を行った。
引き続いて、ＳｉＯ2保護膜１３を形成した後、Ｔｉ／Ａｌ／Ｎｉ／Ａｕからなるソース電極１４ｓおよびドレイン電極１４ｄをオーミック接合にて形成し、Ｎｉ／Ａｕからなるゲート電極１４ｇを、ショットキー接合にて形成し、ＨＥＭＴ素子２０を得た。上記ＳｉＯ2保護膜、ソース、ドレイン、ケート電極は公知のＥＢ蒸着にて行った。
このように形成されたＨＥＭＴ素子２０について、閾値電圧を測定したところ、−１Ｖという結果が得られた。
（実施例２）
実施例１において、ｐ型半導体層４におけるホール濃度を１×１０18ｃｍ-3とする以外は、実施時１と同様にしてＨＥＭＴ素子を作成した。この時の閾値電圧は０Ｖであった。
実施例１において、ｐ型半導体層４におけるホール濃度を１×１０18ｃｍ-3とする以外は、実施時１と同様にしてＨＥＭＴ素子を作成した。この時の閾値電圧は０Ｖであった。
また、このＨＥＭＴ素子について、ゲートバイアス電圧が５Ｖのときに、ソース・ドレイン間に５Ｖの電圧を印加すると、３５０（ｍＡ／ｍｍ）の電流が検出された。
（実施例３）
実施例１において、ｐ型半導体層４の膜厚を３５０ｎｍとする以外は、実施例１と同様にしてＨＥＭＴ素子を作成した。この時の閾値電圧は０Ｖであった。
実施例１において、ｐ型半導体層４の膜厚を３５０ｎｍとする以外は、実施例１と同様にしてＨＥＭＴ素子を作成した。この時の閾値電圧は０Ｖであった。
（実施例４）
実施例４においては、第２の実施の形態に係る半導体積層構造１１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。半導体積層構造１１０は、第１バリア層１２１をさらに形成する他は、実施例２と同様にＭＯＣＶＤ法によって作製した。第１バリア層１２１の形成は、ｐ型半導体層１０４の形成後、温度を１１８０℃に保ったまま、ＴＭＡ、ＴＭＧ、およびＮＨ3を供給し、厚さ１ｎｍのＡｌ0.8Ｇａ0.2Ｎ層として形成した。第１バリア層１２１の形成の形成後は、引き続き、実施例２と同様に、第２チャネル層５を形成した。半導体積層構造１１０の作製後、これを用いた図示しないＨＥＭＴ素子を、実施例１と同様に作製した。
実施例４においては、第２の実施の形態に係る半導体積層構造１１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。半導体積層構造１１０は、第１バリア層１２１をさらに形成する他は、実施例２と同様にＭＯＣＶＤ法によって作製した。第１バリア層１２１の形成は、ｐ型半導体層１０４の形成後、温度を１１８０℃に保ったまま、ＴＭＡ、ＴＭＧ、およびＮＨ3を供給し、厚さ１ｎｍのＡｌ0.8Ｇａ0.2Ｎ層として形成した。第１バリア層１２１の形成の形成後は、引き続き、実施例２と同様に、第２チャネル層５を形成した。半導体積層構造１１０の作製後、これを用いた図示しないＨＥＭＴ素子を、実施例１と同様に作製した。
このようにして得られたＨＥＭＴ素子について、閾値電圧を測定したところ、０Ｖであった。
（実施例５）
実施例５においては、第３の実施の形態に係る半導体積層構造２１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。半導体積層構造２１０は、第２バリア層２２２をさらに形成する他は、実施例２と同様にＭＯＣＶＤ法によって作製した。第２バリア層２２２の形成は、第２チャネル層５の形成後、温度を１１８０℃に保ったまま、ＴＭＡ、ＴＭＧ、およびＮＨ3を供給し、厚さ０．５ｎｍのＡｌＮ層として形成した。第２バリア層２２２の形成の形成後は、引き続き、実施例２と同様に、第１電子供給層２０６を形成した。半導体積層構造２１０の作製後、これを用いた図示しないＨＥＭＴ素子を、実施例１と同様に作製した。
実施例５においては、第３の実施の形態に係る半導体積層構造２１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。半導体積層構造２１０は、第２バリア層２２２をさらに形成する他は、実施例２と同様にＭＯＣＶＤ法によって作製した。第２バリア層２２２の形成は、第２チャネル層５の形成後、温度を１１８０℃に保ったまま、ＴＭＡ、ＴＭＧ、およびＮＨ3を供給し、厚さ０．５ｎｍのＡｌＮ層として形成した。第２バリア層２２２の形成の形成後は、引き続き、実施例２と同様に、第１電子供給層２０６を形成した。半導体積層構造２１０の作製後、これを用いた図示しないＨＥＭＴ素子を、実施例１と同様に作製した。
このようにして得られたＨＥＭＴ素子について、閾値電圧を測定したところ、０Ｖであった。
（実施例６）
実施例６においては、第４の実施の形態に係る半導体積層構造３１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。半導体積層構造３１０は、第１バリア層３２１を実施例４と同様に形成し、第２バリア層３２２を実施例５と同様に形成する他は、実施例２と同様にＭＯＣＶＤ法によって作製した。半導体積層構造３１０の作製後、これを用いた図示しないＨＥＭＴ素子を、実施例１と同様に作製した。
実施例６においては、第４の実施の形態に係る半導体積層構造３１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。半導体積層構造３１０は、第１バリア層３２１を実施例４と同様に形成し、第２バリア層３２２を実施例５と同様に形成する他は、実施例２と同様にＭＯＣＶＤ法によって作製した。半導体積層構造３１０の作製後、これを用いた図示しないＨＥＭＴ素子を、実施例１と同様に作製した。
このようにして得られたＨＥＭＴ素子について、閾値電圧を測定したところ、０Ｖであった。
（実施例７）
実施例７においては、第５の実施の形態に係る半導体積層構造４１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。半導体積層構造４１０は、第２チャネル層の形成を省いた他は、実施例５と同様にＭＯＣＶＤ法によって作製した。すなわち、ｐ型半導体層４０４までを実施例２と同様に作製した後、ただちに、第２バリア層４２２を形成した。半導体積層構造２１０の作製後、これを用いた図示しないＨＥＭＴ素子を、実施例１と同様に作製した。
実施例７においては、第５の実施の形態に係る半導体積層構造４１０と、これを用いた図示しないＨＥＭＴ素子とを作製した。半導体積層構造４１０は、第２チャネル層の形成を省いた他は、実施例５と同様にＭＯＣＶＤ法によって作製した。すなわち、ｐ型半導体層４０４までを実施例２と同様に作製した後、ただちに、第２バリア層４２２を形成した。半導体積層構造２１０の作製後、これを用いた図示しないＨＥＭＴ素子を、実施例１と同様に作製した。
このようにして得られたＨＥＭＴ素子について、閾値電圧を測定したところ、０Ｖであった。
＜変形例＞
上述の実施の形態においては、ｐ型のドーパントとしてＭｇを用いているが、これに代わり、Ｚｎを用いてもよい。
上述の実施の形態においては、ｐ型のドーパントとしてＭｇを用いているが、これに代わり、Ｚｎを用いてもよい。
ｐ型半導体層の活性化処理が必要な場合は、ｐ型半導体層の形成直後に行ってもよいし、ＨＥＭＴ素子作製途中で行ってもよい。
ｐ型半導体層は、ＩｎＧａＮにｐ型ドーパントをドープしてなる層であってもよい。
また、ＨＥＭＴ素子の構造は、上述の実施の形態に限定されるものではなく、種々の構造をとることが可能である。図９〜図１２は、第１の実施の形態に係る半導体積層構造１０を用いて作製される、上記とは異なる構造のＨＥＭＴ素子の例について示す図である。もちろん、第２ないし第５の実施の形態に係る半導体積層構造を用いても、同様のＨＥＭＴ素子を形成することは可能である。いずれの場合も、ｐ型半導体層の形成位置や厚み、さらにはドーパント濃度を適宜に定めることにより、所望する閾値電圧を有するＨＥＭＴ素子を得ることができる。
図９は、半導体積層構造１０の一部を例えば反応性イオンエッチング（ＲＩＥ）にてエッチングして、第１チャネル層３の一部分を露出させたうえでコンタクト層５１２ｓおよび５１２ｄを、ＳｉをドープしたＧａＮによって設け、ソース電極５１４ｓおよびドレイン電極５１４ｄをオーミック接合により形成してなる、ＨＥＭＴ素子５２０を示す図である。ただし、コンタクト層５１２ｓおよび５１２ｄにおけるＳｉドープは必須ではない。
図１０は、ＨＥＭＴ素子５２０において、さらに、ＲＩＥにて第１電子供給層６、もしくは第一の電子供給層７を露出させ、当該部分にゲート電極６１４ｇをショットキー接合により形成する、いわゆるゲートリセス構造を有するＨＥＭＴ素子６２０を示す図である。
図１１は、半導体積層構造１０の一部に、第１電子供給層６が底面に達するテーパ状の溝を設け、該底面上にゲート電極７１４ｇを設けたＨＥＭＴ素子７２０を示す図である。表層部分には、保護膜７１３が設けられている。
図１２は、ＨＥＭＴ素子７２０において、ＨＥＭＴ素子５２０と同様に、それぞれコンタクト層５１２ｓおよび５１２ｄを形成した上にソース電極５１４ｓおよびドレイン電極５１４ｄを形成してなるＨＥＭＴ素子８２０を示す図である。
１、１０１、２０１、３０１、４０１ 基板
２、１０２、２０２、３０２、４０２ 緩衝層
４、１０４、２０４、３０４、４０４ ｐ型半導体層
９、１０９、２０９、３０９、４０９ チャネル層
１０、１１０、２１０、３１０、４１０ 半導体積層構造
１１、１１１、２１１、３１１、４１１ 電子供給層
１３、７１３ 保護膜
１４ｄ、５１４ｄ ドレイン電極
１４ｇ、６１４ｇ、７１４ｇ ゲート電極
１４ｓ、５１４ｓ ソース電極
２０、５２０、６２０、７２０、８２０ ＨＥＭＴ素子
１２１、３２１ 第１バリア層
２２２、３２２、４２２ 第２バリア層
１２ｓ、１２ｄ、５１２ｓ、５１２ｄ コンタクト層
２、１０２、２０２、３０２、４０２ 緩衝層
４、１０４、２０４、３０４、４０４ ｐ型半導体層
９、１０９、２０９、３０９、４０９ チャネル層
１０、１１０、２１０、３１０、４１０ 半導体積層構造
１１、１１１、２１１、３１１、４１１ 電子供給層
１３、７１３ 保護膜
１４ｄ、５１４ｄ ドレイン電極
１４ｇ、６１４ｇ、７１４ｇ ゲート電極
１４ｓ、５１４ｓ ソース電極
２０、５２０、６２０、７２０、８２０ ＨＥＭＴ素子
１２１、３２１ 第１バリア層
２２２、３２２、４２２ 第２バリア層
１２ｓ、１２ｄ、５１２ｓ、５１２ｄ コンタクト層
Claims (13)
- 所定の基材と、
前記基材の上に形成され、ＧａおよびＩｎのうち少なくとも１つを含む第１のIII族窒化物からなるｉ型層であるチャネル層と、
前記チャネル層の上に形成され、第２のIII族窒化物からなる電子供給層と、
を備える半導体積層構造であって、
Ａｌ、ＧａおよびＩｎのうち少なくとも１つを含む第３のIII族窒化物に所定のｐ型ドーパントがドープされてなるｐ型半導体層と、
前記第２のIII族窒化物よりもＡｌの存在比率が大きい第４の窒化物からなり、前記ｐ型半導体層の直上に形成されてなる第１のバリア層と、
をさらに備え、
前記チャネル層が互いに離間する第１のチャネル層と第２のチャネル層とからなり、前記ｐ型半導体層および前記第１のバリア層は、前記第１のチャネル層と前記第２のチャネル層との間に介在してなる、
ことを特徴とする半導体積層構造。 - 所定の基材と、
前記基材の上に形成され、ＧａおよびＩｎのうち少なくとも１つを含む第１のIII族窒化物からなるｉ型層であるチャネル層と、
前記チャネル層の上に形成され、第２のIII族窒化物からなる電子供給層と、
を備える半導体積層構造であって、
Ａｌ、ＧａおよびＩｎのうち少なくとも１つを含む第３のIII族窒化物に所定のｐ型ドーパントがドープされてなるｐ型半導体層と、
前記第２のIII族窒化物よりもＡｌの存在比率が大きい第４の窒化物からなり、前記ｐ型半導体層の直上に形成されてなる第１のバリア層と、
をさらに備え、
前記ｐ型半導体層および前記第１のバリア層は、前記電子供給層と前記チャネル層との間に形成されてなる、
ことを特徴とする半導体積層構造。 - 請求項１または請求項２に記載の半導体積層構造であって、
前記ｐ型ドーパントがＭｇであることを特徴とする半導体積層構造。 - 請求項１ないし請求項３のいずれかに記載の半導体積層構造であって、
前記ｐ型半導体層がＧａＮにて形成されてなることを特徴とする半導体積層構造。 - 請求項１ないし請求項４のいずれかに記載の半導体積層構造であって、
前記第２のIII族窒化物が、ＡｌおよびＧａのうち少なくとも１つを含むことを特徴とする半導体積層構造。 - 請求項５に記載の半導体積層構造であって、
ｎ型ドーパントがドープされたドープ層が、前記電子供給層の一部に形成されてなることを特徴とする半導体積層構造。 - 請求項１に記載の半導体積層構造であって、
前記第２のIII族窒化物よりもＡｌの存在比率が大きい第５の窒化物からなる第２のバリア層が、
前記第２のチャネル層の直上に形成されてなることを特徴とする半導体積層構造。 - 請求項１ないし請求項７のいずれかに記載の半導体積層構造に、ソース電極、ドレイン電極、およびゲート電極を形成してなるトランジスタ素子。
- 請求項８に記載のトランジスタ素子であって、
前記ソース電極および前記ドレイン電極のそれぞれの直下に、前記ｐ型半導体層の下にまで至るコンタクト層が埋設されてなることを特徴とするトランジスタ素子。 - 請求項８または請求項９に記載のトランジスタ素子であって、
前記ゲート電極を、リセス構造にて形成したことを特徴とするトランジスタ素子。 - 請求項８ないし請求項１０のいずれかに記載のトランジスタ素子であって、
前記ゲート電極がショットキー接合されてなることを特徴とするトランジスタ素子。 - 所定の基材の上に、ＧａおよびＩｎのうち少なくとも１つを含む第１のIII族窒化物からなるｉ型層であるチャネル層を形成するチャネル層形成工程と、
前記チャネル層の上に、第２のIII族窒化物からなる電子供給層を形成する電子供給層形成工程と、
前記電子供給層の上方に、ソース電極、ドレイン電極、およびゲート電極を形成する電極形成工程と、
を備えるトランジスタ素子を製造する方法であって、
前記チャネル層形成工程が、
前記第１のIII族窒化物により第１のチャネル層を形成する工程と、
前記第１のチャネル層の直上に、Ａｌ、ＧａおよびＩｎのうち少なくとも１つを含む第３のIII族窒化物に所定のｐ型ドーパントがドープされてなるｐ型半導体層を形成するｐ型半導体層形成工程と、
前記ｐ型半導体層の直上に、前記第２のIII族窒化物よりもＡｌの存在比率が大きい第４の窒化物からなるバリア層を形成する工程と、
前記バリア層の直上に前記第１のIII族窒化物により第２のチャネル層を形成する工程と、
を備えることを特徴とするトランジスタ素子の製造方法。 - 所定の基材の上に、ＧａおよびＩｎのうち少なくとも１つを含む第１のIII族窒化物からなるｉ型層であるチャネル層を形成するチャネル層形成工程と、
前記チャネル層の上に、第２のIII族窒化物からなる電子供給層を形成する電子供給層形成工程と、
前記電子供給層の上方に、ソース電極、ドレイン電極、およびゲート電極を形成する電極形成工程と、
を備えるトランジスタ素子を製造する方法であって、
前記チャネル層の上に、Ａｌ、ＧａおよびＩｎのうち少なくとも１つを含む第３のIII族窒化物に所定のｐ型ドーパントがドープされてなるｐ型半導体層を形成するｐ型半導体層形成工程と、
前記ｐ型半導体層の直上に、前記第２のIII族窒化物よりもＡｌの存在比率が大きい第４の窒化物からなるバリア層を形成する工程と、
をさらに備え、
前記電子供給層が、前記バリア層の上に形成されることを特徴とするトランジスタ素子の製造方法。
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