JP2008227073A - 窒化物半導体積層構造の形成方法および窒化物半導体素子の製造方法 - Google Patents

窒化物半導体積層構造の形成方法および窒化物半導体素子の製造方法 Download PDF

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Abstract

【課題】パワーデバイスなどへの適用に適したIII族窒化物半導体を用いた窒化物半導体積層構造の形成方法、およびこの形成方法により形成される窒化物半導体積層構造部を有する窒化物半導体素子の製造方法を提供すること。
【解決手段】III族窒化物半導体からなる窒化物半導体積層構造の形成工程において、キャリヤガスをＨ２とするＭＯＣＶＤ法によって、まず、ウエハの上にｎ型ＧａＮ層（第１層）およびＭｇを含むｐ型ＧａＮ層（第２層）が形成される。次いで、このｐ型ＧａＮ層（第２層）に対してｐ型化アニール処理をせずに、ｐ型ＧａＮ層（第２層）の上に、さらにｎ型ＧａＮ層（第３層）およびｐ型ＧａＮ層（第４層）が形成される。このように、ｎ型ＧａＮ層（第１層）およびｎ型ＧａＮ層（第３層）に挟まれたｐ型ＧａＮ層（第２層）に含まれるＭｇ濃度とＨ２濃度とを比較すると、Ｍｇ濃度の方が大きい値となっている。
【選択図】図４

Description

この発明は、III族窒化物半導体を用いた窒化物半導体積層構造の形成方法、およびその形成方法によって形成される窒化物半導体積層構造部を備える窒化物半導体素子の製造方法に関する。
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている（たとえば、非特許文献１参照）。
これまでに提案されているＧａＮデバイスは、たとえば、サファイア基板と、この上に積層された、ｐ型不純物（たとえば、Ｍｇ）を含むｐ型ＧａＮ層とを備えている。ｐ型ＧａＮ層の表面の一部には、ｎ型不純物（たとえば、Ｓｉ）を含むｎ型ＧａＮ領域が２つ形成されている。そして、一方のｎ型ＧａＮ領域にオーミック接続されるようにソース電極が形成され、他方のｎ型ＧａＮ領域にオーミック接続されるようにドレイン電極が形成されている。また、ｐ型ＧａＮ層の表面には、ゲート絶縁膜が形成され、さらにこのゲート絶縁膜を挟んでゲート電極が形成されている。このようにして、基板表面に沿ってソース、ゲートおよびドレインが配列された横型構造のＧａＮデバイスが構成されている。
上記したＧａＮデバイスを製造するには、まず、サファイア基板の上に、Ｈ２雰囲気中で、Ｍｇを供給しながらＧａＮ系半導体化合物がエピタキシャル成長させられることによって、ｐ型ＧａＮ層が積層される。次いで、ｐ型ＧａＮ層にＳｉがドープされて、ｐ型ＧａＮ層の表面付近に一対のｎ型ＧａＮ領域が形成される。ｎ型ＧａＮ領域が形成された後には、ｐ型ＧａＮ層の表面にゲート絶縁膜が形成され、一対のｎ型ＧａＮ領域にそれぞれ接合するソース電極およびドレイン電極が形成された後、ゲート絶縁膜を挟んでｐ型ＧａＮ層と対向するようにゲート電極が形成される。
大久保聡著、「もう光るだけじゃない 機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
ところが、上記した製造方法では、ｐ型ＧａＮ層を積層する際にＨ２がｐ型ＧａＮ層に混入して、ｐ型ＧａＮ層中のＭｇと結合する場合がある。Ｈ−Ｍｇ結合が生成してしまうと、ｐ型ＧａＮ層中のＭｇが不活性となってアクセプタとして機能せず、ｐ型ＧａＮ層が高抵抗になるおそれがある。
そのため、このようなＧａＮデバイスは、大電流が必要なパワーデバイスには必ずしも適さず、さらに、パワーデバイスにおいて必須とも言えるノーマリオフ動作の実現が必ずしも容易ではないという問題がある。
そこで、この発明の主たる目的は、パワーデバイスなどへの適用に適したIII族窒化物半導体を用いた窒化物半導体積層構造の形成方法を提供することにある。
また、この発明の別の目的は、上記した形成方法により形成される窒化物半導体積層構造部を有する窒化物半導体素子の製造方法を提供することにある。
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる、ｎ型またはｉ型の第１層を形成する第１層形成工程と、前記第１層上に、III族窒化物半導体からなり、Ｍｇを含むｐ型の第２層を積層する第２層形成工程と、前記第２層形成工程後、前記第２層上に、III族窒化物半導体からなる、ｎ型またはｉ型の第３層を形成する第３層形成工程と、を含む、窒化物半導体積層構造の形成方法である。
この方法によれば、ｎ型またはｉ型の第１層が形成され、この第１層の上に、Ｍｇを含むｐ型の第２層が形成される。そして、第２層が形成された後には、第２層に対してｐ型化アニール処理がされずに、第２層の上に、ｎ型またはｉ型の第３層が形成される。このようにｐ型の第２層を、ｎ型またはｉ型の第１および第３層で挟むように窒化物半導体積層構造を形成することによって、積層構造における第２層のＭｇを活性状態に保持してアクセプタとして機能させることができる。その結果、第２層の抵抗を低減させることができるので、このような窒化物半導体積層構造は、大電流が必要なパワーデバイスの半導体構造として好適に用いることができる。また、ｐ型化アニール処理を必要としないので、量産性がよい。
なお、ここでいう「ｐ型化アニール処理」とは、第２層が形成された後、この第２層を、Ｈ２が実質的に存在しない雰囲気中（たとえば不活性ガス雰囲気中）で、所定の温度（たとえば４００℃以上）でアニーリングすることにより、第２層中に混入されているＨ２を除去して、Ｍｇを活性化させる（アクセプタとして機能させる）処理のことをいう。
請求項２に記載されているように、前記第３層形成工程は、Ｈ２雰囲気中で前記第３層を形成する工程を含んでいてもよい。
また、請求項３記載の発明は、請求項１または２に記載の窒化物半導体積層構造の形成方法によって、前記第１、第２および第３層を有する窒化物半導体積層構造部を形成する工程と、前記第１、第２および第３層に跨る壁面を形成する壁面形成工程と、前記壁面に、前記第１、第２および第３層に跨るように、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように、ゲート電極を形成するゲート電極形成工程と、前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と、前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、を含む、窒化物半導体素子の製造方法である。
この方法によれば、請求項１または２に記載の窒化物半導体積層構造の形成方法によって第１、第２および第３層を有するｎｐｎ構造の窒化物半導体積層構造部が形成された後、これら第１、第２および第３層に跨る壁面が形成される。そして、この壁面には、第１、第２および第３層に跨るように、ゲート絶縁膜が形成される。また、ゲート絶縁膜を挟んで第２層における壁面に対向するように、ゲート電極が形成され、第１層に電気的に接続するようにドレイン電極が形成され、さらに、第３層に電気的に接続するようにソース電極が形成される。このとき、第１層およびドレイン電極、第３層およびソース電極が、互いに電気的に接続されていれば、各層と各電極との間には、さらに別の半導体層が挟まれていてもよい。こうして、縦型のＭＩＳ（Metal Insulator Semiconductor）型電界効果トランジスタ（以下、このトランジスタを単に「ＭＩＳＦＥＴ」という。）を得ることができる。
このように、縦型のＭＩＳＦＥＴとしての基本構造にすることにより、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することができる。さらに、大電流を容易に流すことができ、かつ、第１層の層厚を厚くすることによって、容易に高耐圧性を確保することもできる。そのため、有効なパワーデバイスを提供することができる。むろん、III族窒化物半導体層によってＭＩＳＦＥＴを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を享受することもできる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
次に、このＭＩＳＦＥＴの動作について説明する。まず、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第１および第２層の界面のｐｎ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に対して、第２層に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、第２層においてゲート電極に対向する表面付近の領域（チャネル領域）に電子が誘起され、反転層（チャネル）が形成される。この反転層を介して、第１および第３層間が導通し、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
さらに、請求項４記載の発明は、前記壁面形成工程における前記壁面の形成によって露出した前記第２層の半導体表面部に、前記第２層とは伝導特性の異なる第４層を形成する第４層形成工程をさらに含む、請求項３に記載の窒化物半導体素子の製造方法である。
この方法によれば、壁面形成工程における壁面の形成によって露出した第２層の半導体表面部に、第２層とは伝導特性の異なる領域である第４層が形成される。そのため、ゲート絶縁膜は、この第４層に接するように形成され、ゲート電極は、ゲート絶縁膜を挟んで第４層に対向するように形成される。
これによって、上述したＭＩＳＦＥＴの動作時において、反転層（チャネル）が形成される領域が第４層となる。そのため、この第４層が、たとえば第２層のアクセプタ濃度（Ｍｇ濃度）より低いアクセプタ濃度を有するｐ型半導体であると、反転層が形成される領域の伝導特性が第２層の伝導特性と同じである場合と比較して、反転層を形成するために必要なゲート電圧値を低く抑えることができる。リーチスルーブレークダウンの電圧値を決定する主たる因子は第２層全体のアクセプタ濃度であるから、結果としてトランジスタの高耐圧性を確保しつつ、ゲート閾値電圧を小さくでき、良好なパワーデバイスを実現することができる。
なお、第４層は、上記した第２層のアクセプタ濃度より低いアクセプタ濃度を有するｐ型半導体であってもよいし、たとえば、ｎ型半導体、ｉ型半導体、ならびにｎ型不純物およびｐ型不純物を含む半導体のうちのいずれかであってもよい。第４層をｎ型半導体とする場合には、電界効果トランジスタのノーマリオフ動作を実現するため、ｎ型不純物の濃度を適宜制御することができる。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る製造方法により製造される電界効果トランジスタの構造を説明するための図解的な断面図である。
この電界効果トランジスタ（窒化物半導体素子）は、基板１２と、この基板１２の上に成長させられたＧａＮ化合物半導体層からなる窒化物半導体積層構造部１を備えている。
基板１２としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性基板を適用することができる。
窒化物半導体積層構造部１は、ｎ型ＧａＮ層２（第１層）と、ｐ型ＧａＮ層３（第２層）と、ｎ型ＧａＮ層４（第３層）とを備え、これら各ＧａＮ層は、この順に積層されている。これによって、ｐ型ＧａＮ層３は、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４によって挟まれている。ｎ型ＧａＮ層２およびｎ型ＧａＮ層４は、ｎ型不純物として、たとえばシリコン（Ｓｉ）を含んでおり、ｐ型ＧａＮ層２は、ｐ型不純物としてマグネシウム（Ｍｇ）を含んでいる。
窒化物半導体積層構造部１は、図１では断面台形（メサ形状）となるようにｎ型ＧａＮ層４からｎ型ＧａＮ層２が露出する深さまで積層界面を横切る方向にエッチングされている。これにより、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨る壁面７が形成されている。
そして、ｎ型ＧａＮ層２には、壁面７が形成されることによって、窒化物半導体積層構造部１の両側から、窒化物半導体積層構造部１の積層界面に沿う横方向（以下、この方向を「幅方向」とする。）に引き出された引き出し部５が形成されている。この引き出し部５の表面には、ドレイン電極６がオーミック接触するように形成されている。これによって、ドレイン電極６は、ｎ型ＧａＮ層２と電気的に接続されることになる。なお、ドレイン電極６は、ｎ型ＧａＮ層２と電気的に接続されていれば、ｎ型ＧａＮ層２と直接接続されていなくてもよく、たとえば、別のＧａＮ層を介在させ、このＧａＮ層を介して間接的に接続される構成でもよい。
ｐ型ＧａＮ層３における壁面７付近の領域１０は、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体、たとえば、ｐ型ＧａＮ層３のアクセプタ濃度（Ｍｇ濃度）より低いアクセプタ濃度を有するｐ−型半導体からなる。また、領域１０の、壁面７と直交する方向における厚みは、たとえば、数ｎｍ〜１００ｎｍである。なお、領域１０は、ｐ型ＧａＮ層３とは異なる伝導特性を有する半導体であれば、ｐ−型半導体に限られず、たとえば、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、およびｎ型およびｐ型の不純物を含む半導体などであってもよい。この領域１０の表面近傍には、ゲート電極９に適切なバイアス電圧が与えられることにより、ｎ型ＧａＮ層２、４間を電気的に導通させる反転層（チャネル）が形成される。
ｎ型ＧａＮ層４の上面には、ソース電極１１がオーミック接触するように形成されている。これによって、ソース電極１１は、ｎ型ＧａＮ層４と電気的に接続されることになる。なお、ソース電極１１は、ｎ型ＧａＮ層４と電気的に接続されていれば、ｎ型ＧａＮ層４と直接接続されていなくてもよく、たとえば、別のＧａＮ層を介在させ、このＧａＮ層を介して間接的に接続される構成でもよい。
また、ｎ型ＧａＮ層２の上面（ドレイン電極６形成領域を除く）、ｎ型ＧａＮ層４の上面（ソース電極１１形成領域を除く）および壁面７には、これらの面に接するようにゲート絶縁膜８が形成されている。さらに、このゲート絶縁膜８の上には、ゲート絶縁膜８を挟んで領域１０に対向するようにゲート電極９が形成されている。
窒化物半導体積層構造部１は、基板１２の上に、たとえば、いわゆる有機金属化学気相成長法（ＭＯＣＶＤ法）によって形成されている。
たとえば、主面がｃ面（０００１）の基板１２を用いると、この基板１２の上にエピタキシャル成長によって成長させられる窒化物半導体積層構造部１、すなわち、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、やはりｃ面（０００１）を主面として積層されることになる。また、断面台形（メサ形状）の窒化物半導体積層構造部１の壁面７の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面や、（１０-１３）、（１０-１１）、（１１-２２）などのセミポーラ面となる。なお、図１では、基板１２の主面がｃ面（０００１）であり、壁面７がセミポーラ面である場合を示している。
ゲート絶縁膜８は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ２）、酸化ガリウム（Ｇａ２Ｏ３）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ２Ｏ３）、窒化シリコン（ＳｉＮ）および酸化窒化シリコン（ＳｉＯＮ）などを用いて構成することができ、これらは、２種以上組み合わせて用いてもよい。
ゲート電極９は、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を用いて構成することができる。
ドレイン電極６は、ｎ型ＧａＮ層２にオーミック接触させることができる金属、たとえば少なくともアルミニウム（Ａｌ）を含む金属で構成することが好ましく、より具体的には、チタン−アルミニウム合金（Ｔｉ−Ａｌ合金）で構成することができる。ソース電極１１もドレイン電極６と同様に、Ａｌを含む金属で構成することが好ましく、より具体的には、Ｔｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でドレイン電極６およびソース電極１１を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極６およびソース電極１１は、モリブデン（Ｍｏ）もしくはＭｏ化合物（たとえば、モリブデンシリサイド）、もしくはチタン（Ｔｉ）もしくはＴｉ化合物（たとえば、チタンシリサイド）、またはタングステン（Ｗ）もしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
次にこの電界効果トランジスタの動作について説明する。
ソース電極１１とドレイン電極６との間には、ドレイン電極６側が正となるバイアス電圧が与えられる。これにより、ｎ型ＧａＮ層２とｐ型ＧａＮ層３との界面のｐｎ接合には逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層４とｎ型ＧａＮ層２との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態から、ゲート電極９に対して、領域１０に対して正となる所定の電圧値（ゲート閾値電圧）以上のバイアス電圧を印加すると、領域１０の表面近傍に電子が誘起されて、反転層が形成される。この反転層を介して、ｎ型ＧａＮ層２とｎ型ＧａＮ層４との間が導通する。こうして、ソース−ドレイン間が導通することになる。このとき、領域１０がｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体からなるため、より低いゲート閾値電圧で領域１０に電子を誘起させることができる。領域１０のｐ型不純物濃度を適切に定めておけば、ゲート電極９に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極９にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
図２Ａ〜図２Ｅは、図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、基板１２の上に、たとえば、有機金属化学気相成長法（ＭＯＣＶＤ法）、液相エピタキシャル成長法（ＬＰＥ法）、気相エピタキシャル成長法（ＶＰＥ法）、分子線エピタキシャル成長法（ＭＢＥ法）などの方法によって、ｎ型ＧａＮ層２およびｐ型ＧａＮ層３が成長させられる。ｐ型ＧａＮ層３が形成された後には、ｐ型ＧａＮ層３に対してｐ型化アニール処理をせずに、続けてｐ型ＧａＮ層３の上に、ｎ型ＧａＮ層４が成長させられる。こうして、図２Ａに示すように、基板１２上に形成された、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４からなる窒化物半導体積層構造部１が得られる。
なお、この図２Ａに示す工程については、図３を参照して、後に具体的に説明する。また、上記例示したエピタキシャル成長方法のうち、好ましくは、ＭＯＣＶＤ法が適用される。また、ここでいう「ｐ型化アニール処理」とは、ｐ型ＧａＮ層３が形成された後、このｐ型ＧａＮ層３を、Ｈ２が実質的に存在しない雰囲気中（たとえば不活性ガス雰囲気中）で、たとえば４００℃以上の温度でアニーリングすることにより、ｐ型ＧａＮ層３中に混入されているＨ２を除去して、Ｍｇを活性化させる（アクセプタとして機能させる）処理のことをいう。
窒化物半導体積層構造部１が形成された後には、図２Ｂに示すように、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面方位を有する壁面７が切り出されるように、窒化物半導体積層構造部１がストライプ状にエッチングされる（壁面形成工程）。これにより、ｎ型ＧａＮ層４から、ｐ型ＧａＮ層３を貫通して、ｎ型ＧａＮ層２の層厚中間部に至る壁面７が形成されて、複数本（図２Ｂでは２本のみ示す）窒化物半導体積層構造部１がストライプ状に整形されると共に、ｎ型ＧａＮ層２の延長部からなる引き出し部５が同時に形成される。
壁面７の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。さらに、その後必要に応じて、ドライエッチングによってダメージを受けた壁面７を改善するためのウェットエッチング処理を行なってもよい。ウェットエッチング処理には、水酸化カリウム（ＫＯＨ）やアンモニア水などを用いることが好ましい。このウェットエッチング処理を施すことにより、ダメージを受けた壁面７の表層が除去され、ダメージの少ない壁面７を得ることができる。壁面７のダメージを低減しておくことにより、領域１０の結晶状態を良好に保つことができ、また、壁面７とゲート絶縁膜８との界面を良好な界面とすることができるので、界面準位を低減することができる。これにより、チャネル抵抗を低減することができると共に、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。
次いで、窒化物半導体積層構造部１上に、たとえば、ＥＣＲ（電子サイクロトロン共鳴）スパッタ法によりゲート絶縁膜８が形成される。ＥＣＲスパッタ法によるゲート絶縁膜８の形成に際しては、まず、窒化物半導体積層構造部１が形成された基板１２が、ＥＣＲ成膜装置に入れられ、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ＋プラズマが数秒間照射される。このＡｒ＋プラズマが照射されることにより、図２Ｃに示すように、ｐ型ＧａＮ層３における壁面７付近の領域が変質してｐ型ＧａＮ層３とは異なる伝導特性を有する、たとえばｐ型ＧａＮ層３よりアクセプタ濃度の低いｐ−型半導体の領域１４が形成される（第４層形成工程）。
その後は、窒化物半導体積層構造部１の全面を覆う絶縁膜（酸化シリコン、酸化ガリウムなど）が形成される。そして、絶縁膜が形成された後には、図２Ｄに示すように、絶縁膜の不要部分（ゲート絶縁膜８以外の部分）がエッチングにより除去される。これによって、窒化物半導体積層構造部１上にゲート絶縁膜８が形成される（ゲート絶縁膜形成工程）。
なお、このゲート絶縁膜８の形成方法については、ＥＣＲスパッタ法に限らず、たとえば、マグネトロンスパッタ法などを適用することもできる。また、ゲート絶縁膜８の形成方法や形成条件によっては、ゲート絶縁膜８の形成に際して、ｐ型ＧａＮ層３における壁面７に、たとえば、ｎ型不純物である酸素がイオンインプランテーションされるため、ゲート絶縁膜８の形成時においても、ｐ型ＧａＮ層３における壁面７付近の領域が変質する。つまり、領域１０を形成する工程とゲート絶縁膜８を形成する工程とが同時に並行して行なわれる。また、この図２Ｃ〜図２Ｅおよび図１においては、ｐ型ＧａＮ層３における壁面７にのみ、領域１０が示されているが、実際にはｎ型ＧａＮ層２やｎ型ＧａＮ層４における壁面７にも変質領域が形成されている。ただ、これらｎ型ＧａＮ層２やｎ型ＧａＮ層４における壁面７に変質領域が形成されても、デバイスとしての効果に変化がないので、図１および図２ではその変質領域を省略している。
次に、公知のフォトリソグラフィ技術により、ゲート絶縁膜８の上に、ドレイン電極６およびソース電極１１を形成すべき領域に開口部を有するフォトレジスト（図示せず）が形成され、これらの電極（６、１１）の材料として用いられるメタル（たとえば、白金、アルミニウムなど）がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分（電極（６、１１）以外の部分）がフォトレジストと共にリフトオフされる。これにより、引き出し部５（ｎ型ＧａＮ層２の延長部）の上面に接触するようにドレイン電極６が、また、ｎ型ＧａＮ層４の上面に接触するようにソース電極１１が形成される（図２Ｅ参照）。
そして、ドレイン電極６およびソース電極１１が形成された後には、熱アロイ（アニール処理）が行なわれ、ドレイン電極６およびソース電極１１の場合と同様の方法により、ゲート絶縁膜８を挟んで領域１０と対向するゲート電極９が形成される（図２Ｅ参照）。
以上により、図１に示す構造の電界効果トランジスタを得ることができる。
なお、上述の製造工程では、領域１０は、ゲート絶縁膜８の形成工程において形成されたが、たとえば、ゲート絶縁膜８の形成工程とは別に、ｐ型ＧａＮ層３における壁面７の領域にプラズマや電子線を照射する工程や、ｐ型ＧａＮ層３における壁面７の領域にイオンインプランテーションする工程をさらに設けてもよい。これらの工程によって、ｐ型ＧａＮ層３における壁面７付近の領域を変質させて、ｎ型半導体からなる領域１０を形成することができる。
また、窒化物半導体積層構造部１において、ｐ型ＧａＮ層３を挟む半導体層は、ｎ型のｎ型ＧａＮ層２およびｎ型ＧａＮ層４としたが、これらは、ｎ型に限られず、不純物をほとんど含まないｉ型のIII族窒化物半導体からなる層であってもよく、ｎ型不純物濃度を適宜変更することによって、トランジスタの耐圧を制御することができる。
さらに、窒化物半導体積層構造部１は、ｎｐｎ構造からなる積層構造として形成されたが、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４にｐ型ＧａＮ層３が挟まれた積層構造にＭＯＳ構造を有する構造であれば、たとえば、ｎ型ＧａＮ層４の上にさらに別の半導体層が積層された積層構造であってもよい。また、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４は、組成や不純物濃度の異なる複数の層からなる構成でもよい。
さらに、基板１２上にストライプ状に形成された複数の窒化物半導体積層構造部１は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部１のゲート電極９、ドレイン電極６およびソース電極１１は、それぞれ、図示しない位置で共通接続されている。ドレイン電極６は、隣接する窒化物半導体積層構造部１間で共有することができる。
図３は、窒化物半導体積層構造部１を形成するための処理装置の構成を説明するための図解図である。
この処理装置は、縦型のＭＯＣＶＤ装置であって、処理室３０を備えている。処理室３０内には、ヒータ３１を内蔵したサセプタ３２が配置されている。サセプタ３２は、回転軸３３に結合されており、この回転軸３３は、処理室３０外に配置された回転駆動機構３４によって回転されるようになっている。これにより、サセプタ３２に処理対象のウエハ３５を保持させることにより、処理室３０内でウエハ３５を所定温度に昇温することができ、かつ、回転させることができる。ウエハ３５は、前述の基板１２を構成する、たとえば、ＧａＮ単結晶ウエハである。
処理室３０の下部には、排気配管３６が２つ接続されている。排気配管３６はロータリポンプ等の排気設備に接続されている。これにより、処理室３０内の圧力は、１／１０気圧（約１０ｋＰａ）〜常圧（約１００ｋＰａ）とされ、処理室３０内の雰囲気は常時排気されている。
一方、処理室３０の上面には、サセプタ３２に保持されたウエハ３５の表面に向けて原料ガスを供給するための原料ガス供給路４０が導入されている。この原料ガス供給路４０には、窒素原料ガスとしてのアンモニアを供給する窒素原料配管４１と、ガリウム原料ガスとしてのトリメチルガリウム（ＴＭＧ）を供給するガリウム原料配管４２と、マグネシウム原料ガスとしてのエチルシクロペンタジエニルマグネシウム（ＥｔＣｐ2Ｍｇ）を供給するマグネシウム原料配管４３と、シリコンの原料ガスとしてのシラン（ＳｉＨ4）を供給するシリコン原料配管４４とが接続されている。
これらの原料配管４１〜４４には、それぞれバルブ５１〜５４が介装されている。各原料ガスは、いずれも水素、窒素もしくはこれらの両方からなるキャリヤガスと共に、またはこれらのキャリヤガスを用いず、純粋ガスとして供給されるようになっている。なお、この図３では、キャリヤガスを用いる場合には、水素（Ｈ２）をキャリヤガスとして用いている。
そして、この処理装置を使用してウエハ３５の上に窒化物半導体積層構造部１を成長させるには、まず、たとえば、ｃ面（０００１）を主面とするＧａＮ単結晶ウエハをウエハ３５としてサセプタ３２に保持させる。この状態で、バルブ５２〜５４は閉じておき、窒素原料バルブ５１を開いて、処理室３０内に、アンモニアガス（窒素原料ガス）が供給される。さらに、ヒータ３１への通電が行われ、ウエハ温度が１０００℃〜１１００℃（たとえば、１０６０℃）まで昇温される。これにより、表面の荒れを生じさせることなくＧａＮ半導体を成長させることができるようになる。
ウエハ温度が１０００℃〜１１００℃に達するまで待機した後、ガリウム原料バルブ５２およびシリコン原料バルブ５４が開かれる。これにより、原料ガス供給路４０から、キャリヤガス（Ｈ２）と共にトリメチルガリウムが、また、シランの純粋ガスが、たとえば、１８００ｓ〜１０８００ｓ間供給される。その結果、ウエハ３５の表面に、シリコンがドープされたＧａＮ層からなるｎ型ＧａＮ層２（層厚：１μｍ〜４μｍ Ｓｉ濃度：１０１６ｃｍ−３〜１０１９ｃｍ−３）が形成される。
なお、ｎ型ＧａＮ層２の形成に際して、各原料ガスは、たとえば以下に示したガス流量で供給されることが好ましい。
（各原料ガスのガス流量）
アンモニア：アンモニア気体（純粋ガス）を、１００００ｓｃｃｍ〜２００００ｓｃｃｍの流量で供給する。
トリメチルガリウム：トリメチルガリウム（液体）を、１０ｓｃｃｍ〜４０ｓｃｃｍの流量でＨ２によりバブリングし（恒温槽温度は、たとえば約５℃）、このバブリングによって発生した気体を、Ｈ２（キャリヤガス）で希釈して供給する。
シラン：シラン気体（純粋ガス）を、０〜５０ｓｃｃｍの流量で供給する。なお、シラン流量が０ｓｃｃｍの場合は、ｎ型ＧａＮ層２の代わりにｉ型ＧａＮ層を形成する場合である。また、適宜Ｈ２で希釈して供給してもよい。
ｎ型ＧａＮ層２を形成した後には、ｐ型ＧａＮ層３の成長が行われる。ｐ型ＧａＮ層３の成長は、窒素原料バルブ５１、ガリウム原料バルブ５２およびマグネシウム原料バルブ５３が開かれ、シリコン原料バルブ５４が閉じられる。これにより、原料ガス供給路４０から、ウエハ３５に向けて、アンモニアの純粋ガスが、また、キャリヤガス（Ｈ２）と共に、トリメチルガリウムおよびエチルシクロペンタジエニルマグネシウムが、５００ｓ〜３６００ｓ間供給され、マグネシウムがドープされたＧａＮ層からなるｐ型ＧａＮ層３（層厚：０．１μｍ〜１．５μｍ Ｍｇ濃度：１０１７ｃｍ−３〜１０２０ｃｍ−３）が形成されることになる。
なお、このｐ型ＧａＮ層３の形成時には、ウエハ３５の温度は、１０００℃〜１１００℃（たとえば、１０６０℃）とされることが好ましい。また、ｐ型ＧａＮ層３の形成に際して、各原料ガスは、以下に示したガス流量で供給されることが好ましい。
（各原料ガスのガス流量）
アンモニア：アンモニア気体（純粋ガス）を、１００００ｓｃｃｍ〜２００００ｓｃｃｍの流量で供給する。
トリメチルガリウム：トリメチルガリウム（液体）を、１０ｓｃｃｍ〜４０ｓｃｃｍの流量でＨ２によりバブリングし（恒温槽温度は、たとえば約５℃）、このバブリングによって発生した気体を、Ｈ２で希釈して供給する。
エチルシクロペンタジエニルマグネシウム：エチルシクロペンタジエニルマグネシウム（液体）を、１０〜２００ｓｃｃｍの流量でＨ２によりバブリングし（恒温槽温度は、たとえば約３０℃）、このバブリングによって発生した気体を、Ｈ２で希釈して供給する。
ｐ型ＧａＮ層３を形成した後には、このｐ型ＧａＮ層３にｐ型化アニール処理をせず、そのままの状態で、ｐ型ＧａＮ層３の上にｎ型ＧａＮ層４の成長が行なわれる。
ｎ型ＧａＮ層３の成長は、ｎ型ＧａＮ層２と同様に、窒素原料バルブ５１、ガリウム原料バルブ５２およびシリコン原料バルブ５４が開かれ、マグネシウム原料バルブ５３が閉じられる。これにより、原料ガス供給路４０から、ウエハ３５に向けて、アンモニアおよびシランの純粋ガスが、また、キャリヤガス（Ｈ２）と共にトリメチルガリウムが、５００ｓ〜３６００ｓ間供給され、シリコンがドープされたＧａＮ層からなるｎ型ＧａＮ層４（層厚：０．１μｍ〜１．５μｍ Ｓｉ濃度：１０１６ｃｍ−３〜１０１９ｃｍ−３）が形成されることになる。なお、ｎ型ＧａＮ層４の形成時には、ウエハ３５の温度は、１０００℃〜１１００℃（たとえば、１０６０℃）とされることが好ましい。また、ｎ型ＧａＮ層４の形成に際して、各原料ガスは、以下に示したガス流量で供給されることが好ましい。
（各原料ガスのガス流量）
アンモニア：アンモニア気体（純粋ガス）を、１００００ｓｃｃｍ〜２００００ｓｃｃｍの流量で供給する。
トリメチルガリウム：トリメチルガリウム（液体）を、１０ｓｃｃｍ〜４０ｓｃｃｍの流量でＨ２によりバブリングし（恒温槽温度は、たとえば約５℃）、このバブリングによって発生した気体を、Ｈ２で希釈して供給する。
シラン：シラン気体（純粋ガス）を、０〜５０ｓｃｃｍの流量で供給する。なお、シラン流量が０ｓｃｃｍの場合は、ｎ型ＧａＮ層２の代わりにｉ型ＧａＮ層を形成する場合である。また、適宜Ｈ２で希釈して供給してもよい。
こうして、ウエハ３５（基板１２）上に窒化物半導体積層構造部１が形成させられた後、このウエハ３５は、エッチング装置に移される。そして、図２Ｂに示すように、ドライエッチング（たとえばプラズマエッチング）によって、窒化物半導体積層構造部１に、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４に跨るように、壁面７が形成される。その後は、図２Ｃ〜図２Ｅに示した工程が行なわれて、上述した電界効果トランジスタが得られる。
以上のように、この実施形態によれば、ｎ型ＧａＮ層２の上にＭｇを含むｐ型ＧａＮ３が形成された後、このｐ型ＧａＮ層３に対してｐ型化アニール処理がされずに、ｐ型ＧａＮ層３の上に、ｎ型ＧａＮ層４が形成される。このようにｐ型ＧａＮ層３を、ｎ型ＧａＮ層２およびｎ型ＧａＮ層４で挟むように窒化物半導体積層構造部１を形成することによって、窒化物半導体積層構造部１におけるｐ型ＧａＮ層３のＭｇを活性状態に保持してアクセプタとして機能させることができる。その結果、ｐ型ＧａＮ層３の抵抗を低減させることができる。その結果、このような窒化物半導体積層構造部１は、大電流が必要なパワーデバイスの半導体構造として好適に用いることができる。
また、ｎ型ＧａＮ層２、ｐ型ＧａＮ層３およびｎ型ＧａＮ層４を積層した縦型のトランジスタ構造を採用することにより、大電流を流すことができ、かつ、高耐圧の電界効果トランジスタを実現することができる。
また、ｐ型ＧａＮ層３における壁面７に露出した表面に形成した領域１０に接するようにゲート絶縁膜８を形成する構造を採用することにより、反転層の形成に必要なゲート電圧値を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにｐ型ＧａＮ層３のアクセプタ濃度を高くしたまま、ゲート閾値電圧を下げ、良好なトランジスタ動作を行なうことができ、良好なパワーデバイスを実現することもできる。さらに、領域１０の不純物濃度と厚みの制御によってノーマリオフ動作が可能となる。
以上、この発明の複数の実施形態について説明したが、この発明はさらに他の実施形態で実施することもできる。
たとえば、上述の実施形態では、ドレイン電極６は、引き出し部５の表面に接触して形成されているとしたが、たとえば、基板１２として導電性基板を適用し、この導電性基板の窒化物半導体積層構造部１が形成された表面と反対側の表面全域を覆うように、接触して形成されてもよい。また、電界効果トランジスタの製造工程において、基板１２を、たとえば、レーザリフトオフ法、ＣＭＰ（化学的機械的研磨）処理、エッチング処理などの方法によって除去し、この除去によって露出したｎ型ＧａＮ層２の表面全域を覆うように、接触して形成されてもよい。
また、上述の実施形態では、ソース電極１１をｎ型ＧａＮ層４に接触するように、ドレイン電極６をｎ型ＧａＮ層２に接触するように形成したが、ソース電極１１とドレイン電極６との配置位置を入れ替えた構成にしてもよい。
また、上述の実施形態では、ウエハ３５に窒化物半導体積層構造部１を成長させる際、アンモニアおよびシランは、それぞれ純粋ガスとして供給されたが、これらは純粋ガスとしてではなく、キャリヤガス（Ｈ２）で希釈して供給してもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
次に、この発明を実施例に基づいて説明するが、この発明は下記の実施例によって限定されるものではない。
実施例１
図３に示した構成を有する処理装置におけるサセプタに、ウエハ（サファイア基板）を保持させ、このウエハ上に、表１に示す条件にて、Ｓｉを含むｎ型ＧａＮ層（第１層）、Ｍｇを含むｐ型ＧａＮ層（第２層）、Ｓｉを含むｎ型ＧａＮ層（第３層）およびＭｇを含むｐ型ＧａＮ層（第４層）を順に、ＭＯＣＶＤ法によって成長させた（成長速度：１．３μｍ／ｈ〜１．５μｍ／ｈ ＴＭＧの恒温槽温度：約５℃ ＥｔＣｐ２Ｍｇの恒温槽温度：約３０℃）。なお、ＴＭＧおよびＥｔＣｐ２Ｍｇについては、Ｈ２でバブリング後、バブリングによって発生した気体を、キャリヤガス（Ｈ２）を用いて供給した。一方、アンモニアおよびシランについては、キャリヤガス（Ｈ２）を用いず、純粋ガスとして供給した。これによってｎｐｎｐ積層構造からなるＧａＮ窒化物半導体積層構造を得た。得られた窒化物半導体積層構造に対して以下の測定を行なった。
Figure 2008227073
表１において、ＴＭＧおよびＥｔＣｐ２Ｍｇのバブリングガス流量とは、ＴＭＧ（液体）およびＥｔＣｐ２Ｍｇ（液体）を、Ｈ２でバブリングするときの、Ｈ２のガス流量を示している。
Ｈ２濃度およびＭｇ濃度測定
得られた窒化物半導体積層構造における各ＧａＮ層に含まれるＨ２濃度およびＭｇ濃度を二次イオン質量分析法（ＳＩＭＳ：Secondary Ion Mass Spectrometry）により測定した。結果を図４に示す。なお、図４は、実施例１の窒化物半導体積層構造における各ＧａＮ層に含まれるＨ２濃度およびＭｇ濃度の変化を表わしたグラフであって、ｎ型ＧａＮ層に挟まれたｐ型ＧａＮ層（第２層）と、最表面のｐ型ＧａＮ層（第４層）との構成の違いを示すためのものである。
図４に示すように、ｐ型ＧａＮ層（第４層）の表面からの深さが１．５μｍの位置、つまり、ｐ型ＧａＮ層（第２層）においては、Ｍｇの濃度が８．８６×１０１８ｃｍ−３であり、Ｈ２の濃度が７．７７×１０１８ｃｍ−３である。つまり、Ｍｇの濃度がＨ２の濃度より１．０９×１０１８ｃｍ−３大きい。これによって、ｐ型ＧａＮ層（第２層）においては、アクセプタとして機能する活性状態のＭｇ（Ｈと結合していないＭｇ）の存在が確認された。
一方、ｐ型ＧａＮ層（第４層）の表面からの深さが０．２５μｍの位置、つまり、ｐ型ＧａＮ層（第４層）においては、Ｍｇ濃度がＨ２濃度と同じである。これによって、ｐ型ＧａＮ層（第４層）がｐ型化していないことが確認された。
以上より、ｎ型ＧａＮ層（第１層）、ｐ型ＧａＮ層（第２層）およびｎ型ＧａＮ層（第３層）からなる積層構造を電界効果トランジスタにおけるＭＯＳ構造にすることによって、その電界効果トランジスタを、パワーデバイスの半導体構造として好適に用いることができる。
実施例２
上述した実施形態に例示した製造方法に基づいて、Ｓｉを含むｎ型ＧａＮ層（第１層）、Ｍｇを含むｐ型ＧａＮ層（第２層）、Ｓｉを含むｎ型ＧａＮ層（第３層）からなるｎｐｎ積層構造を有する電界効果トランジスタを作製した。
ゲート電圧−ドレイン電流特性測定
得られた電界効果トランジスタのゲート電圧−ドレイン電流特性を測定した。結果を図５および図６に示す。なお、図５は、ゲート電圧（Ｖｇ）を一定の値に固定し、ドレイン電圧（Ｖｄ）を掃引させた場合におけるドレイン電流（Ｉｄ）の変化を示している。また、図６は、ドレイン電圧（Ｖｄ）を一定の値に固定し、ゲート電圧（Ｖｇ）を掃引させた場合におけるドレイン電流（Ｉｄ）の変化を示している。
図５および図６に示すように、ゲート電圧（Ｖｇ）が０Ｖの場合、つまり、ゲート電極にバイアスを与えない場合には、ドレイン電極にバイアスを与えていても、ドレイン電流が流れていない。これによって、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となるノーマリオフ動作が実現されていることが確認された。これにより、ｐ型ＧａＮ層（第２層）に対してｐ型化アニール処理を行なわない場合でも、ｐ型ＧａＮ層（第２層）がｐ型化し、ノーマリオフトランジスタを実現できることが確認された。
この発明の一実施形態に係る製造方法により製造される電界効果トランジスタの構造を説明するための図解的な断面図である。 図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。 図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ａの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｂの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｃの次の工程を示す図である。 図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｄの次の工程を示す図である。 窒化物半導体積層構造部を形成するための処理装置の構成を説明するための図解図である。 実施例１の窒化物半導体積層構造における各ＧａＮ層に含まれるＨ２濃度およびＭｇ濃度の変化を表わしたグラフである。 実施例２に係る電界効果トランジスタのゲート電圧−ドレイン電流特性を表わしたグラフである。 実施例２に係る電界効果トランジスタのゲート電圧−ドレイン電流特性を表わしたグラフである。
符号の説明
１ 窒化物半導体積層構造部
２ ｎ型ＧａＮ層
３ ｐ型ＧａＮ層
４ ｎ型ＧａＮ層
６ ドレイン電極
７ 壁面
８ ゲート絶縁膜
９ ゲート電極
１０ 領域
１１ ソース電極
１２ 基板

Claims (4)

  1. III族窒化物半導体からなる、ｎ型またはｉ型の第１層を形成する第１層形成工程と、
    前記第１層上に、III族窒化物半導体からなり、Ｍｇを含むｐ型の第２層を積層する第２層形成工程と、
    前記第２層形成工程後、前記第２層上に、III族窒化物半導体からなる、ｎ型またはｉ型の第３層を形成する第３層形成工程と、を含む、窒化物半導体積層構造の形成方法。
  2. 前記第３層形成工程は、Ｈ２雰囲気中で前記第３層を形成する工程を含む、請求項１に記載の窒化物半導体積層構造の形成方法。
  3. 請求項１または２に記載の窒化物半導体積層構造の形成方法によって、前記第１、第２および第３層を有する窒化物半導体積層構造部を形成する工程と、
    前記第１、第２および第３層に跨る壁面を形成する壁面形成工程と、
    前記壁面に、前記第１、第２および第３層に跨るように、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、
    前記ゲート絶縁膜を挟んで前記第２層における前記壁面に対向するように、ゲート電極を形成するゲート電極形成工程と、
    前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と、
    前記第３層に電気的に接続するようにソース電極を形成するソース電極形成工程と、を含む、窒化物半導体素子の製造方法。
  4. 前記壁面形成工程における前記壁面の形成によって露出した前記第２層の半導体表面部に、前記第２層とは伝導特性の異なる第４層を形成する第４層形成工程をさらに含む、請求項３に記載の窒化物半導体素子の製造方法。
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