JP2008205414A - 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】この電界効果トランジスタは、n型GaN層2、p型GaN層3およびn型GaN層4が、順に積層された窒化物半導体積層構造部1を備えている。窒化物半導体積層構造部1には、断面台形(メサ形状)となるようにエッチングされることにより、壁面7が形成されている。この壁面7の形成によって露出したp型GaN層3の半導体表面部には、p型GaN層3とは異なる伝導特性を有する領域10が形成され、領域10に接するようにゲート絶縁膜8が形成されている。さらにこのゲート絶縁膜8を挟んで領域10に対向するようにゲート電極9が形成されている。
【選択図】図1
Description
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有するGaNデバイスの開発が検討されている(たとえば、非特許文献1参照)
大久保聡著、「もう光るだけじゃない 機器の進化の裏にGaN」、2006年6月5日、日経エレクトロニクス、p.51−60
ところが、このようなGaNデバイスでは、高耐圧化を実現できる一方、これら2つの因子(厚いゲート絶縁膜および高いアクセプタ濃度)により、ゲート閾値電圧が高くなるという不具合がある。その結果、良好なトランジスタ動作を行なえないことから、このようなGaNデバイスは、パワーデバイスには必ずしも適さないという問題がある。
また、この発明の他の目的は、上記のような窒化物半導体素子を備えた窒化物半導体パッケージを提供することにある。
の第1層、この第1層に積層されたp型不純物を含む第2層、およびこの第2層に積層されたn型の第3層を備え、前記第1、第2および第3層に跨る壁面を有する窒化物半導体積層構造部と、前記第2層における前記壁面に形成された前記第2層とは異なる伝導特性を有する第4層と、前記第4層に接するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで前記第4層に対向するように形成されたゲート電極と、を含む、窒化物半導体素子である。
たとえば、第2層の伝導特性をp型とし、第4層の伝導特性を第2層のアクセプタ濃度より低いアクセプタ濃度を有するp型とした場合のMIS型電界効果トランジスタを構成する場合の動作について説明する。この場合に、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第1および第2層の界面のpn接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に対して、第2層に対して正となる所定の電圧値(ゲート閾値電圧)以上のバイアス電圧を印加すると、第4層の表面近傍に電子が誘起され、反転層が形成される。この反転層を介して、第1および第3層間が導通し、したがって、ソース−ドレイン間が導通することになる。このとき、チャネルが形成される領域を形成する第4層のアクセプタ濃度が第2層のアクセプタ濃度と比較して低いため、より低いゲート閾値電圧で第4層に電子を誘起させることができる。第4層の不純物濃度を適切に定めておけば、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
この構成により、第4層上下の第1または第3層に広がる空乏層までMIS構造を構成することができる。そのため、第4層にチャネルが形成される際、第1または第3層に広がる空乏層にも蓄積層が形成され、オン時にこの空乏層に阻害されることなく電流を流すことができる。その結果、オン抵抗をより低減することができる。
たとえば、npn縦型構造において、内部電位によりn型層に広がる空乏層は、片側階段接合近似で以下の数式のように表わされる。
上記式において、III族窒化物半導体を窒化ガリウム(GaN)とし、
n型の第1層の不純物濃度をND=5×1016cm−3
p型の第2層の不純物濃度を1×1018cm−3
n型の第3層の不純物濃度を3×1018cm−3
としたとき、n型の第1層に広がる空乏層幅は、電気素量q=1.6×10−19(C)で、誘電率εs=9.5×8.85×10−14(F/cm)、内部電位Vbi=3(V)として、W=0.25(μm)となる。 このとき、壁面を少なくともp型の第2層およびn型の第1層のpn接合から0.25μm以上の範囲に形成し、この範囲にMIS構造を形成すれば、オン時に空乏層に阻害されることなく電流を流すことができる。
また、請求項7記載の発明は、前記第1層は、下層と、この下層および前記第2層に挟まれた、前記下層より不純物濃度の小さい上層と、を含む、請求項1〜6のいずれか一項に記載の窒化物半導体素子である。
また、請求項8記載の発明は、前記第1層に電気的に接続されたドレイン電極と、前記第3層に電気的に接続されたソース電極とをさらに含む、請求項1〜7のいずれか一項に記載の窒化物半導体素子である。この構成により、上述した効果を奏する縦型のMIS型電界効果トランジスタを実現することができる。
この構成によれば、第3層から、第2層を貫通して第1層に達し、壁面を構成する側壁を有するトレンチが形成されている。そのため、ゲート絶縁膜およびゲート電極は、このトレンチ内に形成されている。また、ドレイン電極が形成される第2のトレンチは、ゲート電極が形成されるトレンチとは別々に形成されている。そのため、ドレイン電極形成用の第2のトレンチは深い形状に、ゲート形成用のトレンチは浅い形状に、それぞれ制御することができる。この制御によって、ゲート電極に対向する第1層の表面積を小さくすることができるため、当該第1層における界面電荷を減らすことができる。その結果、オフリーク電流を小さくすることができ、オン抵抗を低減させることができる。また、ソース−ゲート−ドレインが同一表面に、この順で配置されることがなく、オフ特性を向上させることができる。
また、請求項15に記載されているように、前記第1、第2および第3III族窒化物半導体層は、c面(0001)を主面として積層されていてもよい。
この構成によれば、たとえば、第3層のうち、基板に近い側にGaN層、このGaN層の上にAl0.2Ga0.8N層を積層すると、これら2層の境界部付近には、シートキャリア1×1013cm−3、電子移動度1000cm2/V・sの二次元電子ガスが形成されるため、第3層に寄生する抵抗を下げることができ、トランジスタのオン抵抗を低減させることができる。なお、組成の異なる複数の層とは、AlGaN超格子層でもよく、また、組成の異なる複数のAlGaN層であってもよい。
また、請求項20記載の発明は、前記第1層は、組成の異なる複数の層が積層された層である、請求項1〜19のいずれか一項に記載の窒化物半導体素子である。
この構成によれば、たとえば、第1層のうち、基板に近い側にGaN層、このGaN層の上にAl0.2Ga0.8N層を積層すると、これら2層の境界部付近には、シートキャリア1×1013cm−3、電子移動度1000cm2/V・sの二次元電子ガスが形成されるため、第1層に寄生する抵抗を下げることができ、トランジスタのオン抵抗を低減させることができる。トランジスタのオン抵抗を低減させることができる。なお、組成の異なる複数の層とは、AlGaN超格子層でもよく、また、組成の異なる複数のAlGaN層であってもよい。
また、前記ゲート絶縁膜は、請求項24に記載されているように、窒化物半導体素子が形成されるウエハが成膜装置から取り出されることなく、連続して形成された絶縁膜であることが好ましい。
この構成によれば、窒化物半導体素子は、そのソース電極がパッケージ筐体に接触するように載置されている。そのため、パッケージ筐体を接地しておけば、このパッケージ筐体を介してソース電極を接地することができる。つまり、ソース電極を接地するための、ソース電極とパッケージ筐体とを接続する接地配線などを設ける必要がなく、パッケージの構造を簡略化することができる。さらに、このような簡略化されたパッケージであれば、その組立ても簡単に行なえる。
そして、請求項28に記載されているように、前記変質工程は、前記第2層の前記半導体表面部にプラズマを照射する工程を含んでいてもよい。また、請求項29に記載されているように、前記変質工程は、前記第2層の前記半導体表面部に電子線を照射する工程を含んでいてもよい。さらに、請求項30に記載されているように、前記変質工程は、前記第2層の前記半導体表面部にイオンインプランテーションする工程を含んでいてもよい。
図1は、この発明の第1の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
この電界効果トランジスタ(窒化物半導体素子)は、基板12と、この基板12の上に成長させられたGaN化合物半導体層からなる窒化物半導体積層構造部1を備えている。
窒化物半導体積層構造部1は、n型GaN層2(第1層)と、p型GaN層3(第2層)と、n型GaN層4(第3層)とを備え、これら各GaN層は、この順に積層されている。
p型GaN層3における壁面7付近の領域10は、p型GaN層3とは異なる伝導特性を有する半導体、たとえば、p型GaN層3のアクセプタ濃度より低いアクセプタ濃度を有するp−型半導体からなる。また、領域10の、壁面7と直交する方向における厚みは、たとえば、数nm〜100nmである。なお、領域10は、p型GaN層3とは異なる伝導特性を有する半導体であれば、p−型半導体に限られず、たとえば、n型不純物を含むn型半導体、不純物をほとんど含まないi型半導体、およびn型およびp型の不純物を含む半導体などであってもよい。この領域10の表面近傍には、ゲート電極9に適切なバイアス電圧が与えられることにより、n型GaN層2、4間を電気的に導通させる反転層が形成される。
さらに、n型GaN層2の上面におけるドレイン電極6が形成される領域を除く領域およびn型GaN層4の上面におけるソース電極11(後述)が形成される領域を除く領域に接するようにゲート絶縁膜8が形成されている。さらに、このゲート絶縁膜8の上には、ゲート絶縁膜8を挟んで領域10に対向するようにゲート電極9が形成されている。より具体的には、ゲート電極9は、ゲート絶縁膜8を挟んで壁面7における、n型GaN層2およびn型GaN層4に対向するように形成されている。
たとえば、主面がc面(0001)の基板12を用いると、この基板12の上にエピタキシャル成長によって成長させられる窒化物半導体積層構造部1、すなわち、n型GaN層2、p型GaN層3およびn型GaN層4は、やはりc面(0001)を主面として積層されることになる。また、断面台形(メサ形状)の窒化物半導体積層構造部1の壁面7の面方位は、たとえば、c面(0001)に対して15°〜90°の範囲で傾斜した面(c面以外の面)である。より具体的には、たとえば、m面(10-10)またはa面(11-20)などの無極性面や、(10-13)、(10-11)、(11-22)などのセミポーラ面となる。
ソース電極11とドレイン電極6との間には、ドレイン電極6側が正となるバイアス電圧が与えられる。これにより、n型GaN層2とp型GaN層3との界面のpn接合には逆方向電圧が与えられ、その結果、n型GaN層4とn型GaN層2との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態から、ゲート電極9に対して、領域10に対して正となる所定の電圧値(ゲート閾値電圧)以上のバイアス電圧を印加すると、領域10の表面近傍に電子が誘起されて、反転層が形成される。この反転層を介して、n型GaN層2とn型GaN層4との間が導通する。こうして、ソース−ドレイン間が導通することになる。このとき、領域10がp型GaN層3よりアクセプタ濃度の低いp−型半導体からなるため、より低いゲート閾値電圧で領域10に電子を誘起させることができる。領域10のp型不純物濃度を適切に定めておけば、ゲート電極9に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極9にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
この電界効果トランジスタの製造に際しては、まず、図2Aに示すように、基板12の上に、たとえば、MOCVD成長法によって、順に、n型GaN層2、p型GaN層3およびn型GaN層4が成長させられる。こうして、基板12上に、窒化物半導体積層構造部1が形成される。なお、n型GaN層2およびn型GaN層4を成長させるときのn型不純物としては、たとえばSiを用いればよい。また、p型GaN層3を成長させるときのp型不純物としては、たとえば、Mg、Cなどを用いればよい。
次に、公知のフォトリソグラフィ技術により、ゲート絶縁膜8の上に、ゲート電極9、ドレイン電極6およびソース電極11を形成すべき領域に開口部を有するフォトレジスト(図示せず)が形成され、これらの電極(9、6、11)の材料として用いられるメタル(たとえば、白金、アルミニウムなど)がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分(電極(9、6、11)以外の部分)がフォトレジストとともにリフトオフされる。これにより、図2Eに示すように、ゲート絶縁膜8を挟んで領域10と対向するゲート電極9が形成されるとともに、引き出し部5(n型GaN層2の延長部)の上面に接触するようにドレイン電極6が、また、n型GaN層4の上面に接触するようにソース電極11が形成される。
なお、ゲート絶縁膜8の形成を、ECRスパッタ法により行なったが、ECRスパッタ法に限らず、たとえば、マグネトロンスパッタ法によりゲート絶縁膜8の形成を行なう形成方法がある。また、ゲート絶縁膜8の形成方法や形成条件によっては、ゲート絶縁膜8の形成に際して、p型GaN層3における壁面7に、たとえば、n型不純物である酸素がイオンインプランテーションされるため、ゲート絶縁膜8の形成時においても、p型GaN層3における壁面7付近の領域が変質する。つまり、領域10を形成する工程とゲート絶縁膜8を形成する工程とが同時に並行して行なわれる。
また、図1においては、p型GaN層3における壁面7にのみ、領域10が示されているが、実際にはn型GaN層2やn型GaN層4における壁面7にも変質領域が形成されている。ただ、これらn型GaN層2やn型GaN層4における壁面7に変質領域が形成されても、デバイスとしての効果に変化がないので、図1では変質領域を省略している。
図3A〜図3Eは、図1の電界効果トランジスタの他の製造方法を工程順に示す図解的な断面図である。
窒化物半導体積層構造部1が形成された後には、図3Bに示すように、c面(0001)に対して15°〜90°の範囲で傾斜した面方位を有する壁面7が切り出されるように、窒化物半導体積層構造部1がストライプ状にエッチングされる(壁面形成工程)。これにより、n型GaN層4から、p型GaN層3を貫通して、n型GaN層2の層厚中間部に至る断面台形(メサ形状)の溝13、ならびに、n型GaN層2、p型GaN層3およびn型GaN層4からなる壁面7が同時に形成される。なお、溝13の形成方法は、前述の製造方法の場合と同様である。
より具体的には、n型GaN層16が成長しやすい条件(成長温度およびチャンバ内圧力など)で、n型GaN層2、p型GaN層3およびn型GaN層4を核として、n型GaN層16の結晶を成長させる。これにより、n型GaN層2、p型GaN層3およびn型GaN層4の各表面から、これらの層の表面に沿って延びるn型GaN層16が成長する。このn型GaN層16において、p型GaN層3における壁面7に接する部分は、p型GaN層3の伝導特性と異なる、たとえば、n型半導体からなる、領域10となる。なお、図3C〜図3Eにおいては、説明の便宜上n型GaN層16における領域10を破線で示している。また、n型GaN層16をエピタキシャル成長させるときのn型不純物としては、n型GaN層2およびn型GaN層4と同じ不純物、たとえば、Siを用いればよい。
以上のように、この実施形態によれば、p型GaN層3における壁面7に露出した表面に形成した領域10に接するようにゲート絶縁膜8を形成する構造を採用することにより、反転層の形成に必要なゲート電圧値を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにp型GaN層3のアクセプタ濃度を高くしたまま、ゲート閾値電圧を下げ、良好なトランジスタ動作を行なうことができ、良好なパワーデバイスを実現することができる。
また、ゲート電極9が、ゲート絶縁膜8を挟んで壁面7における、n型GaN層2およびn型GaN層4に対向するように形成されているので、領域10上下のn型GaN層2およびn型GaN層4に広がる空乏層までMIS構造を構成することができる。そのため、領域10にチャネルが形成される際、n型GaN層2およびn型GaN層4に広がる空乏層にも蓄積層が形成され、オン時にこの空乏層に阻害されることなく電流を流すことができる。その結果、オン抵抗をより低減することができる。
この実施形態では、図1に示す基板12に代えて導電性基板21が適用されている。
そして、導電性基板21の一方表面には、窒化物半導体積層構造部1が配置されている。一方、導電性基板21の他方表面には、その表面全域を覆うように、ドレイン電極6が導電性基板21に接触するように形成されている。したがって、この実施形態では、ドレイン電極6は、導電性基板21を介してn型GaN層2に電気的に接続されることになる。
また、この構成によっても第1の実施形態と同様な動作が可能であり、第1の実施形態と同様な効果を得ることができる。
この電界効果トランジスタの製造に際しては、まず、図5Aに示すように、導電性基板21の上に、たとえば、MOCVD成長法によって、順に、n型GaN層2、p型GaN層3およびn型GaN層4が成長させられる。こうして、導電性基板21上に、窒化物半導体積層構造部1が形成される。
以上により、図4に示す構造の電界効果トランジスタを得ることができる。
なお、導電性基板21上にストライプ状に形成された複数の窒化物半導体積層構造部1は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部1のゲート電極9およびソース電極11は、それぞれ、図示しない位置で共通接続されている。ドレイン電極6は、導電性基板21に接触して形成されており、すべてのセルに対して共通の電極となっている。
そして、このような構造の電界効果トランジスタを、図7に示すように、導電性材料からなる、たとえば中空略直方体のパッケージ筐体18に実装することにより、この発明の一実施形態になる窒化物半導体パッケージを得ることができる。
この実施形態では、後述する窒化物半導体積層構造部1の成長に用いられた基板20が除去されており、窒化物半導体積層構造部1において、ゲート電極9とは反対側の表面にドレイン電極6が接触して形成されている。より具体的には、n型GaN層2の下面のほぼ全域を覆うようにドレイン電極6が被着形成されている。したがって、この電界効果トランジスタは、結晶成長に絶縁性基板を用いた場合でも縦型構造の電界効果トランジスタを実現でき、かつ絶縁性基板が除去されているので、トランジスタ動作時における基板の抵抗を減らすことができる。また、n型GaN層2に流れ込んだ電子は、このn型GaN層2の広い範囲を拡散して流れ、ドレイン電極6へと流れ込む。したがって、電流の集中を抑制することができる。その他の構成は、前述の第1および第2の実施形態の場合と同様である。
この電界効果トランジスタの製造に際しては、まず、図9Aに示すように、基板20の上に、たとえば、MOCVD成長法によって、順に、n型GaN層2、p型GaN層3およびn型GaN層4が成長させられる。こうして、基板20上に、窒化物半導体積層構造部1が形成される。
ゲート電極9およびソース電極11の形成後、図9Fに示すように、基板20が除去される。基板20の除去は、基板20の面からレーザ光を当てて基板20を剥離するレーザリフトオフ法によって行なうことができるほか、CMP(化学的機械的研磨)処理や、エッチング処理によっても行なうことができる。
以上により、図8に示す構造の電界効果トランジスタを得ることができる。
なお、ストライプ状に形成された複数の窒化物半導体積層構造部1は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部1のゲート電極9およびソース電極11は、それぞれ、図示しない位置で共通接続されている。ドレイン電極6は、n型GaN層2に接触して形成されており、すべてのセルに対して共通の電極となっている。
この実施形態では、ゲート絶縁膜8は、窒化シリコンと酸化シリコンとの組み合わせからなる。より具体的には、ゲート絶縁膜8は、窒化物半導体積層構造部1の表面全域を覆っており、窒化物半導体積層構造部1の表面に形成された窒化シリコン膜81と、この窒化シリコン膜81の上に形成された酸化シリコン膜82とで構成されている。すなわち、窒化シリコン膜81が壁面7に接して形成されている。
図11A〜図11Fは、図10の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図11Aに示すように、基板12の上に、たとえば、MOCVD成長法によって、順に、n型GaN層2、p型GaN層3およびn型GaN層4が成長させられる。こうして、基板12上に、窒化物半導体積層構造部1が形成される。
次に、図11Eに示すように、公知のフォトリソグラフィ技術により、ドレイン電極6およびソース電極11を形成すべき領域に開口部を有するフォトレジスト(図示せず)が形成され、これらの電極(6、11)の材料として用いられるメタル(たとえば、白金、アルミニウムなど)がスパッタリング法などにより形成される。その後は、フォトレジストが除去されることにより、メタルの不要部分(電極(6、11)以外の部分)がフォトレジストと共にリフトオフされる。これにより、引き出し部5の上面に接触するようにドレイン電極6が、また、n型GaN層4の上面に接触するようにソース電極11が形成される。ドレイン電極6およびソース電極11が形成された後には、熱アロイ(アニール処理)が行なわれる。
そして、図11Fに示すように、ドレイン電極6およびソース電極11の場合と同様の方法により、ゲート絶縁膜8を挟んで壁面7と対向するゲート電極9が形成される。
なお、基板12上にストライプ状に形成された複数の窒化物半導体積層構造部1は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部1のゲート電極9、ドレイン電極6およびソース電極11は、それぞれ、図示しない位置で共通接続されている。ドレイン電極6は、隣接する窒化物半導体積層構造部1間で共有することができる。
この実施形態では、n型GaN層2は、基板12の上に積層された、下側のn型GaN層201(下層)と、このn型GaN層201に積層された上側のn型GaN層202(上層)と、を備えている。
この電界効果トランジスタは、図2A〜2Eを参照して説明した方法と類似の方法によって作製することができる。すなわち、基板12の上に、n型GaN層201およびn型GaN層202をこの順にエピタキシャル成長させればよい。
この実施形態では、前述の実施形態におけるn型GaN層2に代えて、n型GaN層203と、このn型GaN層203に積層されたn型AlGaN層204と、を備えるn型窒化物半導体層200が適用されている。つまり、組成の異なる複数(図13では2つ)の層によりn型窒化物半導体層200が形成されている。
そして、引き出し部5は、n型AlGaN層204の延長部で形成されており、このn型AlGaN層204に接触するようにドレイン電極6が形成されている。
また、各n型AlGaN層(204,402)は、一般的に、AlxGayN(0≦x≦1、0≦y≦1、0≦x+y≦1)で表わされ、たとえば、Al0.2Ga0.8Nで表わされる。その他の構成は、前述の、第1の実施形態の場合と同様であり、動作もまた、同様である。
この電界効果トランジスタは、図2A〜2Eを参照して説明した方法と類似の方法によって作製することができる。すなわち、基板12の上に、n型GaN層203およびn型AlGaN層204をこの順にエピタキシャル成長させればよい。また、p型GaN層3の上に、n型GaN層401およびn型AlGaN層402をこの順にエピタキシャル成長させればよい。
この実施形態では、窒化物半導体積層構造部1の幅方向中間付近には、n型GaN層4からp型GaN層3を貫通して、n型GaN層2の途中部に至る深さのトレンチ30が形成されている。
ゲート絶縁膜8およびゲート電極9が形成されたトレンチ30が引き出し部5と別の場所に設けられているため、ドレイン電極6の配置位置に関係なく、トレンチ30の深さを適宜制御することができる。この制御によって、ゲート電極9に対向するn型GaN層2の表面積を小さくすることができるため、n型GaN層2における界面電荷を減らすことができる。その結果、オフリーク電流を小さくすることができ、オン抵抗を低減させることができる。また、ソース−ゲート−ドレインが同一表面に、この順で配置されることがないので、オフ特性を向上させることができる。
図15A〜図15Fは、図14の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
この電界効果トランジスタの製造に際しては、まず、図15Aに示すように、基板12の上に、たとえば、MOCVD成長法によって、順に、n型GaN層2、p型GaN層3およびn型GaN層4が成長させられる。こうして、基板12上に、窒化物半導体積層構造部1が形成される。
トレンチ30は、c面(0001)に対して15°〜90°の範囲で傾斜した面方位を有する壁面7(トレンチ30の側壁)が切り出されるように形成される。また、トレンチ30の形成位置は、その側壁からp型GaN層3の無転位領域が露出して壁面7を形成するように定められる。
そして、図15Fに示すように、ドレイン電極6およびソース電極11の場合と同様の方法により、ゲート絶縁膜8を挟んで壁面7と対向するゲート電極9が形成される。
以上により、図14に示す構造の電界効果トランジスタを得ることができる。
この実施形態では、図15に示した電界効果トランジスタの構成において、図10に示した電界効果トランジスタと同様に、ゲート絶縁膜8が、窒化シリコン膜81と酸化シリコン膜82との積層構造で構成されている。その他の構成は、前述の、第1、第4および第7の実施形態の場合と同様であり、動作もまた、同様である。
この電界効果トランジスタは、図15A〜図15Fを参照して説明した方法と類似の方法によって作製することができる。すなわち、ゲート絶縁膜8を形成する際、窒化シリコン膜81および酸化シリコン膜82をこの順で形成すればよい。
たとえば、上述の実施形態では、第1の実施形態でのみ、図3A〜図3Eに示したように、n型GaN層16を成長させることによる領域10の形成方法を示したが、その他の実施形態(第2〜第8の実施形態)に係る電界効果トランジスタにおいても、n型GaN層16を成長させることにより領域10を形成してもよい。
また、上述の実施形態では、第2の実施形態でのみ、ソース電極11とドレイン電極6との配置位置を入れ替えた構成を示したが(図6参照)、その他の実施形態(第1〜第8(第2の実施形態を除く))に係る電界効果トランジスタにおいても、ソース電極11とドレイン電極6との配置位置を入れ替えた構成にすることができる。
実施例1および比較例1
p型不純物を含む伝導特性のIII族窒化物半導体層(以下、単に「p型窒化物半導体層」とする。)におけるチャネルが形成される領域(図1における領域10に相当し、以下、単に「チャネル形成領域」とする。)のゲート閾値電圧への影響について確認するために、図1に示した構造を有する電界効果トランジスタについてシミュレーションによる解析を実施した。シミュレーションの条件は以下の通りである。
(実施例1:p型窒化物半導体層の表面にn型化処理を施した場合)
p型窒化物半導体層におけるp型不純物濃度 1018/cm3
チャネル形成領域の伝導特性 n型
(n型不純物濃度1018/cm3 チャネル形成領域の膜厚0.025μm)
ゲート絶縁膜の膜厚 500Å
(比較例1:p型窒化物半導体層の表面にn型化処理を施さなかった場合)
p型窒化物半導体層におけるp型不純物濃度 1018/cm3
チャネル形成領域の伝導特性 p型
(p型不純物濃度1018/cm3 チャネル形成領域の膜厚0.025μm)
ゲート絶縁膜の膜厚 500Å
以上の条件における、シミュレーション結果を図17に示す。なお、図17において、実線で示される曲線が実施例1に係る電界効果トランジスタの結果を示し、破線で示される曲線が比較例1に係る電界効果トランジスタの結果を示している。
基板上に、有機金属気相成長法(MOCVD法)によりn型GaN層、p型GaN層およびn型GaN層が順に積層されたnpn積層構造からなるGaN窒化物半導体積層構造部を形成した後、最表面のn型GaN層の上部にマグネトロンスパッタ法によりSiO2を350nm成膜した。次いで、このSiO2の上にレジストを塗布し、公知のフォトリソグラフィ技術によりパターニングした。そして、CF4を用いたドライエッチングにより、SiO2を選択的にエッチングし、その後、アッシングによりレジストを除去した。
その後、GaN窒化物半導体積層構造部が形成された基板をECR(電子サイクロトロン共鳴)成膜装置に入れ、400eVのエネルギーをもつAr+プラズマをターゲット(Si)に照射した。一方、GaNからなるサンプルには、30eV程度のAr+プラズマを照射しながら、GaN窒化物半導体積層構造部の表面にSiO2膜(ゲート絶縁膜)を形成した。SiO2膜の形成初期段階において、ターゲットから酸素が弾き出されて100eV程度のエネルギーでp型GaN層にインプランテーションされた。これにより、p型GaN層の表面に数nm程度のn型化された半導体からなる領域が形成された。
実施例3
SiO2膜(ゲート絶縁膜)をマグネトロンスパッタ法により形成したことを除いては、実施例2と同様の方法により電界効果トランジスタを作製した。マグネトロンスパッタ法によるSiO2膜の形成に際しては、まず、GaN窒化物半導体積層構造部が形成された基板を対向電極型の装置に入れ、その対向電極型の装置内にAr+プラズマを生成させた。次いで、ターゲット(SiO2)に300Vの電圧を印加し、生成したAr+プラズマをターゲットに照射した。これにより、SiO2をスパッタリングして、GaN窒化物半導体積層構造部の表面にSiO2膜(ゲート絶縁膜)を形成した。このとき、ターゲットから酸素が弾き出されて300eVのエネルギーでp型GaN層にインプランテーションされた。これにより、p型GaN層の表面にn型化された半導体からなる領域が形成された。
実施例2と同様の電界効果トランジスタの作製方法に加え、各電極(ゲート、ソース、ドレイン)を形成する前に、p型GaN層の表面にイオンインプランテーションを行なった。イオンインプランテーションに際しては、まず、窒化物半導体素子全体に、Siイオンを加速エネルギー80eV、注入量1015/cm2で室温イオン注入した後、1200℃で熱処理を行なった。これにより、p型GaN層の表面にn型化された半導体からなる領域が形成された。なお、この実施例4において、Siイオンの代わりにOイオンを使用しても、p型GaN層の表面にn型化された半導体からなる領域を形成できる。
実施例2と同様の電界効果トランジスタの作製方法に加え、各電極(ゲート、ソース、ドレイン)を形成する前に、p型GaN層の表面に電子線を照射した。電子線の照射に際しては、まず、窒化物半導体素子全体に30eVの加速電圧で電子線を60秒間照射した。これにより、p型GaN層の表面にn型化された半導体からなる領域が形成された。なお、この電子線としては、プラズマを用いてもよく、その場合には、ECR(電子サイクロトロン共鳴)によって生成された電子を用いることができる。
実施例2と同様の方法により、基板上にGaN窒化物半導体積層構造部を形成し、さらに、このGaN窒化物半導体積層構造部をドライエッチングした。ドライエッチングの後、MOCVD法(有機金属化学気相成長法)により、GaN窒化物半導体積層構造部の表面から、不純物をほとんど含まないGaN層を10nm成長させた。その後は、実施例2と同様の方法により、ゲート絶縁膜、ゲート電極、ソース電極およびドレイン電極を形成した。不純物をほとんど含まないGaN層が成長することにより、p型GaN層の表面には、i型半導体からなる領域が形成された。
SiO2膜(ゲート絶縁膜)をPECVD法(プラズマエンハンスト化学気相堆積法)により形成したことを除いては、実施例2と同様の方法により電界効果トランジスタを作製した。
ゲート電圧−ドレイン電流特性測定
実施例2、実施例3および比較例2について、ゲート電圧−ドレイン電流特性を測定した。実施例2および比較例2の結果を図18に示す。また、実施例3および比較例2の結果を図19に示す。図18に示すように、実施例2の電界効果トランジスタのゲート閾値電圧(素子がオンする電圧)は2.96Vであり、比較例2の電界効果トランジスタのゲート閾値電圧は25.5Vである。また、図19に示すように、実施例3の電界効果トランジスタのゲート閾値電圧は5.12Vであり、比較例2の電界効果トランジスタのゲート閾値電圧は図18と同様に25.5Vである。これにより、p型GaN層の表面にn型化された半導体からなる領域が形成された電界効果トランジスタのゲート閾値電圧が低くなることが確認された。
2 n型GaN層
3 p型GaN層
4 n型GaN層
6 ドレイン電極
7 壁面
8 ゲート絶縁膜
9 ゲート電極
10 領域
11 ソース電極
12 基板
16 n型GaN層
17 ゲート絶縁膜
18 パッケージ筐体
20 基板
21 導電性基板
30 トレンチ
81 窒化シリコン膜
82 酸化シリコン膜
200 n型窒化物半導体層
201 n型GaN層
202 n型GaN層
203 n型GaN層
204 n型AlGaN層
400 n型窒化物半導体層
401 n型GaN層
402 n型AlGaN層
Claims (34)
- III族窒化物半導体からなる、n型の第1層、この第1層に積層されたp型不純物を含む第2層、およびこの第2層に積層されたn型の第3層を備え、前記第1、第2および第3層に跨る壁面を有する窒化物半導体積層構造部と、
前記第2層における前記壁面に形成された前記第2層とは異なる伝導特性を有する第4層と、
前記第4層に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第4層に対向するように形成されたゲート電極と、を含む、窒化物半導体素子。 - 前記第4層は、前記第2層のアクセプタ濃度より低いアクセプタ濃度を有するp型半導体からなる、請求項1記載の窒化物半導体素子。
- 前記第4層は、n型半導体からなる、請求項1記載の窒化物半導体素子。
- 前記第4層は、i型半導体からなる、請求項1記載の窒化物半導体素子。
- 前記第4層は、n型不純物およびp型不純物を含む半導体からなる、請求項1記載の窒化物半導体素子。
- 前記ゲート絶縁膜が前記壁面における前記第1層または前記第3層に接するように形成され、前記ゲート電極は、前記ゲート絶縁膜を挟んで前記壁面における、前記第1または第3層に対向するように形成されている、請求項1〜5のいずれか一項に記載の窒化物半導体素子。
- 前記第1層は、下層と、この下層および前記第2層に挟まれた、前記下層より不純物濃度の小さい上層と、を含む、請求項1〜6のいずれか一項に記載の窒化物半導体素子。
- 前記第1層に電気的に接続されたドレイン電極と、前記第3層に電気的に接続されたソース電極とをさらに含む、請求項1〜7のいずれか一項に記載の窒化物半導体素子。
- 前記第3層から、前記第2層を貫通して前記第1層に達し、前記壁面を構成する側壁を有するトレンチと、
少なくとも前記第1層に達するように形成され、前記トレンチとは異なる第2のトレンチと、を含み、
前記第2のトレンチの底面にドレイン電極が形成されている、請求項1〜8のいずれか一項に記載の窒化物半導体素子。 - 前記第1層に電気的に接続されたソース電極と、前記第3層に電気的に接続されたドレイン電極とをさらに含む、請求項1〜7のいずれか一項に記載の窒化物半導体素子。
- 前記窒化物半導体積層構造部が、絶縁性基板上に形成されている、請求項1〜10のいずれか一項に記載の窒化物半導体素子。
- ドレイン電極またはソース電極が、前記絶縁性基板を除去することにより露出した前記窒化物半導体積層構造部の表面に形成されている、請求項11に記載の窒化物半導体素子。
- 前記窒化物半導体積層構造部が、導電性基板の一方表面上に形成されており、ドレイン電極またはソース電極が、前記導電性基板の他方表面に形成されている、請求項1〜10のいずれか一項に記載の窒化物半導体素子。
- 前記ゲート絶縁膜が、酸化シリコン、酸化ガリウムまたはこれらの両方からなる、請求項1〜13のいずれか一項に記載の窒化物半導体素子。
- 前記第1、第2および第3層は、c面を主面として積層されている、請求項1〜14のいずれか一項に記載の窒化物半導体素子。
- 前記窒化物半導体積層構造部の前記壁面の面方位が、前記主面に対して15°〜90°の角度で傾斜した面である、請求項15に記載の窒化物半導体素子。
- 前記窒化物半導体積層構造部の前記壁面が、セミポーラ面である、請求項1〜16のいずれか一項に記載の窒化物半導体素子。
- 前記窒化物半導体積層構造部の前記壁面が、m面またはa面である、請求項1〜16のいずれか一項に記載の窒化物半導体素子。
- 前記第3層は、組成の異なる複数の層が積層された層である、請求項1〜18のいずれか一項に記載の窒化物半導体素子。
- 前記第1層は、組成の異なる複数の層が積層された層である、請求項1〜19のいずれか一項に記載の窒化物半導体素子。
- III族窒化物半導体からなる、n型の第1層、この第1層に積層されたp型不純物を含む第2層、およびこの第2層に積層されたn型の第3層を備え、前記第1、第2および第3層に跨る壁面を有する窒化物半導体積層構造部と、
前記第2層における前記壁面に形成された前記第2層とは異なる伝導特性を有する第4層と、
前記第4層に接するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜を挟んで前記第4層に対向するように形成されたゲート電極と、を含み、
前記ゲート絶縁膜は、窒化物および酸化物を含み、前記壁面に接する絶縁膜が窒化物である、窒化物半導体素子。 - 前記窒化物が窒化シリコンであり、前記酸化物が酸化シリコンである、請求項21記載の窒化物半導体素子。
- 前記ゲート絶縁膜は、ECR(電子サイクロトロン共鳴)スパッタ法を用いて形成された絶縁膜である、請求項21または22に記載の窒化物半導体素子。
- 前記ゲート絶縁膜は、成膜装置内で連続して形成された絶縁膜である、請求項21〜23のいずれか一項に記載のMIS型電界効果トランジスタ。
- 導電性材料からなり、半導体素子を載置して実装するためのパッケージ筐体と、
ソース電極が前記パッケージ筐体と接触するように前記パッケージ筐体に載置された請求項1〜24のいずれか一項に記載の窒化物半導体素子と、を含む、窒化物半導体パッケージ。 - 基板上に、III族窒化物半導体からなる、n型の第1層、p型不純物を含む第2層、およびn型の第3層を含む積層構造を有する窒化物半導体積層構造部を形成する工程と、
前記第1、2および第3層に跨る壁面を形成する壁面形成工程と、
前記壁面形成工程によって露出した前記第2層の半導体表面部に、前記第2層とは伝導特性の異なる領域である第4層を形成する第4層形成工程と、
前記第4層に接するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜を挟んで前記第4層に対向するように、ゲート電極を形成する工程と、を含む、窒化物半導体素子の製造方法。 - 前記第4層形成工程は、前記第2層の前記半導体表面部を変質させる変質工程を含む、請求項26記載の窒化物半導体素子の製造方法。
- 前記変質工程は、前記第2層の前記半導体表面部にプラズマを照射する工程を含む、請求項27記載の窒化物半導体素子の製造方法。
- 前記変質工程は、前記第2層の前記半導体表面部に電子線を照射する工程を含む、請求項27記載の窒化物半導体素子の製造方法。
- 前記変質工程は、前記第2層の前記半導体表面部にイオンインプランテーションする工程を含む、請求項27記載の窒化物半導体素子の製造方法。
- 前記ゲート絶縁膜形成工程は、ECRスパッタ法により行なわれ、
前記変質工程は、前記ECRスパッタ法によるゲート絶縁膜形成工程時に前記第2層の前記半導体表面を変質させる工程を含む、請求項27〜30のいずれか一項に記載の窒化物半導体素子の製造方法。 - 前記ゲート絶縁膜形成工程は、マグネトロンスパッタ法により行なわれ、
前記変質工程は、前記マグネトロンスパッタ法によるゲート絶縁膜形成工程時に前記第2層の前記半導体表面を変質させる工程を含む、請求項26〜29のいずれか一項に記載の窒化物半導体素子の製造方法。 - 前記第4層形成工程は、前記壁面から前記第2層とは異なる伝導特性を有する半導体を成長させる工程を含む、請求項26記載の窒化物半導体素子の製造方法。
- 前記壁面形成工程は、前記第1、第2および第3層をドライエッチングによりエッチングする工程を含む、請求項26〜33のいずれか一項に記載の窒化物半導体素子の製造方法。
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