JP2009177110A - 窒化物半導体素子および窒化物半導体素子の製造方法 - Google Patents

Abstract

【課題】素子破壊を抑制することができる、III族窒化物半導体からなる窒化物半導体素子およびその製造方法を提供すること。
【解決手段】窒化物半導体素子は、ｎ^-型層３およびｐ型層４を有する窒化物半導体積層構造部２を備えている。窒化物半導体積層構造部２には、トレンチ５が形成されている。トレンチ５の壁面８の上部から幅方向に広がるトレンチ５の周辺領域は、ｎ⁺型領域６である。一方、ｐ型層４においてｎ⁺型領域６以外の領域は、ボディ領域７である。また、壁面８の全域を覆い、さらにｐ型層４の最表面２１には、ゲート絶縁膜９が形成されている。ゲート絶縁膜９の開口１３から露出するボディ領域７には、ボディ用電極１５が形成されている。また、ゲート絶縁膜９の開口１２から露出するｎ⁺型領域６には、ソース電極１４が形成されている。ドレイン電極１６は、基板１の他方面に接触形成されている。
【選択図】図１

Description

本発明は、III族窒化物半導体からなる窒化物半導体素子およびその製造方法に関する。

従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび低オン抵抗といった特徴を有する、窒化物半導体素子の開発が検討されている。

図５は、従来の窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、基板８１と、この基板８１に積層された積層構造部９３とを備えている。
積層構造部９３は、基板８１の側から順に積層された、アンドープＧａＮ層８２、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５を備えている。積層構造部９３には、ｎ型ＧａＮ層８３、ｐ型ＧａＮ層８４およびｎ型ＧａＮ層８５に跨る壁面９１が形成されている。積層構造部９３の表面には、壁面９１全域を覆うゲート絶縁膜８６が形成されている。

ゲート絶縁膜８６には、ｎ型ＧａＮ層８５およびｎ型ＧａＮ層８３をそれぞれ部分的に露出させる開口９４および開口９２が形成されている。
開口９４から露出するｎ型ＧａＮ層８５には、ソース電極８８が電気的に接続されている。一方、開口９２から露出するｎ型ＧａＮ層８３には、ドレイン電極８９が電気的に接続されている。また、ゲート絶縁膜８６上における壁面９１との対向部分には、ゲート電極８７が形成されている。

そして、ソース電極８８、ドレイン電極８９およびゲート電極８７は、隣接する各電極との間に層間絶縁膜９０が介在されることにより、互いに絶縁されている。
次に、窒化物半導体素子の動作について説明する。たとえば、まず、ソース電極８８とドレイン電極８９との間（ソース−ドレイン間）に、ドレイン電極８９側が正となるバイアス（逆バイアス）が与えられる。これにより、ｎ型ＧａＮ層８３とｐ型ＧａＮ層８４との界面（ｐｎ接合部）には、逆方向電圧が与えられ、その結果、ｎ型ＧａＮ層８５とｎ型ＧａＮ層８３との間、すなわち、ソース−ドレイン間は、遮断状態（逆バイアス状態）となる。

この状態から、ゲート電極８７に対して、ソース電極８８を基準電位として正となるゲート閾値電圧以上のバイアスが印加されると、ｐ型ＧａＮ層８４における壁面９１とゲート絶縁膜８６との界面近傍（チャネル領域）に電子が誘起されて、反転層（チャネル）が形成される。そして、この反転層を介して、ソース−ドレイン間が導通する。
特開２００３−１６３３５４号公報

ところが、上記した窒化物半導体素子では、ドレイン電極８９に対してソース電極８８側が正となるバイアスが与えられると（ソース電極８８の電位がドレイン電極８９の電位より高い状態になると）、ｎ型ＧａＮ層８５とｐ型ＧａＮ層８４との間に電界が集中し、素子破壊を生じるおそれがある。
そこで、本発明の目的は、素子破壊を抑制することができる、III族窒化物半導体からなる窒化物半導体素子およびその製造方法を提供することにある。

上記目的を達成するための請求項１記載の発明は、ｎ型のIII族窒化物半導体からなる第１層、この第１層上に設けられたｐ型不純物を含むIII族窒化物半導体からなる第２層、およびこの第２層の一部に形成されたｎ型領域を備え、前記第１層、前記第２層における前記ｎ型領域以外のボディ領域、および前記ｎ型領域に跨る壁面を有する窒化物半導体構造部と、前記壁面における前記ボディ領域に対向するように形成されたゲート絶縁膜と、前記ゲート絶縁膜を挟んで、前記ボディ領域に対向するように形成されたゲート電極と、前記ｎ型領域に電気的に接続されるように形成されたソース電極と、前記第１層に電気的に接続されるように形成されたドレイン電極と、前記ボディ領域に電気的に接続されるように形成されたボディ用電極とを含む、窒化物半導体素子である。

この構成によれば、第１層上に、ｐ型不純物を含むIII族窒化物半導体からなる第２層を設けることによって、窒化物半導体構造部が形成されている。第２層には、ボディ領域およびｎ型領域が形成されている。したがって、窒化物半導体構造部には、第１層、ボディ領域およびｎ型領域からなるｎｐｎ構造が形成されている。
窒化物半導体構造部において、ゲート絶縁膜は、第１層、ボディ領域およびｎ型領域に跨る壁面におけるボディ領域に対向するように配置されている。そして、このゲート絶縁膜を挟んで、ゲート電極がボディ領域に対向している。

また、ｎ型領域に電気的に接続されるようにソース電極が形成され、第１層に電気的に接続されるようにドレイン電極が形成されている。ソース電極およびドレイン電極は、ｎ型領域および第１層にそれぞれオーミック接触していればよく、これらの電極と半導体層（半導体領域）との間に組成や不純物の異なる１層以上の半導体層が介装されてあってもよい。

一方、第２層のボディ領域には、ボディ用電極が電気的に接続されている。したがって、窒化物半導体素子には、ボディ用電極、ｐ型不純物を含むボディ領域、ｎ型の第１層およびドレイン電極によって、ｐｎダイオードが形成されている。
そのため、ボディ用電極とソース電極とを接続しておくことにより、ドレイン電極に対してソース電極側が正となるバイアスが印加され、ソース電極の電位がドレイン電極の電位よりも高い状態になっても、上記ｐｎダイオードに優先的に電流を流すことができる。

その結果、ボディ領域とｎ型領域との境界（ｐｎ接合部）への電界集中を抑制することができるので、窒化物半導体素子の素子破壊を抑制することができる。
また、ｎｐｎ構造を有する電界効果トランジスタでは、その動作中にチャネルを流れる電子がｐ型の半導体層を構成する原子に衝突する衝突電離によって、チャネル直下（ｐ型の半導体層におけるチャネル近傍部分）に、正孔（ホール）が滞留する場合がある。そして、この滞留する正孔による電子誘引により、チャネルに過電流が流れてアバランシェブレークダウンが発生するおそれがある。

しかしながら、上記の構成では、動作時にチャネルが形成される第２層のボディ領域とボディ用電極とが電気的に接続されているため、チャネル直下に正孔が押しやられても、ボディ用電極の電位を適切な値に定めることにより、その正孔をボディ用電極から回収することができる。そのため、正孔の滞留に起因する電子誘引を抑制することができ、アバランシェブレークダウンの発生を抑制することができる。

なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、Ａｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
また、請求項２に記載の発明は、前記第２層は、前記第１層上に設けられ、ｐ型不純物濃度が相対的に高い高濃度層と、前記高濃度層上に設けられ、ｐ型不純物濃度が相対的に低い低濃度層とを含み、前記ｎ型領域が前記低濃度層に形成されている、請求項１に記載の窒化物半導体素子である。

ｐ型不純物は、その不純物準位（アクセプタ準位）が深いので、III族窒化物半導体にｐ型不純物をドーピングしてIII族窒化物半導体をｐ型にするには、ｐ型不純物を高濃度（たとえば、１×１０¹⁹ｃｍ³）でドーピングする必要がある。そのため、高濃度にｐ型不純物がドーピングされたIII族窒化物半導体の一部に、ｎ型不純物がドーピングされることによって形成されるｎ型の領域では、ｐ型不純物が不純物散乱するため、ｎ型領域の抵抗が増大するおそれがある。

一方、請求項２の構成では、ｐ型不純物が含まれる第２層において、ｎ型領域は、ｐ型不純物濃度が相対的に低い低濃度層に形成されているため、ｐ型不純物による不純物散乱を抑制することができる。その結果、ｎ型領域の抵抗の増加を抑制することができる。
また、請求項３に記載の発明は、前記壁面における前記ボディ領域の半導体表面部に形成され、前記ボディ領域とは異なる導電特性を有する第３層をさらに含み、前記ゲート絶縁膜は、前記第３層と前記ゲート電極との間に介装されている、請求項１または２に記載の窒化物半導体素子である。

この構成によれば、反転層（チャネル）が形成される領域が第３層であり、ボディ領域とは導電特性の異なる領域である。そのため、第３層のアクセプタ濃度が、ボディ領域のアクセプタ濃度よりも低ければ、ボディ領域に反転層（チャネル）が形成される場合と比較して、ゲート閾値電圧を低減するとともに、電子移動度を向上させることができる。その結果、オン抵抗を低減することができ、良好なパワーデバイスを実現することができる。

また、第３層は、請求項４に記載されているように、前記第２層を変質させることにより形成されていてもよいし、請求項５に記載されているように、前記２層からIII族窒化物半導体を再成長させることにより形成されていてもよい。なお、変質とは、たとえば、前記第２層にプラズマを照射することによって前記第２層に窒素空孔子を形成したり、前記第２層にＳｉなどのイオンを注入したりすることを示している。

また、前記ボディ用電極は、請求項６に記載されているように、前記窒化物半導体積層構造部の成長主面に平行な最表面において前記ボディ領域に接触していることが好ましい。
一般的に、ｐ型不純物を含むIII族窒化物半導体をエッチングすると、たとえば、半導体表面からの窒素抜けなどによって、エッチングされた部分のｎ型不純物の濃度が増加する。たとえば、前記窒化物半導体素子では、ボディ領域の一部がエッチングされると、ボディ領域において、エッチングされた部分のｎ型不純物濃度は、当該部分以外の部分の不純物濃度よりも大きくなる。

ｎ型不純物濃度の大きい部分に対してボディ用電極を接触させても、ボディ領域とボディ用電極との間で良好なオーミック特性を得ることが困難である。
一方、請求項６の構成では、ボディ用電極は、窒化物半導体構造部の成長主面に平行な最表面において、ボディ領域に接触している。成長主面に平行な最表面とは、たとえば、窒化物半導体構造部がエピタキシャル成長により形成される場合、成長後にドライエッチングなどの処理を施されていない面である。

すなわち、請求項６の構成では、処理の施されていない面にボディ用電極を接触させることができるので、ボディ領域とボディ用電極との間の接合部で、良好なオーミック特性を得ることができる。そのため、ボディ用電極、ボディ領域、第１層およびドレイン電極からなるｐｎダイオードに電流が流れるときの抵抗を低減することができる。
また、前記ｎ型領域は、請求項７に記載されているように、ｎ型不純物のイオン注入により形成されていることが好ましい。

III族窒化物半導体に対しては、ｐ型不純物よりもｎ型不純物の方が、より容易にイオン注入することができる。そこで、請求項７の構成は、イオン注入とは異なる方法でｐ型不純物を含む第２層を形成し、この第２層にｎ型不純物をイオン注入することにより、ｎ型領域を形成して作製できる。そのため、容易に製造できる窒化物半導体素子とすることができる。

また、請求項８に記載の発明は、ｎ型のIII族窒化物半導体からなる第１層を形成する第１層形成工程と、この第１層上に、ｐ型不純物を含むIII族窒化物半導体からなる第２層を形成する第２層形成工程と、この第２層の一部に、ｎ型領域を形成するｎ型領域形成工程と、前記第１層、前記第２層および前記ｎ型領域を備える窒化物半導体構造部に、前記第１層、前記第２層における前記ｎ型領域以外のボディ領域、および前記ｎ型領域に跨る壁面を形成する壁面形成工程と、前記壁面における前記ボディ領域に対向するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜を挟んで、前記ボディ領域に対向するようにゲート電極を形成するゲート電極形成工程と、前記ｎ型領域に電気的に接続するようにソース電極を形成するソース電極形成工程と、前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と、前記ボディ領域に電気的に接続するようにボディ用電極を形成するボディ用電極形成工程とを含む、窒化物半導体素子の製造方法である。

この方法により、請求項１に記載の窒化物半導体素子を製造することができる。
また、請求項９に記載の発明は、前記第２層形成工程は、前記第１層上に、ｐ型不純物濃度が相対的に高い高濃度層を形成する高濃度層形成工程と、前記高濃度層上に、ｐ型不純物濃度が相対的に低い低濃度層を形成する低濃度層形成工程とを含み、前記ｎ型領域形成工程が、前記低濃度層に前記ｎ型領域を形成する工程を含む、請求項８に記載の窒化物半導体素子の製造方法である。

この方法により、請求項２に記載の窒化物半導体素子を製造することができる。
また、請求項１０に記載の発明は、前記壁面形成工程によって露出した前記ボディ領域の半導体表面部に、前記ボディ領域とは導電特性の異なる第３層を形成する第３層形成工程をさらに含み、前記ゲート絶縁膜形成工程が、前記第３層に対向するように前記ゲート絶縁膜を形成する工程であり、前記ゲート電極形成工程が、前記ゲート絶縁膜を挟んで、前記第３層に対向するように前記ゲート電極を形成する工程である、請求項８または９に記載の窒化物半導体素子の製造方法である。

この方法により、請求項３に記載の窒化物半導体素子を製造することができる。
また、前記第３層形成工程は、請求項１１に記載されているように、前記第２層を変質させることにより、前記第３層を形成する工程を含んでいてもよいし、請求項１２に記載されているように、前記ボディ領域からIII族窒化物半導体を再成長させることにより、前記第３層を形成する工程を含んでいてもよい。

また、請求項１３に記載の発明は、前記壁面形成工程が、前記ｎ型領域の一部を露出させるように、前記ボディ領域および前記ｎ型領域を覆うマスクを形成する工程と、このマスクを介して前記窒化物半導体構造部をエッチングすることにより前記壁面を形成する工程とを含み、前記ボディ用電極形成工程が、前記ボディ領域における前記マスクで覆われる部分に前記ボディ用電極を形成する工程を含む、請求項８〜１２のいずれか一項に記載の窒化物半導体素子の製造方法である。この方法によれば、窒化物半導体積層構造部をエッチングして壁面を形成するときにおいて、ボディ領域がマスクで覆われている。そして、壁面の形成後、このマスクで覆われていた部分にボディ用電極が形成される。

上述したように、エッチングされる部分以外の部分、すなわち、この請求項１３の製造方法では、マスクで覆われる部分にボディ用電極を形成するので、ボディ領域とボディ用電極との間の接合部で、良好なオーミック特性を得ることができる。
そのため、請求項１３の製造方法により製造される窒化物半導体素子では、ボディ用電極、ボディ領域、第１層およびドレイン電極からなるｐｎダイオードに電流が流れるときの抵抗を低減することができる。

なお、前記マスクを形成する工程は、たとえば、ＳｉＯ₂を用いて、スピンオングラス（ＳＯＧ）法により前記マスクを形成する工程、ＳｉＯ₂を用いて、プラズマＣＶＤ（Chemical vapor deposition）により前記マスクを形成する工程、および、ＳｉＯ₂を用いて、ＥＣＲ（Electron Cyclotron Resonance）スパッタ法により前記マスクを形成する工程を含んでいることが好ましい。上記した方法によれば、前記ｎ型領域および前記ボディ領域に対して、少ないダメージで前記マスクを形成することができる。

さらに、前記ｎ型領域形成工程は、請求項１４に記載されているように、前記第２層にｎ型不純物をイオン注入する工程を含んでいることが好ましい。
上述したように、III族窒化物半導体に対しては、ｐ型不純物よりもｎ型不純物の方が、より容易にイオン注入することができる。そのため、たとえば、イオン注入とは異なる方法でｐ型不純物を含む第２層を形成し、この第２層にｎ型不純物をイオン注入することにより、ボディ領域およびｎ型領域を有する第２層を容易に形成することができる。その結果、窒化物半導体素子を容易に製造することができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。
この窒化物半導体素子は、基板１と、基板１の一方面に形成された窒化物半導体積層構造部２とを備えている。

基板１としては、たとえば、サファイア基板などの絶縁性基板や、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板およびＳｉＣ基板などの導電性基板を適用することができる。この実施形態では、導電性基板が適用される。
窒化物半導体積層構造部２は、基板１に積層されたｎ^-型のＧａＮ（窒化ガリウム）からなるｎ^-型層３（第１層）と、ｎ^-型層３に積層されたｐ型不純物を含むＧａＮからなるｐ型層４（第２層）とを備えている。

窒化物半導体積層構造部２には、ｐ型層４における窒化物半導体積層構造部２の積層界面（以下、この界面を単に「積層界面」ということがある。）に平行な最表面２１から、ｐ型層４を貫通して、ｎ^-型層３における窒化物半導体積層構造部２の積層方向（以下、この方向を単に「積層方向」ということがある。）途中に至る深さのトレンチ５が形成されている。

トレンチ５は、断面略Ｖ字形に形成されており、積層方向に直交する方向に延びるストライプ状に形成されている。また、トレンチ５は、図１では図示されていないが、そのストライプ方向と直交する幅方向（以下、この方向を単に「幅方向」ということがある。）に一定の間隔を空けて複数形成されている。
ｐ型層４において、トレンチ５の傾斜した側面（後述する壁面８）の上部から、幅方向に広がるトレンチ５の周辺領域は、ｐ型不純物よりもｎ型不純物が高濃度に含有されるｎ⁺型領域６（ｎ型領域）である。一方、ｐ型層４において、ｎ⁺型領域６以外の領域は、ｎ型不純物よりもｐ型不純物が高濃度に含有されるボディ領域７である。

ｎ⁺型領域６は、ｎ^-型層３よりも高い不純物濃度でｎ型不純物がイオン注入された領域であり、その濃度は、たとえば、１×１０¹⁸〜１×１０²⁰ｃｍ^-3である。一方、ｎ^-型層３のｎ型不純物濃度は、たとえば、１×１０¹⁶〜１×１０¹⁷ｃｍ^-3である。
また、トレンチ５の傾斜した側面は、ｎ^-型層３、ボディ領域７およびｎ⁺型領域６に跨がる壁面８を形成している。

壁面８におけるボディ領域７の半導体表面部には、チャネル層１１（第３層）が形成されている。チャネル層１１は、ボディ領域７とは異なる導電特性を有する半導体、たとえば、ボディ領域７よりもアクセプタ濃度の低いｐ^-型半導体からなる。また、チャネル層１１の、壁面８と直交する方向における厚みは、たとえば、数ｎｍ〜１００ｎｍである。なお、チャネル層１１は、ボディ領域７とは異なる導電特性を有する半導体であれば、ｐ^-型半導体に限られず、たとえば、ｎ型不純物を含むｎ型半導体、不純物をほとんど含まないｉ型半導体、およびｎ型およびｐ型の不純物を含む半導体などであってもよい。このチャネル層１１の表面近傍には、ゲート電極１０（後述）に適切なバイアス電圧が与えられることにより、ｎ^-型層３とｎ⁺型領域６との間を導通させる反転層が形成される。

ｎ^-型層３およびｐ型層４は、基板１の上に、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）によってエピタキシャル成長されている。
たとえば、主面がｃ面（０００１）の基板１を用いると、この基板１の上にエピタキシャル成長によって成長させられるｎ^-型層３およびｐ型層４は、やはりｃ面（０００１）を主面（積層界面）として積層されることになる。また、窒化物半導体積層構造部２の壁面８の面方位は、たとえば、ｃ面（０００１）に対して１５°〜９０°の範囲で傾斜した面（ｃ面以外の面）である。より具体的には、たとえば、ｍ面（１０-１０）またはａ面（１１-２０）などの非極性面（ノンポーラ面）や、（１０-１３）、（１０-１１）、（１１-２２）などの半極性面（セミポーラ面）となる。

また、壁面８の全域を覆い、さらに、ｐ型層４の最表面２１素子領域には、ゲート絶縁膜９が形成されている。
ゲート絶縁膜９は、たとえば、窒化物または酸化物を用いて形成することができる。より具体的には、酸化シリコン（ＳｉＯ₂）、酸化ガリウム（Ｇａ₂Ｏ₃）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ₂Ｏ₃）、窒化シリコン（ＳｉＮ）などを用いて形成することができる。この実施形態では、窒化物半導体積層構造部２に接する主としてＳｉＮを含む部分と、この部分の上側に形成され、主としてＳｉＯ₂を含む部分との２層構造（ＳｉＮ／ＳｉＯ₂）で形成されている。ゲート絶縁膜９上には、ゲート電極１０が形成されている。

ゲート電極１０は、ゲート絶縁膜９を挟んで、壁面８、すなわち、ｎ^-型層３、チャネル層１１およびｎ⁺型領域６に対向しており、さらに、ｐ型層４の最表面２１においてトレンチ５の縁部付近にまで延びて形成されている。ゲート電極１０は、たとえば、Ｎｉと、このＮｉに積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金およびＰｄ／Ｐｔ／Ａｕ合金、Ｐｔ、Ａｌ、ポリシリコンなどの導電性材料を用いて形成することができる。

ゲート絶縁膜９には、ｐ型層４の最表面２１を露出させる開口１２および開口１３が形成されている。具体的には、開口１２は、ｎ⁺型領域６の、積層界面に平行な最表面２２を露出させる開口である。一方、開口１３は、ボディ領域７の、積層界面に平行な最表面２３を露出させる開口である。
そして、開口１２から露出するｎ⁺型領域６には、開口１２を介して、ソース電極１４が形成されている。ソース電極１４は、たとえば、Ｔｉと、このＴｉに積層されたＡｌからなるＴｉ／Ａｌ合金などの金属を用いて形成することができ、ｎ⁺型領域６に電気的に接続されている。ソース電極１４を、Ａｌを含む金属で形成しておくことにより、ソース電極１４とｎ⁺型領域６との間の接合部で良好なオーミック特性を得ることができる。ソース電極１４は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）を用いて形成してもよい。

一方、開口１３から露出するボディ領域７には、開口１３を介して、ボディ用電極１５が形成されている。ボディ用電極１５は、たとえば、Ｎｉと、このＮｉに積層されたＡｕとからなるＮｉ／Ａｕ合金、Ｐｄ／Ａｕ合金、Ｐｄ／Ｔｉ／Ａｕ合金、Ｐｄ／Ｐｔ／Ａｕ合金およびＰｔなどの金属を用いて形成することができ、ボディ領域７に電気的に接続されている。上記した金属は、主としてｐ型不純物を含むIII族窒化物半導体に対するコンタクト抵抗が低い。そのため、ボディ用電極１５を、上記した金属で形成しておくことにより、ボディ用電極１５とボディ領域７との間で良好なオーミック特性を得ることができる。また、ボディ用電極１５は、配線（図示せず）を介してソース電極１４と電気的に接続されている。

基板１の他方面には、ドレイン電極１６が接触形成されている。ドレイン電極１６は、たとえば、Ａｌなどの金属を用いて形成することができ、基板１を介して、ｎ^-型層３に電気的に接続されている。ドレイン電極１６は、その他、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）を用いて形成してもよい。

次に、上記の窒化物半導体素子の動作について説明する。
ソース電極１４とドレイン電極１６との間には、ドレイン電極１６側が正となるバイアスが与えられる。これにより、ｎ^-型層３とボディ領域７との界面のｐｎ接合には逆方向電圧が与えられる。その結果、ｎ⁺型領域６とｎ^-型層３との間、すなわち、ソース電極１４とドレイン電極１６との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。

この状態から、ゲート電極１０に対して、ソース電極１４を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル層１１におけるゲート絶縁膜９との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。
そして、この反転層を介して、ｎ^-型層３とｎ⁺型領域６との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１０に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１０にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、トランジスタ動作が実現される。

図２Ａ〜図２Ｅは、図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子を製造するには、まず、基板１の一方面から、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）により、ｎ型不純物がドープされながらＧａＮが成長させられる。ＧａＮは、基板１の一方面に直交する方向に成長し、これによって、ｎ^-型層３が形成される（第１層形成工程）。なお、成長するＧａＮにドープするｎ型不純物としては、たとえば、Ｓｉを用いればよい。

次いで、ｎ^-型層３上に、たとえば、ＭＯＣＶＤ法により、ｐ型不純物がドープされながらＧａＮが成長させられて、ｐ型層４が形成される（第２層形成工程）。なお、成長するＧａＮにドープするｐ型不純物としては、たとえば、ＭｇまたはＣを用いればよい。こうして、図２Ａに示すように、基板１の一方面に、基板１の成長主面（一方面）に平行な積層界面を有する、ｎ^-型層３およびｐ型層４からなる窒化物半導体積層構造部２が形成される。

続いて、ｐ型層４の、積層界面に平行な最表面２１に、後述するトレンチ５のストライプ方向に直交する幅Ｗ１（たとえば、３〜１０μｍ）を有する開口１８が複数形成された第１のマスク１７が形成される。
第１のマスク１７が形成された後には、この第１のマスク１７の開口から露出するｐ型層４に向けてｎ型不純物（たとえば、Ｓｉ）のイオンが放射されて、ｐ型層４の最表面２１付近の部分にｎ型不純物が注入される（イオン注入をする工程）。ｎ型不純物を注入するときの加速エネルギーは、たとえば、６０ｋｅＶであり、この加速エネルギーによって注入されるｎ型不純物のドーズ量は、たとえば、８×１０¹⁴ｃｍ^-2である。

その後、焼き鈍し処理（アニール処理）が、たとえば、１０００℃で１０分間行われる。この焼き鈍し処理により、ｐ型層４に注入されたｎ型不純物が、ＧａＮ結晶構造の各サイトに配位する。
こうして、図２Ｂに示すように、ｐ型層４において、開口１８から露出する部分から、幅方向に広がる開口１８の周辺領域にｎ⁺型領域６が形成されるとともに、当該領域以外の部分に、主としてｐ型不純物を含有するボディ領域７が形成される（ｎ型領域形成工程）。

次いで、第１のマスク１７が除去され、その後、ｐ型層４の最表面２１に、開口１８の幅Ｗ１よりも小さい幅Ｗ２（たとえば、０．５〜５μｍ）を有する開口２０が形成された第２のマスク１９が形成される。第２のマスク１９は、たとえば、開口２０の幅方向中央が、ｎ⁺型領域６の幅方向中央にほぼ位置するように形成される。すなわち、第２のマスク１９が形成された状態では、ｎ⁺型領域６の、積層界面に平行な最表面２２の一部、および、ボディ領域７の、積層界面に平行な最表面２３は、第２のマスク１９で覆われている。

そして、この第２のマスク１９を介して、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ⁺型領域６の最表面２２から、ｎ⁺型領域６およびボディ領域７を貫通して、ｎ^-型層３の積層方向途中に至る深さのストライプ状のトレンチ５がエッチングによって形成される。これにより、図２Ｃに示すように、複数本の窒化物半導体積層構造部２がストライプ状に整形されるとともに、ｎ^-型層３、ボディ領域７およびｎ⁺型領域６に跨る壁面８が同時に形成される（壁面形成工程）。

トレンチ５の形成は、たとえば、塩素系ガスを用いたドライエッチング（異方性エッチング）によって行なうことができる。なお、ドライエッチングの後、必要に応じて、ドライエッチングによってダメージを受けたトレンチ５の壁面８を改善するためのウェットエッチング処理を行なってもよい。
ウェットエッチングには、ＫＯＨ（水酸化カリウム）やＮａＯＨ（水酸化ナトリウム）などを用いることが好ましい。これにより、ダメージを受けた壁面８を改善することができ、ダメージの少ない壁面８を得ることができる。また、ＨＦ（フッ酸）やＨＣｌ（塩酸）などによるウェットエッチングによっても、Ｓｉ系の酸化物やＧａの酸化物などを除去することができるので、壁面８を均すことができ、ダメージの少ない壁面８を得ることができる。壁面８のダメージを低減しておくことにより、チャネル層１１（図１参照）の結晶状態を良好に保つことができる。また、壁面８とゲート絶縁膜９との界面を良好な界面とすることができる。これらの結果、界面準位を低減することができる。これにより、チャネル抵抗を低減することができるとともに、リーク電流を抑制することができる。なお、ウェットエッチング処理に代えて、低ダメージのドライエッチング処理を適用することもできる。

トレンチ５の形成後、第２のマスク１９が除去されて、第２のマスク１９で覆われていたｎ⁺型領域６およびボディ領域７が露出する。
次いで、窒化物半導体積層構造部２が形成された基板１が、ＥＣＲスパッタ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ装置に入れられる。そして、ＥＣＲスパッタ装置内に、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ⁺プラズマが発生させられるとともに、窒素ガス（Ｎ₂ガス）が導入されて、装置内が窒素雰囲気にされる。なお、窒素雰囲気とは、たとえば、高温窒素ガス中や窒素プラズマ中など、窒素分子、窒素原子、窒素ラジカルおよび窒素との化合物などが照射される環境などのことを指す。装置内が窒素雰囲気にされることにより、窒化物半導体積層構造部２の表面付近が窒化される。次いで、Ａｒ⁺プラズマが窒化物半導体積層構造部２の表面に数秒間照射される。このＡｒ⁺プラズマが照射されることにより、図２Ｄに示すように、壁面８の形成により露出したボディ領域７の半導体表面部が変質してボディ領域７とは異なる導電特性を有する、チャネル層１１が形成される（第３層形成工程）。

チャネル層１１の形成は、ボディ領域７にＳｉをイオン注入することによって、ボディ領域７の半導体表面部を変質させることもできる。また、ボディ領域７の半導体表面部を変質させる方法のほか、露出した壁面８からIII族窒化物半導体を再成長させることによって行なうこともできる。この場合には、チャネル層１１の形成も、ＭＯＣＶＤ法によって行なうことができる。導電特性の制御は、不純物の添加を制御することによって行なえる。

その後、窒化物半導体積層構造部２の全面を覆う絶縁膜が形成されることにより、図２Ｄに示すように、ゲート絶縁膜９が形成される（ゲート絶縁膜形成工程）。
次いで、公知のフォトリソグラフィ技術により、開口１２および開口１３を形成すべき領域に開口を有するフォトレジスト（図示せず）を介して、ゲート絶縁膜９がストライプ状にドライエッチングされる。

これにより、開口１２および開口１３が形成されて、ｎ⁺型領域６およびボディ領域７が部分的に露出する。
続いて、公知のフォトリソグラフィ技術により、ソース電極１４を形成すべき領域に開口を有するフォトレジスト（図示せず）を介して、ソース電極１４の材料として用いられるメタル（この実施形態では、ＴｉおよびＡｌ）が、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極１４以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、ｎ⁺型領域６の最表面２２に、ソース電極１４が形成される（ソース電極形成工程）。

ソース電極１４が形成された後には、熱アロイ（アニール処理）が、たとえば、６５０℃で１分間行なわれる。
次いで、公知のフォトリソグラフィ技術により、ボディ用電極１５を形成すべき領域に開口を有するフォトレジスト（図示せず）を介して、ボディ用電極１５の材料として用いられるメタル（この実施形態では、ＮｉおよびＡｕ）が、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ボディ用電極１５以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、ボディ領域７の最表面２３に、ボディ用電極１５が形成される（ボディ用電極形成工程）。すなわち、ボディ用電極１５は、トレンチ５の形成時に第２のマスク１９で覆われていたボディ領域７の最表面２３に形成されることとなる。

その後は、ソース電極１４およびボディ用電極１５の場合と同様の方法により、ゲート絶縁膜９を挟んで、壁面８に対向する、ゲート電極１０が形成される（ゲート電極形成工程）。
そして、ソース電極１４およびボディ用電極１５の場合と同様の方法により、基板１の他方面に、ドレイン電極１６が形成される（ドレイン電極形成工程）。

こうして、図２Ｅに示すように、図１の窒化物半導体素子を得ることができる。
複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極１０およびソース電極１４は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１６は、基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。

以上のように、この窒化物半導体素子では、ｎ^-型のＧａＮ（窒化ガリウム）からなるｎ^-型層３と、ｐ型不純物を含むＧａＮからなるｐ型層４のうち主としてｐ型不純物を含有するボディ領域７とは、ｐｎ接合を形成している。また、ｎ^-型層３は、基板１の他方面にドレイン電極１６が接触形成されることにより、ドレイン電極１６と電気的に接続されている。一方、ボディ領域７には、ゲート絶縁膜９の開口１３を介して、ボディ用電極１５が形成されている。したがって、この窒化物半導体素子には、ボディ用電極１５、ボディ領域７、ｎ^-型層３およびドレイン電極１６によって、ｐｎダイオードが形成されている。そして、上記ｐｎダイオードのボディ用電極１５は、図示しない位置において、ソース電極１４と電気的に接続されている。

そのため、窒化物半導体素子を動作させる際に、ドレイン電極１６に対してソース電極１４側が正となるバイアスが印加され、ソース電極１４の電位がドレイン電極１６の電位よりも高い状態になっても、当該バイアスにより発生する高電流を、上記ｐｎダイオードに優先的に電流を流すことができる。
その結果、ボディ領域７とｎ⁺型領域６との境界（ｐｎ接合部）への電界集中を抑制することができるので、窒化物半導体素子の素子破壊を抑制することができる。

さらに、上記素子破壊を抑制するためのボディ用電極１５は、窒化物半導体素子におけるトレンチ５の形成時に、第２のマスク１９で覆われていたボディ領域７の最表面２３に接触して形成されている。そのため、ボディ領域７とボディ用電極１５との間の接合部で良好なオーミック特性を得ることができる。
一般的に、ｐ型不純物を含むIII族窒化物半導体をエッチングすると、たとえば、半導体表面からの窒素抜けなどによって、エッチングされた部分のｎ型不純物の濃度が増加する。たとえば、窒化物半導体積層構造部２の壁面８におけるボディ領域７など、ドライエッチングにより表われた部分のｎ型不純物濃度は、ボディ領域７における当該部分以外の部分の不純物濃度よりも大きくなる。ｎ型不純物濃度が大きい部分に対してボディ用電極１５を接触形成しても、ボディ領域７とボディ用電極１５との間で良好なオーミック特性を得ることが困難である。

一方、この実施形態では、ボディ用電極１５が、第２のマスク１９で覆われていたボディ領域７の最表面２３に接触形成されている。そのため、ボディ領域７とボディ用電極１５との間の接合部で良好なオーミック特性を得ることができる。その結果、ボディ用電極１５、ボディ領域７、ｎ^-型層３およびドレイン電極１６からなるｐｎダイオードに電流が流れるときの抵抗を低減することができる。

また、この実施形態では、壁面８におけるボディ領域７の半導体表面部にチャネル層１１が形成されており、このチャネル層１１には、ゲート絶縁膜９を挟んでゲート電極１０が対向している。そのため、窒化物半導体素子の動作時において、反転層（チャネル）は、チャネル層１１におけるゲート絶縁膜９との界面近傍に形成される。さらに、このチャネル層１１は、たとえば、ｐ^-型半導体、ｎ型半導体、ｉ型半導体、ｎ型およびｐ型の不純物を含む半導体である。そのため、反転層（チャネル）の形成に必要なゲート電圧値を小さくすることができる。その結果、リーチスルーブレークダウンが起こらないようにボディ領域７のアクセプタ濃度を高くしたまま、ゲート閾値電圧を低減するとともに、電子移動度を向上させることができる。その結果、オン抵抗を低減することができ、良好なパワーデバイスを実現することができる。

また、窒化物半導体素子の製造工程においては、ｐ型不純物を含むｐ型層４をエピタキシャル成長により形成し、その後、このｐ型層４に対して、ｎ型不純物をイオン注入することにより、ｎ⁺型領域６が形成されている。
III族窒化物半導体に対しては、ｐ型不純物よりもｎ型不純物の方が、より容易にイオン注入することができる。そのため、上記の工程により、ボディ領域７およびｎ⁺型領域６を有するｐ型層４を容易に形成することができ、トランジスタ構造を容易に製造することができる。

また、ｎｐｎ構造を有する電界効果トランジスタでは、その動作中にチャネルを流れる電子がｐ型の半導体層を構成する原子に衝突する衝突電離によって、チャネル直下（ｐ型の半導体層におけるチャネル近傍部分）に、正孔（ホール）が滞留する場合がある。そして、この滞留する正孔による電子誘引により、チャネルに過電流が流れてアバランシェブレークダウンが発生するおそれがある。

これに対して、この実施形態に係る窒化物半導体素子では、チャネル層１１が形成されるボディ領域７が、ソース電極１４と電気的に接続されたボディ用電極１５と電気的に接続されている。
そのため、素子の動作時に、チャネル層１１を流れる電子がｐ型層４（ボディ領域７）を構成する原子に衝突し、その衝突電離により生じる正孔が、ソース電極１４よりも高電位のゲート電極１０とのクーロン力により、チャネル層１１の幅方向外側（ゲート電極１０から離れる方向）に移動してボディ領域７におけるチャネル層１１直下の部分（チャネル直下）に押しやられても、ボディ用電極１５の電位がソース電極１４と同じ基準電位に定められるので、その正孔をボディ用電極１５へ流すことができる。そのため、正孔の滞留に起因する電子誘引を抑制することができ、アバランシェブレークダウンの発生を抑制することができる。

図３は、本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。図３において、図１に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図３において、窒化物半導体積層構造部２は、ｎ^-型層３と、ｎ^-型層３上に設けられたｐ型不純物を含むＧａＮからなるｐ型層２４（第２層）とを備えている。

ｐ型層２４は、ｎ^-型層３に積層されたｐ⁺型層２５と、このｐ⁺型層２５に積層されたｐ^-型層２６とを備えている。
ｐ⁺型層２５は、そのｐ型不純物濃度がｐ^-型層２６に対して相対的に高く、たとえば、１×１０¹⁸〜４×１０¹⁹ｃｍ^-3である。
一方、ｐ^-型層２６は、そのｐ型不純物濃度がｐ⁺型層２５に対して相対的に低く、たとえば、１×１０¹⁸〜１×１０¹⁹ｃｍ^-3である。

また、図３において、トレンチ５は、ｐ型層２４における窒化物半導体積層構造部２の積層界面（以下、この界面を単に「積層界面」ということがある。）に平行な最表面３３から、ｐ型層２４を貫通して、ｎ^-型層３における窒化物半導体積層構造部２の積層方向（以下、この方向を単に「積層方向」ということがある。）途中に至る深さで形成されている。

ｐ型層２４において、ｐ^-型層２６におけるトレンチ５の壁面８の下部から、幅方向に広がるトレンチ５の周辺領域は、ｐ型不純物よりもｎ型不純物が高濃度に含有されるｎ⁺型領域３８（ｎ型領域）である。一方、ｐ型層２４において、ｎ⁺型領域３８以外の領域、すなわち、ｐ^-型層２６におけるｎ⁺型領域３８以外の領域およびｐ⁺型層２５の全域は、ｎ型不純物よりもｐ型不純物が高濃度に含有されるボディ領域３１である。

壁面８におけるボディ領域３１の半導体表面部には、ｐ⁺型層２５およびｐ^-型層２６に跨るように、チャネル層１１が形成されている。また、壁面８には、その全域を覆うように、ゲート絶縁膜２８が形成されている。
ゲート絶縁膜２８は、たとえば、ゲート絶縁膜９と同様の絶縁材料を用いて形成することができる。ゲート絶縁膜２８上には、ゲート電極３０が、ゲート絶縁膜２８を挟んで、壁面８、すなわち、ｎ^-型層３、チャネル層１１およびｎ⁺型領域３８に対向するように形成されている。

ゲート電極３０は、その積層界面に平行な最表面３２が、ｐ型層２４の最表面３３よりも下方（基板１側の方）に位置するようにトレンチ５内に形成されている。これにより、トレンチ５には、ゲート電極３０よりも上方の領域において、最表面３２と最表面３３との高低差分のギャップが形成されている。また、ゲート電極３０は、たとえば、ゲート電極１０と同様の導電性材料を用いて形成することができる。

そして、ゲート電極３０の最表面３２上には、上記したギャップを埋めるように、絶縁膜２９が形成されている。
絶縁膜２９は、その積層界面に平行な最表面３６が、ｐ型層２４の最表面３３に対して、積層界面に平行な方向に面一になるように形成されている。また、絶縁膜２９は、たとえば、ゲート絶縁膜２８と同様の絶縁性材料を用いて形成することができる。

そして、積層界面に平行な方向に面一に形成された絶縁膜２９およびｐ型層２４上には、ソース電極２７（ソース電極、ボディ用電極）が形成されている。
ソース電極２７は、ｐ型層２４の最表面３３におけるｎ⁺型領域３８の最表面３５およびｐ^-型層２６の最表面３４に跨って形成されており、ｎ⁺型領域３８に接触形成される部分とｐ^-型層２６に接触形成される部分とが一体的に形成されている。これにより、図１に示すソース電極１４を、ソース電極２７のｎ⁺型領域３８に接触する部分で代替することができ、かつ、図１に示すボディ用電極１５を、ソース電極２７のｐ^-型層２６に接触する部分で代替することができる。すなわち、図１に示す２つの電極（ソース電極１４およびボディ用電極１５）を、１つのソース電極２７で代替することができ、この実施形態では、第１の実施形態のソース電極１４およびボディ用電極１５を兼用する電極の名称として、ソース電極２７と記述する。

また、ソース電極２７は、たとえば、図１に示すソース電極１４と同様の金属材料を用いて形成することができる。ソース電極２７を、ソース電極１４と同様の金属材料で形成することにより、ソース電極２７とｎ⁺型領域３８との間の接合部で良好なオーミック特性を得ることができるとともに、ソース電極２７を、ｐ^-型層２６に対してショットキー接触させることができる。また、ソース電極２７は、絶縁膜２９により、ゲート電極３０と絶縁されている。

その他の構成は、前述の第１の実施形態と同様である。
次に、上記の窒化物半導体素子の動作について説明する。
ソース電極２７とドレイン電極１６との間には、ドレイン電極１６側が正となるバイアスが与えられる。これにより、ｎ^-型層３とボディ領域３１との界面のｐｎ接合には逆方向電圧が与えられる。その結果、ｎ⁺型領域３８とｎ^-型層３との間、すなわち、ソース電極２７とドレイン電極１６との間（ソース−ドレイン間）は、遮断状態（逆バイアス状態）となる。

この状態から、ゲート電極３０に対して、ソース電極２７を基準電位として正となるゲート閾値電圧以上のバイアスを印加すると、チャネル層１１におけるゲート絶縁膜２８との界面近傍には、電子が誘起されて、反転層（チャネル）が形成される。
そして、この反転層を介して、ｎ^-型層３とｎ⁺型領域３８との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極３０に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極３０にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、トランジスタ動作が実現される。

図４Ａ〜図４Ｆは、図３の窒化物半導体素子の製造方法を説明するための模式的な断面図である。
この窒化物半導体素子を製造するには、まず、基板１の一方面に、ｎ^-型層３が形成される（第１層形成工程）。
次いで、ｎ^-型層３上に、たとえば、ＭＯＣＶＤ法により、ｐ型不純物がドープされながらＧａＮが成長させられて、ｐ⁺型層２５が形成される（高濃度層形成工程）。ｐ⁺型層２５の形成後、ドープされるｐ型不純物の濃度が下げられ、そして、ｐ⁺型層２５よりも相対的にｐ型不純物濃度の低いｐ^-型層２６が形成される（低濃度層形成工程）。こうして、ｎ^-型層３の上に、ｐ⁺型層２５およびｐ^-型層２６からなるｐ型層２４が形成される（第２層形成工程）。なお、成長するＧａＮにドープするｐ型不純物としては、たとえば、ＭｇまたはＣを用いればよい。こうして、図４Ａに示すように、基板１の一方面に、基板１の成長主面（一方面）に平行な積層界面を有する、ｎ^-型層３およびｐ型層２４からなる窒化物半導体積層構造部２が形成される。

続いて、ｐ型層２４の、積層界面に平行な最表面３３に、後述するトレンチ５のストライプ方向に直交する幅Ｗ１（たとえば、３〜１０μｍ）を有する開口１８が複数形成された第１のマスク１７が形成される。
第１のマスク１７が形成された後には、この第１のマスク１７の開口から露出するｐ^-型層２６に向けてｎ型不純物（たとえば、Ｓｉ）のイオンが放射されて、ｐ^-型層２６にｎ型不純物が注入される（イオン注入をする工程）。ｎ型不純物を注入するときの加速エネルギーは、たとえば、６０ｋｅＶであり、この加速エネルギーによって注入されるｎ型不純物のドーズ量は、たとえば、８×１０¹⁴ｃｍ^-2である。

その後、焼き鈍し処理（アニール処理）が、たとえば、１０００℃で１０分間行われる。この焼き鈍し処理により、ｐ^-型層２６に注入されたｎ型不純物が、ＧａＮ結晶構造の各サイトに配位する。
こうして、図４Ｂに示すように、ｐ^-型層２６において、開口１８から露出する部分から、幅方向に広がる開口１８の周辺領域にｎ⁺型領域３８が形成されるとともに、ｐ^-型層２６の当該領域以外の部分およびｐ⁺型層２５の全域に、主としてｐ型不純物を含有するボディ領域３１が形成される（ｎ型領域形成工程）。

次いで、第１のマスク１７が除去され、その後、ｐ型層４の最表面３３に、開口１８の幅Ｗ１よりも小さい幅Ｗ２（たとえば、０．５〜５μｍ）を有する開口２０が形成された第２のマスク１９が形成される。第２のマスク１９は、たとえば、開口２０の幅方向中央が、ｎ⁺型領域３８の幅方向中央にほぼ位置するように形成される。すなわち、第２のマスク１９が形成された状態では、ｎ⁺型領域３８の、積層界面に平行な最表面３５の一部、および、ｐ^-型層２６の、積層界面に平行な最表面３４は、第２のマスク１９で覆われている。

そして、この第２のマスク１９を介して、窒化物半導体積層構造部２がストライプ状にエッチングされる。すなわち、ｎ⁺型領域３８の最表面３５から、ｎ⁺型領域３８およびボディ領域３１を貫通して、ｎ^-型層３の積層方向途中に至る深さのストライプ状のトレンチ５がエッチングによって形成される。これにより、図４Ｃに示すように、複数本の窒化物半導体積層構造部２がストライプ状に整形されるとともに、ｎ^-型層３、ボディ領域３１およびｎ⁺型領域３８に跨る壁面８が同時に形成される（壁面形成工程）。

トレンチ５の形成後、第２のマスク１９が除去されて、第２のマスク１９で覆われていたｎ⁺型領域３８およびボディ領域３１が露出する。
次いで、窒化物半導体積層構造部２が形成された基板１が、ＥＣＲスパッタ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ装置に入れられる。そして、ＥＣＲスパッタ装置内に、たとえば、３０ｅＶ程度のエネルギーを有するＡｒ⁺プラズマが発生させられるとともに、窒素ガス（Ｎ₂ガス）が導入されて、装置内が窒素雰囲気にされる。次いで、Ａｒ⁺プラズマが窒化物半導体積層構造部２の表面に数秒間照射される。このＡｒ⁺プラズマが照射されることにより、図４Ｄに示すように、壁面８の形成により露出したボディ領域３１（ｐ⁺型層２５およびｐ^-型層２６）の半導体表面部が変質してボディ領域３１とは異なる導電特性を有する、チャネル層１１が形成される（第３層形成工程）。

その後、図４Ｄに示すように、窒化物半導体積層構造部２の全面を覆う絶縁膜３７が形成される。
次いで、公知のフォトリソグラフィ技術により、ゲート電極３０を形成すべき領域に開口を有するフォトレジスト（図示せず）を介して、ゲート電極３０の材料として用いられるメタルが、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ゲート電極３０以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、絶縁膜３７におけるトレンチ５内の部分上に、ゲート電極３０が形成される（ゲート電極形成工程）。

次いで、図４Ｅに示すように、絶縁膜３７の表面および絶縁膜３７から露出するゲート電極３０の最表面３２に、絶縁膜２９が、たとえば、ＥＣＲスパッタ法により形成される。
絶縁膜２９が形成された後には、公知のフォトリソグラフィ技術により、窒化物半導体積層構造部２におけるトレンチ５以外の領域に対応する開口を有するフォトレジスト（図示せず）を介して、絶縁膜２９および絶縁膜３７がドライエッチングされる。これにより、図４Ｆに示すように、ｐ型層２４の最表面３３（ｎ⁺型領域３８の最表面３５およびｐ^-型層２６の最表面３４）が露出し、絶縁膜３７のトレンチ５内の残余部分がゲート絶縁膜２８となる（ゲート絶縁膜形成工程）。

続いて、公知のフォトリソグラフィ技術により、ソース電極２７を形成すべき領域に開口を有するフォトレジスト（図示せず）を介して、ソース電極２７の材料として用いられるメタルが、スパッタ法によりスパッタされる。その後は、フォトレジストが除去されることにより、メタルの不要部分（ソース電極２７以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、ｎ⁺型領域３８の最表面３５およびｐ^-型層２６の最表面３４に跨るソース電極２７が形成される（ソース電極形成工程）。

ソース電極２７が形成された後には、熱アロイ（アニール処理）が、たとえば、６５０℃で１分間行なわれる。
その後は、ソース電極２７の場合と同様の方法により、基板１の他方面に、ドレイン電極１６が形成される（ドレイン電極形成工程）。
こうして、図４Ｆに示すように、図３の窒化物半導体素子を得ることができる。

複数の窒化物半導体積層構造部２は、それぞれ単位セルを形成している。窒化物半導体積層構造部２のゲート電極３０およびソース電極２７は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１６は、基板１に接触して形成されており、すべてのセルに対して共通の電極となっている。
以上のように、この実施形態に係る窒化物半導体素子によっても、前述の第１の実施形態に係る窒化物半導体素子と同様の作用および効果を発現することができる。すなわち、この窒化物半導体素子では、ソース電極２７、ボディ領域３１、ｎ^-型層３およびドレイン電極１６によって、ｐｎダイオードが形成されているため、窒化物半導体素子を動作させる際に、ドレイン電極１６に対してソース電極２７側が正となるバイアスが印加され、ソース電極２７の電位がドレイン電極１６の電位よりも高い状態になっても、当該バイアスにより発生する高電流を、上記ｐｎダイオードに優先的に電流を流すことができる。

その結果、ボディ領域３１とｎ⁺型領域３８との境界（ｐｎ接合部）への電界集中を抑制することができるので、窒化物半導体素子の素子破壊を抑制することができる。
また、ｐ型不純物は、その不純物準位（アクセプタ準位）が深いので、III族窒化物半導体にｐ型不純物をドーピングしてIII族窒化物半導体をｐ型にするには、ｐ型不純物を高濃度（たとえば、１×１０¹⁹ｃｍ³）でドーピングする必要がある。そのため、高濃度にｐ型不純物がドーピングされたIII族窒化物半導体の一部に、ｎ型不純物がドーピングされることによって形成されるｎ型の領域では、ｐ型不純物が不純物散乱するため、ｎ型領域の抵抗が増大するおそれがある。

一方、この実施形態の窒化物半導体素子では、ｎ⁺型領域３８が、ｐ型層２４において、ｐ型不純物濃度が相対的に低いｐ^-型層２６に形成されているため、ｎ⁺型領域３８におけるｐ型不純物の不純物散乱を抑制することができる。その結果、ｎ⁺型領域３８の抵抗の増加を抑制することができるので、窒化物半導体素子のトランジスタ特性を向上させることができる。

以上、本発明の２つの実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、ｎ^-型層３およびｐ型層４，２４を、ＧａＮを用いて形成したが、これらの層は、ＧａＮ以外のIII族窒化物半導体、たとえば、窒化アルミニウム（ＡｌＮ）窒化インジウム（ＩｎＮ）など、一般にＡｌ_xＩｎ_yＧａ_1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる材料を用いて形成することもできる。

また、前述の実施形態では、壁面８は、基板１の主面に対して傾斜した面であるとしたが、傾斜している必要はなく、また、平面である必要もない。すなわち、壁面８は、基板１に垂直な平面であってもよいし、湾曲面であってもよい。
また、前述の実施形態では、窒化物半導体積層構造部２に断面略Ｖ字形のトレンチ５が形成される例について説明したが、トレンチ５の形状は、逆台形、Ｕ字形、矩形、台形などの他の形状であってもよい。

また、前述の実施形態では、ボディ用電極１５は、図示しない位置において、ソース電極１４と電気的に接続されているとしたが、たとえば、リードフレームなど、基板１の外部の部材を用いて接続されていてもよい。
また、前述の実施形態では、ボディ領域７，３１の半導体表面部にチャネル層１１が形成されているが、このチャネル層１１を省いた構成としてもよい。この場合には、ゲート電極１０に適切な電圧を与えることにより、ボディ領域７，３１の壁面８付近に反転層（チャネル）を形成して、ソース−ドレイン間を導通させることができる。

さらに、前述の第２の実施形態では、第１の実施形態におけるソース電極１４およびボディ用電極１５を、１つのソース電極２７で代替したが、この第２の実施形態においても、第１の実施形態と同様に、ｎ⁺型領域３８に接触形成されるソース電極およびｐ^-型層２６に接触形成されるボディ用電極を設けてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

本発明の第１の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。 図１の窒化物半導体素子の製造方法を説明するための模式的な断面図である。 図２Ａの次の工程を示す模式的な断面図である。 図２Ｂの次の工程を示す模式的な断面図である。 図２Ｃの次の工程を示す模式的な断面図である。 図２Ｄの次の工程を示す模式的な断面図である。 本発明の第２の実施形態に係る窒化物半導体素子の構造を説明するための模式的な断面図である。 図３の窒化物半導体素子の製造方法を説明するための模式的な断面図である。 図４Ａの次の工程を示す模式的な断面図である。 図４Ｂの次の工程を示す模式的な断面図である。 図４Ｃの次の工程を示す模式的な断面図である。 図４Ｄの次の工程を示す模式的な断面図である。 図４Ｅの次の工程を示す模式的な断面図である。 従来の窒化物半導体素子の構造を説明するための模式的な断面図である。

符号の説明

１ 基板
２ 窒化物半導体積層構造部
３ ｎ^-型層
４ ｐ型層
５ トレンチ
６ ｎ⁺型領域
７ ボディ領域
８ 壁面
９ ゲート絶縁膜
１０ ゲート電極
１１ チャネル層
１２ 開口
１３ 開口
１４ ソース電極
１５ ボディ用電極
１６ ドレイン電極
１７ 第１のマスク
１８ 開口
１９ 第２のマスク
２０ 開口
２１ 最表面
２２ 最表面
２３ 最表面
２４ ｐ型層
２５ ｐ⁺型層
２６ ｐ^-型層
２７ ソース電極
２８ ゲート絶縁膜
２９ 絶縁膜
３０ ゲート電極
３１ ボディ領域
３２ 最表面
３３ 最表面
３４ 最表面
３５ 最表面
３６ 最表面
３７ 絶縁膜
３８ ｎ⁺型領域

Claims (14)

1. ｎ型のIII族窒化物半導体からなる第１層、この第１層上に設けられたｐ型不純物を含むIII族窒化物半導体からなる第２層、およびこの第２層の一部に形成されたｎ型領域を備え、前記第１層、前記第２層における前記ｎ型領域以外のボディ領域、および前記ｎ型領域に跨る壁面を有する窒化物半導体構造部と、
   前記壁面における前記ボディ領域に対向するように形成されたゲート絶縁膜と、
   前記ゲート絶縁膜を挟んで、前記ボディ領域に対向するように形成されたゲート電極と、
   前記ｎ型領域に電気的に接続されるように形成されたソース電極と、
   前記第１層に電気的に接続されるように形成されたドレイン電極と、
   前記ボディ領域に電気的に接続されるように形成されたボディ用電極と
   を含む、窒化物半導体素子。
2. 前記第２層は、前記第１層上に設けられ、ｐ型不純物濃度が相対的に高い高濃度層と、前記高濃度層上に設けられ、ｐ型不純物濃度が相対的に低い低濃度層とを含み、
   前記ｎ型領域が前記低濃度層に形成されている、請求項１に記載の窒化物半導体素子。
3. 前記壁面における前記ボディ領域の半導体表面部に形成され、前記ボディ領域とは異なる導電特性を有する第３層をさらに含み、
   前記ゲート絶縁膜は、前記第３層と前記ゲート電極との間に介装されている、請求項１または２に記載の窒化物半導体素子。
4. 前記第３層は、前記第２層を変質させることにより形成されている、請求項３に記載の窒化物半導体素子。
5. 前記第３層は、前記２層からIII族窒化物半導体を再成長させることにより形成されている、請求項３に記載の窒化物半導体素子。
6. 前記ボディ用電極が、前記窒化物半導体構造部の成長主面に平行な最表面において前記ボディ領域に接触している、請求項１〜５のいずれか一項に記載の窒化物半導体素子。
7. 前記ｎ型領域が、ｎ型不純物のイオン注入により形成されている、請求項１〜６のいずれか一項に記載の窒化物半導体素子。
8. ｎ型のIII族窒化物半導体からなる第１層を形成する第１層形成工程と、
   この第１層上に、ｐ型不純物を含むIII族窒化物半導体からなる第２層を形成する第２層形成工程と、
   この第２層の一部に、ｎ型領域を形成するｎ型領域形成工程と、
   前記第１層、前記第２層および前記ｎ型領域を備える窒化物半導体構造部に、前記第１層、前記第２層における前記ｎ型領域以外のボディ領域、および前記ｎ型領域に跨る壁面を形成する壁面形成工程と、
   前記壁面における前記ボディ領域に対向するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
   前記ゲート絶縁膜を挟んで、前記ボディ領域に対向するようにゲート電極を形成するゲート電極形成工程と、
   前記ｎ型領域に電気的に接続するようにソース電極を形成するソース電極形成工程と、
   前記第１層に電気的に接続するようにドレイン電極を形成するドレイン電極形成工程と、
   前記ボディ領域に電気的に接続するようにボディ用電極を形成するボディ用電極形成工程と
   を含む、窒化物半導体素子の製造方法。
9. 前記第２層形成工程は、前記第１層上に、ｐ型不純物濃度が相対的に高い高濃度層を形成する高濃度層形成工程と、前記高濃度層上に、ｐ型不純物濃度が相対的に低い低濃度層を形成する低濃度層形成工程とを含み、
   前記ｎ型領域形成工程が、前記低濃度層に前記ｎ型領域を形成する工程を含む、請求項８に記載の窒化物半導体素子の製造方法。
10. 前記壁面形成工程によって露出した前記ボディ領域の半導体表面部に、前記ボディ領域とは導電特性の異なる第３層を形成する第３層形成工程をさらに含み、
    前記ゲート絶縁膜形成工程が、前記第３層に対向するように前記ゲート絶縁膜を形成する工程であり、
    前記ゲート電極形成工程が、前記ゲート絶縁膜を挟んで、前記第３層に対向するように前記ゲート電極を形成する工程である、請求項８または９に記載の窒化物半導体素子の製造方法。
11. 前記第３層形成工程は、前記第２層を変質させることにより、前記第３層を形成する工程を含む、請求項１０に記載の窒化物半導体素子の製造方法。
12. 前記第３層形成工程は、前記ボディ領域からIII族窒化物半導体を再成長させることにより、前記第３層を形成する工程を含む、請求項１０に記載の窒化物半導体素子の製造方法。
13. 前記壁面形成工程が、前記ｎ型領域の一部を露出させるように、前記ボディ領域および前記ｎ型領域を覆うマスクを形成する工程と、このマスクを介して前記窒化物半導体構造部をエッチングすることにより前記壁面を形成する工程とを含み、
    前記ボディ用電極形成工程が、前記ボディ領域における前記マスクで覆われる部分に前記ボディ用電極を形成する工程を含む、請求項８〜１２のいずれか一項に記載の窒化物半導体素子の製造方法。
14. 前記ｎ型領域形成工程が、前記第２層にｎ型不純物をイオン注入する工程を含む、請求項８〜１３のいずれか一項に記載の窒化物半導体素子の製造方法。

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