JP4645753B2 - Iii族窒化物半導体を有する半導体素子 - Google Patents
Iii族窒化物半導体を有する半導体素子 Download PDFInfo
- Publication number
- JP4645753B2 JP4645753B2 JP2009142592A JP2009142592A JP4645753B2 JP 4645753 B2 JP4645753 B2 JP 4645753B2 JP 2009142592 A JP2009142592 A JP 2009142592A JP 2009142592 A JP2009142592 A JP 2009142592A JP 4645753 B2 JP4645753 B2 JP 4645753B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- type layer
- conductivity type
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
Description
本発明は、ノーマリオフのIII族窒化物半導体を有する縦型の半導体素子を実現する新規な構造を提案することをさらに他の一つの目的とする。
本発明は、上記した目的の少なくとも1つを達成しようとするものである。
(第1実施形態) この形態の半導体素子は、第1導電型のIII族窒化物半導体で構成された第4層(22)と、第4層(22)上に形成されているとともに第2導電型のIII族窒化物半導体で構成された第2層(42)と、第2層(42)上に直接又はIII族窒化物半導体で構成された第3層(44)を介して形成されているとともに第1導電型のIII族窒化物半導体で構成された第1層(32)と、第1層(32)上に直接又はゲート絶縁層(30)を介して形成されたゲート電極(34)と、第1層(32)の一端側に直接又は第1導電型ソース層(40)を介して接触するソース電極(38)と、第1層(32)の他端側に直接又は第1導電型ドレイン層(26)を介して接触するドレイン電極(28)を有する。
(第2実施形態) この形態の半導体素子は、第1導電型のIII族窒化物半導体で構成された第4層(52, 54)と、第4層(52, 54)の第1面側に形成されたドレイン電極(50)と、第4層(52, 54)の第1面とは反対側の第2面上に形成されているとともに第2導電型のIII族窒化物半導体で構成された第2層(56)と、第2層(56)上に直接又はIII族窒化物半導体で構成された第3層(72)を介して形成されているともに第1導電型のIII族窒化物半導体で構成された第1層(68)と、第1層(68)上に直接又はゲート絶縁層(66)を介して形成されたゲート電極(70)と、第1層(68)の一端側に直接又は第1導電型ソース層(60)を介して接触するソース電極(62)を有する。第2層(56)は複数の領域に分断されており、その分断部で第4層(52, 54)と第1層(68)が直接接触する。
(第3実施形態) 第2実施形態の第3層(72)が不純物のドープされていない真性のIII族窒化物半導体であるか、あるいは第1導電型のドープされたIII族窒化物半導体で構成されている。
図1は、第1実施例の電界効果トランジスタの断面図を示す。このトランジスタでは、基板20上に、下側n−型層(第4層)22が形成されている。基板20は、Al2O3(サファイア)で構成されている。下側n−型層22は、n型不純物であるSi(シリコン)がドーピングされたGaN(窒化ガリウム)で構成されている。下側n−型層22のキャリア濃度は、約1×1016cm−3である。下側n−型層22の最も厚い部分の厚さは、約5μmである。下側n−型層22の一部の領域上には、p+型層(第2層)42が形成されている。p+型層42は、p型不純物であるMg(マグネシウム)がドーピングされたGaNで構成されている。p+型層42のキャリア濃度は、約1×1018cm−3である。p+型層42の最も厚い部分の厚さは、約0.5μmである。n型不純物としてGe(ゲルマニウム)等をドーピングしてもよい。p型不純物としてBe(ベリリウム)等をドーピングしてもよい。
上側n−型層32とp+型層42の接触部(pn接合部)24からは、上側n−型層3
2とp+型層42の両側に空乏層が伸びる。上側n−型層32の厚さは、ゲート電極34
に電圧が印加されていないときに上側n−型層32とp+型層42のpn接合部24から
上側n−型層32側に伸びる空乏層の厚さ以下である。
図4からわかるように、ノッチ部46は、上側n−型層32とp+型層42の境界部24付近(主に境界部24付近のp+型層42)に形成される。即ち、チャネルは、図1と図4に示す上側n−型層32とp+型層42の境界部24付近(主に境界部24付近のp+型層42)に形成される。図4でみると、ノッチ部(チャネル)46は紙面垂直方向に伸びている。図1でみると、チャネルは、境界部24付近に形成されるため、左右方向に伸びる。
以上の工程を経ることで、第1実施例の電界効果トランジスタを製造できる。
図5に示す第2実施例の電界効果トランジスタは、次の点で第1実施例と主に異なる。第2実施例では、上側n−型層32とp+型層42の間にチャネル層(第3層)44が設けられている。チャネル層44は、上側n−型層32と下側n−型層22の間にも連続して設けられている。チャネル層44は、不純物がドープされていない真性のInGaNで構成されている。このように、チャネル層44には、Inを含ませている。これにより、チャネル層44のバンドギャップを、上側n−型層32とp+型層42のバンドギャップよりも小さくしている。
また、チャネル層44は、不純物がドープされていない。よって、チャネル層44に電子が流れた場合の不純物散乱の発生を回避できる。よって、電子の移動度をより向上させることができる。このため、チャネル抵抗をより低くすることができる。従って、オン抵抗をより低くすることができる。
図7に示す第3実施例の電界効果トランジスタは、素子の表面(第1面)にソース電極が形成され、素子の裏面(第2面)にドレイン電極が形成された縦型トランジスタであり、左右対称構造を有している。n+型ドレイン層(第4層の一部)52上に、下側n−型層(第4層の一部)54が形成されている。n+型ドレイン層52と下側n−型層54は、n型不純物としてSiがドープされたGaNで構成されている。但し、n+型ドレイン層52の方が下側n−型層54よりも高濃度にSiがドープされている。n+型ドレイン層52のキャリア濃度は、約3×1018cm−3である。下側n−型層54のキャリア濃度は、約1×1016cm−3である。n+型ドレイン層52の厚さは、約200μmである。下側n−型層54の最も厚い部分の厚さは、約6μmである。n+型ドレイン層52の底面には、ドレイン電極50が形成されている。
上側n−型層68は、ゲート電極70とp+型層56の間に形成された領域68aを有する。ゲート絶縁層66と各電極50,62,70の構成材料と厚さは、第1実施例と同様である。
上側n−型層68とp+型層56の接触部(pn接合部)58からは、上側n−型層68とp+型層56の両側に空乏層が伸びる。上側n−型層68の厚さは、ゲート電極70に電圧が印加されていないときにpn接合部58から上側n−型層68側に伸びる空乏層の厚さ以下である。
以上の工程を経ることで、第3実施例の電界効果トランジスタを製造できる。
図8に示す第4実施例の電界効果トランジスタは、次の点で第3実施例と主に異なる。第4実施例では、上側n−型層68とp+型層56の間にチャネル層(第3層)72が設けられている。チャネル層72は、上側n−型層68と下側n−型層54の間にも連続して設けられている。チャネル層72は、不純物がドープされていない真性のInGaNで構成されている。このように、チャネル層72には、Inを含ませている。これにより、チャネル層72のバンドギャップを、上側n−型層68とp+型層56のバンドギャップよりも小さくしている。
図9に示す第5実施例の電界効果トランジスタは、次の点で第4実施例と主に異なる。第4実施例のチャネル層72は不純物がドープされていない真性のInGaNで構成されているのに対し、第5実施例のチャネル層73は、n型不純物としてSiがドープされたn−型のGaNで構成されている。このチャネル層73の不純物濃度は、1×1016cm−3である。さらに第4実施例のp+型層56はp型不純物としてMgがドープされたInGaNで構成されているのに対し、第5実施例ではInを含まないp+型のGaNで構成されている。このp+型層57の不純物濃度は、5×1017cm−3である。したがって、第5実施例のチャネル層73のバンドギャップはp+型層57と等しく、上側n−型層68よりも小さい。
図10(a)を見ると、上側n−型層68aとチャネル層73のバンドギャップの相違から、その境界部59にノッチ部(量子井戸部)が形成されている。本実施例の場合、チャネル層73とp+型層57のバンドギャップが一致しているために、エネルギー障壁で囲まれた凹状のノッチ部とはならない。ノッチ部は上側n−型層68aとチャネル層73の境界部59近傍のうち、チャネル層73側に形成されている。ゲート電極70に電圧が印加されていない状態では、このノッチ部のポテンシャルがフェルミ準位(0eV)よりも上方にあるため、チャネルが形成されず電子は流れない。したがって、この電界効果トランジスタはノーマリーオフ動作を実現している。
一方、ゲート電極70に正の電圧を印加すると、図10(b)に示すように、ノッチ部のポテンシャルがフェルミ準位(0eV)に達する。したがって、ノッチ部にチャネルが形成され、電子が流れる。
上記トランジスタでは、ノッチ部のポテンシャルがフェルミ準位に達するのに必要なゲート電圧が3.0Vと低い。半導体素子のオン/オフ制御が容易となる。
なお、本実施例の技術を第2実施例の電界効果トランジスタに適用してもよい。つまり、図5に示す第2実施例のチャネル層44をn型の不純物がドープされたn−型のGaNで構成する。第5実施例と同様の作用効果によりオン抵抗の小さい電界効果トランジスタを実現することができる。
図11に示す第6実施例の電界効果トランジスタは、半導体基板の膜厚方向に伸びるトレンチタイプのゲート電極171を備えている。
ドレイン層(第4層の一部)152上に、下側n型層(第4層の一部)154が形成されている。ドレイン層152はGaN基板が用いられる。下側n型層154は、n型不純物としてSiがドープされたGaNで構成されている。ドレイン層152の裏面には、ドレイン電極150が形成されている。
チャネル領域173は、n型不純物としてSiがドープされたn型のGaNで構成されている。上側n型層168は、n型不純物としてSiがドープされたAlGaN(詳細にはAl0.3Ga0.7N)で構成されている。上側n型層168のうち、p型層157に対向する箇所を上側n型層168aと称し、便宜上区別している。
ゲート絶縁層166と各電極150、162、170の構成材料は、第5実施例と同様である。
上側n型層168aとチャネル層173のバンドギャップの相違から、その境界部159にノッチ部(量子井戸部)が形成される。本実施例の場合、チャネル層173とp型層157のバンドギャップが一致しているために、エネルギー障壁で囲まれた凹状のノッチ部とはならない。ノッチ部は上側n型層168aとチャネル層173の境界部159近傍のうち、チャネル層173側に形成されている。ゲート電極170に電圧が印加されていない状態では、このノッチ部のポテンシャルがフェルミ準位よりも上方にあるため、チャネルが形成されず電子は流れない。したがって、この電界効果トランジスタはノーマリーオフ動作を実現している。
一方、ゲート電極170に正の電圧を印加すると、ノッチ部のポテンシャルがフェルミ準位に達する。したがって、ノッチ部にチャネルが形成され、電子が流れる。
上記の電界効果トランジスタでは、半導体素子がオンすると、n+型ソース層160から供給された電子は、チャネル層173に沿って縦方向に流れる。つまり、トレンチタイプのゲート電極170の側面に沿って、半導体基板の主面と直交方向に流れ、さらに下側n型層154とドレイン層152を経由してドレイン電極150へと流れる。
なお、本実施例のチャネル層に不純物がドープされていない真性のInGaNで構成してもよい。この場合、チャネル層には凹状のノッチ部(量子井戸部)が形成される。同様の作用効果を奏し、オン抵抗を小さくすることができるとともに、電界効果トランジスタの面積を小さくすることができる。
まず、GaN基板152上に、MOCVD法によって下側n型層154とp型層157とn+型ソース層160を成長させた後に、RIE法によってn型層154にまで貫通するトレンチを形成する。次にそのトレンチ内部に、MOCVD法によってチャネル層173と上側n型層168を所定の厚みで成長させる。次にゲート絶縁層166をスパッタ法によって所定の厚みで形成する。次に、残りのトレンチ内部にポリシリコン等を成長させてゲート電極170を形成する。他の工程は、前記の実施例と同様の工程を経ることで製造することができる。
(1)図1に示す第1実施例では、上側n−型層32とp+型層42の境界部24付近にチャネルが主に形成される構造であった。しかし、上側n−型層32の内部にチャネルが主に形成されるような構造であってもよい。
(2)上記実施例ではノーマリオフの半導体素子について説明した。しかし、本発明はノーマリオンの半導体素子にも適用できる。
(3)上記実施例では、ゲート電極と第1層の間にゲート絶縁膜を介在させている。これに代えて、両者をショットキー接触させてもよい。ゲート絶縁膜を介在させると、ゲート電極に高電圧を印加することが可能となり、大電流のオン/オフが可能となる。
(4)図1に示す第1実施例の製造方法として、上記では、基板20上への下側n−型層22の成長、下側n−型層22の一部のエッチング、そのエッチングで露出した下側n−型層22上へのp+型層42の再成長、という工程を経てp+型層42を形成する方法を説明した。しかし、p+型層42は、下側n−型層22にMg又はBeをイオン注入することで形成することもできる。これによると、下側n−型層22のエッチング、p+型層42の再成長という工程を省くことができる。よって、製造プロセスを簡単化できる。
(5)図7に示す第3実施例は、下側n−型層54を薄く成長させ、その下側n−型層54上の全体にp+型層56を成長させ、そのp+型層56の中央部(図7には存在しない)にSi又はGeをイオン注入してn−型層54の中央部を形成してもよい。この場合も、2つのp+型層56とこれらの間に位置するn−型層54を形成できる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
42、56、57、157:p+型層(第2層の一例)
44、72、73、173:チャネル層(第3層の一例)
22、54、154:下側n−型層(第4層の一例)
40、60、160:n+型ソース層
26、52、152:n+型ドレイン層
30、66、166:ゲート絶縁層
34、70、170:ゲート電極
38、62、162:ソース電極
28、50、150:ドレイン電極
Claims (5)
- 縦型の半導体素子であって、
第1導電型のIII族窒化物半導体で構成された第1導電型層と、
前記第1導電型層の第1面に電気的に接続されているドレイン電極と、
前記第1導電型層の前記第1面とは反対側の第2面上に設けられているとともに、前記第1導電型層の少なくとも中央部を間に挟んで配置されている第2導電型のIII族窒化物半導体で構成された第2層と、
前記第2層で挟まれている前記第1導電型層の中央部及び前記第2層の上方に設けられており、第1導電型のIII族窒化物半導体で構成されているとともに、前記第2層よりもバンドギャップが大きい第1層と、
前記第2層の上方に設けられているとともに前記第1層の側面に接している第1導電型のソース領域と、
少なくとも前記ソース領域と前記中央部の間に亘って、前記第1層を介して前記第2層に対向しているゲート電極と、
前記ソース領域に電気的に接続されているソース電極と、を備えており、
ゲート電極に電圧が印加されない状態では、前記第2層から前記第1層に向けて広がる空乏層が前記第1層を空乏化しており、
ゲート電極に正電圧が印加された状態では、電流が、前記第2層で挟まれている前記第1導電型層の中央部を介してドレイン電極とソース電極の間を流れる半導体素子。 - 前記第1層と前記第2層の間に設けられているとともにIII族窒化物半導体で構成された第3層をさらに備えることを特徴とする請求項1に記載の半導体素子。
- 前記第1層のバンドギャップは、前記第3層のバンドギャップよりも大きいことを特徴とする請求項2に記載の半導体素子。
- 前記第2層は、前記ソース電極に電気的に接続されていることを特徴とする請求項1〜3のいずれか一項に記載の半導体素子。
- 前記ゲート電極と前記第1層の間に配置されたゲート絶縁膜をさらに備えることを特徴とする請求項1〜4のいずれか一項に記載の半導体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009142592A JP4645753B2 (ja) | 2003-02-06 | 2009-06-15 | Iii族窒化物半導体を有する半導体素子 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003029374 | 2003-02-06 | ||
JP2009142592A JP4645753B2 (ja) | 2003-02-06 | 2009-06-15 | Iii族窒化物半導体を有する半導体素子 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004003368A Division JP4645034B2 (ja) | 2003-02-06 | 2004-01-08 | Iii族窒化物半導体を有する半導体素子 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009212529A JP2009212529A (ja) | 2009-09-17 |
JP4645753B2 true JP4645753B2 (ja) | 2011-03-09 |
Family
ID=41185314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009142592A Expired - Fee Related JP4645753B2 (ja) | 2003-02-06 | 2009-06-15 | Iii族窒化物半導体を有する半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4645753B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012082840A1 (en) | 2010-12-15 | 2012-06-21 | Efficient Power Conversion Corporation | Semiconductor devices with back surface isolation |
JP5949516B2 (ja) | 2012-12-14 | 2016-07-06 | 豊田合成株式会社 | 半導体装置の製造方法 |
JP6007770B2 (ja) | 2012-12-14 | 2016-10-12 | 豊田合成株式会社 | 半導体装置 |
JP6007771B2 (ja) | 2012-12-14 | 2016-10-12 | 豊田合成株式会社 | 半導体装置 |
JP6007769B2 (ja) | 2012-12-14 | 2016-10-12 | 豊田合成株式会社 | 半導体装置 |
CN109599434A (zh) * | 2018-12-26 | 2019-04-09 | 瑞能半导体有限公司 | 半导体器件 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000200907A (ja) * | 1998-05-20 | 2000-07-18 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5359220A (en) * | 1992-12-22 | 1994-10-25 | Hughes Aircraft Company | Hybrid bipolar/field-effect power transistor in group III-V material system |
JPH10223901A (ja) * | 1996-12-04 | 1998-08-21 | Sony Corp | 電界効果型トランジスタおよびその製造方法 |
-
2009
- 2009-06-15 JP JP2009142592A patent/JP4645753B2/ja not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000200907A (ja) * | 1998-05-20 | 2000-07-18 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2009212529A (ja) | 2009-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4645034B2 (ja) | Iii族窒化物半導体を有する半導体素子 | |
US9837519B2 (en) | Semiconductor device | |
US11631765B2 (en) | Method of manufacturing insulated gate semiconductor device with injection suppression structure | |
JP5841417B2 (ja) | 窒化物半導体ダイオード | |
JP7176239B2 (ja) | 半導体装置 | |
WO2006126726A1 (ja) | 半導体装置とその製造方法 | |
JP6593294B2 (ja) | 半導体装置 | |
JP6461063B2 (ja) | 半導体装置とその製造方法 | |
CN110476254B (zh) | 具有垂直结构的异质结晶体管 | |
JP2011155221A (ja) | 半導体装置およびその製造方法 | |
JP4645753B2 (ja) | Iii族窒化物半導体を有する半導体素子 | |
JP2012019186A (ja) | 窒化物系半導体素子及びその製造方法 | |
CN109560120B (zh) | 一种选择区域生长凹槽垂直的GaN常关型MISFET器件及其制作方法 | |
JP2007115861A (ja) | へテロ接合トランジスタ | |
JP6804690B2 (ja) | 半導体装置 | |
US11489071B2 (en) | Semiconductor device | |
CN111406323B (zh) | 宽带隙半导体装置 | |
JP2009038200A (ja) | 半導体装置 | |
JP2019102556A (ja) | 半導体装置および半導体装置の製造方法 | |
JP7120886B2 (ja) | スイッチング素子の製造方法 | |
JP4876418B2 (ja) | 半導体装置 | |
JP6406136B2 (ja) | 窒化物半導体装置およびその製造方法 | |
JP6150322B2 (ja) | 窒化物半導体素子 | |
JPWO2019092871A1 (ja) | ワイドギャップ半導体装置 | |
JP2013197326A (ja) | 窒化ガリウム系電力用半導体装置の製造方法および窒化ガリウム系電力用半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090715 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100716 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101109 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101122 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131217 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |