JP4645034B2 - Ｉｉｉ族窒化物半導体を有する半導体素子 - Google Patents

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Description

本発明は、III族窒化物半導体を有する半導体素子に関する。
特許文献１に、III族窒化物半導体を有する半導体素子が示されている。具体的には、基板上に、バッファ層、チャネル層、ゲート絶縁層が順次積層され、その上にゲート電極が形成された電界効果トランジスタが示されている。チャネル層は、ｎ型のＧａＮ（窒化ガリウム、III族窒化物半導体の一例）で構成されている。
特開平１０−２２３９０１号公報（その公報の図１参照）
上記した半導体素子では、オン時に、チャネル層に電子が流れる。この電子が周囲の原子に衝突すると、ホールが形成される。チャネル層を流れる電子の量が増加すると、形成されるホールの量も増加する。このホールは、半導体素子内に蓄積される。蓄積されたホールの存在は、絶縁破壊の要因となる。このように、上記した半導体素子では、高耐圧化の実現を妨げる要因が存在していた。
また、このような半導体素子では、オン抵抗を低くすることも課題となっている。
また、特許文献１には、上記したトランジスタのチャネル層のキャリア濃度を低くすることで、ノーマリオフが可能である旨が記載されている。ノーマリオフとは、ゲート電極に電圧を印加していない状態では、素子がオフしている（素子に実質的に電流が流れない）ものをいう。しかし、このような半導体素子では、ノーマリオフが可能な他の新規な構造の実現も課題となっている。即ち、チャネル層のキャリア濃度を低くすることによってノーマリオフを実現するのとは異なる手法でノーマリオフの半導体素子を実現する必要が存在する。
本発明は、ノーマリオフのIII族窒化物半導体を有する半導体素子を実現する新規な構造を提案することを目的とする。
本発明を具現化した一つのノーマリオフ型の半導体素子は、第１導電型のIII族窒化物半導体で構成された第１導電型層と、第１導電型のIII族窒化物半導体で構成された第１層と、第２導電型のIII族窒化物半導体で構成された第２層と、第１導電型のソース領域と、ゲート電極を有する。第２層は、第１導電型層の表面の一部に設けられている。第１層は、ゲート電極と第２層の間に形成された領域を有する。第１層と第２層は接している。ソース領域は、第２層の上方に設けられているとともに第１層の側面に接している。ゲート電極は、少なくともソース領域と第２層が設けられてない第１導電型層の表面の間に亘って、第１層を介して第２層に対向している。第１層のバンドギャップは、第２層のバンドギャップよりも大きい。本発明を具現化した一つのノーマリオフ型の半導体素子はさらに、第１層が、ゲート電極に電圧が印加されない状態で前記第２層から第１層に向けて広がる空乏層の範囲内に位置する。
上記の半導体素子では、ゲート電極に電圧が印加されていない状態で第２層から第１層に向けて広がる空乏層によって第１層が空乏化され、ノーマリオフが実現される。また、上記半導体素子によると、第１層と第２層の境界部付近に、チャネルとして機能する量子井戸部を形成できる。よって、キャリアの集積度を向上させることができる。このためチャネル抵抗を低くすることができる。従って、オン抵抗を低くすることができる。
第１層はＡｌ（アルミニウム）を含むことが好ましい。この場合、第１層のバンドギャップを大きくすることができる。第２層はＩｎ（インジウム）を含むことが好ましい。この場合、バンドギャップを小さくすることができる。
本発明を具現化したさらに他の一つのノーマリオフ型の半導体素子は、第１導電型のIII族窒化物半導体で構成された第１導電型層と、第１導電型のIII族窒化物半導体で構成された第１層と、第２導電型のIII族窒化物半導体で構成された第２層と、第１導電型のIII族窒化物半導体で構成された第３層と、第１導電型のソース領域と、ゲート電極を有する。第２層は、第１導電型層の表面の一部に設けられている。第１層は、ゲート電極と第２層の間に形成された領域を有する。第３層は、第１層と第２層の間に形成された領域を有する。第３層のバンドギャップは、第１層のバンドギャップよりも小さい。ソース領域は、第２層の上方に設けられているとともに第１層の側面に接している。ゲート電極は、少なくともソース領域と第２層が設けられてない第１導電型層の表面の間に亘って、第１層を介して第２層に対向している。本発明を具現化したさらに他の一つのノーマリオフ型の半導体素子はさらに、第１層が、ゲート電極に電圧が印加されない状態で前記第２層から第１層に向けて広がる空乏層の範囲内に位置する。
上記の半導体素子では、ゲート電極に電圧が印加されていない状態で第２層から第１層に向けて広がる空乏層によって第１層が空乏化され、ノーマリオフが実現される。また、上記半導体素子によると、第１層と第３層の境界部付近の第３層側に、チャネルとして機能する量子井戸部が形成される。したがって、オン抵抗を低くすることができる。
本発明を具現化したさらに他の一つのノーマリオフ型の半導体素子は、第１導電型のIII族窒化物半導体で構成された第１導電型層と、第１導電型のIII族窒化物半導体で構成された第１層と、第２導電型のIII族窒化物半導体で構成された第２層と、III族窒化物半導体で構成された第３層と、第１導電型のソース領域と、ゲート電極を有する。第２層は、第１導電型層の表面の一部に設けられている。第１層は、ゲート電極と第２層の間に形成された領域を有する。第３層は、第１層と第２層の間に形成された領域を有する。第３層のバンドギャップは、第１層と第２層のバンドギャップよりも小さい。ソース領域は、第２層の上方に設けられているとともに第１層の側面に接している。ゲート電極は、少なくともソース領域と第２層が設けられてない第１導電型層の表面の間に亘って、第１層を介して第２層に対向している。本発明を具現化したさらに他の一つのノーマリオフ型の半導体素子はさらに、第１層が、ゲート電極に電圧が印加されない状態で前記第２層から第１層に向けて広がる空乏層の範囲内に位置する。
上記の半導体素子では、ゲート電極に電圧が印加されていない状態で第２層から第１層に向けて広がる空乏層によって第１層が空乏化され、ノーマリオフが実現される。また、上記半導体素子によると、第３層に、チャネルとして機能する量子井戸部を形成することができる。よって、この場合もオン抵抗を低くすることができる。
本発明を具現化したさらに他の一つの半導体素子は、第１導電型のIII族窒化物半導体で構成された第１層と、第２導電型のIII族窒化物半導体で構成された第２層と、ゲート電極を有する。第１層は、ゲート電極と第２層の間に形成された領域を有する。第１層の厚さは、ゲート電極に電圧が印加されていないときに第１層と第２層の間から第１層側に伸びる空乏層の厚さ以下である。
上記態様によると、ノーマリオフが可能な半導体素子を実現できる。
第１層のキャリア濃度が１×１０１７ｃｍ−３以下であり、第２層のキャリア濃度が１×１０１７ｃｍ−３以上であることが好ましい。上記態様によると、ノーマリオフが可能な半導体素子を実現しやすい。
ゲート電極は第１層に直接に接していてもよい。ゲート電極はゲート絶縁層を介して第１層に隣合っていてもよい。ゲート絶縁層は、III族元素としてＡｌ（アルミニウム）を少なくとも含むIII族窒化物半導体を含むことが好ましい。このようなゲート絶縁層を設けると、ゲート電極に印加することが許容される電圧値を大きくすることができる。
ゲート電極は、トレンチタイプで構成されていることが好ましい。
この場合、チャネルはトレンチタイプのゲート電極の側面に沿って形成される。ゲート電極が半導体基板の膜厚方向に伸びてトレンチを形成している場合、半導体基板の主面に対して直交方向に伸びるチャネルを形成することができる。このため半導体素子の面積を小さくすることができる。半導体素子の集積化に有効である。
第１層と第２層を含む半導体部の同じ面側に、ドレイン電極とソース電極が形成されていることが好ましい。あるいは、第１層と第２層を含む半導体部の第１面側にソース電極が形成され、その反対側の第２面側にドレイン電極が形成されていてもよい。
本発明をノーマリオフ型のトランジスタに適用することができる。本発明を適用したトランジスタは、ゲート電極と、第１導電型のIII族窒化物半導体で構成された第１層と、第１層のゲート電極とは反対側に位置している第２導電型のIII族窒化物半導体で構成された第２層を備えている。このトランジスタでは、第１層が、ゲート電極に電圧が印加されない状態で前記第２層から第１層に向けて広がる空乏層の範囲内に位置する。このトランジスタは電界効果トランジスタとして機能する。
このトランジスタは、第１導電型の第１層をキャリアが流れ、そのキャリアが原子と衝突して反対導電型のキャリアが生成された場合に、生成された反対導電型のキャリアが第２導電型の第２層に移動する。即ち、第１導電型の第１層に反対導電型のキャリアが蓄積することがない。このトランジスタによると、蓄積したキャリアがトランジスタを破壊する事態の発生を抑制することができる。
第１層と第２層が直接に接触していてもよい。この場合、第１層のバンドギャップが第２層のバンドギャップよりも大きいことが好ましい。この場合、第１層と第２層の界面近傍のキャリア集積度が向上し、オン抵抗が低下する。
あるいは、第１層と第２層の間に、第１層と第２層のバンドギャップよりも小さいバンドギャップを有する第３層が位置していてもよい。この場合は、第３層のキャリア集積度が向上し、オン抵抗が低下する。
第３層が真性のIII族窒化物半導体で構成されていると、キャリア移動度まで向上し、オン抵抗がさらに低下する。
第１層と第２層の間に、第１層のバンドギャップよりも小さいバンドギャップを有する第１導電型のIII族窒化物半導体で構成された第３層が位置していてもよい。この場合、第１層と第３層の界面近傍のキャリア集積度が向上し、オン抵抗が低下する。
本発明のトランジスタでは、第１層の位置と厚みが、第２層から第１層に向けて広がる空乏層によって空乏化される関係に選定されていることが好ましい。
ゲート電極と第１層の間にゲート絶縁膜が配置されていることが好ましい。
ゲート電極と第１層の間にゲート絶縁膜が配置されていると、ゲート電極に十分に高い電圧を印加することが可能となり、大電流のオン・オフが可能となる。
本発明によると、ノーマリオフのIII族窒化物半導体を有する半導体素子の新規な構造を実現することができる。
最初に実施例の主要な特徴を列記する。
（第１実施形態） この形態の半導体素子は、第１導電型のIII族窒化物半導体で構成された第４層（22）と、第４層（22）上に形成されているとともに第２導電型のIII族窒化物半導体で構成された第２層（42）と、第２層（42）上に直接又はIII族窒化物半導体で構成された第３層（44）を介して形成されているとともに第１導電型のIII族窒化物半導体で構成された第１層（32）と、第１層（32）上に直接又はゲート絶縁層（30）を介して形成されたゲート電極（34）と、第１層（32）の一端側に直接又は第１導電型ソース層（40）を介して接触するソース電極（38）と、第１層（32）の他端側に直接又は第１導電型ドレイン層（26）を介して接触するドレイン電極（28）を有する。
（第２実施形態） この形態の半導体素子は、第１導電型のIII族窒化物半導体で構成された第４層（52, 54）と、第４層（52, 54）の第１面側に形成されたドレイン電極（50）と、第４層（52, 54）の第１面とは反対側の第２面上に形成されているとともに第２導電型のIII族窒化物半導体で構成された第２層(56)と、第２層(56)上に直接又はIII族窒化物半導体で構成された第３層(72)を介して形成されているともに第１導電型のIII族窒化物半導体で構成された第１層(68)と、第１層(68)上に直接又はゲート絶縁層(66)を介して形成されたゲート電極(70)と、第１層(68)の一端側に直接又は第１導電型ソース層(60)を介して接触するソース電極(62)を有する。第２層(56)は複数の領域に分断されており、その分断部で第４層（52, 54）と第１層(68)が直接接触する。
（第３実施形態） 第２実施形態の第３層(72)が不純物のドープされていない真性のIII族窒化物半導体であるか、あるいは第１導電型のドープされたIII族窒化物半導体で構成されている。
（第１実施例）
図１は、第１実施例の電界効果トランジスタの断面図を示す。このトランジスタでは、基板２０上に、下側ｎ−型層（第４層）２２が形成されている。基板２０は、Ａｌ２Ｏ３（サファイア）で構成されている。下側ｎ−型層２２は、ｎ型不純物であるＳｉ（シリコン）がドーピングされたＧａＮ（窒化ガリウム）で構成されている。下側ｎ−型層２２のキャリア濃度は、約１×１０１６ｃｍ−３である。下側ｎ−型層２２の最も厚い部分の厚さは、約５μｍである。下側ｎ−型層２２の一部の領域上には、ｐ＋型層（第２層）４２が形成されている。ｐ＋型層４２は、ｐ型不純物であるＭｇ（マグネシウム）がドーピングされたＧａＮで構成されている。ｐ＋型層４２のキャリア濃度は、約１×１０１８ｃｍ−３である。ｐ＋型層４２の最も厚い部分の厚さは、約０．５μｍである。ｎ型不純物としてＧｅ（ゲルマニウム）等をドーピングしてもよい。ｐ型不純物としてＢｅ（ベリリウム）等をドーピングしてもよい。
下側ｎ−型層２２の一部の領域上から、ｐ＋型層４２の一部の領域上にわたって、上側ｎ−型層（第１層）３２が形成されている。上側ｎ−型層３２は、ｎ型不純物であるＳｉがドーピングされたＡｌＧａＮ（窒化アルミニウムガリウム、詳細にはＡｌ０．３Ｇａ０．７Ｎ）で構成されている。上側ｎ−型層３２のキャリア濃度は、約１×１０１６ｃｍ−３である。上側ｎ−型層３２の厚さは、約５０ｎｍである。
ｐ＋型層４２の一部の領域上であって、上側ｎ−型層３２の一端（図示左端）に接する位置には、ｎ＋型ソース層４０が形成されている。下側ｎ−型層２２の一部の領域上であって、上側ｎ−型層３２の他端（図示右端）に接する位置には、ｎ＋型ドレイン層２６が形成されている。ｎ＋型ソース層４０とｎ＋型ドレイン層２６は、ｎ型不純物であるＳｉがドーピングされたＧａＮで構成されている。
ｎ＋型ソース層４０の一部の領域上から、ｐ＋型層４２の一部の領域上にわたって、ソース電極３８が形成されている。ソース電極３８は、ｎ＋型ソース層４０とｐ＋型層４２の両方に接している。ｎ＋型ドレイン層２６上には、ドレイン電極２８が形成されている。上側ｎ−型層３２上から、ｎ＋型ソース層４０の一部の領域上にわたって、ゲート絶縁層３０が形成されている。ゲート絶縁層３０は、ＡｌＮ（窒化アルミニウム）で構成されている。ゲート絶縁層３０の厚さは、約５０ｎｍである。ゲート絶縁層３０の一部の領域上には、ゲート電極３４が形成されている。ゲート電極３４は、ｐ＋型層４２の一部の領域よりも上方の位置にある。上側ｎ−型層３２は、ゲート電極３４とｐ＋型層４２の間に形成された領域３２ａを有する。
ソース電極３８とドレイン電極２８は、Ｔｉ（チタン）とＡｌ（アルミニウム）の積層構造によってオーミック電極として形成されている。Ｔｉの厚さは約１０ｎｍである。Ａｌの厚さは約１００ｎｍである。ゲート電極３４は、Ｎｉ（ニッケル）で構成されている。ゲート電極３４の厚さは、約１００ｎｍである。
上側ｎ−型層３２のバンドギャップは、ｐ＋型層４２のバンドギャップよりも大きい。本実施例では、上側ｎ−型層３２にＡｌを含ませることで、上側ｎ−型層３２のバンドギャップを大きくしている。
上側ｎ−型層３２とｐ＋型層４２の接触部（ｐｎ接合部）２４からは、上側ｎ−型層３２とｐ＋型層４２の両側に空乏層が伸びる。上側ｎ−型層３２の厚さは、ゲート電極３４に電圧が印加されていないときに上側ｎ−型層３２とｐ＋型層４２のｐｎ接合部２４から上側ｎ−型層３２側に伸びる空乏層の厚さ以下である。
次に、第１実施例の動作について説明する。上記したように、上側ｎ−型層３２の厚さは、ゲート電極３４に電圧が印加されていないときに上側ｎ−型層３２側に伸びる空乏層の厚さ以下である。よって、ゲート電極３４に電圧が印加されていない状態では、上側ｎ−型層３２側に伸びる空乏層によって、上側ｎ−型層３２のうちｐ＋型層４２の直上に位置する領域３２ａの全体が実質的に空乏化されている。このため、ゲート電極３４に電圧が印加されていない状態では、ソース電極３８とドレイン電極２８間には電流は流れない。このように、このトランジスタは、ノーマリオフの動作をする。大電力用の半導体素子では、ゲート電極３４に電圧が印加されていないときには電流が流れないようにすること、即ち、ノーマリオフであることが安全性の観点から望まれる。このトランジスタは上記したようにノーマリオフの動作をする。よって、このトランジスタは、大電力用の半導体素子として用いると特に有用である。
図２は、上側ｎ−型層３２と、ｐ＋型層４２のエネルギーバンド図を示す。なお、図２〜図４に示すエネルギーバンド図の構成は、図１のＡ−Ａ線断面図の構成に対応する。先に述べたように、上側ｎ−型層３２のバンドギャップＥ１は、ｐ＋型層４２のバンドギャップＥ２よりも大きい。このような上側ｎ−型層３２とｐ＋型層４２を接合すると、両方のフェルミ準位（ＥＦ）を合わせるようにエネルギーバンドが曲げられる。この結果、エネルギーバンドには、スパイク部４４とノッチ部（量子井戸部）４６が形成される。また、上側ｎ−型層３２とｐ＋型層４２のｐｎ接合部２４からは、上側ｎ−型層３２とｐ＋型層４２の両側に空乏層４８が伸びる。
図３は、上側ｎ−型層３２とｐ＋型層４２に加えて、ゲート絶縁層３０とゲート電極３４を含めた構造についてのエネルギーバンド図を示す。図３は、ゲート電極３４に電圧を印加していない状態の図である。ゲート電極３４に正の電圧を印加すると、エネルギーバンドが図４に示すように曲げられる。これにより、ノッチ部４６がフェルミ準位（ＥＦ）よりも下方に移動する。これにより、ノッチ部４６にチャネルが形成され、電子が流れる。
図４からわかるように、ノッチ部４６は、上側ｎ−型層３２とｐ＋型層４２の境界部２４付近（主に境界部２４付近のｐ＋型層４２）に形成される。即ち、チャネルは、図１と図４に示す上側ｎ−型層３２とｐ＋型層４２の境界部２４付近（主に境界部２４付近のｐ＋型層４２）に形成される。図４でみると、ノッチ部（チャネル）４６は紙面垂直方向に伸びている。図１でみると、チャネルは、境界部２４付近に形成されるため、左右方向に伸びる。
このように、ゲート電極３４に正の電圧を印加すると、図１でみると、電子が、ソース電極３８、ｎ＋型ソース層４０、チャネル（上側ｎ−型層３２とｐ＋型層４２の境界部２４付近）、上側ｎ−型層３２と下側ｎ−型層２２の境界部２５付近、ｎ＋型ドレイン層２６、ドレイン電極２８の順に横方向に流れる。即ち、ドレイン電極２８からソース電極３８に向けて横方向に電流が流れ、トランジスタがオンする。
チャネルを流れる電子が周囲の原子に衝突すると、形成されたチャネルを流れる電子と逆導電型のホールが形成される場合がある。上記実施例によると、このホールをｐ＋型層４２と、これに接するソース電極３８を通じて引抜くことができる。よって、素子内にホールが蓄積されることを抑制できる。このため、蓄積されたホールの存在による絶縁破壊の発生を抑制できる。従って、耐圧を高くすることができる。
また、図４に示すようにノッチ部４６は、その上方に位置する３次元的に広がった領域に比べて、２次元的に狭まった領域となっている。電子は、この２次元的に狭まったノッチ部４６に形成されるチャネルを流れる。よって、いわゆる２次元電子ガスが形成される。このため、電子の集積度と移動度を高くすることができる。この結果、チャネル抵抗を低くすることができる。従って、オン抵抗を低くすることができる。
以上のように、第１実施例によると、ノーマリオフであって、耐圧が高く、オン抵抗が低いという有用な半導体素子を実現できる。
次に、第１実施例の製造方法例について図１を参照して説明する。まず、基板２０上に、ＭＯＣＶＤ法（有機金属気相成長法）によって下側ｎ−型層２２をエピタキシャル成長させる。次に、下側ｎ−型層２２上に第１マスク層（ＳｉＯ２層）を形成する。次に、第１マスク層にｐ＋型層４２の形成用の開口をフォト工程で形成する。次に、第１マスク層の開口から露出する下側ｎ−型層（図１には存在しない）をＲＩＥ法（反応性イオンエッチング法）によってエッチングする。なお、上記したＭＯＣＶＤ法に代えて、ＭＢＥ法（分子線エピタキシー法）等を用いてもよい。以下同様である。
次に、エッチングした下側ｎ−型層（図１には存在しない）の下方に位置し、エッチングにより新たに露出した下側ｎ−型層２２上に、ｐ＋型層４２をＭＯＣＶＤ法によって選択的にエピタキシャル成長させる。このｐ＋型層４２は、下側ｎ−型層２２の最頂面の高さに達するまで成長させる。このｐ＋型層４２の形成は、先に形成した第１マスク層をそのまま残して行う。第１マスク層上にはｐ＋型層４２は成長しないので、エッチングにより新たに露出した下側ｎ−型層２２上のみにｐ＋型層４２を選択的に成長させることができる。次に、第１マスク層をＨＦ水溶液によって除去する。
次に、ｐ＋型層４２の全体上から、下側ｎ−型層２２の全体上にわたって上側ｎ−型層３２をＭＯＣＶＤ法によってエピタキシャル成長させる。次に、上側ｎ−型層３２の全体上に第２マスク層（ＳｉＯ２層）を形成する。次に、第２マスク層に、ソース層４０の形成用の開口とドレイン層２６の形成用の開口をフォト工程で形成する。次に、第２マスク層の開口に向けて、Ｎ（窒素）をイオン注入法によってドーズ量１×１０１５ｃｍ−２、加速電圧３５ｋｅＶで注入する。次に、第２マスク層の開口に向けて、Ｓｉをイオン注入法によってドーズ量１×１０１５ｃｍ−２、加速電圧６５ｋｅＶで注入する。これにより、ｎ＋型ソース層４０とｎ＋型ドレイン層２６（但し、イオン注入した不純物の活性化前）が形成される。
次に、第２マスク層の開口部分にもマスク層（ＳｉＯ２層）を再度形成する。以下では、これらのマスク層全体を第３マスク層という。これにより、素子の頂面全体が第３マスク層で覆われた状態となる。次に、Ｎ（窒素）雰囲気中で１３００℃で５分間、素子をアニールする。これにより、イオン注入した不純物を活性化させる。次に、第３マスク層に開口を形成する。この開口は、ソース電極３８を接触させるｐ＋型層４２上に形成された上側ｎ−型層（図１には存在しない）の除去用のものである。次に、第３マスク層の開口から露出する上側ｎ−型層（図１には存在しない）をＲＩＥ法によってエッチングする。次に、第３マスク層をＨＦ水溶液によって除去する。
次に、素子の頂面全体にゲート絶縁層３０をスパッタ法によって形成する。次に、ゲート絶縁層３０にソース電極３８の形成用の開口とドレイン電極２８の形成用の開口をフォト工程で形成する。次に、開口から露出したｐ＋型層４２とｎ＋型ソース層４０上に、ＴｉとＡｌを順に蒸着してソース電極３８を形成する。また、開口から露出したｎ＋型ドレイン層２６上に、ＴｉとＡｌを順に蒸着してドレイン電極２８を形成する。次に、Ｎ（窒素）雰囲気中で５００℃で２分間アニールする。これにより、ソース電極３８とｎ＋型ソース層４０、ソース電極３８とｐ＋型層４２、及びドレイン電極２８とｎ＋型ドレイン層２６の接触抵抗を低減させる。次に、ｐ＋型層４２の上方に位置するゲート絶縁層３０上に、Ｎｉを蒸着してゲート電極３４を形成する。
以上の工程を経ることで、第１実施例の電界効果トランジスタを製造できる。
（第２実施例）
図５に示す第２実施例の電界効果トランジスタは、次の点で第１実施例と主に異なる。第２実施例では、上側ｎ−型層３２とｐ＋型層４２の間にチャネル層（第３層）４４が設けられている。チャネル層４４は、上側ｎ−型層３２と下側ｎ−型層２２の間にも連続して設けられている。チャネル層４４は、不純物がドープされていない真性のＩｎＧａＮで構成されている。このように、チャネル層４４には、Ｉｎを含ませている。これにより、チャネル層４４のバンドギャップを、上側ｎ−型層３２とｐ＋型層４２のバンドギャップよりも小さくしている。
第２実施例は、第１実施例と同様の工程を経て第１マスク層を除去した後、ｐ＋型層４２の全体上から下側ｎ−型層２２の全体上にわたってチャネル層４４と上側ｎ−型層３２をＭＯＣＶＤ法によって順に成長させ、さらに第１実施例と同様の工程を経ることで製造できる。
チャネル層４４を設けた場合のエネルギーバンド図を図６に示す。チャネル層４４を設けると、図６に示すように、第１実施例のノッチ部４６（図２〜図４参照）に類似した形状の凹部（量子井戸部）４９を形成できる。このような凹部４９が形成されていると、ゲート電極３４に正の電圧を印加した場合、第１実施例のノッチ部と同様に、凹部４９の下端部がフェルミ準位（ＥＦ）よりも下方に位置する。そして、この凹部４９の下端部（チャネル層４４）にチャネルが形成される。量子井戸部４９を利用してチャネルを形成するために電子の集積度を向上させることができる。
また、チャネル層４４は、不純物がドープされていない。よって、チャネル層４４に電子が流れた場合の不純物散乱の発生を回避できる。よって、電子の移動度をより向上させることができる。このため、チャネル抵抗をより低くすることができる。従って、オン抵抗をより低くすることができる。
（第３実施例）
図７に示す第３実施例の電界効果トランジスタは、素子の表面（第１面）にソース電極が形成され、素子の裏面（第２面）にドレイン電極が形成された縦型トランジスタであり、左右対称構造を有している。ｎ＋型ドレイン層（第４層の一部）５２上に、下側ｎ−型層（第４層の一部）５４が形成されている。ｎ＋型ドレイン層５２と下側ｎ−型層５４は、ｎ型不純物としてＳｉがドープされたＧａＮで構成されている。但し、ｎ＋型ドレイン層５２の方が下側ｎ−型層５４よりも高濃度にＳｉがドープされている。ｎ＋型ドレイン層５２のキャリア濃度は、約３×１０１８ｃｍ−３である。下側ｎ−型層５４のキャリア濃度は、約１×１０１６ｃｍ−３である。ｎ＋型ドレイン層５２の厚さは、約２００μｍである。下側ｎ−型層５４の最も厚い部分の厚さは、約６μｍである。ｎ＋型ドレイン層５２の底面には、ドレイン電極５０が形成されている。
下側ｎ−型層５４の左側部上と右側部上にはそれぞれ、ｐ＋型層（第２層）５６が形成されている。これらのｐ＋型層５６は、ｐ型不純物としてＭｇがドープされたＩｎＧａＮで構成されている。これらのｐ＋型層５６のキャリア濃度は、約１×１０１８ｃｍ−３である。これらのｐ＋型層５６の一部の領域上には、ｎ＋型ソース層６０が形成されている。これらのｎ＋型ソース層６０は、ｎ型不純物であるＳｉがドーピングされたＧａＮで構成されている。ｐ＋型層５６の一部の領域上と、ｎ＋型ソース層６０の一部の領域上にわたって、ソース電極６２が形成されている。ソース電極６２は、ｐ＋型層５６とｎ＋型ソース層６０の両方に接している。
左側のｐ＋型層５６の右側部上と、下側ｎ−型層５４の中央部上と、右側のｐ＋型層５６の左側部上にわたって、上側ｎ−型層（第１層）６８が形成されている。上側ｎ−型層６８は、ｎ型不純物としてＳｉがドープされたＡｌＧａＮ（詳細にはＡｌ０．３Ｇａ０．７Ｎ）で構成されている。上側ｎ−型層６８のキャリア濃度は、約１×１０１６ｃｍ−３である。上側ｎ−型層６８の厚さは、約５０ｎｍである。左側のｎ＋型ソース層６０の右側部上と、上側ｎ−型層６８上と、右側のｎ＋型ソース層６０の左側部上にわたって、ゲート絶縁層６６が形成されている。ゲート絶縁層６６上には、ゲート電極７０が形成されている。
上側ｎ−型層６８は、ゲート電極７０とｐ＋型層５６の間に形成された領域６８ａを有する。ゲート絶縁層６６と各電極５０，６２，７０の構成材料と厚さは、第１実施例と同様である。
上側ｎ−型層６８のバンドギャップは、ｐ＋型層５６のバンドギャップよりも大きい。本実施例では、上側ｎ−型層６８にＡｌを含ませ、ｐ＋型層５６にＩｎを含ませることで、上側ｎ−型層６８のバンドギャップをｐ＋型層５６のバンドギャップよりも大きくしている。
上側ｎ−型層６８とｐ＋型層５６の接触部（ｐｎ接合部）５８からは、上側ｎ−型層６８とｐ＋型層５６の両側に空乏層が伸びる。上側ｎ−型層６８の厚さは、ゲート電極７０に電圧が印加されていないときにｐｎ接合部５８から上側ｎ−型層６８側に伸びる空乏層の厚さ以下である。
次に、第３実施例の動作について説明する。ゲート電極７０に電圧が印加されていない状態では、第１実施例と同様に、ｐｎ接合部５８から上側ｎ−型層６８側に伸びる空乏層によって、上側ｎ−型層６８のうちｐ＋型層５６の直上に位置する領域６８ａの全体が実質的に空乏化されている。このため、ゲート電極７０に電圧が印加されていない状態では、ソース電極６２とドレイン電極５０間には電流は流れない。このように、このトランジスタは、ノーマリオフの動作をする。
ゲート電極７０に正の電圧を印加すると、電子はまず、ソース電極６２、ｎ＋型ソース層６０、チャネル（上側ｎ−型層６８とｐ＋型層５６の境界部５８付近）の順に横方向に流れる。さらに電子は、下側ｎ−型層５４、ｎ＋型ドレイン層５２、ドレイン電極５０の順に縦方向に流れる。即ち、ドレイン電極５０からソース電極６２に向けて電流が流れ、トランジスタがオンする。
第３実施例によっても、第１実施例と同様に、ノーマリオフであって、耐圧が高く、オン抵抗が低いという有用な半導体素子を実現できる。
次に、第３実施例の製造方法例について図７を参照して説明する。まず、ｎ＋型ドレイン層５２上に、ＭＯＣＶＤ法によって下側ｎ−型層５４を成長させる。次に、下側ｎ−型層５４上に第１マスク層（ＳｉＯ２層）を形成する。次に、第１マスク層にｐ＋型層５６の形成用の開口をフォト工程で形成する。次に、第１マスク層の開口から露出する下側ｎ−型層（図７には存在しない）をＲＩＥ法によってエッチングする。
次に、エッチングした下側ｎ−型層（図７には存在しない）の下方に位置し、エッチングにより新たに露出した下側ｎ−型層５４上に、ｐ＋型層５６をＭＯＣＶＤ法によって選択的に成長させる。このｐ＋型層５６は、下側ｎ−型層５４の最頂面の高さに達するまで成長させる。このｐ＋型層５６の形成は、先に形成した第１マスク層をそのまま残して行う。次に、第１マスク層をＨＦ水溶液によって除去する。
次に、ｐ＋型層５６の全体上から、下側ｎ−型層５４の全体上にわたって上側ｎ−型層６８をＭＯＣＶＤ法によって成長させる。次に、上側ｎ−型層６８の全体上に第２マスク層（ＳｉＯ２層）を形成する。次に、第２マスク層に、ソース層６０の形成用の開口をフォト工程で形成する。次に、第２マスク層の開口に向けて、Ｎ（窒素）をイオン注入法によってドーズ量１×１０１５ｃｍ−２、加速電圧３５ｋｅＶで注入する。次に、第２マスク層の開口に向けて、Ｓｉをイオン注入法によってドーズ量１×１０１５ｃｍ−２、加速電圧６５ｋｅＶで注入する。これにより、ｎ＋型ソース層６０（但し、イオン注入した不純物の活性化前）が形成される。
次に、第２マスク層の開口部分にもマスク層（ＳｉＯ２層）を再度形成する。以下では、これらのマスク層全体を第３マスク層という。これにより、素子の頂面全体が第３マスク層で覆われた状態となる。次に、Ｎ（窒素）雰囲気中で１３００℃で５分間、素子をアニールする。次に、第３マスク層に開口を形成する。この開口は、ソース電極６２を接触させるｐ＋型層５６上に形成された上側ｎ−型層（図７には存在しない）の除去用のものである。次に、第３マスク層の開口から露出する上側ｎ−型層（図７には存在しない）をＲＩＥ法によってエッチングする。次に、第３マスク層をＨＦ水溶液によって除去する。
次に、素子の頂面全体にゲート絶縁層６６をスパッタ法によって形成する。次に、ゲート絶縁層６６にソース電極６２とドレイン電極５０の形成用の開口をフォト工程で形成する。次に、開口から露出したｐ＋型層５６とｎ＋型ソース層６０上に、ＴｉとＡｌを順に蒸着してソース電極６２を形成する。また、ｎ＋型ドレイン層５２の底面に、ＴｉとＡｌを順に蒸着してドレイン電極５０を形成する。次に、Ｎ（窒素）雰囲気中で、５００℃で２分間アニールする。次に、ｐ＋型層５６の上方に位置するゲート絶縁層６６上に、Ｎｉを蒸着してゲート電極７０を形成する。
以上の工程を経ることで、第３実施例の電界効果トランジスタを製造できる。
（第４実施例）
図８に示す第４実施例の電界効果トランジスタは、次の点で第３実施例と主に異なる。第４実施例では、上側ｎ−型層６８とｐ＋型層５６の間にチャネル層（第３層）７２が設けられている。チャネル層７２は、上側ｎ−型層６８と下側ｎ−型層５４の間にも連続して設けられている。チャネル層７２は、不純物がドープされていない真性のＩｎＧａＮで構成されている。このように、チャネル層７２には、Ｉｎを含ませている。これにより、チャネル層７２のバンドギャップを、上側ｎ−型層６８とｐ＋型層５６のバンドギャップよりも小さくしている。
第４実施例は、第３実施例と同様の工程を経て第１マスクを除去した後、ｐ＋型層５６の全体上から下側ｎ−型層５４の全体上にわたってチャネル層７２と上側ｎ−型層６８をＭＯＣＶＤ法によって順に成長させ、さらに第３実施例と同様の工程を経ることで製造できる。
（第５実施例）
図９に示す第５実施例の電界効果トランジスタは、次の点で第４実施例と主に異なる。第４実施例のチャネル層７２は不純物がドープされていない真性のＩｎＧａＮで構成されているのに対し、第５実施例のチャネル層７３は、ｎ型不純物としてＳｉがドープされたｎ―型のＧａＮで構成されている。このチャネル層７３の不純物濃度は、１×１０１６ｃｍ−３である。さらに第４実施例のｐ＋型層５６はｐ型不純物としてＭｇがドープされたＩｎＧａＮで構成されているのに対し、第５実施例ではＩｎを含まないｐ＋型のＧａＮで構成されている。このｐ＋型層５７の不純物濃度は、５×１０１７ｃｍ−３である。したがって、第５実施例のチャネル層７３のバンドギャップはｐ＋型層５７と等しく、上側ｎ−型層６８よりも小さい。
図１０は、図９のＢ−Ｂ線断面に対応するエネルギーバンド図である。横軸は、上側ｎ−型層６８ａとゲート絶縁層６６の境界部を０の位置としたときの深さであり、縦軸が各位置でのポテンシャルである。図１０の（ａ）がゲート電極７０に電圧を印加していない状態の図であり、（ｂ）がゲート電極７０に３．０Ｖの電圧を印加したときの状態の図である。
図１０（ａ）を見ると、上側ｎ−型層６８ａとチャネル層７３のバンドギャップの相違から、その境界部５９にノッチ部（量子井戸部）が形成されている。本実施例の場合、チャネル層７３とｐ＋型層５７のバンドギャップが一致しているために、エネルギー障壁で囲まれた凹状のノッチ部とはならない。ノッチ部は上側ｎ−型層６８ａとチャネル層７３の境界部５９近傍のうち、チャネル層７３側に形成されている。ゲート電極７０に電圧が印加されていない状態では、このノッチ部のポテンシャルがフェルミ準位（０ｅＶ）よりも上方にあるため、チャネルが形成されず電子は流れない。したがって、この電界効果トランジスタはノーマリーオフ動作を実現している。
一方、ゲート電極７０に正の電圧を印加すると、図１０（ｂ）に示すように、ノッチ部のポテンシャルがフェルミ準位（０ｅＶ）に達する。したがって、ノッチ部にチャネルが形成され、電子が流れる。
上記の電界効果トランジスタでは、チャネルとなるノッチ部が不純物濃度の小さいチャネル層７３に形成される。したがって、電子が流れた場合の不純物散乱の発生を抑制できる。よって、電子の移動度を向上させることができる。このため、チャネル抵抗を低くすることができる。ひいてはオン抵抗を小さくすることができる。
上記トランジスタでは、ノッチ部のポテンシャルがフェルミ準位に達するのに必要なゲート電圧が３．０Ｖと低い。半導体素子のオン／オフ制御が容易となる。
なお、本実施例の技術を第２実施例の電界効果トランジスタに適用してもよい。つまり、図５に示す第２実施例のチャネル層４４をｎ型の不純物がドープされたｎ―型のＧａＮで構成する。第５実施例と同様の作用効果によりオン抵抗の小さい電界効果トランジスタを実現することができる。
（第６実施例）
図１１に示す第６実施例の電界効果トランジスタは、半導体基板の膜厚方向に伸びるトレンチタイプのゲート電極１７１を備えている。
ドレイン層（第４層の一部）１５２上に、下側ｎ型層（第４層の一部）１５４が形成されている。ドレイン層１５２はＧａＮ基板が用いられる。下側ｎ型層１５４は、ｎ型不純物としてＳｉがドープされたＧａＮで構成されている。ドレイン層１５２の裏面には、ドレイン電極１５０が形成されている。
下側ｎ型層１５４の左側部と右側部上にはそれぞれ、ｐ型層（第２層）１５７が形成されている。これらのｐ型層１５７は、ｐ型不純物としてＭｇがドープされたＧａＮで構成されている。これらのｐ型層１５７の一部の領域上には、ｎ＋型ソース層１６０が形成されている。これらのｎ＋型ソース層１６０は、ｎ型不純物であるＳｉがドーピングされたＧａＮで構成されている。ｎ＋型ソース層１６０は、ｐ型層１５７によって下側ｎ型層１５４とは隔てられている。ｐ型層１５７の一部の領域上と、ｎ型ソース層１６０の一部の領域上にわたって、ソース電極１６２が形成されている。ソース電極１６２は、ｐ型層１５７とｎ＋型ソース層１６０の両方に接している。
ｎ＋型ソース層１６０とｐ型層１５７を貫通してトレンチが形成されており、このトレンチの側壁側から内に向かって、チャネル層１７３と上側ｎ型層１６８とゲート絶縁層１６６とゲート電極１７０が形成されている。
チャネル領域１７３は、ｎ型不純物としてＳｉがドープされたｎ型のＧａＮで構成されている。上側ｎ型層１６８は、ｎ型不純物としてＳｉがドープされたＡｌＧａＮ（詳細にはＡｌ０．３Ｇａ０．７Ｎ）で構成されている。上側ｎ型層１６８のうち、ｐ型層１５７に対向する箇所を上側ｎ型層１６８ａと称し、便宜上区別している。
ゲート絶縁層１６６と各電極１５０、１６２、１７０の構成材料は、第５実施例と同様である。
チャネル層１７３のバンドギャップはｐ型層１５７と等しく、上側ｎ型層１６８よりも小さい。
上側ｎ型層１６８ａとチャネル層１７３のバンドギャップの相違から、その境界部１５９にノッチ部（量子井戸部）が形成される。本実施例の場合、チャネル層１７３とｐ型層１５７のバンドギャップが一致しているために、エネルギー障壁で囲まれた凹状のノッチ部とはならない。ノッチ部は上側ｎ型層１６８ａとチャネル層１７３の境界部１５９近傍のうち、チャネル層１７３側に形成されている。ゲート電極１７０に電圧が印加されていない状態では、このノッチ部のポテンシャルがフェルミ準位よりも上方にあるため、チャネルが形成されず電子は流れない。したがって、この電界効果トランジスタはノーマリーオフ動作を実現している。
一方、ゲート電極１７０に正の電圧を印加すると、ノッチ部のポテンシャルがフェルミ準位に達する。したがって、ノッチ部にチャネルが形成され、電子が流れる。
上記の電界効果トランジスタでは、半導体素子がオンすると、ｎ＋型ソース層１６０から供給された電子は、チャネル層１７３に沿って縦方向に流れる。つまり、トレンチタイプのゲート電極１７０の側面に沿って、半導体基板の主面と直交方向に流れ、さらに下側ｎ型層１５４とドレイン層１５２を経由してドレイン電極１５０へと流れる。
第６実施例の電界効果トランジスタでは、トレンチタイプのゲート電極１７０を採用することで、チャネルが半導体基板の主面と直交方向に形成することができる。電界効果トランジスタの面積を小さくすることができる。またチャネルを広く確保することができるために、チャネル抵抗を低くすることができ、ひいてはオン抵抗を低くすることができる。
なお、本実施例のチャネル層に不純物がドープされていない真性のＩｎＧａＮで構成してもよい。この場合、チャネル層には凹状のノッチ部（量子井戸部）が形成される。同様の作用効果を奏し、オン抵抗を小さくすることができるとともに、電界効果トランジスタの面積を小さくすることができる。
第６実施例の電界効果トランジスタの製造例を簡単に説明する。
まず、ＧａＮ基板１５２上に、ＭＯＣＶＤ法によって下側ｎ型層１５４とｐ型層１５７とｎ＋型ソース層１６０を成長させた後に、ＲＩＥ法によってｎ型層１５４にまで貫通するトレンチを形成する。次にそのトレンチ内部に、ＭＯＣＶＤ法によってチャネル層１７３と上側ｎ型層１６８を所定の厚みで成長させる。次にゲート絶縁層１６６をスパッタ法によって所定の厚みで形成する。次に、残りのトレンチ内部にポリシリコン等を成長させてゲート電極１７０を形成する。他の工程は、前記の実施例と同様の工程を経ることで製造することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
（１）図１に示す第１実施例では、上側ｎ−型層３２とｐ＋型層４２の境界部２４付近にチャネルが主に形成される構造であった。しかし、上側ｎ−型層３２の内部にチャネルが主に形成されるような構造であってもよい。
（２）上記実施例ではノーマリオフの半導体素子について説明した。しかし、本発明はノーマリオンの半導体素子にも適用できる。
（３）上記実施例では、ゲート電極と第１層の間にゲート絶縁膜を介在させている。これに代えて、両者をショットキー接触させてもよい。ゲート絶縁膜を介在させると、ゲート電極に高電圧を印加することが可能となり、大電流のオン／オフが可能となる。
（４）図１に示す第１実施例の製造方法として、上記では、基板２０上への下側ｎ−型層２２の成長、下側ｎ−型層２２の一部のエッチング、そのエッチングで露出した下側ｎ−型層２２上へのｐ＋型層４２の再成長、という工程を経てｐ＋型層４２を形成する方法を説明した。しかし、ｐ＋型層４２は、下側ｎ−型層２２にＭｇ又はＢｅをイオン注入することで形成することもできる。これによると、下側ｎ−型層２２のエッチング、ｐ＋型層４２の再成長という工程を省くことができる。よって、製造プロセスを簡単化できる。
（５）図７に示す第３実施例は、下側ｎ−型層５４を薄く成長させ、その下側ｎ−型層５４上の全体にｐ＋型層５６を成長させ、そのｐ＋型層５６の中央部（図７には存在しない）にＳｉ又はＧｅをイオン注入してｎ−型層５４の中央部を形成してもよい。この場合も、２つのｐ＋型層５６とこれらの間に位置するｎ−型層５４を形成できる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
第１実施例の電界効果トランジスタの断面図を示す。 上側ｎ−型層とｐ＋型層のエネルギーバンド図を示す。 第１実施例の構造についての、ゲート電極に電圧を印加していない状態のエネルギーバンド図を示す。 第１実施例の構造についての、ゲート電極に正の電圧を印加した状態のエネルギーバンド図を示す。 第２実施例の電界効果トランジスタの断面図を示す。 第２実施例の構造についての、ゲート電極に電圧を印加していない状態のエネルギーバンド図を示す。 第３実施例の電界効果トランジスタの断面図を示す。 第４実施例の電界効果トランジスタの断面図を示す。 第５実施例の電界効果トランジスタの断面図を示す。 （ａ）第５実施例のゲート電極に電圧を印加していない状態のエネルギーバンド図を示す。（ｂ）第５実施例のゲート電極に正の電圧を印加した状態のエネルギーバンド図を示す。 第６実施例の電界効果トランジスタの断面図を示す。
符号の説明
３２、６８、１６８：上側ｎ−型層（第１層の一例）
４２、５６、５７、１５７：ｐ＋型層 （第２層の一例）
４４、７２、７３、１７３：チャネル層 （第３層の一例）
２２、５４、１５４：下側ｎ−型層（第４層の一例）
４０、６０、１６０：ｎ＋型ソース層
２６、５２、１５２：ｎ＋型ドレイン層
３０、６６、１６６：ゲート絶縁層
３４、７０、１７０：ゲート電極
３８、６２、１６２：ソース電極
２８、５０、１５０：ドレイン電極

Claims (5)

  1. 第１導電型のIII族窒化物半導体で構成された第１導電型層と、第１導電型のIII族窒化物半導体で構成された第１層と、第２導電型のIII族窒化物半導体で構成された第２層と、第１導電型のソース領域と、ゲート電極を有し、
    第２層は、第１導電型層の表面の一部に設けられており、
    第１層は、ゲート電極と第２層の間に形成された領域を有し、
    第１層と第２層は接しており、
    ソース領域は、第２層の上方に設けられているとともに第１層の側面に接しており、
    ゲート電極は、少なくともソース領域と第２層が設けられてない第１導電型層の表面の間に亘って、第１層を介して第２層に対向しており、
    第１層のバンドギャップは、第２層のバンドギャップよりも大きく、
    第１層は、ゲート電極に電圧が印加されない状態で前記第２層から第１層に向けて広がる空乏層の範囲内に位置することを特徴とするノーマリオフ型の半導体素子。
  2. 第１導電型のIII族窒化物半導体で構成された第１導電型層と、第１導電型のIII族窒化物半導体で構成された第１層と、第２導電型のIII族窒化物半導体で構成された第２層と、第１導電型のIII族窒化物半導体で構成された第３層と、第１導電型のソース領域と、ゲート電極を有し、
    第２層は、第１導電型層の表面の一部に設けられており、
    第１層は、ゲート電極と第２層の間に形成された領域を有し、
    第３層は、第１層と第２層の間に形成された領域を有し、
    第３層のバンドギャップは、第１層のバンドギャップよりも小さく、
    ソース領域は、第２層の上方に設けられているとともに第１層の側面に接しており、
    ゲート電極は、少なくともソース領域と第２層が設けられてない第１導電型層の表面の間に亘って、第１層を介して第２層に対向しており、
    第１層は、ゲート電極に電圧が印加されない状態で前記第２層から第１層に向けて広がる空乏層の範囲内に位置することを特徴とするノーマリオフ型の半導体素子。
  3. 第１導電型のIII族窒化物半導体で構成された第１導電型層と、第１導電型のIII族窒化物半導体で構成された第１層と、第２導電型のIII族窒化物半導体で構成された第２層と、III族窒化物半導体で構成された第３層と、第１導電型のソース領域と、ゲート電極を有し、
    第２層は、第１導電型層の表面の一部に設けられており、
    第１層は、ゲート電極と第２層の間に形成された領域を有し、
    第３層は、第１層と第２層の間に形成された領域を有し、
    第３層のバンドギャップは、第１層と第２層のバンドギャップよりも小さく、
    ソース領域は、第２層の上方に設けられているとともに第１層の側面に接しており、
    ゲート電極は、少なくともソース領域と第２層が設けられてない第１導電型層の表面の間に亘って、第１層を介して第２層に対向しており、
    第１層は、ゲート電極に電圧が印加されない状態で前記第２層から第１層に向けて広がる空乏層の範囲内に位置することを特徴とするノーマリオフ型の半導体素子。
  4. 第３層は、実質的に真性のIII族窒化物半導体で構成されている請求項３に記載のノーマリオフ型の半導体素子。
  5. 前記ゲート電極と前記第１層の間に配置されたゲート絶縁膜を有する請求項１〜４のいずれかのノーマリオフ型の電界効果トランジスタ。
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Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4947877B2 (ja) * 2003-11-05 2012-06-06 古河電気工業株式会社 高電子移動度トランジスタ
DE102004058431B4 (de) * 2003-12-05 2021-02-18 Infineon Technologies Americas Corp. III-Nitrid Halbleitervorrichtung mit Grabenstruktur
US8193612B2 (en) * 2004-02-12 2012-06-05 International Rectifier Corporation Complimentary nitride transistors vertical and common drain
JP4744109B2 (ja) * 2004-07-20 2011-08-10 トヨタ自動車株式会社 半導体装置とその製造方法
JP2006100801A (ja) * 2004-09-01 2006-04-13 Sumitomo Electric Ind Ltd エピタキシャル基板および半導体素子
JP4579116B2 (ja) * 2004-09-24 2010-11-10 インターナショナル レクティフィアー コーポレイション パワー半導体デバイス
JP4650224B2 (ja) * 2004-11-19 2011-03-16 日亜化学工業株式会社 電界効果トランジスタ
JP4765301B2 (ja) * 2004-11-25 2011-09-07 沖電気工業株式会社 半導体装置の製造方法
JP5087818B2 (ja) * 2005-03-25 2012-12-05 日亜化学工業株式会社 電界効果トランジスタ
JP4916671B2 (ja) * 2005-03-31 2012-04-18 住友電工デバイス・イノベーション株式会社 半導体装置
JP4917269B2 (ja) * 2005-04-18 2012-04-18 サンケン電気株式会社 半導体装置
US7615774B2 (en) * 2005-04-29 2009-11-10 Cree.Inc. Aluminum free group III-nitride based high electron mobility transistors
JP2006324278A (ja) 2005-05-17 2006-11-30 Sony Corp 半導体装置およびその製造方法
JP2007005764A (ja) * 2005-05-27 2007-01-11 Toyota Motor Corp 半導体装置とその製造方法
JP5299805B2 (ja) * 2005-08-29 2013-09-25 学校法人 名城大学 トランジスタ
JP2007115861A (ja) * 2005-10-20 2007-05-10 Toyota Motor Corp へテロ接合トランジスタ
JP4917308B2 (ja) * 2005-12-26 2012-04-18 株式会社豊田中央研究所 窒化物半導体装置の製造方法
JP4647525B2 (ja) 2006-03-20 2011-03-09 日本碍子株式会社 Ｉｉｉ族窒化物結晶の製造方法
JP4955292B2 (ja) * 2006-03-31 2012-06-20 株式会社豊田中央研究所 半導体装置
JP5135708B2 (ja) * 2006-04-27 2013-02-06 住友電気工業株式会社 Ｉｉｉ族窒化物系電子デバイスおよびエピタキシャル基板
JP2007335677A (ja) 2006-06-15 2007-12-27 Furukawa Electric Co Ltd:The Ｉｉｉ族窒化物半導体を用いたノーマリオフ型電界効果トランジスタ及びその製造方法
US7355254B2 (en) * 2006-06-30 2008-04-08 Intel Corporation Pinning layer for low resistivity N-type source drain ohmic contacts
JP5004270B2 (ja) * 2006-06-30 2012-08-22 トヨタ自動車株式会社 Ｉｉｉ族窒化物半導体装置とその製造方法
JP4822182B2 (ja) * 2006-07-12 2011-11-24 トヨタ自動車株式会社 半導体装置とその製造方法
JP2008021756A (ja) * 2006-07-12 2008-01-31 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置
JP2008053312A (ja) * 2006-08-22 2008-03-06 Toyota Motor Corp 半導体装置
JP2008078604A (ja) * 2006-08-24 2008-04-03 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
JP2008053449A (ja) * 2006-08-24 2008-03-06 Rohm Co Ltd 半導体装置およびその製造方法
JP2008053448A (ja) 2006-08-24 2008-03-06 Rohm Co Ltd Ｍｉｓ型電界効果トランジスタおよびその製造方法
JP2008071877A (ja) * 2006-09-13 2008-03-27 Rohm Co Ltd ＧａＮ系半導体素子
US8421119B2 (en) 2006-09-13 2013-04-16 Rohm Co., Ltd. GaN related compound semiconductor element and process for producing the same and device having the same
JP2008108844A (ja) * 2006-10-24 2008-05-08 Toyota Central R&D Labs Inc トレンチ構造またはメサ構造を有するｉｉｉ族窒化物半導体装置およびその製造方法
JP4283840B2 (ja) 2006-10-24 2009-06-24 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体の製造方法
JP4956155B2 (ja) * 2006-11-28 2012-06-20 古河電気工業株式会社 半導体電子デバイス
JP5048382B2 (ja) * 2006-12-21 2012-10-17 株式会社豊田中央研究所 半導体装置とその製造方法
JP2008159927A (ja) * 2006-12-25 2008-07-10 Toyota Motor Corp Ｉｉｉ族窒化物半導体装置とその製造方法
US7821032B2 (en) * 2007-01-26 2010-10-26 International Rectifier Corporation III-nitride power semiconductor device
JP2008205414A (ja) * 2007-01-26 2008-09-04 Rohm Co Ltd 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
WO2008090788A1 (ja) * 2007-01-26 2008-07-31 Rohm Co., Ltd. 窒化物半導体素子、窒化物半導体パッケージおよび窒化物半導体素子の製造方法
JP2008198787A (ja) * 2007-02-13 2008-08-28 Rohm Co Ltd ＧａＮ系半導体素子
WO2008099843A1 (ja) * 2007-02-14 2008-08-21 Rohm Co., Ltd. 窒化物半導体素子および窒化物半導体素子の製造方法
JP5099116B2 (ja) * 2007-02-27 2012-12-12 富士通株式会社 化合物半導体装置とその製造方法
JP5134265B2 (ja) * 2007-03-06 2013-01-30 株式会社豊田中央研究所 半導体装置とその製造方法
JP5252813B2 (ja) * 2007-03-15 2013-07-31 株式会社豊田中央研究所 半導体装置の製造方法
JP5122165B2 (ja) * 2007-03-20 2013-01-16 株式会社豊田中央研究所 半導体装置とその製造方法
JP4938531B2 (ja) 2007-04-09 2012-05-23 株式会社豊田中央研究所 半導体装置
JP2008262982A (ja) * 2007-04-10 2008-10-30 Toyota Central R&D Labs Inc Ｉｉｉ族窒化物半導体装置とその製造方法
JP5181522B2 (ja) * 2007-04-26 2013-04-10 株式会社豊田中央研究所 半導体装置とその製造方法
JP4695622B2 (ja) 2007-05-02 2011-06-08 株式会社東芝 半導体装置
JP2009032796A (ja) * 2007-07-25 2009-02-12 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP5246638B2 (ja) * 2007-09-14 2013-07-24 三菱電機株式会社 半導体装置
JP2009094337A (ja) * 2007-10-10 2009-04-30 Toyota Central R&D Labs Inc 半導体素子の製造方法
JP4761319B2 (ja) * 2008-02-19 2011-08-31 シャープ株式会社 窒化物半導体装置とそれを含む電力変換装置
JP2009212472A (ja) * 2008-03-06 2009-09-17 Rohm Co Ltd 窒化物半導体素子
JP2009246205A (ja) * 2008-03-31 2009-10-22 Furukawa Electric Co Ltd:The 半導体装置および半導体装置の製造方法
JP5289818B2 (ja) * 2008-05-12 2013-09-11 トヨタ自動車株式会社 Ｉｉｉ族窒化物半導体装置とその製造方法
JP4542178B2 (ja) 2008-07-15 2010-09-08 株式会社豊田中央研究所 半導体装置
JP5470786B2 (ja) * 2008-09-22 2014-04-16 サンケン電気株式会社 半導体装置
JP2010098076A (ja) * 2008-10-15 2010-04-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2010098141A (ja) * 2008-10-16 2010-04-30 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2012114104A (ja) * 2009-02-24 2012-06-14 Hitachi Ltd 蓄積型絶縁ゲート型電界効果型トランジスタ
WO2010100709A1 (ja) * 2009-03-02 2010-09-10 トヨタ自動車株式会社 窒化物半導体装置とその製造方法
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
JP4794656B2 (ja) * 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
JP5487749B2 (ja) 2009-06-17 2014-05-07 富士通株式会社 半導体装置及びその製造方法
JP5564842B2 (ja) 2009-07-10 2014-08-06 サンケン電気株式会社 半導体装置
JP2011035066A (ja) * 2009-07-30 2011-02-17 Sumitomo Electric Ind Ltd 窒化物半導体素子、及び窒化物半導体素子を作製する方法
WO2011036921A1 (ja) * 2009-09-22 2011-03-31 日本電気株式会社 半導体装置、電界効果トランジスタおよび電子装置
JP4737471B2 (ja) 2009-10-08 2011-08-03 住友電気工業株式会社 半導体装置およびその製造方法
JP4985760B2 (ja) * 2009-12-28 2012-07-25 住友電気工業株式会社 半導体装置およびその製造方法
JP5742072B2 (ja) * 2010-10-06 2015-07-01 住友電気工業株式会社 半導体装置およびその製造方法
JP5569321B2 (ja) * 2010-10-07 2014-08-13 住友電気工業株式会社 半導体装置およびその製造方法
JP2012084739A (ja) * 2010-10-13 2012-04-26 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012104568A (ja) 2010-11-08 2012-05-31 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP2012248632A (ja) * 2011-05-26 2012-12-13 Advanced Power Device Research Association 窒化物半導体装置および窒化物半導体装置の製造方法
CN103608923A (zh) * 2011-06-20 2014-02-26 加利福尼亚大学董事会 电流孔径垂直电子晶体管
JP5458084B2 (ja) * 2011-12-05 2014-04-02 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
US9024356B2 (en) 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate
US8912570B2 (en) * 2012-08-09 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP5949516B2 (ja) 2012-12-14 2016-07-06 豊田合成株式会社 半導体装置の製造方法
JP6007769B2 (ja) 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
JP6007771B2 (ja) 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
JP6007770B2 (ja) 2012-12-14 2016-10-12 豊田合成株式会社 半導体装置
JP5949527B2 (ja) 2012-12-21 2016-07-06 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
JP6064586B2 (ja) * 2012-12-26 2017-01-25 豊田合成株式会社 半導体装置およびその製造方法
EP3285302B1 (en) * 2013-02-15 2019-09-11 AZUR SPACE Solar Power GmbH Layer structure for a group-iii-nitride normally-off transistor
KR101758082B1 (ko) * 2013-12-30 2017-07-17 한국전자통신연구원 질화물 반도체 소자의 제조 방법
US9224815B2 (en) * 2014-01-03 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of tuning doping concentration in III-V compound semiconductor through co-doping donor and acceptor impurities
US9123791B2 (en) * 2014-01-09 2015-09-01 Infineon Technologies Austria Ag Semiconductor device and method
US9728630B2 (en) 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate
ITUB20155862A1 (it) * 2015-11-24 2017-05-24 St Microelectronics Srl Transistore di tipo normalmente spento con ridotta resistenza in stato acceso e relativo metodo di fabbricazione
WO2017138505A1 (ja) * 2016-02-12 2017-08-17 パナソニック株式会社 半導体装置
JPWO2018037530A1 (ja) * 2016-08-25 2018-08-23 三菱電機株式会社 半導体装置およびその製造方法
JP6461063B2 (ja) * 2016-09-28 2019-01-30 トヨタ自動車株式会社 半導体装置とその製造方法
JP6549552B2 (ja) * 2016-12-27 2019-07-24 トヨタ自動車株式会社 スイッチング素子の製造方法
JP6616280B2 (ja) 2016-12-27 2019-12-04 トヨタ自動車株式会社 スイッチング素子
DE112018007145T5 (de) 2018-02-23 2020-11-05 Mitsubishi Electric Corporation Halbleitereinheit
CN111886683B (zh) * 2018-03-22 2024-01-02 松下控股株式会社 氮化物半导体装置
CN109599434A (zh) * 2018-12-26 2019-04-09 瑞能半导体有限公司 半导体器件
WO2021140898A1 (ja) * 2020-01-08 2021-07-15 パナソニック株式会社 窒化物半導体装置
US20230078017A1 (en) * 2021-09-16 2023-03-16 Wolfspeed, Inc. Semiconductor device incorporating a substrate recess

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61176161A (ja) * 1985-01-31 1986-08-07 Nec Corp ヘテロゲ−ト電界効果トランジスタ
JPH0714845A (ja) * 1992-12-22 1995-01-17 Hughes Aircraft Co Ｉｉｉ−ｖ族材料系のハイブリッドバイポーラ・電界効果電力トランジスタ
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JPH10308510A (ja) * 1997-03-05 1998-11-17 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2000174285A (ja) * 1998-12-07 2000-06-23 Nec Corp 電界効果トランジスタ
JP2000200907A (ja) * 1998-05-20 2000-07-18 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2001320042A (ja) * 2000-05-02 2001-11-16 Furukawa Electric Co Ltd:The ＧａＮ系トランジスタ
JP2003142501A (ja) * 2001-10-31 2003-05-16 Furukawa Electric Co Ltd:The ＧａＮ系電界効果トランジスタ及びその製造方法
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6410671A (en) * 1987-07-03 1989-01-13 Nippon Telegraph & Telephone Compound semiconductor field effect transistor
US6933544B2 (en) * 2003-01-29 2005-08-23 Kabushiki Kaisha Toshiba Power semiconductor device

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61176161A (ja) * 1985-01-31 1986-08-07 Nec Corp ヘテロゲ−ト電界効果トランジスタ
JPH0714845A (ja) * 1992-12-22 1995-01-17 Hughes Aircraft Co Ｉｉｉ−ｖ族材料系のハイブリッドバイポーラ・電界効果電力トランジスタ
JPH10223901A (ja) * 1996-12-04 1998-08-21 Sony Corp 電界効果型トランジスタおよびその製造方法
JPH10308510A (ja) * 1997-03-05 1998-11-17 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2000200907A (ja) * 1998-05-20 2000-07-18 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2000174285A (ja) * 1998-12-07 2000-06-23 Nec Corp 電界効果トランジスタ
JP2001320042A (ja) * 2000-05-02 2001-11-16 Furukawa Electric Co Ltd:The ＧａＮ系トランジスタ
JP2003142501A (ja) * 2001-10-31 2003-05-16 Furukawa Electric Co Ltd:The ＧａＮ系電界効果トランジスタ及びその製造方法
WO2003071607A1 (fr) * 2002-02-21 2003-08-28 The Furukawa Electric Co., Ltd. Transistor a effet de champ gan

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