DE112018007145T5 - Halbleitereinheit - Google Patents

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DE112018007145T5
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gan
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Tetsuro HAYASHIDA
Takuma NANJO
Tatsuro Watahiki
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Mitsubishi Electric Corp
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Abstract

Eine Halbleitereinheit der vorliegenden Erfindung weist Folgendes auf: ein Trägersubstrat mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche, eine erste GaN-Schicht mit einem ersten Leitfähigkeitstyp, die auf der Seite der ersten Hauptoberfläche des Trägersubstrats angeordnet ist, eine zweite GaN-Schicht mit dem ersten Leitfähigkeitstyp, die auf der ersten GaN-Schicht angeordnet ist, eine AlxGa1-xN-Schicht (0 < x < 1), die auf der zweiten GaN-Schicht angeordnet ist, eine dritte GaN-Schicht mit einem zweiten Leitfähigkeitstyp, die auf der AlxGa1-xN-Schicht (0 < x < 1) angeordnet ist, eine vierte GaN-Schicht mit dem ersten Leitfähigkeitstyp, die auf der dritten GaN-Schicht angeordnet ist, eine isolierende Schicht, die zumindest eine Oberseite der vierten GaN-Schicht bedeckt, ein Graben-Gate, das von einer oberen Oberfläche der vierten GaN-Schicht bis ins Innere der zweiten GaN-Schicht reicht, eine Gate-Elektrode, die in dem Graben-Gate angeordnet ist, wobei eine Gate-Isolierschicht dazwischen eingefügt ist, eine erste Hauptelektrode, die mit der dritten GaN-Schicht verbunden ist, sowie eine zweite Hauptelektrode, die mit der ersten Hauptelektrode ein Paar bildet, und die Donator-Konzentration der dritten GaN-Schicht ist geringer als jene der vierten GaN-Schicht.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit und insbesondere auf eine Halbleitereinheit, bei der ein EIN-Widerstand reduziert werden kann und eine hohe Durchschlagspannung sichergestellt werden kann.
  • STAND DER TECHNIK
  • In den letzten Jahren hat man die Entwicklung von Halbleitereinheiten mit einer großen Bandlücke unter Verwendung von Halbleitern mit einer großen Bandlücke vorangetrieben, bei denen die Dicke einer Drift-Schicht, die eine Durchschlagspannung sicherstellt, reduziert werden kann und eine Reduktion der EIN-Spannung erreicht werden kann, und es gab insbesondere verstärkt Vorschläge in Bezug auf vertikale MOS-Feldeffekttransistoren mit einem Graben-Gate (Graben-MOSFETs), die auf einem GaN (Galliumnitrid)-Substrat ausgebildet sind.
  • Ein vertikaler Graben-MOSFET weist im Allgemeinen ein Problem dahingehend auf, dass an einem unteren Bereich des Graben-Gates leicht eine Konzentration eines elektrischen Felds auftritt. Um eine dielektrische Durchschlagspannung zu erhöhen, ist es unumgänglich, die Konzentration des elektrischen Felds an diesem Bereich zu reduzieren. Bei einer exemplarischen Struktur für eine Reduzierung der Konzentration des elektrischen Felds handelt es sich um eine Struktur, bei der eine Schicht mit Störstellen vom p-Typ in der Nähe des Graben-Gates angeordnet ist.
  • Da sich dadurch eine Verarmungsschicht von einer pn-Übergangs-Grenzschicht ausbreitet, ist es möglich, die Konzentration des elektrischen Felds an einem Endbereich des Graben-Gates zu reduzieren und die Durchschlagspannung der Halbleitereinheit zu erhöhen.
  • Da die Schicht mit Störstellen vom p-Typ, die in der Nähe des Graben-Gates angeordnet ist, andererseits eine Ausbreitung eines Elektronenflusses nach Durchlaufen eines Kanalbereichs verhindert, handelt es sich bei der Schicht mit Störstellen vom p-Typ um einen Faktor zur Erhöhung des EIN-Widerstands. Dieses Widerstandselement wird als ein JFET (Junction Field Effect Transistor)-Widerstand bezeichnet, und der Anteil dieses Widerstandselements an dem Faktor für die Erhöhung des EIN-Widerstands erhöht sich, wenn die Halbleitereinheit miniaturisiert wird. Aus diesem Grund ist es unerlässlich, Maßnahmen gegen diesen JFET-Widerstand zu ergreifen, damit sowohl eine Erhöhung der Durchschlagspannung als auch eine Reduktion des EIN-Widerstands in der Halbleitereinheit erreicht werden.
  • Um die Wirkung des JFET-Widerstands zu reduzieren, ist zum Beispiel in dem Patentdokument 1 eine Schicht mit Störstellen vom n-Typ unterhalb eines Körperbereichs vom p-Typ angeordnet. Eine Schicht mit einer hohen Konzentration von Störstellen des n-Typs, die unterhalb des Kanalbereichs angeordnet ist, wird allgemein als eine Stromausbreitungsschicht (CSL, Current Spreading Layer) bezeichnet. Durch das Anordnen der Stromausbreitungsschicht wird in dem Patentdokument 1 die Leitfähigkeit in einer transversalen Richtung an dem oberen Ende der Drift-Schicht erhöht, und so wird die Wirkung des JFET-Widerstands reduziert.
  • Ferner ist in dem Patentdokument 1 als Maßnahme gegen eine Erhöhung der elektrischen Feldstärke der pn-Übergangs-Grenzschicht eine Schicht mit einer geringen Konzentration von Störstellen des n-Typs in einer Grenzschicht zwischen der Stromausbreitungsschicht und dem Körperbereich vom p-Typ angeordnet. Dadurch wird die Erhöhung der elektrischen Feldstärke der pn-Übergangs-Grenzschicht unterbunden.
  • Im Patentdokument 2 ist dagegen eine seitliche Oberfläche und eine untere Oberfläche des Graben-Gates mit einer zweischichtigen Struktur bedeckt, die aus einer AlGaN-Schicht und einer GaN-Schicht gebildet ist (AlGaN/GaN-Struktur). Durch Einsetzen einer derartigen Struktur wird in der GaN-Schicht an einer AlGaN-Grenzschicht ein zweidimensionales Elektronengas (2DEG) erzeugt.
  • Dadurch ist es möglich, die Ausbreitung des Elektronenflusses in einem unteren Bereich des Grabens zu fördern.
    Ferner ist es bei einem Leistungs-MOSFET sehr wichtig, das Lawinendurchbruch-Widerstandsvermögen (die Lawinendurchbruch-Beständigkeit) sicherzustellen. Um einen Lawinendurchbruch zu verhindern, ist es notwendig, Löcher von einer Source-Elektrode durch eine Schicht mit Störstellen vom p+-Typ zu ziehen, die eine relativ große Menge von Störstellen des p-Typs aufweist, so dass das Potential des Körperbereichs vom p-Typ nicht erhöht wird.
  • Im Patentdokument 3 ist eine InGaN-Schicht vom p-Typ innerhalb einer Drift-Schicht vom n-Typ unterhalb des Graben-Gates angeordnet. Dadurch wird in einer unteren Grenzschicht zwischen der InGaN-Schicht vom p-Typ und der GaN-Schicht vom n-Typ ein zweidimensionales Löchergas (2DHG) induziert, und eine Bewegung von Löchern wird gefördert. Ferner wird es möglich, die Löcher zu ziehen und das Lawinendurchbruch-Vermögen zu erhöhen, indem eine leitfähige Elektrode mit einem 2DHG-Bereich verbunden wird, in dem das 2DHG induziert wird.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2017-63 174 A
    • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP 2004-260 140 A
    • Patentdokument 3: Japanische Patentanmeldungs-Offenlegungsschrift JP 2008-135 575 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösende Probleme
  • Bei der in dem Patentdokument 1 offenbarten Struktur ist es notwendig, eine solche Auslegung zu konzipieren, dass die Dicke der Schicht mit einer geringen Konzentration von Störstellen des n-Typs groß ist, wenn bei der Bearbeitung des Graben-Gates eine Variation in der Tiefenrichtung in Betracht gezogen wird. Da der Abstand zwischen dem Endbereich des Graben-Gates und der Schicht mit einer hohen Konzentration von Störstellen des n-Typs (CSL) groß wird, entsteht ein Problem dahingehend, dass die Wirkung der Stromausbreitungsschicht reduziert wird.
  • Da ferner die Schicht mit Störstellen vom n-Typ, deren Konzentration höher als jene der Drift-Schicht ist, in der pn-Übergangs-Grenzschicht angeordnet ist, verursacht dies Probleme dahingehend, dass eine Erhöhung der elektrischen Feldstärke der pn-Übergangs-Grenzschicht nicht vermieden werden kann und dass leicht die Durchschlagspannung reduziert wird.
  • Während im Hinblick auf das Patentdokument 2 mit der AlGaNGaN-Struktur in dem unteren Bereich des Graben-Gates ein Effekt einer Ausbreitung des Elektronenflusses in dem unteren Bereich des Graben-Gates erwartet wird, ist es unmöglich, dass sich der Elektronenfluss unterhalb eines Source-Bereichs ausbreitet, der einen großen Anteil der Fläche der Einheit einnimmt, da unterhalb der Source-Elektrode keine AlGaN/GaN-Struktur ausgebildet ist.
  • Bei dem Graben-Gate handelt es sich normalerweise um einen sogenannten unzulässigen Bereich, in dem mit Ausnahme eines seitlichen Wandbereichs desselben kein Strom geführt werden kann, und daher ist ein Graben-Bereich so schmal wie möglich ausgelegt. Auch wenn in dem unteren Bereich des Graben-Gates eine Stromausbreitungsschicht ausgebildet ist, besteht aus diesem Grund die Meinung, dass die Stromausbreitungsschicht nicht effektiv ist, da der Anteil der Fläche derselben, die sie in der Halbleitereinheit einnimmt, gering ist.
  • Um die Entladung von Löchern zu fördern, ist im Hinblick auf das Patentdokument 3 eine InGaN-Schicht vom p-Typ innerhalb der Drift-Schicht in dem unteren Bereich des Graben-Gates angeordnet. Da die InGaN-Schicht eine Bandlücke aufweist, die schmaler als jene der GaN-Schicht ist, wird innerhalb der Drift-Schicht eine Quanten-Mulde gebildet. Indem aus dieser Quanten-Mulde Löcher gezogen werden, wird das Lawinendurchbruch-Vermögen erhöht, aber nach Durchlaufen des Kanalbereichs werden Elektronen in der Quanten-Mulde eingefangen und können leichter rekombiniert werden, und daher kann eine Reduktion des Drain-Stroms nicht vermieden werden.
  • Die vorliegende Erfindung soll derartige vorstehend erwähnte Probleme lösen, und die Aufgabe der vorliegenden Erfindung besteht darin, eine Halbleitereinheit anzugeben, bei der ein EIN-Widerstand reduziert werden kann, eine hohe Durchschlagspannung sichergestellt wird und ein Lawinendurchbruch-Vermögen erhöht wird.
  • Mittel zum Lösen der Probleme
  • Eine Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: ein Trägersubstrat, eine erste GaN-Schicht mit einem ersten Leitfähigkeitstyp, die auf der Seite der ersten Hauptoberfläche des Trägersubstrats angeordnet ist, eine zweite GaN-Schicht mit dem ersten Leitfähigkeitstyp, die auf der ersten GaN-Schicht angeordnet ist, eine AlxGa1-xN-Schicht (0 < x < 1), die auf der zweiten GaN-Schicht angeordnet ist, eine dritte GaN-Schicht mit einem zweiten Leitfähigkeitstyp, die auf der AlxGa1-xN-Schicht (0 < x < 1) angeordnet ist, eine vierte GaN-Schicht mit dem ersten Leitfähigkeitstyp, die auf der dritten GaN-Schicht angeordnet ist, eine isolierende Schicht, die zumindest eine Oberseite der vierten GaN-Schicht bedeckt, ein Graben-Gate, das von einer oberen Oberfläche der vierten GaN-Schicht bis ins Innere der zweiten GaN-Schicht reicht, eine Gate-Elektrode, die in dem Graben-Gate angeordnet ist, wobei eine Gate-Isolierschicht dazwischen eingefügt ist, eine erste Hauptelektrode, die mit der dritten GaN-Schicht verbunden ist, sowie eine zweite Hauptelektrode, die mit der ersten Hauptelektrode ein Paar bildet, und die Donator-Konzentration der dritten GaN-Schicht ist geringer als jene der vierten GaN-Schicht.
  • Effekte der Erfindung
  • Gemäß der vorstehend beschriebenen Halbleitereinheit wird mit einem Polarisierungseffekt des GaN/AlGaN/GaN im Inneren der zweiten GaN-Schicht ein zweidimensionales Elektronengas induziert, und im Inneren der dritten GaN-Schicht wird ein zweidimensionales Löchergas induziert. Durch das Verwenden des zweidimensionalen Elektronengases als Stromausbreitungsschicht wird die Leitfähigkeit in einer horizontalen Richtung in einem oberen Schicht-bereich der zweiten GaN-Schicht beträchtlich erhöht, und daher ist es möglich, die Ausbreitung des Elektronenflusses zu fördern und den EIN-Widerstand zu reduzieren.
  • Da ferner das zweidimensionale Elektronengas im Inneren der dritten GaN-Schicht induziert wird, ist es möglich, das Lawinendurchbruch-Vermögen zu erhöhen. Da das zweidimensionale Elektronengas als Stromausbreitungsschicht verwendet wird, ist eine zusätzliche Dotierung für ein Bilden der Stromausbreitungsschicht nicht notwendig, und daher ist es möglich, eine Durchschlagspannung sicherzustellen.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Draufsicht, die eine Struktur einer oberen Oberfläche einer Halbleitereinheit einer ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 2 einen Querschnitt, der eine Source-Einheitszelle der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 3 einen Querschnitt, der eine Gate-Zelle der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 4 einen Querschnitt, der eine Anschlusszelle der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 5 eine Ansicht, die einen Pfad eines Hauptstroms in der Source-Einheitszelle der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung schematisch zeigt;
    • 6 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 7 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 8 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 9 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 10 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 11 eine Ansicht, die eine Überlappungslänge zwischen einer Gate-Elektrode und einer GaN-Schicht zeigt;
    • 12 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 13 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 14 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 15 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 16 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 17 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 18 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 19 einen Querschnitt, der ein Verfahren zur Herstellung einer Halbleitereinheit einer Variation der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 20 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der Variation der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 21 einen Querschnitt, der eine Source-Einheitszelle einer Halbleitereinheit einer zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 22 eine Ansicht, die eine positionelle Relation zwischen einer Aufwachs-Grenzschicht einer epitaxial aufwachsenden Schicht und einer Kanal-Grenzschicht zeigt;
    • 23 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 24 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 25 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 26 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 27 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 28 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 29 einen Querschnitt, der ein Verfahren zur Herstellung der Halbleitereinheit der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt;
    • 30 einen Querschnitt, der eine Source-Einheitszelle einer Halbleitereinheit einer dritten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt; und
    • 31 einen Querschnitt, der eine Source-Einheits-Zelle einer Halbleitereinheit einer vierten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt.
  • BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Im Folgenden werden die bevorzugten Ausführungsformen einer Halbleitereinheit sowie Verfahren zur Herstellung derselben gemäß der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Figuren im Detail beschrieben. Ferner ist die vorliegende Erfindung nicht auf diese bevorzugten Ausführungsformen beschränkt und kann geändert werden, soweit erforderlich, ohne von dem Umfang der Erfindung abzuweichen. Außerdem unterscheiden sich in den folgenden Figuren für ein leichteres Verständnis Bestandteile oder Komponenten oder Maßstäbe der Bestandteile oder Komponenten häufig von tatsächlichen, und das gleiche gilt für jene bei verschiedenen Figuren. Bei der folgenden Beschreibung ist in Bezug auf die Leitfähigkeit von Störstellen allgemein definiert, dass ein n-Typ ein „erster Leitfähigkeitstyp“ ist und ein p-Typ ein „zweiter Leitfähigkeitstyp“ ist, es kann jedoch auch die umgekehrte Definition eingeführt werden.
  • Erste bevorzugte Ausführungsform
  • Struktur der Einheit
  • 1 ist eine Draufsicht, die eine Struktur eines vertikalen Graben-MOSFET 100 einer ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt, und es handelt sich um eine Ansicht von oben, die den vertikalen Graben-MOSFET 100 bei einer Betrachtung von oben zeigt. Für ein leichteres Verständnis dieser Figur ist eine Kontaktstellen-Elektrode, welche die Struktur bedeckt und verbirgt, in der Ansicht von oben weggelassen. Da das Ziel darin besteht, einen Überblick über eine Halbleitereinheit zu erfassen, sind ferner Details der Struktur nicht gezeigt.
  • Wie in 1 gezeigt, kreuzt sich eine Mehrzahl von Graben-Gates 4 in dem vertikalen Graben-MOSFET 100 longitudinal und transversal in regelmäßigen Abständen, ein Bereich, der von den Graben-Gates umgeben ist, bildet eine Source-Einheitszelle 2, bei der es sich um eine Struktur einer minimalen Einheit eines MOSFET handelt, eine Mehrzahl von Source-Einheitszellen 2 ist in einer Matrix angeordnet, um dadurch einen Zellenanordnungsbereich SL zu bilden.
  • Bei einer Form des Zellenanordnungsbereichs SL in einer Draufsicht handelt es sich um ein Quadrat, bei dem ein mittlerer Bereich der einen Seite nach innen eingedrückt ist, eine Gate-Zelle 1 ist so angeordnet, dass sie in dem nach innen eingedrückten Bereich in dem Zellenanordnungsbereich SL platziert ist, und sämtliche Graben-Gates 4 sind mit der Gate-Zelle 1 elektrisch verbunden.
  • Obwohl später unter Bezugnahme auf die Figuren noch näher beschrieben, weist der vertikale Graben-MOSFET 100 ferner eine Mesa-Struktur auf, der Zellenanordnungsbereich SL ist auf einem ebenen oberen Oberflächenbereich 5 der Mesa-Struktur angeordnet, ein geneigter seitlicher Oberflächenbereich 6 umgibt den oberen Oberflächenbereich 5, und außerhalb des seitlichen Oberflächenbereichs 5 ist ein ebener unterer Oberflächenbereich 7 vorhanden. Da eine Mehrzahl von vertikalen Graben-MOSFETs 100, von denen einer in 1 gezeigt ist, auf einem Trägersubstrat in einem Wafer-Zustand ausgebildet ist und im abschließenden Schritt einzeln in diskrete Halbleiterchips getrennt wird, wird außerdem auf den vertikalen Graben-MOSFET 100 im Folgenden mitunter als einen Chip Bezug genommen.
  • 2 ist ein Querschnitt, der die Source-Einheitszelle des vertikalen Graben-MOSFET 100 zeigt und einem Querschnitt entlang einer mit Pfeilen versehenen Linie A-A gemäß 1 entspricht. 3 ist ein Querschnitt, der die Gate-Zelle zeigt und einem Querschnitt entlang einer mit Pfeilen versehenen Linie B-B in der Gate-Zelle 1 gemäß 1 entspricht. 4 ist ein Querschnitt, der eine Anschlusszelle zeigt und einem Querschnitt entlang einer mit Pfeilen versehenen Linie C-C gemäß 1 in einer Anschlusszelle 3 gemäß 3 entspricht.
  • Wie in 2 gezeigt, ist der vertikale Graben-MOSFET 100 auf einem GaN-Substrat 8 vom n-Typ ausgebildet, dessen Hauptoberfläche eine (0001)-Ebene (eine c-Ebene) ist, und auf eine erste Hauptoberfläche des GaN-Substrats 8 sind eine GaN-Schicht 9 (eine erste GaN-Schicht), eine GaN-Schicht 10 (eine zweite GaN-Schicht), eine AlxGa1-xN-Schicht 11 (eine AlGaN-Schicht), eine GaN-Schicht 12 (eine dritte GaN-Schicht) sowie eine GaN-Schicht 13 (eine vierte GaN-Schicht) geschichtet.
  • Hierbei ist die GaN-Schicht 9 mit Silicium (Si) mit einer Konzentration von etwa 5 × 1017 cm-3 bis 5 × 1018 cm-3 dotiert und weist dadurch eine Leitfähigkeit vom n-Typ auf. Die GaN-Schicht 10 ist mit Si mit einer Konzentration von etwa 2 × 1014 cm-3 bis 8 × 1016 cm-3 dotiert und weist dadurch eine Leitfähigkeit vom n-Typ auf.
  • Die AlxGa1-xN-Schicht 11 ist nicht absichtlich mit irgendwelchen Störstellen dotiert, die als Donatoren oder Akzeptoren dienen, und weist dadurch eine Leitfähigkeit vom i-Typ (vom intrinsischen Typ) auf. Ferner nimmt der Zusammensetzungsanteil x von Al in AlxGa1-xN einen Wert in einem Bereich von 0 < x < 1 an, und nimmt bevorzugter einen Wert von 0,15 bis 0,35 an.
  • Die GaN-Schicht 12 ist mit Magnesium (Mg) als Störstellen vom p-Typ mit einer Konzentration von etwa 1 × 1015 cm-3 bis 1 × 1019 cm-3 dotiert. Die GaN-Schicht 13 ist mit Si mit einer Konzentration von etwa 5 × 1017 cm-3 bis 1 × 1020 cm-3 dotiert und weist dadurch eine Leitfähigkeit vom n-Typ auf.
  • Wie in 2 gezeigt, ist die Source-Einheitszelle 2 durch die Graben-Gates 4 definiert, die jeweils die GaN-Schicht 13, die GaN-Schicht 12 sowie die AlxGa1-xN-Schicht 11 in einer Dickenrichtung durchdringen und bis ins Innere der GaN-Schicht 10 reichen, und eine innere Oberfläche des Graben-Gates 4 ist mit einer GaN-Schicht 16 bedeckt (einer fünften GaN-Schicht). Die GaN-Schicht 16 ist mit Mg als Störstellen vom p-Typ mit einer Konzentration von etwa 1 × 1015 cm-3 bis 5 × 1017 cm-3 dotiert. Da in der GaN-Schicht 16 eine Kanal-Schicht ausgebildet wird, ist es möglich, die Beweglichkeit zu verbessern, indem die Akzeptor-Konzentration der GaN-Schicht 16 geringer als jene der GaN-Schicht 12 vorgegeben wird, die als ein Körperbereich dienen soll.
  • Die Oberseite der GaN-Schicht 16 ist mit einer Gate-Isolierschicht 17 bedeckt, und die Oberseite der Gate-Isolierschicht 17 ist mit einer Gate-Elektrode 18 bedeckt. An einem Randbereich der GaN-Schicht 13, der einem Randbereich der Source-Einheitszelle 2 entspricht, ist eine isolierende Schicht 15 angeordnet (eine erste isolierende Schicht), und Endbereiche der Gate-Isolierschicht 17 und der Gate-Elektrode 18 gelangen bis zu der isolierenden Schicht 15, und der Endbereich der Gate-Elektrode 18 erstreckt sich daher über der GaN-Schicht 13.
  • Zwischen der Gate-Elektrode 18 und der GaN-Schicht 13 sind die isolierende Schicht 15 und die Gate-Isolierschicht 17 angeordnet, und die Gate-Elektrode 18 und die GaN-Schicht 13 sind dadurch elektrisch voneinander getrennt. Ferner weist die Gate-Elektrode 18 einen Anschlussbereich oberhalb der GaN-Schicht 13 auf. Außerdem weist die GaN-Schicht 13 in einem in einer Ebenen-Richtung mittleren Bereich derselben einen Körperkontakt 14 (einen Kontaktbereich) mit einer Öffnung auf, welche die GaN-Schicht 13 in der Dickenrichtung durchdringt und bis ins Innere der GaN-Schicht 12 reicht, und die GaN-Schicht 12 liegt an einer unteren Oberfläche des Körperkontakts 14 frei.
  • Dann befindet sich eine Source-Elektrode 19 (eine erste Hauptelektrode) durch den Körperkontakt 14 in Kontakt mit der GaN-Schicht 12. Die Source-Elektrode 19 ist so angeordnet, dass sie sich sowohl mit der GaN-Schicht 12 als auch mit einer oberen Oberfläche der GaN-Schicht 13 in Kontakt befindet.
  • Da es durch dasAnordnen des Körperkontakts 14 leichter wird, mit der GaN-Schicht 12 in Kontakt zu kommen, wird ein Körperpotential stabilisiert, und eine Schwellenspannung wird stabilisiert, wenn die Variation derselben reduziert wird. Da es ferner leichter wird, Löcher aus dem Körperbereich zu ziehen, wird das Lawinendurchbruch-Widerstandsvermögen erhöht.
  • Obwohl außerdem eine isolierende Schicht 21 (eine zweite isolierende Schicht) so angeordnet ist, dass sie die Source-Elektrode 19, die GaN-Schicht 13 sowie einen oberen Bereich des Graben-Gates 4 bedeckt, und die Source-Elektrode 19 und die Gate-Elektrode 28 dadurch elektrisch voneinander getrennt sind, weist die isolierende Schicht 21 eine Öffnung oberhalb der Source-Elektrode 19 auf, und die Source-Elektrode 19 liegt an einer unteren Oberfläche der Öffnung frei. Dann befindet sich eine Source-Kontaktstellen-Elektrode 22, die so angeordnet ist, dass sie die isolierende Schicht 21 bedeckt, in Kontakt mit der Source-Elektrode 19, und an der Source-Elektrode 19 liegt ein Source-Potential an. Ferner ist eine Querschnittsform der Öffnung in einer nach vorn verjüngten Form geneigt.
  • Außerdem ist auf einer zweiten Hauptoberfläche, die der ersten Hauptoberfläche des GaN-Substrats 8 gegenüberliegt, eine Drain-Elektrode 20 (eine zweite Hauptelektrode) angeordnet, und wenn sich ein vertikaler Graben-MOSFET 100 in Betrieb befindet, fließt ein Hauptstrom von der Source-Elektrode 19 in Richtung zu der Drain-Elektrode 20.
  • Ähnlich wie die Source-Einheitszelle 2 ist die in 3 gezeigte Gate-Zelle 1 ebenfalls durch die Graben-Gates 4 definiert, die jeweils die GaN-Schicht 13, die GaN-Schicht 12 sowie die AlxGa1-xN-Schicht 11 in der Dickenrichtung durchdringen und bis ins Innere der GaN-Schicht 10 reichen, und auf einen oberen Bereich der GaN-Schicht 13 sind die isolierende Schicht 15, die Gate-Isolierschicht 17, die Gate-Elektrode 18 sowie eine Ätzstopp-Elektrode 24 geschichtet, und die Gate-Elektrode 18 und die Ätzstopp-Elektrode 24 sind elektrisch miteinander verbunden.
  • Obwohl die isolierende Schicht 21 ferner so angeordnet ist, dass sie die Ätzstopp-Elektrode 24, die Gate-Elektrode 18 sowie den oberen Bereich des Graben-Gates 4 bedeckt, weist die isolierende Schicht 21 eine Öffnung oberhalb der Ätzstopp-Elektrode 24 auf, und die Ätzstopp-Elektrode 24 liegt an einer unteren Oberfläche der Öffnung frei. Dann befindet sich eine Gate-Kontaktstellen-Elektrode 23, die so angeordnet ist, dass sie die isolierende Schicht 21 bedeckt, in Kontakt mit der Ätzstopp-Elektrode 24, und an der Gate-Elektrode 18 liegt durch die Ätzstopp-Elektrode 24 ein Gate-Potential an.
  • Wie in 4 gezeigt, ist außerhalb der Graben-Gates 4 in einem äußersten Umfang des Zellenanordnungsbereichs SL eine Anschlusszelle 3 angeordnet, und auf einen Bereich, der einem äußeren peripheren Bereich der Mesa-Struktur entspricht, wird allgemein als Anschlusszelle 3 Bezug genommen. Wie zuvor beschrieben, weist die Mesa-Struktur den oberen Oberflächenbereich 5, in dem der Zellenanordnungsbereich SL angeordnet ist, den seitlichen Oberflächenbereich 6, der geneigt ist und den oberen Oberflächenbereich 5 umgibt, sowie den unteren Oberflächenbereich 7 außerhalb des seitlichen Oberflächenbereichs 6 auf. Ferner entspricht ein Bereich, in dem der seitliche Oberflächenbereich 6 und der untere Oberflächenbereich 7 der Mesa-Struktur angeordnet sind, einem Chip-Anschlussbereich.
  • Der seitliche Oberflächenbereich 6 ist in einer nach vorn verjüngten Form geneigt, und in einer schrägen Oberfläche desselben liegen jeweilige Endoberflächen der GaN-Schicht 13, der GaN-Schicht 12 und der AlxGa1-xN-Schicht 11 frei, ein Bereich der GaN-Schicht 10 liegt ebenfalls frei, und bei dem unteren Oberflächenbereich 7 handelt es sich um einen Bereich einer Hauptoberfläche der GaN-Schicht 10. Ferner befindet sich die vertikale Position des unteren Oberflächenbereichs 7 von dem GaN-Substrat 8 aus tiefer als die untere Oberfläche des Graben-Gates 4. Durch Einsetzen einer derartigen Mesa-Struktur wird eine geneigte Feldplatten-Struktur erzielt, und dadurch ist es möglich, die Konzentration des elektrischen Felds an dem Chip-Anschlussbereich zu reduzieren und die Durchschlagspannung zu erhöhen.
  • Das Graben-Gate 4 ist so angeordnet, dass es die GaN-Schicht 13, die GaN-Schicht 12 sowie die AlxGa1-xN-Schicht 11 in der Dickenrichtung durchdringt und bis ins Innere der GaN-Schicht 10 reicht, und die innere Oberfläche des Graben-Gates 4 ist mit der GaN-Schicht 16 bedeckt.
  • Die Oberseite der GaN-Schicht 16 ist mit der Gate-Isolierschicht 17 bedeckt, und die Oberseite der Gate-Isolierschicht 17 ist mit der Gate-Elektrode 18 bedeckt. Ferner ist an dem Randbereich der GaN-Schicht 13, der einem innersten Umfang der Anschlusszelle 3 entspricht, die isolierende Schicht 15 angeordnet, und die Endbereiche der Gate-Isolierschicht 17 und der Gate-Elektrode 18 gelangen bis zu der isolierenden Schicht 15, und der Endbereich der Gate-Elektrode 18 erstreckt sich daher oberhalb der GaN-Schicht 13. Bei diesem Bereich handelt es sich um den Anschlussbereich der Gate-Elektrode 18.
  • Der untere Oberflächenbereich 7, der seitliche Oberflächenbereich 6 sowie der obere Oberflächenbereich 5 sind mit der isolierenden Schicht 21 bedeckt, und die Source-Kontaktstellen-Elektrode 22 ist auf der isolierenden Schicht 21 angeordnet. Die Source-Kontaktstellen-Elektrode 22 ist auf der isolierenden Schicht 21 in Richtung zu dem unteren Oberflächenbereich 7 der Mesa-Struktur geneigt und weist einen Anschlussbereich auf dem unteren Oberflächenbereich 7 auf. Ferner dient die Source-Kontaktstellen-Elektrode 22 an dem Chip-Anschlussbereich auch als Feldplatten-Elektrode, die zu einer Reduktion der Konzentration des elektrischen Felds an dem Chip-Anschlussbereich beiträgt und die Durchschlagspannung erhöht.
  • 5 ist eine Ansicht, die einen Pfad eines Hauptstroms in der Source-Einheitszelle 2 des vertikalen Graben-MOSFET 100 zeigt, und der Hauptstrom ist durch einen Pfeil AR wiedergegeben.
  • Wie in 5 gezeigt, weist der Hauptstrom, der von der Source-Kontaktstellen-Elektrode 22 aus fließt, einen Strom auf, der auf einem Pfad geführt wird, der über die Source-Elektrode 19 durch die GaN-Schicht 13, die GaN-Schicht 16 auf einer seitlichen Oberfläche der GaN-Schicht 12 und die GaN-Schicht 10 in der Dickenrichtung verläuft und bis zu der Drain-Elektrode 20 reicht, und weist einen weiteren Strom auf, der auf einem weiteren Pfad geführt wird, der sich in der GaN-Schicht 10 entlang der AlxGa1-xN-Schicht 11 in der horizontalen Richtung ausbreitet und durch die GaN-Schicht 10 in einer diagonalen Richtung verläuft und bis zu der Drain-Elektrode 20 reicht.
  • Bei einem derartigen Ausbreiten des Hauptstroms in der GaN-Schicht in der horizontalen Richtung entlang der AlxGa1-xN-Schicht 11 handelt es sich um einen Effekt der Verwendung eines zweidimensionalen Elektronengases (2DEG), das in der GaN-Schicht 10 in der Nähe einer Grenzschicht der AlxGa1-xN-Schicht 11 induziert wird, als eine Stromausbreitungsschicht (CSL).
  • Herstellungsverfahren
  • Unter Bezugnahme auf die 6 bis 18 wird ein Verfahren zur Herstellung des vertikalen Graben-MOSFET 100 der ersten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung beschrieben. Zunächst wird in einem Prozessschritt gemäß 6 das GaN-Substrat 8 mit der Leitfähigkeit vom n-Typ als Trägersubstrat hergestellt, dessen Hauptoberfläche eine (OOOl)-Ebene (eine c-Eben) ist, und nach einer Reinigung des Substrats werden die GaN-Schicht 9, die GaN-Schicht 10, die AlxGa1-xN-Schicht 11, die GaN-Schicht 12 sowie die GaN-Schicht 13 sequentiell auf das GaN-Substrat 8 geschichtet, indem ein Verfahren verwendet wird, wie beispielsweise metallorganische Gasphasen-Epitaxie (MOVPE) oder dergleichen.
  • In Bezug auf die Dicke jeder GaN-Schicht weist die GaN-Schicht 9 zum Beispiel eine Dicke von 0,5 µm bis 3 µm auf, die GaN-Schicht 10 weist eine Dicke von 5 µm bis 20 µm auf, die GaN-Schicht 12 weist eine Dicke von 0,5 µm bis 2 µm auf, und die GaN-Schicht 13 weist eine Dicke von 50 nm bis 500 nm auf.
  • Die Zusammensetzung und die Dicke der AlxGa1-xN-Schicht 11 können gemäß der gewünschten 2DEG-Konzentration und der gewünschten 2DHG-Konzentration bestimmt werden. Die Dicke derselben darf nur nicht geringer als 5 nm und nicht größer als 40 nm sein, und der Al-Zusammensetzungsanteil x derselben darf nur nicht geringer als 0,15 und nicht größer als 0,35 sein, und in diesem Fall können die 2DEG und die 2DHG durch einen Polarisierungseffekt jeweils mit der gewünschten Konzentration induziert werden.
  • In Bezug auf die Störstellen-Spezies und die Störstellenkonzentration jeder GaN-Schicht wird die GaN-Schicht 9 zum Beispiel mit Si mit einer Konzentration von etwa 5 × 1017 cm-3 bis 5 × 1018 cm-3 dotiert und weist dadurch eine Leitfähigkeit vom n-Typ auf. Die GaN-Schicht 10 wird mit Si mit einer Konzentration von etwa 2 × 1014 cm-3 bis 8 × 1016 cm-3 dotiert und weist dadurch eine Leitfähigkeit vom n-Typ auf. Die GaN-Schicht 12 wird mit Mg mit einer Konzentration von etwa 1 × 1015 cm-3 bis 1 × 1019 cm-3 dotiert und weist dadurch irgendeine der Leitfähigkeiten vom p-Typ, vom i-Typ und vom n-Typ auf.
  • Die GaN-Schicht 13 wird mit Si mit einer Konzentration von etwa 5 x 1017 cm-3 bis 1 × 1020 cm-3 dotiert und weist dadurch eine Leitfähigkeit vom n-Typ auf. Ferner kann es sich bei den Störstellen-Spezies vom n-Typ außer um Si auch um Germanium (Ge), Sauerstoff (O) oder dergleichen handeln. In einer ähnlichen Weise kann es sich bei den Störstellen-Spezies vom p-Typ, abgesehen von Mg, auch um Beryllium (Be), Kohlenstoff (C), Zink (Zn) oder dergleichen handeln.
  • Ferner wird die Mg-Konzentration der GaN-Schicht 12 in einem großen Bereich vorgegeben, wie vorstehend beschrieben, und dies liegt daran, dass sich die Mg-Konzentration, die zur Aufrechterhaltung der Durchschlagspannung erforderlich ist, in Abhängigkeit von der Dicke der GaN-Schicht 12 und der Länge derselben in der horizontalen Richtung stark ändert. In einem Fall zum Beispiel, in dem die Durchschlagspannung durch einen Durchgriff beträchtlich reduziert wird, sollte für die GaN-Schicht 12 eine Schicht vom p-Typ mit einer hohen Konzentration verwendet werden, die eine Mg-Konzentration von etwa 5 × 1017 cm-3 bis 1 × 1019 cm-3 aufweist. In einem anderen Fall dagegen, in dem durch eine Verbesserung der Kanalbeweglichkeit und einen Memory-Effekt von Mg eine Ladungsträgerkompensation der GaN-Schicht 13 auftritt, sollte die Mg-Konzentration der GaN-Schicht 12 mit etwa 1 × 1015 cm-3 bis 1 × 1017 cm-3 vorgegeben werden.
  • Hierbei handelt es sich bei dem Memory-Effekt von Mg um ein Phänomen, bei dem aufgrund von Restgaskomponenten in einer Aufwachskammer während des epitaxialen Aufwachsens der GaN-Schicht 12 auch dann, wenn die Zufuhr eines Quellengases von Mg gestoppt wird, Mg auch in die GaN-Schicht 13 eingebracht wird, bei der es sich um eine obere Schicht handelt.
  • Da die Donator-Konzentration der GaN-Schicht 13 bei einer tatsächlichen Verwendung so vorgegeben ist, dass sie nicht geringer als 1 × 1018 cm-3 ist, wird nur dann, wenn die Menge an Mg, das zugemischt wird, nicht höher als 1 × 1017 cm-3 ist, was eine einzige Zehnerpotenz geringer ist, angenommen, dass der Einfluss gering ist und der Flächenwiderstand der GaN-Schicht 13 kaum zunimmt, auch wenn die Ladungsträgerkompensation in der GaN-Schicht 13 auftritt. Aus diesem Grund wird die Mg-Konzentration der GaN-Schicht 12 mit etwa 1 × 1015 cm-3 bis 1 × 1017 cm-3 vorgegeben.
  • Andererseits ergibt sich in einem Fall, in dem eine derartige mit einer geringen Konzentration von Mg dotierte Schicht gebildet wird, ein Problem dahingehend, dass bei der Halbleitereinheit leicht ein Durchgriff auftritt. In diesem Fall wird der Durchgriff unterbunden, indem die Länge der GaN-Schicht 12, die durch die Gräben sandwichartig angeordnet ist, in der horizontalen Richtung so gering wie möglich gestaltet wird.
  • Durch Approximieren des Abstands zwischen den Gräben, der die Source-Einheitszelle 2 bildet, zum Beispiel auf nicht mehr als 100 nm, bevorzugter auf nicht mehr als 50 nm, wird die GaN-Schicht 12 vom p-Typ vollständig verarmt oder wird nahezu in diesen Zustand gebracht, und ein Eindringen des elektrischen Felds des Drain in den Körperbereich wird unterbunden. Da dadurch bei der Halbleitereinheit auch mit der mit einer geringen Konzentration von Mg dotierten Schicht kaum ein Durchgriff erfolgt, ist es möglich, sowohl eine hohe Durchschlagspannung als auch eine hohe Kanalbeweglichkeit zu erreichen.
  • In einem Fall, in dem die Mg-Konzentration der GaN-Schicht 12 reduziert wird, kann durch eine Reduktion der Löcher-Ladungsträgerkonzentration ferner eine Reduktion des Lawinendurchbruch-Vermögens ebenso wie das vorstehend beschriebene Problem des Durchgriffs verursacht werden. Da jedoch bei der vorliegenden bevorzugten Ausführungsform durch den Polarisationseffekt, der in einer mehrschichtigen Struktur aus der GaN-Schicht 12, der AlxGa1-xN-Schicht 11 und der GaN-Schicht 10 auftritt, das zweidimensionale Löchergas (2DHG) im Inneren der GaN-Schicht 12 in der Nähe der Grenzschicht der AlxGa1-xN-Schicht 11 induziert wird, werden die Löcher-Ladungsträger nicht verarmt, auch wenn die Mg-Konzentration reduziert wird, und dadurch ist es möglich, ein hohes Lawinendurchbruch-Vermögen sicherzustellen.
  • Um die Mesa-Struktur auf der Seite der ersten Hauptoberfläche des GaN-Substrats 8 zu bilden, wird anschließend mittels Photolithographie eine Resist-Maske RM aus einem Photoresist gebildet. Dabei sackt ein Endbereich des Photoresists in einem Nachhärtungs-Prozess des Photoresists durch Erwärmen des Photoresists bei einer hohen Temperatur ab, und es wird die Resist-Maske RM mit einer nach vorn verjüngten Form erhalten.
  • Als Nächstes wird in einem Prozessschritt gemäß 7 die Mesa-Struktur auf der Seite der ersten Hauptoberfläche des GaN-Substrats 8 gebildet, wobei diese Resist-Maske RM mit der nach vorn verjüngten Form als Ätz-Maske verwendet wird.
  • Für einen Trocken-Ätzprozess der GaN-Schichten 13, 12 und 10 sowie der AlxGa1-xN-Schicht 11 wird eine ICP-RIE-Vorrichtung (Inductive Coupled Plasma Reactive Ion Etching, reaktives Ionenätzen mit induktiv gekoppeltem Plasma) oder dergleichen verwendet. Es ist bevorzugt, als Gas, das für den Prozessablauf verwendet wird, Chlor (Cl) oder Bortrichlorid (BCl3) zu verwenden. Indem dieser Ätzprozess durchgeführt wird, werden jeweilige Bereiche der GaN-Schichten 13 und 12 sowie der AlxGa1-xN-Schicht 11 entfernt, die nicht mit der Resist-Maske RM bedeckt sind. Ferner wird die GaN-Schicht 10 bis zu einer vorgegebenen Dicke entfernt. Nach der Bearbeitung durch den Ätzprozess wird die Resist-Maske RM durch ein organisches Reinigen oder dergleichen entfernt.
  • Indem der Prozessablauf für die Mesa durchgeführt wird, wird die Mesa-Struktur mit dem oberen Oberflächenbereich 5, dem seitlichen Oberflächenbereich 6 und dem unteren Oberflächenbereich 7 auf der Seite der ersten Hauptoberfläche des GaN-Substrats 8 gebildet. Der Höhenunterschied zwischen dem oberen Oberflächenbereich 5 und dem unteren Oberflächenbereich7 beträgt 1 µm bis 2 µm, und der Neigungswinkel der nach vorn verjüngten Mesa ist nicht größer als 60 Grad. Durch Bilden einer derartigen Mesa-Struktur ist es möglich, mit der geneigten Feldplatten-Struktur einen ausreichenden Relaxationseffekt des elektrischen Felds zu erreichen.
  • Nach dem Bilden der Mesa-Struktur auf der Seite der ersten Hauptoberfläche des GaN-Substrats 8 durch den vorstehenden Prozess werden die Gate-Zelle 1, die Source-Einheitszelle 2 sowie die Anschlusszelle 3 gebildet. Im Folgenden wird eine Beschreibung angegeben, wobei der Schwerpunkt auf das Bilden der Source-Einheitszelle 2 gelegt wird, bei der es sich um einen besonderen Bereich der vorliegenden bevorzugten Ausführungsform handelt.
  • Zunächst wird mittels Photolithographie eine (nicht gezeigte) Resist-Maske mit einer Öffnung in einem Bereich, der einem Bereich für ein Bilden des Körperkontakts 14 entspricht, auf der GaN-Schicht 13 in dem oberen Oberflächenbereich 5 der Mesa-Struktur gebildet. Danach wird unter Verwendung einer ICP-RIE-Vorrichtung oder dergleichen ein Trocken-Ätzprozess an der GaN-Schicht 13 durchgeführt, wobei diese Resist-Maske als Ätz-Maske verwendet wird.
  • Für diesen Trocken-Ätzprozess wird ein Gas auf Chlor-Basis verwendet, wie beispielsweise Cl, BCl3 oder dergleichen. Die Ätzbedingungen müssen, wie jeweils erforderlich, nur so eingestellt werden, dass die GaN-Schicht 12 in dem unteren Bereich des Körperkontakts 14 freigelegt wird. Danach wird der Körperkontakt 14 erhalten, wie in 8 gezeigt, indem zur Entfernung der Resist-Maske ein organisches Reinigen oder dergleichen durchgeführt wird.
  • Als Nächstes wird in einem Prozessschritt gemäß 9 mittels eines Sputter-Verfahrens, eines chemischen Gasphasenabscheidungs(CVD)-Verfahrens, eines Beschichtungsverfahrens oder dergleichen die isolierende Schicht 15 auf der GaN-Schicht 13 gebildet. Als Schichtart kann Siliciumoxid (SiO2), Siliciumnitrid (Si3N4), Aluminiumoxid (Al2O3), Aluminiumnitrid (AlN), Aluminiumoxynitrid (AlON), Galliumoxid (Ga2O3) oder dergleichen verwendet werden. Die Schichtdicke kann unter Berücksichtigung der Beständigkeit als Hartmaske, der parasitären Kapazität zwischen der Gate-Elektrode 18 und der GaN-Schicht 13 oder dergleichen vorgegeben werden und ist bevorzugt gleich etwa 100 nm bis 500 nm.
  • Nach dem Bilden der isolierenden Schicht 15 wird mittels Photolithographie eine (nicht gezeigte) Resist-Maske auf der isolierenden Schicht 15 gebildet. Diese Resist-Maske weist eine Struktur für eine Bearbeitung der isolierenden Schicht 15 als Hartmaske auf, die zum Bilden des Graben-Gates 4 verwendet werden soll. Danach wird die isolierende Schicht 15 zum Beispiel unter Verwendung einer RIE-Vorrichtung (Reactive Ion Etching, reaktives Ionenätzen) strukturiert, wobei diese Resist-Maske als Ätz-Maske verwendet wird.
  • Das für diesen Ätzprozess zu verwendende Gas und die Ätzbedingungen können, wie jeweils erforderlich, aus allgemein bekannten Techniken gemäß der Art der isolierenden Schicht 15 gewählt werden. Schließlich wird die Resist-Maske durch organisches Reinigen oder dergleichen entfernt.
  • Unter Verwendung der strukturierten isolierenden Schicht 15 als Hartmaske werden als Nächstes in einem Prozessschritt gemäß 10 die GaN-Schichten 13, 12 und 10 sowie die AlxGa1-xN-Schicht 11 mittels eines Trocken-Ätzprozesses unter Verwendung einer ICP-RIE-Vorrichtung oder dergleichen selektiv entfernt, um dadurch das Graben-Gate 4 zu bilden.
  • Bei dem Ätz-Gas, das für diesen Trocken-Ätzprozess verwendet wird, handelt es sich bevorzugt um ein Ätz-Gas auf Chlor-Basis, wie beispielsweise Cl, BCl3 oder dergleichen. Es ist bekannt, dass in einem Fall, in dem das Ätz-Gas auf Chlor-Basis verwendet wird, die Ätz-Rate von AlxGa1-xN deutlich geringer als jene von GaN ist. Aus diesem Grund kann die AlxGa1-xN-Schicht 11 als ein Ätzstopp bei der Bearbeitung der Gräben verwendet werden, indem die AlxGa1-xN-Schicht 11 in der Nähe des unteren Bereichs des Graben-Gates 4 gebildet wird, wie bei der vorliegenden bevorzugten Ausführungsform.
  • Insbesondere in einem Fall, in dem die Bearbeitung der Gräben unter Verwendung eines Endpunkt-Detektors durchgeführt wird, ist erkennbar, dass ein Grabenrand die AlxGa1-xN-Schicht 11 erreicht, wenn sich die Lumineszenz-Intensität des Plasmas ändert, und wenn sich die Lumineszenz-Intensität erneut ändert, erreicht der Grabenrand die GaN-Schicht 10. Dadurch ist es möglich, die Position des Grabenrands präzise zu detektieren und einen Zeitpunkt für ein Stoppen des Ätzvorgangs präzise zu bestimmen.
  • Aus diesem Grund kann leicht bewirkt werden, dass sich die untere Oberfläche des Graben-Gates 4 näher bei einem Endbereich auf der Seite einer n-Schicht eines Hetero-pin-Übergangs befindet, der aus der GaN-Schicht 12, der AlxGa1-xN-Schicht 11 und der GaN-Schicht 10, d.h. einer oberen Oberfläche der GaN-Schicht 10, gebildet ist, und eine Verarmungsschicht kann sich problemlos von dem Hetero-pin-Übergang so erstrecken, dass sie den unteren Bereich des Graben-Gates 4 bedeckt. Der Relaxationseffekt des elektrischen Felds wird dadurch erhöht, und ein dielektrischer Durchschlag am unteren Bereich des Graben-Gates 4 kann unterbunden werden.
  • Indem bewirkt wird, dass sich die untere Oberfläche des Graben-Gates 4 näher bei der oberen Oberfläche der GaN-Schicht 10 befindet, kann ferner eine Überlappungslänge zwischen der Gate-Elektrode 18 und der GaN-Schicht 10 auf das Minimum verringert werden, und daher ist es möglich, die parasitäre Kapazität zu reduzieren und die Schaltgeschwindigkeit zu erhöhen.
  • Im Folgenden wird unter Bezugnahme auf 11 die Überlappungslänge der Gate-Elektrode 18 und der GaN-Schicht 10 beschrieben. Wie in 11 gezeigt, ist die Differenz zwischen der oberen Oberfläche der GaN-Schicht 10 und der Oberfläche (einer unteren Oberfläche) der Gate-Elektrode 18, die der unteren Oberfläche des Graben-Gates gegenüberliegt, als eine Überlappungslänge OL definiert. Wenn das Graben-Gate 4 tiefer wird und die Überlappungslänge OL größer wird, wird die parasitäre Kapazität höher, und die Schaltgeschwindigkeit wird reduziert.
  • Obwohl es gewünscht ist, dass das Graben-Gate 4 flach ist, wird daher, wenn das Graben-Gate 4 zu flach wird und die untere Oberfläche der Gate-Elektrode 18 höher als die obere Oberfläche der GaN-Schicht 10 positioniert wird, eine Unterlappung dort verursacht, wo der Kanal nicht mit der Schicht mit Störstellen vom n-Typ verbunden ist, und die Einheit wird in einen Zustand mit einem hohen Widerstand versetzt.
  • Indem die Tiefe des Graben-Gates 4 so vorgegeben wird, dass sich die obere Oberfläche der GaN-Schicht 10 auf gleicher Höhe mit der unteren Oberfläche der Gate-Elektrode 18 befindet oder die Gate-Elektrode 18 und die GaN-Schicht 10 einander überlappen, ist der Kanal dann zuverlässig mit der Schicht mit Störstellen vom n-Typ verbunden, und der EIN-Widerstand kann gering gehalten werden.
  • Als Nächstes wird das GaN-Substrat 8 in dem Zustand gereinigt, in dem das Graben-Gate 4 ausgebildet ist, und in einem Prozessschritt gemäß 12 wird die GaN-Schicht 16 unter Verwendung eines MOVPE-Verfahrens oder dergleichen epitaxial aufgewachsen und auf der inneren Oberfläche des Graben-Gates 4 gebildet. Da sämtliche Bereiche des Graben-Gates 4 mit Ausnahme der inneren Oberfläche mit der isolierenden Schicht 15 bedeckt sind, ist es möglich, die GaN-Schicht 16 selektiv nur auf der unteren Oberfläche und der seitlichen Oberfläche des Graben-Gates 4 zu bilden. Wenn dieses Verfahren eingesetzt wird, können jeweilige Akzeptor-Konzentrationen der Kanal-Schicht und des Körperbereichs einzeln vorgegeben werden, da die GaN-Schicht 16 auf der seitlichen Oberfläche des Graben-Gates 4, auf der die Kanal-Schicht ausgebildet ist, durch epitaxiales Aufwachsen gebildet werden kann.
  • Insbesondere kann die Akzeptor-Konzentration der GaN-Schicht 12, die als der Körperbereich dient, im Hinblick auf eine Verhinderung eines Durchgriffs, eine Reduktion des Kontaktwiderstands mit der Source-Elektrode 19 und dergleichen hoch vorgegeben werden, und die Akzeptor-Konzentration der GaN-Schicht 16, in der die Kanal-Schicht ausgebildet ist, kann im Hinblick auf eine Verbesserung der Beweglichkeit gering vorgegeben werden.
  • Ferner nimmt der EIN-Widerstand bei dem epitaxialen Aufwachsen der GaN-Schicht 16 mitunter beträchtlich zu, wenn die Schichtdicke der GaN-Schicht 16 groß vorgegeben wird. Dieses Phänomen tritt in einem Fall auf, in dem zwischen der Kanal-Schicht in dem unteren Bereich des Graben-Gates 4 und der GaN-Schicht 10 in einem leitenden Zustand des Transistors eine Potentialbarriere der GaN-Schicht 16 verbleibt. Um dieses Phänomen zu vermeiden, ist es wünschenswert, dass die Dicke der GaN-Schicht 16 nicht größer als jene der Kanal-Schicht vorgegeben wird. Insbesondere ist die Dicke der GaN-Schicht 16 bevorzugt nicht größer als 10 nm und bevorzugter etwa gleich 5 nm.
  • Nach dem epitaxialen Aufwachsen der GaN-Schicht 16 wird eine Wärmebehandlung an dem GaN-Substrat 8 bei einer Temperatur von etwa 600 °C bis 900 °C durchgeführt. Dadurch wird Wasserstoff (H2) von der GaN-Schicht 12 und der GaN-Schicht 16 desorbiert, und diese Schichten fungieren als aktive Schichten mit Störstellen vom p-Typ.
  • Als Nächstes wird das GaN-Substrat 8 in dem Zustand gereinigt, in dem die GaN-Schicht 16 ausgebildet ist, und in einem Prozessschritt gemäß 13 wird die Gate-Isolierschicht 17 nach einer Entfernung von organischen Substanzen, Partikeln, Metallverunreinigungen und dergleichen innerhalb des Graben-Gates 4 und auf der isolierenden Schicht 15 gebildet.
  • Als bevorzugtes Verfahren zum Bilden der Gate-Isolierschicht 17 kann ein CVD-Verfahren, ein Verfahren der atomaren (Gasphasen-) Schichtabscheidung (ALD), ein Sputter-Verfahren oder dergleichen eingesetzt werden. Für die Art der Gate-Isolierschicht 17 kann SiO2, Si3N4, Al2O3, AlN, AlON, Galliumoxid (Ga2O3) oder dergleichen verwendet werden. Die Schichtdicke derselben ist bevorzugt etwa gleich 30 nm bis 150 nm.
  • Ferner handelt es sich bei der Gate-Isolierschicht 17 nicht zwangsläufig um eine Einzelschicht, sondern es kann sich um eine laminierte Schicht handeln, die SiO2 enthält. Wenn die Gate-Isolierschicht 17 SiO2 enthält, kann die Zuverlässigkeit erhöht werden. Außerdem kann nach dem Bilden der Gate-Isolierschicht 17 mittels eines Temperprozesses oder dergleichen eine Verbesserung der Schichtqualität der Gate-Isolierschicht 17 vorgenommen werden.
  • Bei der vorliegenden bevorzugten Ausführungsform wird der Gate-zuerst-Prozess eingesetzt, bei dem der Gate-Stapel-Prozess durchgeführt wird, bevor eine Source-Elektrode und eine Drain-Elektrode gebildet werden. Aus diesem Grund weist die Halbleitereinheit der vorliegenden bevorzugten Ausführungsform im Vergleich zu einer Halbleitereinheit, die durch den Gate-zuletzt-Prozess erhalten wird, einige Vorzüge im Hinblick darauf auf, dass die flüssigen Mittel nicht eingeschränkt sind, die bei dem Reinigungsprozess vor dem Bilden der Gate-Isolierschicht 17 zu verwenden sind, und die Tempertemperatur und die Temperatmosphäre für die Verbesserung der Schichtqualität nach dem Bilden der Gate-Isolierschicht 17 nicht eingeschränkt sind.
  • Daher kann der vertikale Graben-MOSFET 100 der vorliegenden bevorzugten Ausführungsform im Vergleich mit einer allgemeinen GaN-Einheit, die durch Einsetzen des Gate-zuletzt-Prozesses erhalten wird, eine hohe Zuverlässigkeit erzielen.
  • Nach dem Bilden der Gate-Isolierschicht 17 wird die Gate-Elektrode 18 so gebildet, dass sie die Gate-Isolierschicht 17 bedeckt. Da bei der vorliegenden bevorzugten Ausführungsform der Gate-zuerst-Prozess eingesetzt wird, wie vorstehend beschrieben, ist es notwendig, nach dem Bilden der Gate-Elektrode 18 ein ohmsches Sintern der Source-Elektrode und der Drain-Elektrode durchzuführen.
  • Da es erforderlich ist, dass die Gate-Elektrode 18 eine hohe Wärmebeständigkeit aufweist, ist es aus diesem Grund wünschenswert, als Material für die Gate-Elektrode 18 ein hochschmelzendes Metall oder eine Verbindung desselben zu verwenden, wie beispielsweise Titannitrid (TiN), Wolfram (W), Molybdän (Mo), Molybdänsilicid (MoSix), Wolframsilicid (WSix), Titansilicid (TiSix), Tantalsilicid (TaSix) oder dergleichen. Ferner kann polykristallines Silicium (Poly-Si) verwendet werden.
  • Außerdem handelt es sich bei der Gate-Elektrode 18 nicht zwangsläufig um eine Einzelschicht, sondern es kann sich um eine laminierte Schicht handeln, die aus einem Metall-Gate und einem Poly-Si-Gate gebildet ist. Als Verfahren zur Herstellung der Gate-Elektrode 18 kann ein Sputter-Verfahren, ein CVD-Verfahren, ein ALD-Verfahren oder dergleichen eingesetzt werden. Die Schichtdicke derselben ist etwa gleich 100 nm bis 1 µm.
  • Als Nächstes wird die Gate-Elektrode 18 strukturiert. In einem Fall, in dem es sich bei der Gate-Elektrode 18 um ein Metall-Gate handelt, wird zunächst mittels eines Photolithographie-Prozesses eine Resist-Maske mit einer Öffnung, die einem Bereich der Gate-Elektrode 18 entspricht, der entfernt werden soll, auf der Gate-Elektrode 18 gebildet. Danach wird die Gate-Elektrode 18 unter Verwendung der Resist-Maske als Ätz-Maske selektiv geätzt. Das Verfahren zum Ätzen des Metall-Gates kann, wie jeweils erforderlich, in Abhängigkeit von Eigenschaften des Gate-Materials aus allgemein bekannten Techniken gewählt werden. Nach dem Strukturieren der Gate-Elektrode 18 wird die Resist-Maske durch organisches Reinigen oder dergleichen entfernt.
  • In einem anderen Fall, in dem es sich bei der Gate-Elektrode 18 um eine Schicht handelt, wie beispielsweise Poly-Si oder dergleichen, die mittels CVD erhalten wird, kann die Gate-Elektrode ferner nur durch Zurückätzen strukturiert werden, wobei der Photolithographie-Prozess weggelassen wird. In diesem Fall wird eine Poly-Si-Schicht so gebildet, dass sie eine ausreichende Dicke aufweist, um das Graben-Gate 4 einzubetten, und wird dann zurückgeätzt, so dass diese dadurch innerhalb des Graben-Gates 4 belassen wird.
  • Dann wird in der Gate-Zelle 1 ein Kontaktloch unmittelbar oberhalb des Graben-Gates 4 in der Nähe der Gate-Zelle 1 angeordnet, und die Gate-Kontaktstellen-Elektrode 23 wird mit der Poly-Si-Schicht innerhalb des Graben-Gates 4 in Kontakt gebracht. In diesem Fall ist die Ätzstopp-Elektrode 24 in der Gate-Zelle 1 nicht notwendig, und ein Großteil der Gate-Zelle 1 mit Ausnahme eines oberen Bereichs des Graben-Gates 4 wird mit der isolierenden Schicht 21 bedeckt. Als Ätz-Gas, das in diesem Fall verwendet wird, wird entsprechend zum Beispiel Schwefelhexafluorid (SF6) eingesetzt.
  • Als Nächstes werden in einem Prozessschritt gemäß 14 die isolierende Schicht 15 und die Gate-Isolierschicht 17 unter Verwendung der strukturierten Gate-Elektrode 18 als Ätz-Maske geätzt. In einem Fall, in dem es sich bei der isolierenden Schicht 15 und der Gate-Isolierschicht 17 jeweils um SiO2 handelt, kann das SiO2 unter Verwendung von gepufferter Fluorwasserstoffsäure (BHF) in einem nicht notwendigen Bereich entfernt werden, der nicht mit der Gate-Elektrode 18 bedeckt ist.
  • Als Nächstes wird die Source-Elektrode 19 gebildet. Zunächst wird in einem Prozessschritt gemäß 15 mittels eines Photolithographie-Prozesses eine Resist-Maske RM1 mit einer Öffnung gebildet, die einem Bereich entspricht, in dem die Source-Elektrode 19 gebildet werden soll. Danach wird die Source-Elektrode 19 unter Verwendung eines EB-Verdampfungsverfahren (Electron Beam, Elektronenstrahl) oder dergleichen gebildet. Bei dem EB-Verdampfungsverfahren wird ein Material zum Bilden der Source-Elektrode mittels eines Elektronenstrahls verdampft, und das verdampfte Material zum Bilden der Source wird auf einer unteren Oberfläche der Öffnung der Resist-Maske RM1 und auf der Resist-Maske RM1 abgeschieden, so dass dadurch eine Metallschicht gebildet wird.
  • Ferner kann als Material für die Source-Elektrode 19 zum Beispiel Titan (Ti), Aluminium (Al), Platin (Pt), Nickel (Ni), Vanadium (V), Niob (Nb), Kupfer (Cu), Molybdän (Mo), Palladium (Pd), Silber (Ag), Gold (Au) oder dergleichen verwendet werden. Bei der Source-Elektrode 19 handelt es sich nicht zwangsläufig um eine Einzelschicht aus einem derartigen Material, sondern es kann sich um eine Mehrfachschicht handeln, oder sie kann durch Aufeinanderschichten einer Mehrzahl von Schichten gebildet werden, die aus den vorstehenden Materialien gewählt werden. Wenn das EB-Verdampfungsverfahren eingesetzt wird, kann die Mehrfachschicht gebildet werden, indem diese Materialien lediglich gewechselt werden.
  • Außerdem kann eine Metallschicht mit einer hohen Austrittsarbeit teilweise zwischen der Source-Elektrode 19 und dem Körperkontakt 14 gebildet werden. Für diese Metallschicht kann Ni, Pd, Pt, Au oder dergleichen verwendet werden. In diesem Fall kann eine Struktur vorliegen, bei der die Source-Elektrode 19 eine Mehrfachschicht ist und die untere Schicht derselben eine Metallschicht aus einem derartigen Material ist. Da die Source-Elektrode 19 leichter in Kontakt mit der GaN-Schicht 12 vom p-Typ kommen kann, wenn eine derartige Struktur eingesetzt wird, wird das Körperpotential stabilisiert, und eine Variation der Schwellenspannung wird reduziert. Da es ferner leichter wird, Löcher aus dem Körperbereich zu ziehen, wird das Lawinendurchbruch-Vermögen erhöht.
  • Was die obere Schicht der Source-Elektrode 19 betrifft, ist es bevorzugt, eine Schicht zu bilden, die während des Ätzens der isolierenden Schicht 21 kaum geätzt wird, und zum Beispiel eine Au-Schicht zu verwenden.
  • Nach dem Bilden der Metallschicht wird ein nicht notwendiger Bereich der Source-Elektrode 19 durch Ablösen der Resist-Maske RM1 entfernt, und die Source-Elektrode 19 verbleibt nur auf der GaN-Schicht 13 und dem Körperkontakt 14.
  • Obwohl eine Beschreibung unter Bezugnahme auf Figuren weggelassen ist, kann ferner die Ätzstopp-Elektrode 24, die oberhalb der Gate-Elektrode 18 in der Gate-Zelle 1 angeordnet wird, gleichzeitig mit der Source-Elektrode 19 gebildet werden. Durch Anordnen der Ätzstopp-Elektrode 24 oberhalb der Gate-Elektrode 18 wird es nicht nur leichter, eine Ätzzeitdauer beim Bilden des Kontaktlochs vorzugeben, sondern es wird auch möglich, ein Metallmaterial für die Gate-Elektrode 18 einzusetzen, das keine Beständigkeit gegenüber einem Trocken-Ätzprozess aufweist.
  • Mit anderen Worten, es wird möglich, das Material für die Gate-Elektrode 18 im Hinblick auf die Austrittsarbeit, die Wärmebeständigkeit und die Strukturierungseigenschaften zu wählen. Obwohl die Source-Elektrode 19 und die Ätzstopp-Elektrode 24 bei der vorliegenden bevorzugten Ausführungsform gleichzeitig aus dem gleichen Material gebildet werden, werden ferner der Einfachheit halber unterschiedliche Bezeichnungen für diese verwendet.
  • Nach dem Bilden der Source-Elektrode 19 wird in einem Prozessschritt gemäß 16 die Drain-Elektrode 20 auf der zweiten Hauptoberfläche des GaN-Substrats 8 gebildet. Das Material und das Verfahren zur Herstellung der Drain-elektrode 20 sind die gleichen wie jene für die Source-Elektrode 19.
  • Nach dem Bilden der Source-Elektrode 19 und der Drain-Elektrode 20 wird ein Sinterprozess bei einer Temperatur von etwa 500 °C bis 800 °C durchgeführt, um einen ohmschen Kontakt zu erhalten. In Bezug auf die Sinterbedingungen wird der Prozess bevorzugt über etwa 10 Minuten bis 30 Minuten hinweg in einer Stickstoff-Atmosphäre durchgeführt.
  • Als Nächstes wird in einem Prozessschritt gemäß 17 die isolierende Schicht 21 auf der Seite der ersten Hauptoberfläche des GaN-Substrats 8 in einem Zustand gebildet, in dem die Source-Elektrode 19 und die Drain-Elektrode 20 ausgebildet sind. Auf der Seite der ersten Hauptoberfläche des GaN-Substrats 8 liegen in diesem Zustand große Vorsprünge und Vertiefungen vor, da die Mesa-Struktur und das Graben-Gate 4 ausgebildet sind, und es besteht die Möglichkeit, dass die Kontaktstellen-Elektrode brechen kann.
  • Um zu bewirken, dass das Substrat eben wird, ist es dann bevorzugt, für die isolierende Schicht 21 eine isolierende Schicht vom Beschichtungs-Typ zu verwenden, wie beispielsweise eine Spin-on-Glass(SOG)-Schicht oder dergleichen. Als isolierende Schicht wird eine Siloxanharzschicht verwendet, die Silicium enthält. In Bezug auf diese Schicht wird ein Siloxanharz in ein organisches Lösungsmittel gemischt, um eine organische Siloxanharzlösung herzustellen, und diese Lösung wird angebracht und gehärtet (gesintert), so dass dadurch eine Siliciumoxid-Schicht gebildet wird, wobei die organische Komponente sublimiert.
  • Da mit der SOG-Schicht einige Probleme einhergehen, wie beispielsweise in Bezug auf Haftung, Auftreten von Rissen, Auftreten von minderwertigen Durchgängen und dergleichen, ist es ferner bevorzugt, eine sandwichartige Struktur anzuordnen, bei welcher die SOG-Schicht durch SiO2-Schichten oder dergleichen, die mittels eines CVD-Verfahrens oder eines ALD-Verfahrens oberhalb und unterhalb der SOG-Schicht gebildet werden, sandwichartig angeordnet wird.
  • Als Nächstes wird in einem Prozessschritt gemäß 18 ein Kontaktloch CH in der isolierenden Schicht 21 gebildet. Zunächst wird mittels eines Photolithographie-Prozesses eine Resist-Maske RM2 mit einer Öffnung, die einem Bereich entspricht, in dem das Kontaktloch CH gebildet werden soll, auf der isolierenden Schicht 21 gebildet. Es ist wünschenswert, dass eine Querschnittsform des Kontaktlochs CH in einer nach vorn verjüngten Form geneigt ist, um eine Abtrennung zu unterbinden, die durch eine Stufe in der Kontaktstellen-Elektrode verursacht wird.
  • Um eine derartige Querschnittsform zu erzielen, wird bewirkt, dass das Öffnungsende des Photoresists in einem Nachhärtungsprozess des Photoresists durch eine Erwärmung des Photoresists bei einer hohen Temperatur absackt, und dadurch wird die in 18 gezeigte, nach vorn verjüngte Resist-Maske RM2 erhalten.
  • Unter Verwendung von RIE wird ein Trocken-Ätzprozess durchgeführt, wobei diese Resist-Maske RM2 als Ätz-Maske verwendet wird, und dadurch wird das Kontaktloch CH gebildet, das die isolierende Schicht 21 durchdringt und bis zu der Source-Elektrode 19 reicht.
  • In einem Fall, in dem es sich bei dem Material für die isolierende Schicht 21 um SiO2 handelt, ist es ferner bevorzugt, Fluoroform (CHF3) als ein Ätz-Gas zu verwenden. In einem Fall, in dem Au für die Source-Elektrode 19 und die Ätzstopp-Elektrode 24 verwendet wird, wie zuvor beschrieben, besteht keine Wahrscheinlichkeit, dass der Trocken-Ätzprozess während des Trockenätzens durch die Gate-Elektrode 18 in der Gate-Zelle 1 und die Source-Elektrode 19 in der Source-Einheitszelle 2 hindurch verläuft, da Au eine hohe Beständigkeit gegenüber einem Trockenätzen aufweist. Außerdem kann auf die Source-Elektrode 19 und die Ätzstopp-Elektrode 24 als eine Schutzelektrode Bezug genommen werden.
  • Als Nächstes wird eine Kontaktstellenelektrode gebildet. Zunächst wird mittels eines Photolithographie-Prozesses eine Resist-Maske mit einer Öffnung, die einem Bereich entspricht, in dem die Kontaktstellen-Elektrode gebildet werden soll, auf der isolierenden Schicht 21 gebildet. Danach wird mittels eines EB-Verdampfungsverfahrens eine Metallschicht aus einer Einzelschicht aus Ti, Al, Pt, Ni, V, Nb, Cu, Mo, Pd, Au oder dergleichen oder aus einer Mehrfachschicht aus einigen dieser Elemente gebildet, und danach wird ein nicht notwendiger Bereich der Metallschicht durch Ablösen der Resist-Maske entfernt. Indem dieser Prozess durchgeführt wird, so wird eine mit der Source-Elektrode 19 verbundene Source-Kontaktstellen-Elektrode 22 in der Source-Einheitszelle 2 (2) gebildet, und eine mit der Ätzstopp-Elektrode 24 verbundene Gate-Kontaktstellen-Elektrode 23 wird in der Gate-Zelle 1 (3) gebildet.
  • In einem Fall, in dem aufgrund einiger Probleme, wie beispielsweise in Bezug auf die Wärmeabführung der Halbleitereinheit, eine Abtrennung, die durch eine Stufe in der Kontaktstellen-Elektrode verursacht wird, und dergleichen, eine dicke Kontaktstellen-Elektrode notwendig ist, kann die Kontaktstellen-Elektrode mittels eines Sputter-Verfahrens gebildet werden. In diesem Fall muss nach dem Bilden der Kontaktstellen-Elektrode nur eine Strukturierung mittels eines Photolithographie-Prozesses und eines Trocken-Ätzprozesses durchgeführt werden.
  • Ferner ist ein Endbereich der Source-Kontaktstellen-Elektrode 22 auf der isolierenden Schicht 21 in der Anschlusszelle 3 in Richtung zu dem unteren Oberflächenbereich 7 der Mesa-Struktur geneigt und weist einen Anschlussbereich auf dem unteren Oberflächenbereich 7 auf (4).
  • Indem die SOG-Schicht geebnet wird, wird die Dicke der isolierenden Schicht 21 von dem oberen Oberflächenbereich 5 in Richtung zu dem unteren Oberflächenbereich 7 der Mesa-Struktur in einer phasenartigen Weise größer, und dadurch wird die geneigte Feldplatten-Struktur gebildet. Dadurch ist es möglich, die Konzentration des elektrischen Felds an dem Chip-Anschlussbereich zu reduzieren und die Durchschlagspannung in dem vertikalen Graben-MOSFET 100 zu erhöhen.
  • Da die Stromausbreitungsschicht (CSL) gemäß dem vorstehend beschriebenen vertikalen Graben-MOSFET 100 der ersten bevorzugten Ausführungsform aus dem zweidimensionalen Elektronengas (2DEG) gebildet wird, das in der Nähe der Grenzschicht zwischen der AlxGa1-xN-Schicht 11 und der GaN-Schicht 10 erzeugt wird, breitet sich der Strom nach Durchlaufen der Kanalschicht auf der seitlichen Oberfläche des Graben-Gates 4 leicht aus, und der EIN-Widerstand wird reduziert. Da zum Bilden der Stromausbreitungsschicht CSL ferner keine zusätzliche Dotierung notwendig ist, wird die Durchschlagspannung nicht beeinträchtigt.
  • Bei einem Vergleich zwischen dem MOSFET, bei dem die Struktur der vorliegenden bevorzugten Ausführungsform eingesetzt wird, und einem MOSFET, bei dem die Struktur nicht eingesetzt wird, kann bei dem MOSFET, bei dem die Struktur der vorliegenden bevorzugten Ausführungsform eingesetzt wird, unter der Bedingung der gleichen Durchschlagspannung der EIN-Widerstand signifikant reduziert werden.
  • Durch Verwenden eines Ätzstopp-Effekts der AlxGa1-xN-Schicht 11 kann ferner leichter bewirkt werden, dass sich die untere Oberfläche des Graben-Gates 4 näher bei dem Endbereich auf der Seite der n-Schicht des pin-Übergangs befindet, d.h. der oberen Oberfläche der GaN-Schicht 10. Da die Verarmungsschicht, die sich von dem pin-Übergang aus erstreckt, dadurch leichter den unteren Bereich des Graben-Gates 4 bedecken kann und der Relaxationseffekt des elektrischen Felds erhöht wird, ist es möglich, einen dielektrischen Durchschlag an dem unteren Bereich des Graben-Gates 4 zu unterbinden und die Durchschlagspannung zu erhöhen. Da die Überlappungslänge zwischen der Gate-Elektrode 18 und der GaN-Schicht 10 außerdem auf das Minimum verringert werden kann, ist es möglich, die parasitäre Kapazität zu reduzieren und die Schaltgeschwindigkeit zu erhöhen.
  • Da die GaN-Schicht 16 durch epitaxiales Aufwachsen auf der seitlichen Oberfläche des Graben-Gates 4 gebildet wird, in der die Kanalschicht ausgebildet ist, ist es ferner möglich, die jeweiligen Akzeptor-Konzentrationen der Kanalschicht und des Körperbereichs einzeln mit optimalen Konzentrationen vorzugeben. Dadurch ist es möglich, sowohl eine hohe Beständigkeit gegenüber einem Durchgriff (eine hohe Durchschlagspannung) als auch eine hohe Kanalbeweglichkeit zu erzielen.
  • Außerdem ist es möglich, die Beständigkeit gegenüber einem Durchgriff zu aufrechtzuerhalten und den Memory-Effekt von Mg zu unterbinden, indem die Mg-Konzentration der GaN-Schicht 12 reduziert wird, während der Abstand zwischen den Gräben reduziert wird. Da die Menge an Mg reduziert werden kann, mit der die GaN-Schicht 13 unbeabsichtigt dotiert wird, wird die Ladungsträgerkompensation abgeschwächt, und eine Erhöhung des Flächenwiderstands der GaN-Schicht 13 kann unterbunden werden.
  • Da das zweidimensionale Löchergas (2DHG), das den Polarisationseffekt nutzt, der in der mehrschichtigen Struktur aus der GaN-Schicht 12, der AlxGa1-xN-Schicht 11 und der GaN-Schicht 10 auftritt, können die Löcher-Ladungsträger ferner nicht verarmt werden, auch wenn die Mg-Konzentration der GaN-Schicht 12 reduziert wird, und dadurch ist es möglich, ein hohes Lawinendurchbruch-Widerstandsvermögen sicherzustellen.
  • Da der EIN-Widerstand in dem vertikalen Graben-MOSFET 100 der ersten bevorzugten Ausführungsform reduziert werden kann, wie vorstehend beschrieben, ist es außerdem möglich, die Chip-Fläche zu reduzieren, die zur Erzielung eines Nennstroms erforderlich ist. Im Fall eines Halbleiters, der viele Versetzungen aufweist, wie beispielsweise GaN, trägt die Reduktion der Chip-Fläche signifikant zu einer Erhöhung der Chip-Ausbeute bei.
  • Variationen
  • Bei dem vorstehend beschriebenen vertikalen Graben-MOSFET 100 der ersten bevorzugten Ausführungsform ist eine geringe Dicke der GaN-Schicht 16 in einem Bereich von 5 nm bis 10 nm vorgegeben, um den EIN-Widerstand zu reduzieren. In einem Fall, in dem eine geringe Dicke der GaN-Schicht 16 vorgegeben wird, ist es jedoch aufgrund von Kristallschädigungen an der seitlichen Oberfläche des Graben-Gates 4 und Kontamination der Störstellen von der seitlichen Oberfläche des Graben-Gates 4 mitunter schwierig, die Kristallqualität der Kanalschicht zu erhöhen. In einem derartigen Fall kann die GaN-Schicht 16 so gebildet werden, dass sie dick ist, und kann dann unter Verwendung einer ICP-RIE-Vorrichtung oder dergleichen zurückgeätzt werden, um die GaN-Schicht 16 selektiv an dem unteren Bereich des Graben-Gates 4 zu entfernen.
  • 19 ist ein Querschnitt, der einen Zustand der Source-Einheitszelle 2 nach dem Zurückätzen zeigt, und die dicke GaN-Schicht 16 verbleibt auf der seitlichen Oberfläche des Graben-Gates 4, und die GaN-Schicht 16 auf dem unteren Bereich des Graben-Gates 4 wurde entfernt.
  • Somit wird durch Einsetzen der Struktur, bei der die GaN-Schicht 16 nur auf der seitlichen Oberfläche des Graben-Gates 4 angeordnet ist, eine Einschränkung in Bezug auf die Dicke der GaN-Schicht 16 eliminiert, und dadurch ist es möglich, die Dicke der GaN-Schicht 15 zu vergrößern. Dadurch wird eine Vergrößerung eines Abstands zwischen einer Aufwachs-Grenzschicht einer epitaxial aufwachsenden Schicht und einer Kanal-Grenzschicht ermöglicht, und die Kanalschicht wird weniger empfindlich gegenüber den Effekten einer Kristallschädigung an der seitlichen Oberfläche des Graben-Gates 4 und einer Kontamination der Störstellen, und dadurch kann eine Erhöhung der Qualität der Kanalschicht erwartet werden. Ferner wird angenommen, dass die Dicke der GaN-Schicht 16 auf der seitlichen Oberfläche des Graben-Gates 4 nicht geringer als 10 nm und nicht größer als 1 µm ist.
  • Danach wird in einem Prozessschritt gemäß 20 die Gate-Isolierschicht 17 innerhalb des Graben-Gates 4 und auf der isolierenden Schicht 15 gebildet. Nach diesem Bilden wird die Gate-Elektrode 18 auf der Gate-Isolierschicht 17 gebildet. Die Gate-Isolierschicht 17 und die Gate-Elektrode 18 werden ohne eine Einfügung der GaN-Schicht 16 zwischen diesen auf den unteren Bereich des Graben-Gates 4 geschichtet.
  • Ferner werden die GaN-Schicht 12 und die GaN-Schicht 16 mit Mg als Störstellen vom p-Typ dotiert. Das GaN vom p-Typ ist jedoch empfindlich gegenüber einer Schädigung während des Prozesses und kann aufgrund einer unbeabsichtigten Kontamination der Störstellen, einer Ladungsträgerkompensation, die durch Defekte vom Donator-Typ verursacht werden, oder dergleichen zu GaN vom i-Typ oder vom n-Typ werden.
  • Wenn es sich bei den Leitfähigkeitstypen der GaN-Schicht 12 und der GaN-Schicht 16 um den p-Typ handelt, wird die Einheit als ein normaler MOSFET vom n-Typ betrieben, und die vorliegende erste bevorzugte Ausführungsform und die später beschriebene zweite bevorzugte Ausführungsform sind (werden) unter der Annahme beschrieben, dass es sich bei den Leitfähigkeitstypen der GaN-Schicht 12 und der GaN-Schicht 16 um den p-Typ handelt.
  • Auch wenn es sich bei den Leitfähigkeitstypen der GaN-Schicht 12 und der GaN-Schicht 16 ferner um den i-Typ oder den n-Typ handelt, wird die Einheit als ein MOSFET betrieben. Da auch in einem Zustand, in dem keine Gate-Vorspannung anliegt, Ladungsträger vorhanden sind, wird die Einheit insbesondere als ein MOSFET vom normalerweise eingeschalteten Typ betrieben. Wenn es sich bei den Leitfähigkeitstypen der GaN-Schicht 12 und der GaN-Schicht 16 um den i-Typ oder den n-Typ handelt, kann die Einheit als ein MOSFET vom normalerweise eingeschalteten Typ verwendet werden.
  • In einem Fall, in dem es sich bei den Leitfähigkeitstypen der GaN-Schicht 12 und der GaN-Schicht 16 um den i-Typ oder den n-Typ handelt, kann ferner der EIN-Widerstand während der Leitung reduziert werden. In einem Fall, in dem es wichtig ist, Leitungsverluste zu reduzieren, wird mitunter aus diesem Grund absichtlich bewirkt, dass die GaN-Schicht 12 und die GaN-Schicht 16 vom i-Typ oder vom n-Typ sind, und die Einheit wird als ein MOSFET vom normalerweise eingeschalteten Typ betrieben.
  • Zweite bevorzugte Ausführungsform
  • Struktur der Einheit
  • 21 ist ein Querschnitt, der eine Source-Einheitszelle eines vertikalen Graben-MOSFET 200 der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung zeigt. Wie in 21 gezeigt, weist der vertikale Graben-MOSFET 200 nahezu die gleiche Struktur wie jene des unter Bezugnahme auf 2 beschriebenen vertikalen Graben-MOSFET 100 auf, und Bestandteile oder Komponenten, die identisch mit jenen des vertikalen Graben-MOSFET 100 sind, sind durch die gleichen Bezugszeichen dargestellt, und eine redundante Beschreibung derselben wird weggelassen.
  • Bei dem vertikalen Graben-MOSFET 200 gemäß 21 unterscheidet sich die Abscheidung der epitaxial aufwachsenden Schicht in der Peripherie des Graben-Gates 4 von jener bei dem vertikalen Graben-MOSFET 100. Insbesondere reicht die Endoberfläche der AlxGa1-xN-Schicht 11 in der horizontalen Richtung nicht bis zu der seitlichen Oberfläche des Graben-Gates 4, und die GaN-Schicht 12 ist zwischen die Endoberfläche der AlxGa1-xN-Schicht 11 in der horizontalen Richtung und die seitliche Oberfläche des Graben-Gates 4 eingefügt. Ferner ist die GaN-Schicht 16 nicht auf der inneren Oberfläche des Graben-Gates 4 ausgebildet, und die Gate-Isolierschicht 17 befindet sich in Kontakt mit der inneren Oberfläche des Graben-Gates 4.
  • Da gemäß der vorliegenden bevorzugten Ausführungsform keine GaN-Schicht vom p-Typ auf der unteren Oberfläche des Graben-Gates 4 existiert, kann der Kanal auf der seitlichen Wand der GaN-Schicht 12 leichter mit der GaN-Schicht 10 verbunden werden. Da dadurch die parasitäre Kapazität zwischen der Kanalschicht und der GaN-Schicht 10 eliminiert wird, ist es möglich, den EIN-Widerstand weiter zu reduzieren. Da zwischen der Kanalschicht und der GaN-Schicht 10 keine parasitäre Kapazität vorhanden ist, ist es möglich, den Ein-Widerstand weiter zu reduzieren.
  • Da die GaN-Schicht 12 zwischen die Endoberfläche der AlxGa1-xN-Schicht 11 in der horizontalen Richtung und die seitliche Oberfläche des Graben-Gates 4 eingefügt ist, kann ferner der Abstand zwischen der Aufwachs-Grenzschicht der epitaxial aufwachsenden Schicht und der Kanal-Grenzschicht vergrößert werden.
  • 22 ist eine Ansicht, die eine positionelle Relation zwischen der Aufwachs-Grenzschicht der epitaxial aufwachsenden Schicht und der Kanal-Grenzschicht zeigt. Wie in 22 gezeigt, entsprechen eine Grenzschicht G1 zwischen der AlxGa1-xN-Schicht 11 und der GaN-Schicht 12 und eine Grenzschicht G2 zwischen der GaN-Schicht 12 und der GaN-Schicht 10 der Aufwachs-Grenzschicht der epitaxial aufwachsenden Schicht, und eine Kanalschicht CHN ist von der Endoberfläche der GaN-Schicht 12 in Richtung zu dem Inneren der GaN-Schicht 12 ausgebildet, bei denen es sich um Bestandteile der seitlichen Oberfläche des Graben-Gates 4 handelt.
  • Da sich die Kanalschicht CHN größtenteils weit entfernt von der Grenzschicht G1 befindet, ist es somit möglich, die Kristallqualität der Kanalschicht CHN zu erhöhen, und die Menge an Störstellen, die zugemischt wird, kann leichter reduziert werden, und die Kanalbeweglichkeit kann leichter erhöht werden. Im Ergebnis kann der EIN-Widerstand im Vergleich zu dem vertikalen Graben-MOSFET 100 der ersten bevorzugten Ausführungsform leichter reduziert werden.
  • Herstellungsverfahren
  • Unter Bezugnahme auf die 23 bis 29 wird ein Verfahren zur Herstellung des vertikalen Graben-MOSFET 200 der zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung beschrieben.
  • Zunächst werden in einem Prozessschritt gemäß 23 die GaN-Schicht 9, die GaN-Schicht 10 sowie die AlxGa1-xN-Schicht 11 sequentiell auf die erste Hauptoberfläche des GaN-Substrats 8 geschichtet. Die Dicke, die Menge an Störstellen, der Leitfähigkeitstyp und dergleichen jeder Schicht sind die gleichen wie jene bei der ersten bevorzugten Ausführungsform.
  • Als Nächstes wird eine Resist-Maske RM10 mit einer Öffnung, die einem Bereich der AlxGa1-xN-Schicht 11 entspricht, der entfernt werden soll, auf der AlxGa1-xN-Schicht 11 gebildet. Um eine Aussparung 25 zu bilden, wird die AlxGa1-xN-Schicht 11 mittels eines Trocken-Ätzprozesses entfernt und wird ein Bereich der GaN-Schicht 10 entfernt, wobei die Resist-Maske RM10 als Ätz-Maske verwendet wird. Ferner ist die Tiefe der Aussparung 25 nicht größer als 100 nm. Danach wird ein organisches Reinigen auf dem GaN-Substrat 8 in einem Zustand durchgeführt, in dem die Aussparung 25 ausgebildet ist, um die Resist-Maske RM10 zu entfernen.
  • Als Nächstes wird das GaN-Substrat 8 nach der Entfernung der Resist-Maske RM10 gereinigt, und in einem Prozessschritt gemäß 25 werden unter Verwendung eines MOVPE-Verfahrens oder dergleichen sequentiell die GaN-Schicht 12 und die GaN-Schicht 13 durch ein epitaxiales Aufwachsen auf der GaN-Schicht 10 und der AlxGa1-xN-Schicht 11 gebildet.
  • Da die GaN-Schicht 12 hier nicht nur als eine Schicht zur Verhinderung eines Durchgriffs, sondern auch als Kanalschicht dient, ist es hierbei bevorzugt, die Mg-Konzentration im Vergleich zu der ersten bevorzugten Ausführungsform zu reduzieren, und insbesondere wird die GaN-Schicht 12 derart mit Mg dotiert, dass sie eine Konzentration von etwa 1 × 1015 cm-3 bis 5 × 1018 cm-3 aufweist. Wie auch bereits bei der ersten bevorzugten Ausführungsform beschrieben, ist es möglich, die Beständigkeit gegenüber einem Durchgriff durch Reduzieren des Abstands zwischen den Gräben aufrechtzuerhalten, auch wenn die Mg-Konzentration der GaN-Schicht 12 reduziert wird.
  • Als Nächstes wird eine Resist-Maske mit einer Öffnung, die einem Bereich entspricht, in dem der Körperkontakt 14 gebildet werden soll, auf der GaN-Schicht 13 gebildet. Danach wird unter Verwendung einer ICP-RIE-Vorrichtung oder dergleichen ein Trocken-Ätzprozess an der GaN-Schicht 13 durchgeführt, wobei die Resist-Maske als Ätz-Maske verwendet wird. Die Bedingungen für diesen Trocken-Ätzprozess sind die gleichen wie jene bei der ersten bevorzugten Ausführungsform. Danach wird die Resist-Maske durch ein organisches Reinigen oder dergleichen entfernt, und dadurch wird der in 26 gezeigte Körperkontakt 14 erhalten.
  • Als Nächstes wird in einem Prozessschritt gemäß 27 unter Verwendung eines Sputter-Verfahrens, eines chemischen Gasphasenabscheidungs(CVD)-Verfahrens, eines Beschichtungsverfahrens oder dergleichen die isolierende Schicht 15 auf der GaN-Schicht 13 gebildet. Die Schichtart und die Schichtdicke sind die gleichen wie jene bei der ersten bevorzugten Ausführungsform. Nach dem Bilden der isolierenden Schicht 15 wird mittels Photolithographie eine (nicht gezeigte) Resist-Maske auf der isolierenden Schicht 15 gebildet. Diese Resist-Maske weist eine Struktur für eine Bearbeitung der isolierenden Schicht 15 als Hartmaske auf, die zum Bilden des Graben-Gates 4 verwendet werden soll.
  • Danach wird die isolierende Schicht 15 zum Beispiel unter Verwendung einer RIE-Vorrichtung strukturiert, wobei diese Resist-Maske als Ätz-Maske verwendet wird. Das Gas, das für diesen Ätzprozess verwendet werden soll, und die ÄtzBedingungen sind die gleichen wie jene bei der ersten bevorzugten Ausführungsform. Schließlich wird die Resist-Maske durch organisches Reinigen oder dergleichen entfernt.
  • Als Nächstes werden in einem Prozessschritt gemäß 28 die GaN-Schichten 13, 12 und 10 mittels eines Trocken-Ätzprozesses unter Verwendung einer ICP-RIE-Vorrichtung oder dergleichen selektiv entfernt, wobei die strukturierte isolierende Schicht 15 als Hartmaske verwendet wird, so dass dadurch das Graben-Gate 4 gebildet wird. Das Ätz-Gas, das für diesen Trocken-Ätzprozess verwendet wird, ist das gleiche wie jenes bei der ersten bevorzugten Ausführungsform. Die Breite des hier gebildeten Graben-Gates 4 ist geringer als jene der Aussparung 25 vorgegeben.
  • Dadurch existiert die GaN-Schicht 12 zwischen der Endoberfläche der AlxGa1-xN-Schicht 11 in der horizontalen Richtung und der seitlichen Oberfläche des Graben-Gates 4, und die Kanalschicht, die von der Endoberfläche der GaN-Schicht 12 in Richtung zu dem Inneren der GaN-Schicht 12 ausgebildet ist, wird mit der GaN-Schicht 10 direkt verbunden, die in dem leitenden Zustand des Transistors als eine Drift-Schicht dient.
  • Wenn ferner die Breite der GaN-Schicht 12, die zwischen der Endoberfläche der AlxGa1-xN-Schicht 11 in der horizontalen Richtung und der seitlichen Oberfläche des Graben-Gates 4 eingefügt ist, zu stark vergrößert wird, ist es wünschenswert, die Breite auf ein Zwölftel des Abstands zwischen den Gräben zu verringern, da die Stromausbreitungsschicht (CSL), die durch das in der Grenzschicht zwischen der AlxGa1-xN-Schicht 11 und der GaN-Schicht 10 erzeugte zweidimensionale Elektronengas (2DEG) gebildet wird, kurz wird.
  • Als Nächstes wird das GaN-Substrat 8 in dem Zustand gereinigt, in dem das Graben-Gate 4 ausgebildet ist, und in einem Prozessschritt gemäß 29 wird die Gate-Isolierschicht 17 im Inneren des Graben-Gates 4 und auf der isolierenden Schicht 15 gebildet. Das Verfahren zur Herstellung der Gate-Isolierschicht 17, die Art der Gate-Isolierschicht 17 sowie die Schichtdicke derselben sind die gleichen wie jene bei der ersten Ausführungsform.
  • Nach dem Bilden der Gate-Isolierschicht 17 wird die Gate-Elektrode 18 so gebildet, dass sie die Gate-Isolierschicht 17 bedeckt. Das Verfahren zur Herstellung der Gate-Elektrode 18, das Material für dieselbe sowie die Schichtdicke derselben sind die gleichen wie jene bei der ersten bevorzugten Ausführungsform. Da das Herstellungsverfahren nach diesem Schritt das gleiche wie jenes bei der ersten bevorzugten Ausführungsform ist, wird eine Beschreibung desselben weggelassen.
  • Dritte bevorzugte Ausführungsform
  • Es können verschiedene bevorzugte Ausführungsformen eingesetzt werden, die sich von der vorstehend beschriebenen ersten und zweiten bevorzugten Ausführungsform gemäß der vorliegenden Erfindung unterscheiden.
  • Während bei der ersten und der zweiten bevorzugten Ausführungsform der Fall gezeigt ist, in dem das GaN-Substrat 8, das für eine vertikale GaN-Halbleitereinheit geeignet ist, als ein freistehendes Substrat verwendet wird, kann im Hinblick auf die Kosten anstelle des GaN-Substrats 8 ein Substrat verwendet werden, bei dem eine GaN-Schicht heteroepitaxial auf einem freistehenden Substrat aufgewachsen wird, dessen Material sich von der Art her von GaN unterscheidet, wie beispielsweise Si, Saphir, Siliciumcarbid (SiC), AlN oder dergleichen. Ein derartiges Substrat ist derzeit zum Beispiel als ein GaN-auf-Si-Substrat, ein GaN-auf-Saphir-Substrat, ein GaN-auf-Siliciumcarbid-Substrat oder dergleichen auf dem Markt.
  • Hierbei ist definiert, dass es sich bei dem freistehenden Substrat um ein Substrat handelt, das ohne die Notwendigkeit irgendeines Trägers aus anderen Elementen gehandhabt werden kann. Da das freistehende Substrat nicht gehandhabt werden kann, wenn die Dicke desselben zu gering ist, kann außerdem definiert sein, dass es sich bei dem freistehenden Substrat um ein Substrat mit einer Dicke von etwa mehreren hundert µm handelt.
  • In einem Fall, in dem ein freistehendes Substrat einer anderen Art verwendet wird, wird die Drain-Elektrode 20 auf einer zweiten Hauptoberfläche des freistehenden Substrats einer anderen Art gebildet, indem das freistehende Substrat mit Störstellen vom n-Typ dotiert wird oder indem ein Durchkontaktloch gebildet wird, das von der zweiten Hauptoberfläche des freistehenden Substrats einer anderen Art aus bis zu der GaN-Schicht 9 reicht.
  • In 30 ist eine exemplarische Struktur in einem Fall gezeigt, in dem das letztere Verfahren eingesetzt wird. Bei einem vertikalen Graben-MOSFET 300 gemäß 30 wird die GaN-Schicht 9 zum Beispiel auf einer ersten Hauptoberfläche eines AlN-Substrats 80 gebildet, während die Struktur, die sich oberhalb der GaN-Schicht 9 befindet, die gleiche wie jene des vertikalen Graben-MOSFET 100 der ersten bevorzugten Ausführungsform ist.
  • Dann wird im Inneren des AIN-Substrats 80 eine Mehrzahl von Durchkontaktlöchern 50 gebildet, die das AIN-Substrat 80 von der ersten Hauptoberfläche aus in Richtung zu einer zweiten Hauptoberfläche desselben durchdringen, und auf der zweiten Hauptoberfläche des AlN-Substrats 80 wird die Drain-Elektrode 20 gebildet.
  • In jedem der Mehrzahl von Durchkontaktlöchern 50 ist eine leitfähige Schicht eingebettet, welche die GaN-Schicht 9 vom n-Typ mit der Drain-Elektrode 20 elektrisch verbindet. Ein derartiges Verfahren ist effektiv, da eine Reduktion des Widerstands durch Dotieren mit Störstellen in dem AlN-Substrat 80 schwierig ist.
  • Ferner ist das Verfahren auch in einem Fall, in dem das GaN-auf-Saphir-Substrat verwendet wird, bei dem es sich bei dem freistehenden Substrat um ein isolierendes Material handelt, und in einem weiteren Fall effektiv, in dem das GaN-auf-Si-Substrat verwendet wird, bei dem aufgrund eines Problems in Bezug auf eine Gitterfehlanpassung eine aus AlN und AlGaN gebildete Supergitterstruktur zwischen der GaN-Schicht und dem freistehenden Substrat notwendig ist.
  • Vierte Ausführungsform
  • Ferner kann in einem Fall, in dem ein freistehendes Substrat einer anderen Art verwendet wird, eine solche Struktur, die als eine pseudo-vertikale Struktur bezeichnet wird, als ein Verfahren eingesetzt werden, das sich von den vorstehend beschriebenen unterscheidet. 31 ist ein Querschnitt, der einen vertikalen Graben-MOSFET 400 als eine exemplarische pseudo-vertikale Struktur zeigt. In 31 ist ein Querschnitt einer Anschlusszelle gezeigt, die ein charakteristisches Merkmal der pseudo-vertikalen Struktur überschaubar darstellt.
  • Wie in 31 gezeigt, erstreckt sich die GaN-Schicht 9, die auf der ersten Hauptoberfläche des AlN-Substrats 80 ausgebildet ist, bis zu einem Substratende des AlN-Substrats 80 in der horizontalen Richtung. Ferner ist die Konzentration von Störstellen des n-Typs der GaN-Schicht 9 etwa gleich 1 × 1018 cm-3 bis 1 × 1020 cm-3, um den Flächenwiderstand zu reduzieren.
  • Dann wird die GaN-Schicht 9 in einem unteren Bereich einer Öffnung OP freigelegt, die so angeordnet ist, dass sie die isolierende Schicht 21 an dem Substratende durchdringt und mit einer in der Öffnung OP eingebetteten Drain-Elektrode 20A elektrisch verbunden ist. Die Drain-Elektrode 20A erstreckt sich bis zu einem oberen Bereich eines Randbereichs der isolierenden Schicht 21, und die Source-Kontaktstellen-Elektrode 22 und die Drain-Elektrode 20A sind auf der gleichen Ebene vorhanden.
  • Aus diesem Grund wird diese Struktur als eine pseudo-vertikale Struktur angesehen, obwohl auf der zweiten Hauptoberfläche des AlN-Substrats 80 keine Drain-Elektrode angeordnet ist, da ein Hauptstrom des vertikalen Graben-MOSFET 40 von der Seite der Source-Kontaktstellen-Elektrode 22 in einer longitudinalen Richtung zu der GaN-Schicht 9 hin fließt.
  • Mit Ausnahme dessen, dass auf der zweiten Hauptoberfläche des AlN-Substrats 80 keine Drain-Elektrode angeordnet ist, ist die sonstige Struktur des vertikalen Graben-MOSFET 400 ferner die gleiche wie jene des vertikalen Graben-MOSFET 100 der ersten bevorzugten Ausführungsform.
  • Durch das Einsetzen einer derartigen Struktur kann ein AlN-Substrat o. dgl. verwendet werden, bei dem es schwierig ist, einen Widerstand durch eine Dotierung mit Störstellen zu reduzieren. Ferner ist es möglich, eine Halbleitereinheit mittels eines im Vergleich zu dem Fall einfachen Prozesses herzustellen, in dem Durchkontaktlöcher in dem freistehenden Substrat gebildet werden.
  • Wie vorstehend beschrieben, ist es möglich, eine vertikale GaN-Halbleitereinheit zu erzielen, die im Hinblick auf die Kosten kostengünstiger ist, indem ein freistehendes Substrat, bei dem es sich um eine andere Art als GaN handelt, als Trägersubstrat verwendet wird.
  • Wenngleich vorstehend die erste bis vierte bevorzugte Ausführungsform beschrieben sind, bei denen der vertikale Graben-MOSFET als Beispiel herangezogen wird, kann auch ein vertikaler Graben-IGBT (Bipolartransistor mit isoliertem Gate) erzielt werden, wenn eine sechste GaN-Schicht mit dem zweiten Leitfähigkeitstyp auf der zweiten Hauptoberfläche des GaN-Substrats 8 angeordnet wird. Ferner kann ein vertikaler Graben-IGBT auch erzielt werden, wenn ein GaN-Substrat 8 vom p-Typ verwendet wird.
  • Obwohl die Erfindung im Detail gezeigt und beschrieben ist, ist die vorstehende Beschreibung in sämtlichen Aspekten lediglich illustrativ und nicht restriktiv. Daher versteht es sich, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne von dem Umfang der Erfindung abzuweichen.
  • Ferner können die bevorzugten Ausführungsformen bei der vorliegenden Erfindung frei miteinander kombiniert werden oder können, soweit erforderlich, abgeändert oder dabei Merkmale weggelassen werden, ohne von dem Umfang der Erfindung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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    • JP 2008135575 A [0010]

Claims (19)

  1. Halbleitereinheit, die Folgendes aufweist: - ein Trägersubstrat (8, 80), das eine erste Hauptoberfläche und eine zweite Hauptoberfläche aufweist; - eine erste GaN-Schicht (9) mit einem ersten Leitfähigkeitstyp, die auf der Seite der ersten Hauptoberfläche des Trägersubstrats angeordnet ist; - eine zweite GaN-Schicht (10) mit dem ersten Leitfähigkeitstyp, die auf der ersten GaN-Schicht angeordnet ist; - eine AlxGa1-xN-Schicht (11) (0 < x < 1), die auf der zweiten GaN-Schicht angeordnet ist; - eine dritte GaN-Schicht (12) mit einem zweiten Leitfähigkeitstyp, die auf der AlxGa1-xN-Schicht (0 < x < 1) angeordnet ist; - eine vierte GaN-Schicht (13) mit dem ersten Leitfähigkeitstyp, die auf der dritten GaN-Schicht (12) angeordnet ist; - eine isolierende Schicht (21), die zumindest eine Oberseite der vierten GaN-Schicht (12) bedeckt; - ein Graben-Gate (4), das von einer oberen Oberfläche der vierten GaN-Schicht (13) bis ins Innere der zweiten GaN-Schicht (10) reicht; - eine Gate-Elektrode (18), die in dem Graben-Gate (4) angeordnet ist, wobei die Gate-Isolierschicht (17) dazwischen eingefügt ist; - eine erste Hauptelektrode (19), die mit der dritten GaN-Schicht (12) verbunden ist, und - eine zweite Hauptelektrode (20, 20A), die mit der ersten Hauptelektrode (19) ein Paar bildet, wobei die Donator-Konzentration der dritten GaN-Schicht (12) geringer als jene der vierten GaN-Schicht ist.
  2. Halbleitereinheit nach Anspruch 1, - wobei die AlxGa1-xN-Schicht (0 < x < 1) eine Dicke von 5 nm bis 40 nm aufweist und - wobei der Al-Zusammensetzungsanteil x gleich 0,15 bis 0,35 ist.
  3. Halbleitereinheit nach Anspruch 1, wobei die erste Hauptelektrode (19) durch einen Kontaktbereich (14), der die vierte GaN-Schicht (13) in einer Dickenrichtung durchdringt und bis ins Innere der dritten GaN-Schicht (12) reicht, mit der dritten GaN-Schicht (12) verbunden ist.
  4. Halbleitereinheit nach Anspruch 1, wobei die Gate-Isolierschicht (17) aus einer Mehrfachschicht gebildet ist, die zumindest eine SiO2-Schicht aufweist.
  5. Halbleitereinheit nach Anspruch 1, wobei die Gate-Elektrode (18) zumindest eine TiN-Schicht oder eine polykristalline Silicium-Schicht aufweist.
  6. Halbleitereinheit nach Anspruch 1, - wobei die zweite GaN-Schicht (10), die dritte GaN-Schicht (12), die AlxGa1-xN-Schicht (0 < x < 1) und die vierte GaN-Schicht (13) eine Mesa-Struktur bilden, - wobei ein seitlicher Oberflächenbereich (6) der Mesa-Struktur in einer nach vorn verjüngten Form geneigt ist und ein unterer Oberflächenbereich (7) derselben, der mit dem seitlichen Oberflächenbereich (6) durchgehend ist, aus der zweiten GaN-Schicht (10) gebildet ist und - wobei die isolierende Schicht (21) den seitlichen Oberflächenbereich (6) und den unteren Oberflächenbereich (7) der Mesa-Struktur bedeckt.
  7. Halbleitereinheit nach Anspruch 6, wobei sich die vertikale Position des unteren Oberflächenbereichs (7) der Mesa-Struktur von dem Trägersubstrat (8, 80) aus tiefer als eine untere Oberfläche des Graben-Gates (4) befindet.
  8. Halbleitereinheit nach Anspruch 6, wobei die isolierende Schicht (21) eine Siloxanharzschicht aufweist, die Silicium enthält.
  9. Halbleitereinheit nach Anspruch 8, - wobei die erste Hauptelektrode (19) mit einer Kontaktstellen-Elektrode (22) elektrisch verbunden ist, - wobei die isolierende Schicht (21) so angeordnet ist, dass sie in einer phasenartigen Weise von dem seitlichen Oberflächenbereich (6) in Richtung des unteren Oberflächenbereichs (7) der Mesa-Struktur dicker wird und - wobei die Kontaktstellen-Elektrode (22) den seitlichen Oberflächenbereich (6) und den unteren Oberflächenbereich (7) bedeckt, wobei die isolierende Schicht (21) dazwischen eingefügt ist, und einen Anschlussbereich auf dem unteren Oberflächenbereich (7) aufweist.
  10. Halbleitereinheit nach Anspruch 1, - wobei das Graben-Gate (4) die vierte GaN-Schicht (13), die dritte GaN-Schicht (12) und die AlxGa1-xN-Schicht (0 < x < 1) in einer Dickenrichtung durchdringt und bis ins Innere der zweiten GaN-Schicht (10) reicht und eine seitliche Oberfläche desselben jeweilige Endoberflächen der vierten GaN-Schicht (13), der dritten GaN-Schicht (12) sowie der AlxGa1-xN-Schicht (0 < x < 1) aufweist, - wobei die Halbleitereinheit ferner Folgendes aufweist: - eine fünfte GaN-Schicht mit dem zweiten Leitfähigkeitstyp, die in Kontakt mit zumindest einer seitlichen Oberfläche des Graben-Gates (4) angeordnet ist, wobei sie eine Störstellenkonzentration aufweist, die geringer als jene der dritten GaN-Schicht (12) ist.
  11. Halbleitereinheit nach Anspruch 10, wobei die fünfte GaN-Schicht eine Dicke von 5 nm bis 10 nm aufweist.
  12. Halbleitereinheit nach Anspruch 10, wobei die fünfte GaN-Schicht in Kontakt nur mit der seitlichen Oberfläche des Graben-Gates (4) angeordnet ist.
  13. Halbleitereinheit nach Anspruch 1, - wobei das Graben-Gate (4) die vierte GaN-Schicht und die dritte GaN-Schicht in einer Dickenrichtung durchdringt und bis ins Innere der zweiten GaN-Schicht reicht und wobei eine seitliche Oberfläche desselben jeweilige Endoberflächen der vierten GaN-Schicht (13) und der dritten GaN-Schicht (12) aufweist, - wobei die dritte GaN-Schicht (12) zwischen eine Endoberfläche der AlxGa1-xN-Schicht (0 < x < 1) und eine seitliche Oberfläche des Graben-Gates (4) eingefügt ist und - wobei die Gate-Isolierschicht (17) in Kontakt mit einer inneren Oberfläche des Graben-Gates (4) angeordnet ist.
  14. Halbleitereinheit nach Anspruch 1, - wobei das Trägersubstrat (8, 80) irgendeines von einem GaN-Substrat mit dem ersten Leitfähigkeitstyp, einem Si-Substrat, einem Saphir-Substrat und einem Siliciumcarbid-Substrat aufweist und - wobei die zweite Hauptelektrode (20, 20A) auf der zweiten Hauptoberfläche des Trägersubstrats (8, 80) angeordnet ist.
  15. Halbleitereinheit nach Anspruch 1, - wobei das Trägersubstrat (8, 80) irgendeines von einem AIN-Substrat (80), einem Si-Substrat und einem Saphir-Substrat aufweist, - wobei irgendeines von dem AlN-Substrat, dem Si-Substrat und dem Saphir-Substrat eine Mehrzahl von Durchkontaktlöchern (50) aufweist, die irgendeines von dem AlN-Substrat, dem Si-Substrat und dem Saphir-Substrat von der ersten Hauptoberfläche aus in Richtung zu der zweiten Hauptoberfläche hin durchdringen, und - wobei eine leitfähige Schicht in jedem der Mehrzahl von Durchkontaktlöchern eingebettet ist und die zweite Hauptelektrode (20, 20A) auf der zweiten Hauptoberfläche des Trägersubstrats (8, 80) angeordnet ist und durch die leitfähige Schicht mit der dritten GaN-Schicht (12) elektrisch verbunden ist.
  16. Halbleitereinheit nach Anspruch 1, - wobei das Trägersubstrat (8, 80) irgendeines von einem AIN-Substrat (80), einem Si-Substrat und einem Saphir-Substrat aufweist, - wobei die erste GaN-Schicht so angeordnet ist, dass sie sich bis zu einem Substratende von irgendeinem von dem AlN-Substrat, dem Si-Substrat und dem Saphir-Substrat erstreckt, - wobei die isolierende Schicht (21) das Substratende bedeckt und an dem Substratende die erste GaN-Schicht in einem unteren Bereich einer Öffnung freiliegt, die so angeordnet ist, dass sie die isolierende Schicht (21) durchdringt, und - wobei die zweite Hauptelektrode (20A) in der Öffnung so eingebettet ist, dass sie sich in Kontakt mit der ersten GaN-Schicht (9) befindet, und so angeordnet ist, dass sie sich bis zu einem oberen Bereich der isolierenden Schicht (21) erstreckt.
  17. Halbleitereinheit nach Anspruch 1, - wobei die dritte GaN-Schicht (12) Magnesium (Mg) als Störstellen mit dem zweiten Leitfähigkeitstyp enthält, - wobei die Konzentration von Mg nicht höher als 1 × 1017 cm-3 ist und - wobei der Abstand zwischen den Gräben, der eine Länge der dritten GaN-Schicht (12) in einer horizontalen Richtung definiert, nicht größer als 100 nm ist.
  18. Halbleitereinheit nach Anspruch 1, - wobei die Gate-Elektrode (18) mit einer Gate-Kontaktstellen-Elektrode (23) in einer Gate-Zelle elektrisch verbunden ist, - wobei die Halbleitereinheit ferner Folgendes aufweist: - eine Schutzelektrode (24), die aus Gold (Au) gebildet ist und zwischen der Gate-Elektrode (18) und der Gate-Kontaktstellen-Elektrode (23) angeordnet ist.
  19. Halbleitereinheit nach Anspruch 1, wobei die AlxGa1-xN-Schicht (0 < x < 1) eine untere Oberfläche aufweist, deren vertikale Position von dem Trägersubstrat (8, 80) aus sich auf gleicher Höhe mit einer unteren Oberfläche der Gate-Elektrode (18) oder höher als diese befindet.
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