WO2019163075A1 - 半導体装置 - Google Patents

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哲郎 林田
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Abstract

本発明の半導体装置は、第１主面および第２主面を有した支持基板と、支持基板の第１主面側に設けられた第１導電型の第１ＧａＮ層と、第１ＧａＮ層上に設けられた第１導電型の第２ＧａＮ層と、第２ＧａＮ層上に設けられたＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層と、ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層上に設けられた第２導電型の第３ＧａＮ層と、第３ＧａＮ層上に設けられた第１導電型の第４ＧａＮ層と、少なくとも第４ＧａＮ層上を覆う絶縁膜と、第４ＧａＮ層の上面から第２ＧａＮ層内に達するトレンチゲートと、トレンチゲート内にゲート絶縁膜を介して設けられたゲート電極と、第３ＧａＮ層に接続された第１主電極と、第１主電極と対をなす第２主電極と、を備え、第３のＧａＮ層のドナー濃度は、第４ＧａＮ層のドナー濃度よりも低い。

Description

半導体装置
　本発明は半導体装置に関し、特に、オン抵抗を低減でき、耐圧を確保できる半導体装置に関する。
　近年、耐圧を確保するドリフト層の厚さを薄くでき、低オン電圧化が可能なワイドギャップ半導体を用いたワイドバンドギャップ半導体装置の開発が活発化しており、特に、ＧａＮ（窒化ガリウム）基板上に形成した、トレンチゲートを有する縦型のＭＯＳ電界効果トランジスタ（トレンチＭＯＳＦＥＴ）に関する提案が増加している。
　一般的に縦型のトレンチＭＯＳＦＥＴにおいては、トレンチゲートの底部において電界集中が生じやすいという問題がある。絶縁破壊耐圧を高めるためには、当該部位の電界集中の緩和が不可欠である。電界集中を緩和する構造の一例としては、トレンチゲートの近傍にｐ型不純物層を配置する構造が考えられる。これにより、ｐｎ接合界面から空乏層が拡がり、トレンチゲート端部の電界集中を緩和することができ、半導体装置を高耐圧にすることができる。
　一方、トレンチゲートの近傍に配置したｐ型不純物層は、チャネル領域通過後の電子流の拡がりを阻害するため、オン抵抗を上昇させる要因となる。この抵抗成分はＪＦＥＴ（Junction Field Effect Transistor）抵抗と呼ばれ、半導体装置が微細化するにつれてオン抵抗を上昇させる要因に占める割合が増えるという性質を持つ。このため、半導体装置の高耐圧化と低オン抵抗化とを両立するためには、このＪＦＥＴ抵抗への対策が不可欠となる。
　例えば、特許文献１においては、ＪＦＥＴ抵抗の影響を低減するため、ｐ型ボディ領域の下部にｎ型の不純物層を配置している。チャネル領域の下部に配置する高濃度のｎ型不純物層は一般的に電流拡散層（ＣＳＬ：Current Spreading Layer）と呼ばれる。特許文献１においては、電流拡散層の配置により、ドリフト層の上端の横方向の伝導性を高めることで、ＪＦＥＴ抵抗の影響を軽減している。また、特許文献１においては、ｐｎ接合界面の電界強度の上昇への対策として、電流拡散層とｐ型ボディ領域との界面に低濃度のｎ型不純物層を配置している。これにより、ｐｎ接合界面の電界強度の上昇を抑制している。
　一方、特許文献２では、トレンチゲートの側面および底面をＡｌＧａＮ層とＧａＮ層との２層構造（ＡｌＧａＮ／ＧａＮ構造）で覆っている。このような構造を採ることにより、ＡｌＧａＮ界面のＧａＮ層には２次元電子ガス（２ＤＥＧ：two dimensional electron gas）が発生する。これにより、トレンチ下部における電子流の拡がりを促進することができる。
　また、パワーＭＯＳＦＥＴにおいては、アバランシェ耐量の確保が非常に重要である。アバランシェ破壊を防止するには、ｐ型ボディ領域の電位が上昇しないように、ｐ型不純物を比較的多く含むｐ＋不純物層を介してソース電極からホールを引き抜く必要がある。
　特許文献３においては、トレンチゲート下部のｎ型ドリフト層内にｐ型のＩｎＧａＮ層を配置している。これにより、ｐ型のＩｎＧａＮ層とｎ型のＧａＮ層との下層界面には二次元ホールガス（２ＤＨＧ：two dimensional hole gas）が誘起され、ホールの移動が促進される。さらに、２ＤＨＧが誘起される２ＤＨＧ領域に対しては、導通電極を接続することで、ホールの引き抜きを可能とし、アバランシェ耐量を高めている。
特開２０１７－６３１７４号公報 特開２００４－２６０１４０号公報 特開２００８－１３５５７５号公報
　特許文献１に開示の構造は、トレンチゲート加工時の深さ方向のばらつきを考慮すると、低濃度のｎ型不純物層の厚みを厚く設計する必要がある。これにより、トレンチゲートの端部と高濃度のｎ型の不純物層（ＣＳＬ）との距離が離れるため、電流拡散層の効果が薄れるという問題がある。また、ｐｎ接合界面にドリフト層よりも高濃度のｎ型不純物層が設けられるため、ｐｎ接合界面の電界強度の上昇は避けられず、耐圧が低下しやすい問題がある。
　特許文献２については、トレンチゲート下部のＡｌＧａＮ／ＧａＮ構造により、トレンチゲート下部では電子流を拡げる効果が期待できるが、一方で、ソース電極の下部にはＡｌＧａＮ／ＧａＮ構造が形成されていないため、装置面積の大部分を占めるソース領域の下部には電子流を拡げることができない。通常、トレンチゲートにおいては、側壁部を除いては電流を流せない、いわゆる無効領域となるため、トレンチ領域はできるだけ狭く設計する。このため、トレンチゲートの下部に電流拡散層を作っても、半導体装置に占める面積が狭いため、実効的ではないと考えられる。
　また、特許文献３については、ホールの排出を促すため、トレンチゲート下部のドリフト層内にｐ型のＩｎＧａＮ層を配置している。ＩｎＧａＮ層はＧａＮ層に比べてバンドギャップが狭いことから、ドリフト層の内部に量子井戸が形成される。この量子井戸からホールを引き抜くことで、アバランシェ耐量は向上するものの、チャネル領域通過後の電子が量子井戸で捕捉され、再結合しやすくなることから、ドレイン電流の低下が避けられない。
　本発明は上記のような問題を解決するためになされたものであり、オン抵抗を低減でき、かつ耐圧を確保し、また、アバランシェ耐量を高めた半導体装置を提供することを目的とする。
　本発明に係る半導体装置は、支持基板と、支持基板の第１主面側に設けられた第１導電型の第１ＧａＮ層と、第１ＧａＮ層上に設けられた第１導電型の第２ＧａＮ層と、第２ＧａＮ層上に設けられたＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層と、ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層上に設けられた第２導電型の第３ＧａＮ層と、第３ＧａＮ層上に設けられた第１導電型の第４ＧａＮ層と、少なくとも第４ＧａＮ層上を覆う絶縁膜と、第４ＧａＮ層の上面から第２ＧａＮ層内に達するトレンチゲートと、トレンチゲート内にゲート絶縁膜を介して設けられたゲート電極と、第３ＧａＮ層に接続された第１主電極と、第１主電極と対をなす第２主電極と、を備え、第３のＧａＮ層のドナー濃度は、第４ＧａＮ層のドナー濃度よりも低い。
　上記半導体装置によれば、ＧａＮ／ＡｌＧａＮ／ＧａＮの分極効果によって、第２ＧａＮ層内には２次元電子ガスが、第３ＧａＮ層内には２次元ホールガスが誘起される。２次元電子ガスを電流拡散層として利用することで、第２ＧａＮ層の上層部での水平方向の伝導性が著しく向上し、電子流の拡がりを促進してオン抵抗を低減することができる。また、第３ＧａＮ層内には２次元ホールガスが誘起されるので、アバランシェ耐量を高めることができる。２次元電子ガスを電流拡散層として利用するので、電流拡散層の形成に追加のドーピングは不要となるので耐圧を確保することができる。
本発明に係る実施の形態１の半導体装置の上面構成を示す平面図である。 本発明に係る実施の形態１の半導体装置のソース・ユニットセルの断面図である。 本発明に係る実施の形態１の半導体装置のゲートセルの断面図である。 本発明に係る実施の形態１の半導体装置のターミネーションセルの断面図である。 本発明に係る実施の形態１の半導体装置のソース・ユニットセルにおける主電流の経路を模式的に示す図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 ゲート電極とＧａＮ層とのオーバーラップ長について説明する図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の変形例の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態１の変形例の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置のソース・ユニットセルの断面図である。 エピタキシャル成長層の成長界面とチャネル界面との位置関係を説明する図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態２の半導体装置の製造方法を説明する断面図である。 本発明に係る実施の形態３の半導体装置のソース・ユニットセルの断面図である。 本発明に係る実施の形態４の半導体装置のソース・ユニットセルの断面図である。
　以下に本発明に係る半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材あるいは各部材の縮尺が現実と異なる場合があり、各図面間においても同様である。また、以下の記載では、不純物の伝導性に関して、ｎ型を「第１導電型」、ｐ型を「第２導電型」として一般的に定義するが、その逆の定義でも構わない。
　＜実施の形態１＞
　　＜装置構成＞
　図１は、本発明に係る実施の形態１の縦型トレンチＭＯＳＦＥＴ１００の構成を示す平面図であり、縦型トレンチＭＯＳＦＥＴ１００を上方から見た上面図である。図の理解を容易にするため、構造を覆い隠してしまうパッド電極は上面図に記載していない。また、半導体装置の全体像の把握を目的としているため、構造の詳細は記載していない。
　図１に示されるように、縦型トレンチＭＯＳＦＥＴ１００は、複数のトレンチゲート４が等間隔で縦横に交差し、トレンチゲートで囲まれた１つの領域がＭＯＳＦＥＴの最小単位構造であるソース・ユニットセル２を構成し、複数のソース・ユニットセル２がマトリクス状に配置されて、セル配列領域ＳＬを形成している。セル配列領域ＳＬの平面視形状は、一辺の中央部が内側に凹んだ四角形をなし、セル配列領域ＳＬの内側に凹んだ部分に入り込むように、ゲートセル１が設けられ、全てのトレンチゲート４がゲートセル１に電気的に接続される構造となっている。
　また、後に図を用いて説明するが、縦型トレンチＭＯＳＦＥＴ１００は、メサ構造を有し、メサ構造の平坦な上面部５にセル配列領域ＳＬが設けられ、傾斜した側面部６が上面部５を囲み、側面部６の外側は平坦な底面部７となっている。なお、図１に示されるような縦型トレンチＭＯＳＦＥＴ１００は、ウエハ状態の支持基板上に複数形成され、最終工程で個々に分割されて個別の半導体チップとなるので、以下では、縦型トレンチＭＯＳＦＥＴ１００をチップと呼称する場合もある。
　図２は、縦型トレンチＭＯＳＦＥＴ１００のソース・ユニットセルを示す断面図であり、図１のＡ－Ａ線での矢視断面図に相当する。また、図３は、ゲートセルを示す断面図であり、図１のゲートセル１におけるＢ－Ｂ線での矢視断面図に相当する。また、図４は、ターミネーションセルを示す断面図であり、図３のターミネーションセル３におけるＣ－Ｃ線での矢視断面図に相当する。
　図２に示されるように、縦型トレンチＭＯＳＦＥＴ１００は、主面が（０００１）面（ｃ面）となったｎ型のＧａＮ基板８上に形成され、ＧａＮ基板８の第１主面上にＧａＮ層９（第１ＧａＮ層）、ＧａＮ層１０（第２ＧａＮ層）、ＡｌｘＧａ１-ｘＮ層１１（ＡｌＧａＮ層）、ＧａＮ層１２（第３ＧａＮ層）およびＧａＮ層１３（第４ＧａＮ層）が積層されている。
　ここで、ＧａＮ層９にはシリコン（Ｓｉ）が５×１０１７～５×１０１８ｃｍ－３程度の濃度でドーピングされており、ｎ型の伝導性を有している。ＧａＮ層１０にはＳｉが２×１０１４～８×１０１６ｃｍ－３程度の濃度でドーピングされており、ｎ型の伝導性を有している。ＡｌｘＧａ１-ｘＮ層１１には、ドナーやアクセプタとなる不純物は意図的にはドーピングされておらずｉ型の伝導性となる。なお、ＡｌｘＧａ１-ｘＮにおけるＡｌの組成比ｘは、０＜ｘ＜１の範囲の値を採り、より好適には組成比ｘが０．１５～０．３５の値を採る。
　ＧａＮ層１２にはｐ型の不純物としてマグネシウム（Ｍｇ）が１×１０１５～１×１０１９ｃｍ－３程度の濃度でドーピングされている。ＧａＮ層１３にはＳｉが５×１０１７～１×１０２０ｃｍ－３程度の濃度でドーピングされており、ｎ型の伝導性を有している。
　図２に示すように、ソース・ユニットセル２は、ＧａＮ層１３、ＧａＮ層１２およびＡｌｘＧａ１-ｘＮ層１１を厚み方向に貫通してＧａＮ層１０内に達するトレンチゲート４によって規定され、トレンチゲート４の内面はＧａＮ層１６（第５ＧａＮ層）で覆われている。ＧａＮ層１６にはｐ型の不純物としてＭｇが１×１０１５～５×１０１７ｃｍ－３程度の濃度でドーピングされている。ＧａＮ層１６にはチャネル層が形成されるので、ボディ領域となるＧａＮ層１２よりもアクセプタ濃度を低く設定することで、移動度を向上することができる。
　ＧａＮ層１６上はゲート絶縁膜１７によって覆われ、ゲート絶縁膜１７上はゲート電極１８によって覆われている。なお、ソース・ユニットセル２の端縁部に対応するＧａＮ層１３の端縁部には絶縁膜１５（第１絶縁膜）が設けられており、ゲート絶縁膜１７およびゲート電極１８の端部が当該絶縁膜１５上に乗り上げることで、ゲート電極１８の端部がＧａＮ層１３の上方にまで延在している。
　ゲート電極１８とＧａＮ層１３との間には、絶縁膜１５とゲート絶縁膜１７が設けられており、ゲート電極１８とＧａＮ層１３とは電気的に絶縁されている。また、ゲート電極１８はＧａＮ層１３の上方において終端部を有している。また、ＧａＮ層１３は、その平面方向の中央部に、ＧａＮ層１３を厚み方向に貫通してＧａＮ層１２内に達する開口部を有するボディコンタクト１４（コンタクト部）を有しており、ボディコンタクト１４の底面にはＧａＮ層１２が露出している。そして、ボディコンタクト１４を介してソース電極１９（第１主電極）がＧａＮ層１２に接触している。ソース電極１９は、ＧａＮ層１２に接触すると共にＧａＮ層１３の上面にも接触するように設けられている。
　ボディコンタクト１４を設けることで、ＧａＮ層１２とコンタクトが取りやすくなるため、ボディ電位が安定し、しきい値電圧のばらつきが軽減して安定する。また、ボディ領域からホールを引き抜きやすくなるため、アバランシェ耐量が向上する。
　また、ソース電極１９、ＧａＮ層１３およびトレンチゲート４の上部を覆うように絶縁膜２１（第２絶縁膜）が設けられており、ソース電極１９とゲート電極１８とは電気的に絶縁されているが、絶縁膜２１は、ソース電極１９の上部において開口部を有しており、開口部の底面にはソース電極１９が露出している。そして、絶縁膜２１を覆うように設けられたソースパッド電極２２がソース電極１９に接触し、ソース電極１９にソース電位を与える。なお、開口部の断面形状は順テーパ型に傾斜している。
　なお、ＧａＮ基板８の第１主面とは反対側の第２主面上には、ドレイン電極２０（第２主電極）が設けられており、縦型トレンチＭＯＳＦＥＴ１００のオン動作時には、ソース電極１９からドレイン電極２０に向けて主電流が流れる。
　図３に示すゲートセル１も、ソース・ユニットセル２と同様に、ＧａＮ層１３、ＧａＮ層１２およびＡｌｘＧａ１-ｘＮ層１１を厚み方向に貫通してＧａＮ層１０内に達するトレンチゲート４によって規定され、ＧａＮ層１３の上部には、絶縁膜１５、ゲート絶縁膜１７、ゲート電極１８およびエッチストップ電極２４が積層されており、ゲート電極１８とエッチストップ電極２４は電気的に導通している。
　また、エッチストップ電極２４、ゲート電極１８およびトレンチゲート４の上部を覆うように絶縁膜２１が設けられているが、絶縁膜２１はエッチストップ電極２４の上部において開口部を有しており、開口部の底面にはエッチストップ電極２４が露出している。そして、絶縁膜２１を覆うように設けられたゲートパッド電極２３がエッチストップ電極２４に接触し、エッチストップ電極２４を介してゲート電極１８にゲート電位を与える。
　図４に示すようにターミネーションセル３は、セル配列領域ＳＬの最外周のトレンチゲート４よりも外側に設けられ、メサ構造の外縁部に相当する領域の総称である。先に説明したように、メサ構造は、セル配列領域ＳＬが設けられる上面部５と、上面部５を囲む傾斜した側面部６と、側面部６の外側の底面部７とを有している。なお、メサ構造の側面部６および底面部７が設けられた領域は、チップ終端部に相当する。
　側面部６は順テーパ型に傾斜しており、斜面にはＧａＮ層１３、ＧａＮ層１２およびＡｌｘＧａ１-ｘＮ層１１の端面が露出し、またＧａＮ層１０の一部も露出し、底面部７は、ＧａＮ層１０の主面の一部となっている。なお、底面部７のＧａＮ基板８からの高さ位置は、トレンチゲート４の底面よりも下に位置している。このようなメサ構造を採ることで、傾斜型フィールドプレート構造が得られ、チップ終端部での電界集中が緩和されて耐圧を高めることができる。
　トレンチゲート４は、ＧａＮ層１３、ＧａＮ層１２およびＡｌｘＧａ１-ｘＮ層１１を厚み方向に貫通してＧａＮ層１０内に達するように設けられ、トレンチゲート４の内面はＧａＮ層１６で覆われている。
　ＧａＮ層１６上はゲート絶縁膜１７によって覆われ、ゲート絶縁膜１７上はゲート電極１８によって覆われている。なお、ターミネーションセル３の最内周に対応するＧａＮ層１３の端縁部には絶縁膜１５が設けられており、ゲート絶縁膜１７およびゲート電極１８の端部が当該絶縁膜１５上に乗り上げることで、ゲート電極１８の端部がＧａＮ層１３の上方にまで延在している。この部分がゲート電極１８の終端部である。
　底面部７、側面部６および上面部５は絶縁膜２１で覆われており、絶縁膜２１上にはソースパッド電極２２が設けられている。ソースパッド電極２２は、絶縁膜２１上においてメサ構造の底面部７に向けて傾斜し、底面部７上において終端部を有している。なお、チップ終端部におけるソースパッド電極２２は、フィールドプレート電極としても機能し、チップ終端部における電界集中の緩和に寄与して、耐圧を高めることができる。
　図５は、縦型トレンチＭＯＳＦＥＴ１００のソース・ユニットセル２における主電流の経路を模式的に示す図であり、主電流を矢印ＡＲで示している。
　図５に示すように、ソースパッド電極２２から流れ込む主電流は、ソース電極１９を介してＧａＮ層１３を通り、ＧａＮ層１２の側面のＧａＮ層１６内を通り、ＧａＮ層１０を厚さ方向に進んでドレイン電極２０に達する経路を採る電流もあれば、ＧａＮ層１０内をＡｌｘＧａ１-ｘＮ層１１に沿って水平方向に拡がり、ＧａＮ層１０を斜め方向に進んでドレイン電極２０に達する経路を採る電流もある。このように、主電流がＡｌｘＧａ１-ｘＮ層１１に沿ってＧａＮ層１０を水平方向に拡がるのは、ＡｌｘＧａ１-ｘＮ層１１界面近傍のＧａＮ層１０内に誘起された２次元電子ガス（２ＤＥＧ）を電流拡散層（ＣＳＬ）として利用したことによる効果である。
　　＜製造方法＞
　本発明に係る実施の形態１の縦型トレンチＭＯＳＦＥＴ１００の製造方法について、図６～図１８を用いて説明する。まず、図６に示す工程において、支持基板には、主面が（０００１）面（ｃ面）となった伝導性がｎ型のＧａＮ基板８を準備し、基板洗浄後、ＧａＮ基板８上に有機金属気相エピタキシー（ＭＯＶＰＥ）等の手法を用いて、ＧａＮ層９、ＧａＮ層１０、ＡｌｘＧａ１-ｘＮ層１１、ＧａＮ層１２およびＧａＮ層１３を順次積層する。各ＧａＮ層の厚みは、例えばＧａＮ層９が０．５～３μｍ、ＧａＮ層１０が５～２０μｍ、ＧａＮ層１２が０．５～２μｍ、ＧａＮ層１３が５０～５００ｎｍである。
　ＡｌｘＧａ１-ｘＮ層１１の組成と厚みは、所望の２ＤＥＧ濃度および２ＤＨＧ濃度に応じて決定すれば良く、厚みは５ｎｍ以上４０ｎｍ以下であれば良く、Ａｌ組成はｘが０．１５以上０．３５以下であれば、分極効果により所望の濃度の２ＤＥＧおよび２ＤＨＧを誘起できる。
　ＧａＮ層の不純物種と不純物濃度は、例えばＧａＮ層９には、Ｓｉが５×１０１７～５×１０１８ｃｍ－３程度の濃度となるようにドーピングされ、ｎ型の伝導性を有している。ＧａＮ層１０には、Ｓｉが２×１０１４～８×１０１６ｃｍ－３程度の濃度となるようにドーピングされ、ｎ型の伝導性を有している。ＧａＮ層１２にはＭｇが１×１０１５～１×１０１９ｃｍ－３程度の濃度となるようにドーピングされており、ｐ型、ｉ型、ｎ型の何れかの伝導性となる。ＧａＮ層１３にはＳｉが５×１０１７～１×１０２０ｃｍ－３程度の濃度となるようにドーピングされ、ｎ型の伝導性を有している。なお、ｎ型層の不純物種は、Ｓｉ以外にもゲルマニウム（Ｇｅ）、酸素（Ｏ）などでも良い。同様にｐ型層の不純物種は、Ｍｇ以外にもベリリウム（Ｂｅ）、炭素（Ｃ）、亜鉛（Ｚｎ）などでも良い。
　なお、ＧａＮ層１２のＭｇ濃度は、上記の通り、幅広く設定しているが、これはＧａＮ層１２の厚みおよび水平方向の長さによって、耐圧を保持するのに必要なＭｇ濃度が大きく異なるためである。例えば、パンチスルーによる耐圧低下が顕著な場合には、ＧａＮ層１２にはＭｇ濃度が５×１０１７～１×１０１９ｃｍ－３程度の高濃度ｐ型層を使うと良い。一方、チャネル移動度の向上およびＭｇのメモリー効果によりＧａＮ層１３のキャリア補償が起きる場合には、ＧａＮ層１２のＭｇ濃度は、１×１０１５～１×１０１７ｃｍ－３程度に設定すれば良い。
　ここで、Ｍｇのメモリー効果とは、ＧａＮ層１２のエピタキシャル成長時に、Ｍｇの原料ガスの供給を止めたにも関わらず、成長チャンバの残留ガス成分に起因して、上層のＧａＮ層１３にもＭｇが導入される現象である。実使用上は、ＧａＮ層１３のドナー濃度は１×１０１８ｃｍ－３以上に設定するので、混入するＭｇの量が一桁低い１×１０１７ｃｍ－３以下であれば、ＧａＮ層１３でキャリアの補償が起きたとしても、その影響力は低く、ＧａＮ層１３のシート抵抗は殆ど上昇しないと考えられる。そのため、ＧａＮ層１２のＭｇ濃度を、１×１０１５～１×１０１７ｃｍ－３程度とする。
　一方、このような低濃度のＭｇドープ層を形成した場合、半導体装置がパンチスルーしやすくなる問題がある。この場合には、トレンチに挟まれたＧａＮ層１２の水平方向の長さをできる限り短くすることで、パンチスルーを抑制する。例えば、ユニットセル２を規定するトレンチ間距離を１００ｎｍ以下、さらに好適には５０ｎｍ以下にまで近づけることで、ｐ型のＧａＮ層１２が完全空乏化、もしくはそれに近い状態になり、ボディ領域へのドレイン電界の侵入が抑制される。これにより低濃度のＭｇドープ層であっても、半導体装置がパンチスルーしにくくなり、高い耐圧と高いチャネル移動度を両立できる。
　なお、ＧａＮ層１２のＭｇ濃度を下げた場合は、上述したパンチスルーの問題以外にも、ホールのキャリア密度減少によるアバランシェ耐量の低下が起こりうる。しかしながら、本実施の形態においては、ＧａＮ層１２／ＡｌｘＧａ１-ｘＮ層１１／ＧａＮ層１０の積層構造で生じる分極効果によって、ＡｌｘＧａ１-ｘＮ層１１界面近傍のＧａＮ層１２内には２次元ホールガス（２ＤＨＧ）が誘起されるため、Ｍｇ濃度を下げた場合においても、ホールキャリアが欠乏することがなく、高いアバランシェ耐量を確保することが可能である。
　続いて、ＧａＮ基板８の第１主面側にメサ構造を形成するため、フォトリソグラフィによりフォトレジストのレジストマスクＲＭを形成する。この際に、フォトレジストのポストベーク工程において、フォトレジストを高温で加熱することでフォトレジストの端部をダレさせ、順テーパ型のレジストマスクＲＭを得る。
　次に、図７に示す工程において、この順テーパ型のレジストマスクＲＭをエッチングマスクとして、ＧａＮ基板８の第１主面側にメサ構造を形成する。
　ＧａＮ層１３、１２および１０とＡｌｘＧａ１-ｘＮ層１１のドライエッチングには、Inductive Coupled Plasma Reactive Ion Etching （ＩＣＰ－ＲＩＥ）装置等を用いる。加工時に用いるガスは塩素（Ｃｌ）または三塩化ホウ素（ＢＣｌ３）が好適である。このエッチングにより、レジストマスクＲＭで覆われないＧａＮ層１３および１２とＡｌｘＧａ１-ｘＮ層１１が除去され、また、ＧａＮ層１０が所定の厚さまで除去される。エッチング加工終了後、有機洗浄等でレジストマスクＲＭを除去する。
　メサ加工によって、ＧａＮ基板８の第１主面側には、上面部５、側面部６および底面部７を有したメサ構造が形成される。上面部５と底面部７との高低差は、１～２μｍであり、順テーパ型のメサの傾斜角は６０度以下である。このようなメサ構造を形成することで、傾斜型フィールドプレート構造による電界緩和効果を十分に得ることができる。
　以上の工程を経てＧａＮ基板８の第１主面側にメサ構造を形成した後は、ゲートセル１、ソース・ユニットセル２およびターミネーションセル３の形成を行うが、以下では本実施の形態の特徴部であるソース・ユニットセル２の形成を中心に説明する。
　まず、フォトリソグラフィにより、メサ構造の上面部５のＧａＮ層１３上に、ボディコンタクト１４を形成する領域に対応した部分が開口部となったレジストマスク（図示せず）を形成する。その後、当該レジストマスクをエッチングマスクとして、ＩＣＰ－ＲＩＥ装置等を用いて、ＧａＮ層１３のドライエッチングを行う。このドライエッチングにはＣｌまたはＢＣｌ３などの塩素系ガスを用いる。エッチング条件は、ボディコンタクト１４の底部にＧａＮ層１２が露出するように適宜調整すれば良い。その後、有機洗浄等でレジストマスクを除去することで、図８に示すボディコンタクト１４を得る。
　次に、図９に示す工程において、スパッタリング法、化学気相成長（ＣＶＤ）法および塗布法などを用いて、ＧａＮ層１３上に絶縁膜１５を形成する。膜の種類としては酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ガリウム（Ｇａ２Ｏ３）などが挙げられる。膜厚は、ハードマスクとしての耐性およびゲート電極１８とＧａＮ層１３との間の寄生容量などを考慮して設定すれば良く、例えば１００～５００ｎｍ程度が好適である。
　絶縁膜１５の形成後、絶縁膜１５上にフォトリソグラフィによりレジストマスク（図示せず）を形成する。このレジストマスクは、絶縁膜１５をトレンチゲート４形成のハードマスクとして加工するためのパターンを有している。その後、当該レジストマスクをエッチングマスクとして、例えばＲＩＥ（Reactive Ion Etching）装置を用いて、絶縁膜１５のパターニングを行う。このエッチングに使用するガスおよびエッチング条件は、絶縁膜１５の種類に応じて、公知の技術から適宜選択すれば良い。最後に有機洗浄等を用いてレジストマスクを除去する。
　次に、図１０に示す工程において、パターニングされた絶縁膜１５をハードマスクとして、ＩＣＰ－ＲＩＥ装置等を用いて、ＧａＮ層１３、１２および１０とＡｌｘＧａ１-ｘＮ層１１をドライエッチングにより選択的に除去してトレンチゲート４を形成する。
　このドライエッチングに用いるエッチングガスは、ＣｌおよびＢＣｌ３などの塩素系のエッチングガスが好適である。ＡｌｘＧａ１-ｘＮは、塩素系のエッチングガスを用いた際のエッチングレートが、ＧａＮに比べて極めて低いことが知られている。このため、本実施の形態のようにトレンチゲート４の底部付近にＡｌｘＧａ１-ｘＮ層１１を形成しておくことで、トレンチ加工のエッチングストッパとして用いることができる。
　すなわち、エンドポイントディテクタを用いてトレンチ加工をする場合において、プラズマの発光強度が変化することでトレンチ端がＡｌｘＧａ１-ｘＮ層１１に到達したことが分かり、再度、発光強度が変化することでトレンチ端がＧａＮ層１０に到達したことが分かる。これにより、トレンチ端の位置を正確に検出でき、エッチングを停止させるタイミングを正確に決めることができる。このため、トレンチゲート４の底面とＧａＮ層１２／ＡｌｘＧａ１-ｘＮ層１１／ＧａＮ層１０のヘテロｐｉｎ接合のｎ層側の端部、すなわちＧａＮ層１０の上面とを近づけることが容易になり、ヘテロｐｉｎ接合から延びる空乏層がトレンチゲート４の底部を覆いやすくなり、電界緩和効果が高くなって、トレンチゲート４の底部での絶縁破壊を抑制できる。
　また、トレンチゲート４の底面とＧａＮ層１０の上面とを近づけることで、ゲート電極１８とＧａＮ層１０とのオーバーラップ長を最小限に抑えることでできるので、寄生容量を低減し、スイッチング速度を向上させることができる。
　ここで、図１１を用いてゲート電極１８とＧａＮ層１０とのオーバーラップ長について説明する。図１１に示すように、ＧａＮ層１０の上面と、ゲート電極１８のトレンチ底面に対向する面（下面）との差をオーバーラップ長ＯＬと定義する。トレンチゲート４が深くなり、オーバーラップ長ＯＬが大きくなると、寄生容量が大きくなり、スイッチング速度が低下する。
　従って、トレンチゲート４は浅い方が望ましいが、トレンチゲート４が浅くなり過ぎて、ＧａＮ層１０の上面よりもゲート電極１８の下面が上にある場合はアンダーラップとなり、チャネルとｎ型不純物層とが接続されず、高抵抗状態となってしまう。そこで、トレンチゲート４の深さは、ＧａＮ層１０の上面とゲート電極１８の下面とが同一平面になるか、ゲート電極１８とＧａＮ層１０とがオーバーラップするように設定することで、チャネルとｎ型不純物層とを確実に接続し、オン抵抗を低く保つようにする。
　次に、トレンチゲート４を形成した状態のＧａＮ基板８を洗浄し、図１２に示す工程において、ＭＯＶＰＥ法等を用いて、トレンチゲート４の内面にＧａＮ層１６をエピタキシャル成長により形成する。トレンチゲート４の内面以外は全て絶縁膜１５で被覆されているため、トレンチゲート４の底面と側面のみに選択的にＧａＮ層１６を形成することができる。この方法であれば、チャネル層が形成されるトレンチゲート４側面のＧａＮ層１６をエピタキシャル成長により形成できるので、チャネル層とボディ領域のアクセプタ濃度を個別に設定できる。すなわち、ボディ領域となるＧａＮ層１２は、パンチスルー防止およびソース電極１９とのコンタクト抵抗低減などの観点からアクセプタ濃度を高く設定し、チャネル層が形成されるＧａＮ層１６は、移動度向上の観点からアクセプタ濃度を低く設定することができる。
　なお、ＧａＮ層１６のエピタキシャル成長に際して、ＧａＮ層１６の膜厚を厚く設定すると、オン抵抗が著しく上昇する場合がある。これは、トランジスタの導通状態において、トレンチゲート４の底部のチャネル層とＧａＮ層１０の間に、ＧａＮ層１６のポテンシャル障壁が残存した場合に発生するものである。これを回避するためには、ＧａＮ層１６の厚みをチャネル層の厚み以下とすることが望ましい。具体的には、ＧａＮ層１６の厚みは１０ｎｍ以下が好適であり、より望ましくは５ｎｍ程度とする。
　ＧａＮ層１６をエピタキシャル成長させた後、ＧａＮ基板８に対して６００～９００℃程度の熱処理を行う。これによりＧａＮ層１２およびＧａＮ層１６から水素が脱離し、活性なｐ型不純物層として機能するようになる。
　次に、ＧａＮ層１６を形成した状態のＧａＮ基板８を洗浄し、図１３に示す工程において、有機物およびパーティクル、金属不純物などを除去した後、トレンチゲート４内および絶縁膜１５上にゲート絶縁膜１７を形成する。ゲート絶縁膜１７の形成方法は、ＣＶＤ法、原子層気相成長（ＡＬＤ）法、スパッタリング法などが好適である。ゲート絶縁膜１７の種類は、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、酸化ガリウムなどが挙げられる。膜厚は、３０～１５０ｎｍ程度が好適である。
　なお、ゲート絶縁膜１７は単層膜である必要はなく、ＳｉＯ２を含む積層膜であっても良い。ゲート絶縁膜１７がＳｉＯ２を含むことで、信頼性を高めることができる。また、ゲート絶縁膜１７の形成後、アニール処理等によりゲート絶縁膜１７の膜質改善を行っても良い。
　本実施の形態では、ソース電極およびドレイン電極の形成前にゲートスタックプロセスを行う、ゲートファーストプロセスを採用している。このため、ゲート絶縁膜１７の形成前の洗浄工程における薬液の制約を受けない点、ゲート絶縁膜１７の形成後の膜質向上のためのアニールの温度およびアニール雰囲気に対する制約を受けない点において、ゲートラストプロセスにより得られた半導体装置よりもメリットがある。これにより、ゲートラストプロセスを採用して得られる一般的なＧａＮデバイスに比べて、本実施の形態の縦型トレンチＭＯＳＦＥＴ１００は高い信頼性を得ることができる。
　ゲート絶縁膜１７の形成後、ゲート絶縁膜１７を覆うようにゲート電極１８を形成する。上述したように、本実施の形態では、ゲートファーストプロセスを採用しているため、ゲート電極１８の形成後にソース電極およびドレイン電極のオーミックシンター処理を行う必要がある。このため、ゲート電極１８には高い耐熱性が要求されるので、ゲート電極１８の材質としては、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、モリブデンシリサイド（ＭｏＳｉｘ）、タングステンシリサイド（ＷＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）などの高融点金属またはその化合物を用いることが望ましい。なお、多結晶シリコン（Ｐｏｌｙ-Ｓｉ）を用いても良い。
　また、ゲート電極１８は単層膜である必要はなく、例えば、メタルゲートとＰｏｌｙ-Ｓｉゲートの積層膜であっても良い。ゲート電極１８の形成方法は、スパッタリング法、ＣＶＤ法、ＡＬＤ法などが挙げられる。膜厚は１００ｎｍ～１μｍ程度とする。
　次に、ゲート電極１８のパターニングを行う。ゲート電極１８がメタルゲートの場合には、まず、フォトリソグラフィ工程により、ゲート電極１８を除去したい部分が開口部となったレジストマスクをゲート電極１８上に形成する。その後、当該レジストマスクをエッチングマスクとしてゲート電極１８を選択的にエッチングする。メタルゲートのエッチング方法については、ゲート材料の特性に応じて公知の技術から適宜選択すれば良い。ゲート電極１８のパターニング後、有機洗浄などによりレジストマスクを除去する。
　なお、ゲート電極１８がＰｏｌｙ－ＳｉなどのＣＶＤで形成できる膜の場合には、フォトリソグラフィ工程を省略して、エッチバックだけでゲート電極をパターニングすることができる。この場合、トレンチゲート４を埋め込むほどの厚さのＰｏｌｙ－Ｓｉ膜を形成し、エッチバックすることでトレンチゲート４内にＰｏｌｙ－Ｓｉ膜を残すようにする。そして、ゲートセル１においては、コンタクトホールをゲートセル１の近傍のトレンチゲート４の直上に配置し、トレンチゲート４内のＰｏｌｙ－Ｓｉ膜にゲートパッド電極２３を接触させるようにする。この場合、ゲートセル１においてはエッチストップ電極２４は不要となり、レンチゲート４の上部を除くゲートセル１の大部分は絶縁膜２１で覆われることとなる。この場合のエッチングガスとしては、例えば、ＳＦ６などが適している。
　次に、図１４に示す工程において、パターニングされたゲート電極１８をエッチングマスクとして、絶縁膜１５とゲート絶縁膜１７のエッチングを行う。絶縁膜１５およびゲート絶縁膜１７がＳｉＯ２の場合には、バッファードフッ酸を用いることで、ゲート電極１８で覆われていない不要部分のＳｉＯ２を除去できる。
　次に、ソース電極１９を形成する。まず、図１５に示す工程において、フォトリソグラフィ工程によってソース電極１９を形成したい部分が開口部となったレジストマスクＲＭ１を形成する。その後、ＥＢ（電子ビーム）蒸着法などを用いてソース電極１９を形成する。ＥＢ蒸着法では、電子ビームによりソース電極の形成材を蒸発させ、蒸発したソースの形成材は、レジストマスクＲＭ１の開口部の底面およびレジストマスクＲＭ１上に堆積し、金属膜を形成する。
　なお、ソース電極１９の材質としては、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）などを挙げることができるが、これらの単層膜ではなく、多層膜で形成しても良く、上記材質から選択される複数の膜を積層して形成しても良い。ＥＢ蒸着法であれば、これらの材料を変えるだけで多層膜を形成することができる。
　また、ソース電極１９とボディコンタクト１４との間に、高仕事関数の金属膜を部分的に形成しても良い。この金属膜としては、Ｎｉ、Ｐｄ、Ｐｔ、Ａｕなどが挙げられる。この場合、ソース電極１９を多層膜とし、最下層の膜をこれらの金属膜としても良い。このような構造を採ることにより、ｐ型のＧａＮ層１２とコンタクトが取りやすくなるため、ボディ電位が安定し、しきい値電圧のばらつきが軽減する。また、ボディ領域からホールを引き抜きやすくなるため、アバランシェ耐量が向上する。
　また、ソース電極１９の最上層には、絶縁膜２１のエッチング時に、殆どエッチングされない膜を形成することが好ましく、例えばＡｕ膜を用いることが好ましい。
　金属膜の形成後、レジストマスクＲＭ１をリフトオフすることで、不要なソース電極１９が除去され、ＧａＮ層１３上およびボディコンタクト１４上にのみソース電極１９が残ることとなる。
　なお、図を用いての説明は省略するが、ゲートセル１においてゲート電極１８の上部に配置されるエッチストップ電極２４は、ソース電極１９と同時に形成することが可能である。ゲート電極１８の上部にエッチストップ電極２４を配置することで、コンタクトホール形成時のエッチング時間の設定が容易になるだけでなく、ゲート電極１８にドライエッチ耐性のない金属材料を採用することが可能になる。つまり、仕事関数、耐熱性およびパターニング性の観点からゲート電極１８の材料を選択することが可能になる。なお、本実施の形態においては、ソース電極１９とエッチストップ電極２４には同一材料を使用し、かつ、同時に形成するものとしたが、それぞれ機能が異なるため、便宜的に異なる名称を使用している。
　ソース電極１９を形成した後、図１６に示す工程において、ＧａＮ基板８の第２主面上にドレイン電極２０を形成する。ドレイン電極２０の材質および形成方法はソース電極１９と同様である。
　ソース電極１９およびドレイン電極２０の形成後、５００～８００℃程度でオーミックコンタクトを得るためのシンター処理を行う。シンター条件は窒素雰囲気で１０～３０分程度が好適である。
　次に、図１７に示す工程において、ソース電極１９およびドレイン電極２０を形成した状態のＧａＮ基板８の第１主面側に絶縁膜２１を形成する。この状態のＧａＮ基板８の第１主面側には、メサ構造およびトレンチゲート４を形成しているため凹凸が大きく、パッド電極が断線する可能性がある。
　そこで、基板の平坦化のため、絶縁膜２１にはスピンオングラス（ＳＯＧ）膜などの塗布型の絶縁膜を用いることが好ましく、当該絶縁膜としては、シリコンを含むシロキサン樹脂膜を用いる。この膜は、シロキサン樹脂を有機溶剤に混ぜて有機シロキサン樹脂溶液とし、この溶液を塗布してキュア（焼成）することで、有機成分は昇華し、酸化珪素膜となる。
　なお、ＳＯＧ膜には、密着性、クラック発生およびポイズンドビア生成などの問題があることから、ＳＯＧ膜の上下をＣＶＤ法またはＡＬＤ法で形成したＳｉＯ２膜などで挟んだサンドイッチ構造にするとより好適である。
　次に、図１８に示す工程において、絶縁膜２１にコンタクトホールＣＨを形成する。まず、フォトリソグラフィ工程により、コンタクトホールＣＨを形成したい部分が開口部となったレジストマスクＲＭ２を絶縁膜２１上に形成する。コンタクトホールＣＨの断面形状は、パッド電極の段切れを抑制するため、順テーパ型に傾斜させることが望ましい。このために、フォトレジストのポストベーク工程において、フォトレジストを高温で加熱することでフォトレジストの開口端をダレさせ、図１８に示すような順テーパ型のレジストマスクＲＭ２を得る。
　このレジストマスクＲＭ２をエッチングマスクとして、ＲＩＥによるドライエッチングを行って、絶縁膜２１を貫通してソース電極１９に達するコンタクトホールＣＨを形成する。
　なお、絶縁膜２１の材質がＳｉＯ２の場合には、エッチングガスにはＣＨＦ３を用いることが好適である。前述したように、ソース電極１９およびエッチストップ電極２４にＡｕを用いた場合は、高いドライエッチング耐性があるので、ドライエッチング中に、ゲートセル１におけるゲート電極１８およびソース・ユニットセル２におけるソース電極１９を突き抜けてしまう可能性はない。なお、ソース電極１９およびエッチストップ電極２４は保護電極と呼称することもできる。
　次に、パッド電極を形成する。まず、フォトリソグラフィ工程により、パッド電極を形成したい部分が開口部となったレジストマスクを絶縁膜２１上に形成する。その後、ＥＢ蒸着法によりＴｉ、Ａｌ、Ｐｔ、Ｎｉ、Ｖ、Ｎｂ、Ｃｕ、Ｍｏ、Ｐｄ、Ａｕなどの単層膜、またはこれらの多層膜で金属膜を形成し、その後、レジストマスクをリフトオフすることで、不要な金属膜を除去する。この工程により、ソース・ユニットセル２上ではソース電極１９に接続されたソースパッド電極２２が形成され（図２）、ゲートセル１ではエッチストップ電極２４に接続されたゲートパッド電極２３が形成される（図３）。なお、半導体装置の放熱性や、パッド電極の段切れなどの問題から、厚膜のパッド電極が必要となる場合には、パッド電極をスパッタリング法で形成しても良い。この場合には、パッド電極の形成後に、フォトリソグラフィ工程とドライエッチング工程でパターニングすれば良い。
　なお、ソースパッド電極２２の端部は、ターミネーションセル３の絶縁膜２１上においてメサ構造の底面部７に向けて傾斜し、底面部７上において終端部を有している（図４）。
　ＳＯＧ膜の平坦化作用によって、絶縁膜２１の厚みはメサ構造の上面部５から底面部７にかけて段階的に厚くなっており、傾斜型のフィールドプレート構造を形成している。これにより、チップ終端部での電界集中が緩和され、縦型トレンチＭＯＳＦＥＴ１００を高耐圧化できる。
　以上説明した実施の形態１の縦型トレンチＭＯＳＦＥＴ１００によれば、ＡｌｘＧａ１-ｘＮ層１１とＧａＮ層１０の界面近傍に生じる２次元電子ガス（２ＤＥＧ）によって電流拡散層（ＣＳＬ）が形成されるため、トレンチゲート４側面のチャネル層を通過後の電流が分散しやすくなり、オン抵抗が低下する。また、ＣＳＬの形成には追加のドーピングが必要ないので、耐圧を損なうこともない。この結果、本実施の形態の構成を採用したＭＯＳＦＥＴと、そうでないＭＯＳＦＥＴとを比較した場合、同じ耐圧であれば、本実施の形態の構成を採用したＭＯＳＦＥＴはオン抵抗を大きく下げることができる。
　また、ＡｌｘＧａ１-ｘＮ層１１のエッチストップ効果を利用することで、トレンチゲート４の底面とｐｉｎ接合のｎ層側の端部、すなわちＧａＮ層１０の上面とを近づけることが容易になる。これにより、ｐｉｎ接合から延びる空乏層がトレンチゲート４の底部を覆いやすくなり、電界緩和効果が高くなって、トレンチゲート４の底部での絶縁破壊を抑制でき、耐圧を高めることができる。また、ゲート電極１８とＧａＮ層１０とのオーバーラップ長を最小限に抑えることができるので、寄生容量を低減し、スイッチング速度を向上させることができる。
　また、チャネル層が形成されるトレンチゲート４側面のＧａＮ層１６をエピタキシャル成長により形成するので、チャネル層とボディ領域のアクセプタ濃度をそれぞれ最適な濃度に設定できる。これにより、高いパンチスルー耐性（高耐圧）と高いチャネル移動度を両立できる。
　また、トレンチ間距離を狭めつつ、ＧａＮ層１２のＭｇ濃度を減らすことで、パンチスルー耐性を保ちつつ、Ｍｇのメモリー効果を抑制できる。これにより、ＧａＮ層１３に意図せずにドーピングされるＭｇの量を減らせるため、キャリアの補償が緩和され、ＧａＮ層１３のシート抵抗の上昇を抑制できる。
　また、ＧａＮ層１２／ＡｌｘＧａ１-ｘＮ層１１／ＧａＮ層１０の積層構造で生じる分極効果を利用した２次元ホールガス（２ＤＨＧ）がＧａＮ層１２内に誘起されるため、ＧａＮ層１２のＭｇ濃度を下げた場合においても、ホールキャリアが欠乏することがなく、高いアバランシェ耐量が確保される。
　また、上述したように実施の形態１の縦型トレンチＭＯＳＦＥＴ１００ではオン抵抗を低減できるので、定格電流の達成に必要なチップ面積を縮小することが可能になる。ＧａＮのように転位を多く含む半導体の場合には、チップ面積の縮小は、チップの歩留り向上に大きく貢献する。
　　＜変形例＞
　以上説明した実施の形態１の縦型トレンチＭＯＳＦＥＴ１００においては、オン抵抗を低減するためＧａＮ層１６の厚みを５ｎｍ～１０ｎｍと薄くしているが、ＧａＮ層１６の厚みを薄くした場合に、トレンチゲート４側面の結晶ダメージおよびトレンチゲート４側面からの不純物の混入に起因して、チャネル層の結晶品質を高めにくい場合がある。このような場合には、ＧａＮ層１６の厚みを厚く形成した後に、ＩＣＰ－ＲＩＥ装置等を用いたエッチバックを行い、トレンチゲート４底部のＧａＮ層１６を選択的に除去しても良い。
　図１９はエッチバック後のソース・ユニットセル２の状態を示す断面図であり、トレンチゲート４の側面のみに厚いＧａＮ層１６が残り、トレンチゲート４の底部のＧａＮ層１６は除去されている。
　このように、トレンチゲート４の側面のみにＧａＮ層１６を設けた構造を採ることで、ＧａＮ層１６の厚みに対する制約がなくなり、ＧａＮ層１６を厚膜化することが可能となる。これにより、エピタキシャル成長層の成長界面とチャネル界面とを離間させることができ、チャネル層がトレンチゲート４側面の結晶ダメージおよび不純物の混入の影響を受けにくくなり、チャネル層の品質向上が期待できる。なお、トレンチゲート４側面のＧａＮ層１６の厚みは１０ｎｍ以上１μｍ以下とする。
　この後、図２０に示す工程において、トレンチゲート４内および絶縁膜１５上にゲート絶縁膜１７を形成し、その後、ゲート絶縁膜１７上にゲート電極１８を形成する。トレンチゲート４の底部には、ＧａＮ層１６を介さずにゲート絶縁膜１７およびゲート電極１８が積層されることとなる。
　また、ＧａＮ層１２およびＧａＮ層１６にはｐ型の不純物としてＭｇをドーピングするが、ｐ型のＧａＮはプロセスダメージに弱く、意図しない不純物の混入およびドナー型の欠陥によるキャリア補償などによって、ｉ型にもｎ型にもなり得る。ＧａＮ層１２およびＧａＮ層１６の導電型がｐ型となった場合は、通常のｎ型のＭＯＳＦＥＴとして動作し、本実施の形態１および後に説明する実施の形態２では、ＧａＮ層１２およびＧａＮ層１６の導電型がｐ型であることを前提として説明する。なお、ＧａＮ層１２およびＧａＮ層１６の導電型がｉ型またはｎ型となった場合も、ＭＯＳＦＥＴとして動作する。すなわち、ゲートバイアスを印加しない状態でもキャリアが存在するため、いわゆるノーマリーオン型のＭＯＳＦＥＴとして動作する。ＧａＮ層１２およびＧａＮ層１６の導電型がｉ型またはｎ型となった場合は、ノーマリーオン型のＭＯＳＦＥＴとして使用することができる。
　また、ＧａＮ層１２およびＧａＮ層１６の導電型がｉ型またはｎ型となった場合は、導通時のオン抵抗を下げることができる。そのため、導通損失を下げることが重要な場合は、ＧａＮ層１２およびＧａＮ層１６を意図的にｉ型またはｎ型とし、ノーマリーオン型のＭＯＳＦＥＴとすることもある。
　＜実施の形態２＞
　　＜装置構成＞
　図２１は、本発明に係る実施の形態２の縦型トレンチＭＯＳＦＥＴ２００のソース・ユニットセルを示す断面図である。図２１に示すように、縦型トレンチＭＯＳＦＥＴ２００は、図２を用いて説明した縦型トレンチＭＯＳＦＥＴ１００とほぼ同じ構造を有しており、縦型トレンチＭＯＳＦＥＴ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
　図２１に示す縦型トレンチＭＯＳＦＥＴ２００においては、トレンチゲート４の周辺部におけるエピタキシャル成長層の配置が縦型トレンチＭＯＳＦＥＴ１００とは異なっている。具体的には、ＡｌｘＧａ１-ｘＮ層１１の水平方向の端面がトレンチゲート４側面にまで達しておらず、ＡｌｘＧａ１-ｘＮ層１１の水平方向の端面とトレンチゲート４側面との間には、ＧａＮ層１２が介在している。また、トレンチゲート４の内面にはＧａＮ層１６が形成されておらず、ゲート絶縁膜１７がトレンチゲート４の内面に接している。
　本実施の形態によれば、トレンチゲート４の底面にｐ型のＧａＮ層が存在しないため、ＧａＮ層１２側壁のチャネルとＧａＮ層１０が直接に繋がり易くなる。これにより、チャネル層とＧａＮ１０の間に寄生抵抗が存在しなくなるので、オン抵抗をさらに低減できる。チャネル層とＧａＮ層１０との間の寄生抵抗が存在しなくなるので、オン抵抗をさらに低減できる。
　また、ＡｌｘＧａ１-ｘＮ層１１の水平方向の端面とトレンチゲート４側面との間にＧａＮ層１２が介在しているので、エピタキシャル成長層の成長界面とチャネル界面との距離を離すことができる。
　図２２は、エピタキシャル成長層の成長界面とチャネル界面との位置関係を説明する図である。図２２に示されるように、ＡｌｘＧａ１-ｘＮ層１１とＧａＮ層１２との界面Ｇ１と、ＧａＮ層１２とＧａＮ層１０との界面Ｇ２とがエピタキシャル成長層の成長界面に相当し、トレンチゲート４の側面を構成するＧａＮ層１２の端面からＧａＮ層１２の内部にかけてチャネル層ＣＨＮが形成される。
　このようにチャネル層ＣＨＮは、界面Ｇ１から大きく離れているため、チャネル層ＣＨＮの結晶品質を高めることができ、また、不純物の混入量を減らすことがより容易となり、チャネル移動度を高めやすくなる。この結果、実施の形態１の縦型トレンチＭＯＳＦＥＴ１００に比べて、オン抵抗を低減しやすくなる。
　　＜製造方法＞
　本発明に係る実施の形態２の縦型トレンチＭＯＳＦＥＴ２００の製造方法について、図２３～図２９を用いて説明する。
　まず、図２３に示す工程において、ＧａＮ基板８の第１主面上に、ＧａＮ層９、ＧａＮ層１０、ＡｌｘＧａ１-ｘＮ層１１を順次積層する。これらの厚みと不純物量、導電型などは実施の形態１と同様である。
　次に、図２４に示す工程において、ＡｌｘＧａ１-ｘＮ層１１上に、ＡｌｘＧａ１-ｘＮ層１１を除去したい部分が開口部となったレジストマスクＲＭ１０を形成し、当該レジストマスクＲＭ１０をエッチングマスクとして、ドライエッチングによりＡｌｘＧａ１-ｘＮ層１１を除去すると共に、ＧａＮ層１０の一部を除去してリセス２５を形成する。なお、リセス２５の深さは１００ｎｍ以下とする。その後、リセス２５が形成された状態のＧａＮ基板８の有機洗浄を行い、レジストマスクＲＭ１０を除去する。
　次に、レジストマスクＲＭ１０を除去した後のＧａＮ基板８を洗浄し、図２５に示す工程において、ＭＯＶＰＥ法等を用いて、ＧａＮ層１０およびＡｌｘＧａ１-ｘＮ層１１上にエピタキシャル成長によりＧａＮ層１２およびＧａＮ層１３を順次に形成する。
　ここで、ＧａＮ層１２はパンチスルーの防止層のみならず、チャネル層としても機能するため、実施の形態１に比べてＭｇ濃度を下げることが好ましく、具体的には１×１０１５～５×１０１８ｃｍ－３程度の濃度となるようにドープする。実施の形態１でも説明したように、ＧａＮ層１２のＭｇ濃度を低くした場合であってもトレンチ間距離を狭めることで、パンチスルー耐性を保持できる。
　次に、ＧａＮ層１３上に、ボディコンタクト１４を形成する領域に対応した部分が開口部となったレジストマスクを形成する。その後、当該レジストマスクをエッチングマスクとして、ＩＣＰ－ＲＩＥ装置等を用いて、ＧａＮ層１３のドライエッチングを行う。このドライエッチングの条件は実施の形態１と同じである。その後、有機洗浄等でレジストマスクを除去することで、図２６に示すボディコンタクト１４を得る。
　次に、図２７に示す工程において、スパッタリング法、化学気相成長（ＣＶＤ）法および塗布法などを用いて、ＧａＮ層１３上に絶縁膜１５を形成する。膜の種類および膜厚は実施の形態１と同じである。絶縁膜１５の形成後、絶縁膜１５上にフォトリソグラフィによりレジストマスク（図示せず）を形成する。このレジストマスクは、絶縁膜１５をトレンチゲート４形成のハードマスクとして加工するためのパターンを有している。その後、当該レジストマスクをエッチングマスクとして、例えばＲＩＥ装置を用いて、絶縁膜１５のパターニングを行う。このエッチングに使用するガスおよびエッチング条件は実施の形態１と同じである。最後に有機洗浄等を用いてレジストマスクを除去する。
　次に、図２８に示す工程において、パターニングされた絶縁膜１５をハードマスクとして、ＩＣＰ－ＲＩＥ装置等を用いて、ＧａＮ層１３、１２および１０をドライエッチングにより選択的に除去してトレンチゲート４を形成する。このドライエッチングに用いるエッチングガス実施の形態１と同じである。ここで形成されるトレンチゲート４の幅はリセス２５よりも小さくする。これにより、ＡｌｘＧａ１-ｘＮ層１１の水平方向の端面とトレンチゲート４側面との間にＧａＮ層１２が存在することとなり、トランジスタの導通状態において、ＧａＮ層１２の端面からＧａＮ層１２の内部にかけて形成されるチャネル層が、ドリフト層として機能するＧａＮ層１０に直接に繋がることとなる。
　なお、ＡｌｘＧａ１-ｘＮ層１１の水平方向の端面とトレンチゲート４側面との間に介在するＧａＮ層１２の幅を大きくし過ぎると、ＡｌｘＧａ１-ｘＮ層１１とＧａＮ層１０の界面に生じる２次元電子ガス（２ＤＥＧ）によって形成される電流拡散層（ＣＳＬ）が短くなるため、トレンチ間距離の１／２０以下に抑えることが望ましい。
　次に、トレンチゲート４を形成した状態のＧａＮ基板８を洗浄し、図２９に示す工程において、トレンチゲート４内および絶縁膜１５上にゲート絶縁膜１７を形成する。ゲート絶縁膜１７の形成方法、種類および膜厚は実施の形態１と同じである。
　ゲート絶縁膜１７の形成後、ゲート絶縁膜１７を覆うようにゲート電極１８を形成する。ゲート電極１８の形成方法、材質および膜厚は実施の形態１と同じである。なお、これ以降の製造方法は実施の形態１と同一のため、説明は省略する。
　＜実施の形態３＞
　以上説明した本発明に係る実施の形態１および２以外にも種々の実施の形態が考えられる。
　例えば、実施の形態１、２においては、自立基板として縦型ＧａＮ半導体装置に適したＧａＮ基板８を用いる例を示したが、コストの観点から、ＧａＮ基板８の代わりに、Ｓｉ、Ｓａｐｐｈｉｒｅ（サファイア）、炭化シリコン（ＳｉＣ）、ＡｌＮなどのＧａＮとは異なる異種の自立基板上にＧａＮ層をヘテロエピタキシャル成長させた基板を用いても良い。これらは、例えば、ＧａＮｏｎＳｉ基板、ＧａＮｏｎＳａｐｐｈｉｒｅ基板、ＧａＮｏｎＳｉＣ基板などの名称で市販されている。
　ここで、自立基板とは、他の部材の支えを必要とせずにハンドリングできる基板と定義する。厚みが薄過ぎるとハンドリングができないので、自立基板は数１００μｍ程度の厚みを有する基板と定義することもできる。
　異種の自立基板を用いる場合、当該自立基板にｎ型不純物のドーピングを行うか、異種の自立基板の第２主面からＧａＮ層９に達するビアホールを形成することで、異種の自立基板の第２主面上にドレイン電極２０を形成する。
　後者の方法を採る場合の構造の一例を図３０に示す。図３０に示す縦型トレンチＭＯＳＦＥＴ３００においては、ＧａＮ層９から上の構造は実施の形態１の縦型トレンチＭＯＳＦＥＴ１００と同じであるが、ＧａＮ層９は、例えばＡｌＮ基板８０の第１主面上に形成されている。そしてＡｌＮ基板８０内には、第１主面から第２主面にかけてＡｌＮ基板８０を貫通する複数のビアホール５０が形成され、ＡｌＮ基板８０の第２主面上にはドレイン電極２０が形成されている。
　複数のビアホール５０内には導体膜が埋め込まれており、ｎ型のＧａＮ層９とドレイン電極２０とを電気的に接続している。ＡｌＮ基板８０は不純物のドーピングによる低抵抗化が難しいのでこのような手法が有効である。また、自立基板が絶縁物であるＧａＮｏｎＳａｐｐｈｉｒｅ基板を用いる場合、格子不整合の問題からＧａＮ層と自立基板との間にＡｌＮおよびＡｌＧａＮで構成される超格子構造を必要とするＧａＮｏｎＳｉ基板を用いる場合も、同様に有効である。
　＜実施の形態４＞
　また、異種の自立基板を用いる場合は、上記以外の手法として擬似縦型構造と呼ばれる構造を採ることもできる。図３１には擬似縦型構造の一例として縦型トレンチＭＯＳＦＥＴ４００の断面図を示している。図３１では、擬似縦型構造の特徴を端的に表すターミネーションセルの断面図を示している。
　図３１に示すように、ＡｌＮ基板８０の第１主面上に形成されたＧａＮ層９は、ＡｌＮ基板８０の水平方向に基板端まで延在している。なお、シート抵抗を下げるため、ＧａＮ層９のｎ型不純物の濃度は１×１０１８～１×１０２０ｃｍ－３程度となっている。
　そして、基板端において絶縁膜２１を貫通して設けられた開口部ＯＰの底部にＧａＮ層９が露出し、開口部ＯＰ内に埋め込まれたドレイン電極２０Ａと電気的に接続されている。ドレイン電極２０Ａは、絶縁膜２１の端縁部の上部にまで延在しており、ソースパッド電極２２とドレイン電極２０Ａとは同一面内に存在している。このため、ＡｌＮ基板８０の第２主面上にはドレイン電極が設けられていないが、縦型トレンチＭＯＳＦＥＴ４００の主電流はソースパッド電極２２側からＧａＮ層９に向けて縦方向に流れるので、擬似縦型構造と言える。
　なお、ＡｌＮ基板８０の第２主面上にドレイン電極が設けられていないことを除いて、他の構造は実施の形態１の縦型トレンチＭＯＳＦＥＴ１００と同じである。
　このような構造を採ることで、不純物のドーピングによる低抵抗化が難しいＡｌＮ基板などを使用することができる。また、自立基板にビアホールを形成することに比べて、簡易的なプロセスで半導体装置を作製できる。
　以上説明したように、ＧａＮとは異なる異種の自立基板を支持基板として用いることで、コスト的により安価な縦型ＧａＮ半導体装置を得ることができる。
　また、以上説明した実施の形態１～４においては、縦型トレンチＭＯＳＦＥＴを例に採って説明したが、ＧａＮ基板８の第２主面上に第２導電型の第６ＧａＮ層を設ければ、縦型トレンチＩＧＢＴを得ることができる。また、ＧａＮ基板８をｐ型にすることでも縦型トレンチＩＧＢＴを得ることができる。
　この発明は詳細に説明されたが、上記した説明は、全ての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
　なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims (19)

  1. 　第１主面および第２主面を有した支持基板と、
    　前記支持基板の前記第１主面側に設けられた第１導電型の第１ＧａＮ層と、
    　前記第１ＧａＮ層上に設けられた第１導電型の第２ＧａＮ層と、
    　前記第２ＧａＮ層上に設けられたＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層と、
    　前記ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層上に設けられた第２導電型の第３ＧａＮ層と、
    　前記第３ＧａＮ層上に設けられた第１導電型の第４ＧａＮ層と、
    　少なくとも前記第４ＧａＮ層上を覆う絶縁膜と、
    　前記第４ＧａＮ層の上面から前記第２ＧａＮ層内に達するトレンチゲートと、
    　前記トレンチゲート内にゲート絶縁膜を介して設けられたゲート電極と、
    　前記第３ＧａＮ層に接続された第１主電極と、
    　前記第１主電極と対をなす第２主電極と、を備え、
    前記第３のＧａＮ層のドナー濃度は、前記第４ＧａＮ層のドナー濃度よりも低い、半導体装置。
  2. 　前記ＡｌｘＧａ１-ｘＮ（０＜ｘ＜１）層は、
    　５～４０ｎｍの厚みを有し、
    　Ａｌ組成はｘが０．１５～０．３５である、請求項１記載の半導体装置。
  3. 　前記第１主電極は、
    　前記第４ＧａＮ層を厚さ方向に貫通して前記第３のＧａＮ層内に達するコンタクト部を介して前記第３ＧａＮ層に接続される、請求項１記載の半導体装置。
  4. 　前記ゲート絶縁膜は、少なくともＳｉＯ２膜を含む多層膜で構成される、請求項１記載の半導体装置。
  5. 　前記ゲート電極は、少なくともＴｉＮ膜または多結晶シリコン膜を含む、請求項１記載の半導体装置。
  6. 　第２ＧａＮ層、前記第３ＧａＮ層、前記ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層および前記第４ＧａＮ層はメサ構造を構成し、
    　前記メサ構造の側面部は、順テーパ型に傾斜し、前記側面部に連続する底面部は、前記第２ＧａＮ層で構成され、
    　前記絶縁膜は、
    　前記メサ構造の前記側面部および前記底面部を覆う、請求項１記載の半導体装置。
  7. 　前記メサ構造の前記底面部の前記支持基板からの高さ位置は、前記トレンチゲートの底面よりも下に位置する、請求項６記載の半導体装置。
  8. 　前記絶縁膜は、
    　シリコンを含むシロキサン樹脂膜を含む、請求項６記載の半導体装置。
  9. 　前記第１主電極はパッド電極に電気的に接続され、
    　前記絶縁膜は、
    　前記メサ構造の前記側面部から前記底面部にかけて段階的に厚くなるように設けられ、
    　前記パッド電極は、
    　前記絶縁膜を介して前記側面部および前記底面部の上を覆い、前記底面部上において終端部を有する、請求項８記載の半導体装置。
  10. 　前記トレンチゲートは、
    　前記第４ＧａＮ層、前記第３ＧａＮ層および前記ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層を厚さ方向に貫通して前記第２ＧａＮ層内に達し、その側面は、前記第４ＧａＮ層、前記第３ＧａＮ層および前記ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層の端面を含み、
    　少なくとも前記トレンチゲートの側面に接して設けられ、前記第３ＧａＮ層よりも不純物濃度が低い第２導電型の第５ＧａＮ層をさらに備える、請求項１記載の半導体装置。
  11. 　前記第５ＧａＮ層は、
    　５～１０ｎｍの厚みを有する、請求項１０記載の半導体装置。
  12. 　前記第５ＧａＮ層は、
    　前記トレンチゲートの側面のみに接して設けられる、請求項１０記載の半導体装置。
  13. 　前記トレンチゲートは、
    　前記第４ＧａＮ層および前記第３ＧａＮ層を厚さ方向に貫通して前記第２ＧａＮ層内に達し、その側面は、前記第４ＧａＮ層および前記第３ＧａＮ層の端面を含み、
    　前記ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層の端面と、前記トレンチゲートの側面との間に前記第３ＧａＮ層が介在し、
    　前記ゲート絶縁膜は、
    　前記トレンチゲートの内面に接して設けられる、請求項１記載の半導体装置。
  14. 　前記支持基板は、
    　第１導電型のＧａＮ基板、Ｓｉ基板、サファイア基板および炭化シリコン基板の何れかを含み、
    　前記第２主電極は、前記支持基板の第２主面上に配置される、請求項１記載の半導体装置。
  15. 　前記支持基板は、ＡｌＮ基板、Ｓｉ基板およびサファイア基板の何れかを含み、
    　前記ＡｌＮ基板、Ｓｉ基板およびサファイア基板の何れかは、
    　前記第１主面から前記第２主面にかけて前記ＡｌＮ基板、Ｓｉ基板およびサファイア基板の何れかを貫通する複数のビアホールを有し、
    　前記複数のビアホール内には、導体膜が埋め込まれ、前記第２主電極は、前記支持基板の前記第２主面上に配置され、前記導体膜を介して前記第１ＧａＮ層と電気的に接続される、請求項１記載の半導体装置。
  16. 　前記支持基板は、ＡｌＮ基板、Ｓｉ基板およびサファイア基板の何れかを含み、
    　前記第１ＧａＮ層は、
    　前記ＡｌＮ基板、Ｓｉ基板およびサファイア基板の何れかの基板端まで延在するように設けられ、
    　前記絶縁膜は、
    　前記基板端を覆い、前記基板端において、前記絶縁膜を貫通して設けられた開口部の底部に前記第１ＧａＮ層が露出し、
    　前記第２主電極は、
    　前記開口部内に埋め込まれて前記第１ＧａＮ層に接すると共に、前記絶縁膜の上部に延在するように設けられる、請求項１記載の半導体装置。
  17. 　前記第３ＧａＮ層は、
    　第２導電型の不純物としてＭｇを含み、Ｍｇの濃度が１×１０１７ｃｍ－３以下であり、かつ前記第３ＧａＮ層の水平方向の長さを規定するトレンチ間距離が１００ｎｍ以下である、請求項１記載の半導体装置。
  18. 　前記ゲート電極は、
    　ゲートセルにおいてゲートパッド電極と電気的に接続され、
    　前記ゲート電極と前記ゲートパッド電極との間に設けられたＡｕで構成される保護電極をさらに備える、請求項１記載の半導体装置。
  19. 　前記ＡｌｘＧａ１－ｘＮ（０＜ｘ＜１）層は、その底面の前記支持基板からの高さ位置が、前記ゲート電極の底面と同じ、または前記ゲート電極の底面よりも上に位置する、請求項１記載の半導体装置。
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