WO2021124549A1 - 半導体素子及び半導体素子の製造方法 - Google Patents

半導体素子及び半導体素子の製造方法 Download PDF

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WO2021124549A1
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nitride layer
semiconductor element
trench
semiconductor device
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PCT/JP2019/050098
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哲郎 林田
章文 今井
南條　拓真
達郎 綿引
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三菱電機株式会社
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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor element and a method for manufacturing the semiconductor element.
  • MOSFETs vertical field effect transistors
  • GaN gallium nitride
  • the main problem in the GaN trench MOSFET using the NPN structure composed of the epitaxial growth film is that p-GaN is inactive. That is, since the p-GaN layer produced by the epitaxial growth method is hydrogen-terminated and inactive in the state after production, it is subjected to a heat treatment at about 700 to 900 ° C. to remove hydrogen from the p-GaN layer. It is necessary to separate them to activate the p-GaN layer.
  • Patent Document 1 proposes a technique for removing hydrogen from the p-GaN layer by performing heat treatment after removing a part of the n-GaN layer which is the uppermost layer by dry etching. Has been done.
  • Patent Document 2 proposes a configuration in which a large number of unit cells of a GaN trench MOSFET having an NPN epi structure having an opening in a p-GaN body region are arranged in parallel.
  • active unit cells active cells having source contacts
  • a contact region with the n-GaN layer is required for each trench, so that the exposed region of the p-GaN layer in a relatively plan view is relatively limited. Will be done. If this exposed region is narrow, it becomes difficult to remove hydrogen from the p-GaN layer, and the activation rate of the p-GaN layer decreases. As a result, the acceptor concentration of the p-GaN layer decreases, and the threshold voltage decreases. Therefore, integration of active cells (miniaturization of unit cells) is not desirable for highly activating the p-GaN layer in the NPN structure.
  • the present disclosure has been made in view of the above-mentioned problems, and it is possible to suppress the inactivation of the p-type GaN layer and suppress the punch-through current at the same time.
  • the purpose is to provide technology.
  • the semiconductor element according to the present disclosure includes a gallium nitride substrate, a first conductive type first gallium nitride layer, a second conductive type second gallium nitride layer, and a second conductive type gallium nitride layer, which are sequentially arranged on the surface of the gallium nitride substrate.
  • the first conductive type third gallium nitride layer, the active trench extending from the third gallium nitride layer to the first gallium nitride layer, the active trench and the third gallium nitride layer are adjacent to each other via the third gallium nitride layer.
  • a recess which is a recess extending from the gallium nitride layer to the second gallium nitride layer, a dummy trench extending from the bottom surface of the recess to the first gallium nitride layer, and the active trench and the dummy trench are arranged in this order. It includes an insulating film and a conductive film.
  • the semiconductor element is provided with a recess that is adjacent to the active trench via the third gallium nitride layer and extends from the third gallium nitride layer to the second gallium nitride layer. According to such a configuration, it is possible to suppress the inactivation of the p-type GaN layer and suppress the punch-through current at the same time.
  • FIG. 1 It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. 1 It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. 1 It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is a top view which shows the semiconductor element which concerns on the modification of Embodiment 1.
  • FIG. It is sectional drawing which shows the semiconductor element which concerns on the modification of Embodiment 1.
  • FIG. 1 It is sectional drawing which shows the semiconductor element which concerns on the modification of Embodiment 1.
  • It is a top view which shows the manufacturing process of the semiconductor element which concerns on the modification of Embodiment 1.
  • FIG. 1 It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 1.
  • FIG. It is a top view which shows the
  • FIG. 1 It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 2. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 2. It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 2. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 2. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 2. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 2. It is a top view which shows the semiconductor element which concerns on Embodiment 3. FIG. It is sectional drawing which shows the semiconductor element which concerns on Embodiment 3. FIG. It is sectional drawing which shows the semiconductor element which concerns on Embodiment 3. FIG.
  • FIG. 1 It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. 2 It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. 2 It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. It is a top side schematic diagram which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. It is sectional drawing which shows the manufacturing process of the semiconductor element which concerns on Embodiment 3.
  • FIG. It is a figure which shows the standardized BFOM value of the related element and the semiconductor element which concerns on Embodiments 1-3.
  • FIG. 1 is a top view showing a semiconductor device according to the first embodiment. Since the purpose is to grasp the whole picture, the detailed structure is omitted as appropriate in FIG.
  • the semiconductor element of FIG. 1 is a semiconductor switching element including a gate pad electrode 1 and a source pad electrode 2 which is a source electrode. In the region where the source pad electrode 2 is arranged (the region where the hatching is attached), a plurality of source unit cells 3 and a termination cell 4 which is responsible for the termination are arranged. Active trenches 5 are arranged at both ends of the source unit cell 3.
  • FIG. 2 is a schematic top view of the source unit cell 3 which is a semiconductor element.
  • FIG. 3 is a schematic cross-sectional view taken along the line AA'of FIG. 2
  • FIG. 4 is a schematic cross-sectional view taken along the line BB'of FIG.
  • the semiconductor element according to the first embodiment is a vertical GaN trench MOSFET using an n-type conductive n-type GaN substrate (gallium nitride substrate) 6.
  • the n-type GaN substrate 6 may be composed of an ordinary semiconductor wafer or an epitaxial growth layer.
  • the lower n-type GaN layer 7 which is the first conductive type first gallium nitride layer and the p-type GaN layer which is the second conductive type second gallium nitride layer. 8 and the upper n-type GaN layer 9, which is the first conductive type third gallium nitride layer, are arranged in this order.
  • the first conductive type and the second conductive type will be described as being n-type and p-type, respectively.
  • the first conductive type and the second conductive type may be p-type and n-type, respectively, but it is unlikely that this configuration will be applied.
  • the lower n-type GaN layer 7, the p-type GaN layer 8, and the upper n-type GaN layer 9 may be collectively referred to as “GaN stacking”.
  • silicon (Si) is doped in the lower n-type GaN layer 7 by about 1 ⁇ 10 15 to 1 ⁇ 10 17 cm -3.
  • magnesium (Mg) is doped in the p-type GaN layer 8 by about 1 ⁇ 10 17 to 3 ⁇ 10 18 cm -3.
  • Si is doped in the upper n-type GaN layer 9 by about 1 ⁇ 10 18 to 1 ⁇ 10 20 cm -3.
  • an active trench 5 extending from the upper n-type GaN layer 9 to the lower n-type GaN layer 7 is arranged in the GaN stack.
  • the active trench 5 has a striped shape in a plan view, and is periodically arranged substantially in parallel.
  • an insulating film (second insulating film 13) and a conductive film (conductive film 14) are embedded in the active trench 5 in this order.
  • a recess 10 which is a recess extending from the upper n-type GaN layer 9 to the p-type GaN layer 8 is arranged at least in the upper n-type GaN layer 9.
  • the recess 10 and the active trench 5 are adjacent to each other via the upper n-type GaN layer 9.
  • a dummy trench 11 that reaches the lower n-type GaN layer 7 from the p-type GaN layer 8 that is the bottom surface of the recess 10 is arranged.
  • An insulating film (first insulating film 12 and second insulating film 13) and a conductive film (conductive film 14) are embedded in the dummy trench 11 in this order.
  • the recess 10 is a recess in the first stage from the top of the GaN stack in the source unit cell, which is surrounded by the upper n-type GaN layer 9 and whose bottom reaches the p-type GaN layer 8. Shall be. Therefore, in the first embodiment, the recess 10 does not include the dummy trench 11 which is a second-stage recess dug from the bottom surface of the recess 10.
  • the semiconductor element according to the first embodiment includes a protective insulating film (first insulating film 12, second insulating film 13 and third insulating film 15). As shown in FIG. 4, this protective insulating film has a contact hole 17 that exposes a part of the upper n-type GaN layer 9, and covers the rest of the upper n-type GaN layer 9. In the first embodiment, a part of the upper n-type GaN layer 9 exposed from the contact hole 17 extends in a direction substantially orthogonal to the extending direction of the active trench 5 as shown in FIG. 2, and is a protective insulating film. The remaining portion of the upper n-type GaN layer 9 covered with is extending in a direction substantially parallel to the extending direction.
  • the contact hole 17 overlaps with the dummy trench 11 in a plan view as shown in FIGS. 2 and 3.
  • the source pad electrode 2 is arranged on the above-mentioned protective insulating film (first insulating film 12, second insulating film 13 and third insulating film 15). Then, the source pad electrode 2 is electrically connected to a part of the upper n-type GaN layer 9 via the contact hole 17 as shown in FIG. 4, and is in contact with the conductive film 14 in the dummy trench 11 as shown in FIG. It is electrically connected via the hole 17. As a result, the inside of the dummy trench 11 can be set to the source potential, so that the potential fixation can be strengthened and the leakage current can be reduced.
  • the source pad electrode 2 and the conductive film 14 in the dummy trench 11 are insulated from the gate electrode which is the conductive film 14 in the active trench 5.
  • the end of the recess 10 located substantially orthogonal to the active trench 5 is located outside the contact hole 17. ..
  • the end of the recess 10 located substantially parallel to the active trench 5 is located inside the contact hole 17.
  • the dummy trench 11 has a dot shape in a plan view
  • the contact hole 17 has a stripe shape in a plan view.
  • a large number of source unit cells 3 are integrated in parallel, and the repeating pitch (cell size) is, for example, 25 ⁇ m or less.
  • the drain electrode 16 is arranged on the surface of the n-type GaN substrate 6 opposite to the surface on which the lower n-type GaN layer 7 is arranged.
  • channels are formed in the p-type GaN layer 8 depending on whether or not the gate electrode, which is the conductive film 14, exceeds the threshold voltage. Then, when a channel is formed, between the upper n-type GaN layer 9 electrically connected to the source pad electrode 2 and the lower n-type GaN layer 7 electrically connected to the drain electrode 16. It is possible to pass an electric current through.
  • FIGS. 5 to 39 show the method for manufacturing a semiconductor device according to the first embodiment. It is a top view which shows an example of a procedure. 6, FIG. 8, FIG. 11, FIG. 14, FIG. 17, FIG. 20, FIG. 23, FIG. 26, FIG. 29, FIG. 32, FIG. 35 and FIG. It is a figure. 9, FIG. 12, FIG. 15, FIG. 15, FIG. 18, FIG. 21, FIG. 24, FIG. 27, FIG. 30, FIG. 33, FIG. 36 and FIG. 39 are schematic cross-sectional views taken along the line BB'of FIG. 7 and the like. ..
  • a conductive n-type GaN substrate 6 having a c-plane (0001) as a main surface is used as the support substrate.
  • the lower n-type GaN layer 7, the p-type GaN layer 8, and the upper n-type GaN layer 9 are sequentially formed on the c-plane of the n-type GaN substrate 6 by using a technique such as metalorganic vapor phase epitaxy (MOVPE).
  • MOVPE metalorganic vapor phase epitaxy
  • the thickness of the lower n-type GaN layer 7 is 5 to 15 ⁇ m
  • the thickness of the p-type GaN layer 8 is 0.5 to 1 ⁇ m
  • the thickness of the upper n-type GaN layer 9 is 100 to 300 nm.
  • 5 and 6 show a schematic top view and a schematic cross-sectional view at this time.
  • a resist mask is formed by photolithography.
  • the recess 10 is formed by selectively etching the upper n-type GaN layer 9 or the like using this resist pattern as a mask.
  • the etching depth may be appropriately adjusted so that the bottom of the recess 10 becomes the p-type GaN layer 8.
  • the depth of the recess 10 according to the first embodiment is, for example, 200 nm or more and 500 nm or less.
  • the resist mask is removed by a cleaning process. 7 to 9 show a schematic top view and a schematic cross-sectional view after removing the resist.
  • a dummy trench 11 extending from the bottom surface of the recess 10 to the lower n-type GaN layer 7 is formed.
  • a resist mask is formed by photolithography.
  • the dummy trench 11 is formed by selectively etching the p-type GaN layer 8 or the like using a dry etching apparatus. The etching depth may be appropriately adjusted so that the bottom of the dummy trench 11 becomes the lower n-type GaN layer 7.
  • the termination cell 4 may be simultaneously formed with an element separation that electrically separates the semiconductor element from the outside. That is, the dummy trench 11 and the element separation may be formed in the same process. As a result, the dummy trench 11 can be formed without adding an additional step.
  • the depth of the dummy trench 11 is preferably about 1.4 to 5 ⁇ m, and is 1.8 ⁇ m in the first embodiment.
  • a chemical vapor deposition method (CVD), a sputtering method, a coating method, or the like is used to form the first insulating film 12 on the GaN laminate.
  • the film type of the first insulating film 12 include silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), alumina (Al 2 O 3 ), aluminum nitride (AlN), and aluminum nitride (AlON).
  • Gallium oxide (Ga 2 O 3 ) and a film in which they are composited are suitable.
  • the film thickness of the first insulating film 12 may be set in consideration of resistance as a hard mask. For example, it is preferably about 100 to 500 nm, and in the first embodiment, it is set to 300 nm. 13 to 15 show a schematic upper surface view and a schematic cross-sectional view after the first insulating film 12 is deposited.
  • a resist mask to be a pattern of the active trench 5 is formed by photolithography.
  • the first insulating film 12 is patterned using an RIE apparatus.
  • the gas used for etching needs to be appropriately selected according to the film type of the first insulating film 12.
  • the resist mask is removed by a cleaning process. 16 to 18 show a schematic top view and a schematic cross-sectional view after removing the resist.
  • the recess 10 and the upper n-type GaN layer 9 are adjacent to each other via the recess 10 and the upper n-type GaN layer 9 to the lower n-type GaN layer 7.
  • the etching depth may be appropriately adjusted so that the bottom of the active trench 5 becomes the lower n-type GaN layer 7.
  • the depth of the active trench 5 is shallower than the sum of the depth of the recess 10 and the depth of the dummy trench 11.
  • the depth of the active trench is preferably about 1.3 to 2 ⁇ m, and in the first embodiment, it is 1.4 ⁇ m.
  • 19 to 21 show a schematic upper surface view and a schematic cross-sectional view after the formation of the active trench 5.
  • the second insulating film 13 to be the gate insulating film is formed.
  • a CVD method for example, an atomic layer vapor deposition (ALD) method, a sputtering method and the like are suitable.
  • ALD atomic layer vapor deposition
  • the film type of the second insulating film 13 for example, SiO 2 , SiN, Al 2 O 3 , AlN, AlON, Ga 2 O 3, and a composite film thereof and the like are suitable.
  • the film types of the first insulating film 12 and the second insulating film 13 may be the same or different from each other.
  • the film thickness of the first insulating film 12 is preferably, for example, about 30 to 100 nm, and is 50 nm in the first embodiment.
  • the film quality of the second insulating film 13 is improved by annealing.
  • the annealing temperature is, for example, in the range of 700 or more and less than 1000 ° C.
  • the gas used for annealing is preferably, for example, nitrogen, oxygen, or a mixed atmosphere thereof.
  • this annealing treatment is also performed as an activation treatment for the p-type GaN layer 8. That is, by the above annealing treatment, hydrogen is removed (removed) from the exposed region of the p-type GaN layer 8 which is not covered with the upper n-type GaN layer 9 such as the recess 10, the active trench 5, and the dummy trench 11.
  • the type GaN layer 8 exhibits p-type conductivity.
  • the improvement of the film quality of the second insulating film 13 and the activation of the p-type GaN layer 8 were performed by a common annealing treatment, but the present invention is not limited to this, and the activation of the p-type GaN layer 8 is performed.
  • the first insulating film 12 which is a partially insulating film, is disposed in the dummy trench 11, but is not disposed in the active trench 5. .. Therefore, the total thickness of the insulating film (first insulating film 12 and the second insulating film 13) in the dummy trench 11 is thicker than the thickness of the insulating film (second insulating film 13) in the active trench 5. Two types of insulating films having different thicknesses can be formed without adding the number of steps. Further, since the dummy trench 11 functions as a field plate of the active trench 5 and the insulating film for the field plate is thickened, the effect of suppressing the destruction of the insulating film in the dummy trench 11 can be obtained.
  • the lower end of the dummy trench 11 is located below the lower end of the active trench 5.
  • the effect of the field plate can be enhanced, so that the effect of suppressing the destruction of the insulating film 13 in the active trench 5 can be obtained.
  • the conductive film 14 to be partially used as the gate electrode is formed.
  • the conductive film 14 is first formed on the entire surface of the second insulating film 13.
  • the film thickness of the conductive film 14 is preferably about 500 to 2000 nm, for example.
  • the film type of the conductive film 14 for example, phosphorous or boron-doped polycrystalline silicon (Poly-Si) or titanium nitride (TiN) is suitable.
  • the conductive film 14 does not have to be a single layer, and may be, for example, a laminated film of metal and Poly—Si. 25 to 27 show a schematic top view and a schematic cross-sectional view after the conductive film 14 is formed.
  • an unnecessary portion of the conductive film 14 is etched back using a dry etcher.
  • the conductive film 14 embedded in the active trench 5 and the dummy trench 11 is formed.
  • 28 to 30 show a schematic top view and a schematic cross-sectional view of the unnecessary portion of the conductive film 14 after forming the etchback step. Note that the formation of the conductive film 14 as the gate electrode may employ patterning using a photolithography instead of the etchback step.
  • a third insulating film 15 that serves as an interlayer insulating film is formed.
  • the film type of the third insulating film 15 for example, SiO 2 , SiN, Al 2 O 3 , AlN, AlON, Ga 2 O 3, and a composite film thereof and the like are suitable.
  • a method for forming the third insulating film 15 for example, a method having excellent step covering properties such as a CVD method, an ALD method, and a coating method is suitable.
  • the SiO 2 film flattened by reflowing after the formation of boron phosphorus glass (BPSG), which is a kind of SiO 2 film, may be used as the third insulating film 15.
  • BPSG boron phosphorus glass
  • the contact hole 17 is formed.
  • a resist mask is formed by photolithography, and then a contact hole 17 is formed by a dry etcher, hydrofluoric acid treatment, or the like. After forming the contact hole 17, the resist is removed by a cleaning treatment.
  • 34 to 36 show a schematic top view and a schematic cross-sectional view at this time.
  • the pad electrode is formed.
  • the pad electrode formed on the source unit cell 3 becomes the source pad electrode 2
  • the pad electrode formed on the gate cell becomes the gate pad electrode 1 (FIG. 1).
  • the pad electrode is formed by forming a conductive film, forming a resist pattern by a photolithography process, and then performing an etching process. After forming the pad electrode, the resist pattern is removed by a cleaning treatment.
  • a method such as photolithography, vapor deposition, or lift-off is used prior to the formation of the pad electrode for the p-type GaN layer 8.
  • Electrodes may be prepared separately.
  • the metal film of this electrode for example, nickel (Ni), palladium (Pd), platinum (Pt), gold (Au) having a high work function, and a composite film thereof and the like are suitable.
  • the drain electrode 16 is formed on the surface of the n-type GaN substrate 6 opposite to the surface on which the lower n-type GaN layer 7 is arranged, for example, by using an electron beam deposition method.
  • the film type of the drain electrode 16 include Ti, Al, platinum (Pt), nickel (Ni), V, niobium (Nb), copper (Cu), molybdenum (Mo), palladium (Pd), and silver (Ag). ), Gold (Au) and its composite film are suitable.
  • Ti / Al / Ni / Au is used in this case.
  • a heat treatment, ohmic sinter treatment is performed.
  • the conductive film 14 may react with the source pad electrode 2, so that the sinter temperature is set. It is desirable to set the temperature below 500 ° C. In order to raise the sinter temperature more than this, it is desirable to insert a barrier metal such as TiN between Poly-Si and Al. 37 to 39 show a schematic top view and a schematic cross-sectional view at this time.
  • the source pad electrode 2 is electrically connected to the conductive film 14 in the dummy trench 11 via the contact hole 17 as shown in FIG. 38, and is connected to a part of the upper n-type GaN layer 9 and the contact hole 17 as shown in FIG. 39. It is electrically connected via.
  • a part of the upper n-type GaN layer 9 extending in a direction substantially orthogonal to the extending direction of the active trench 5 extends in a direction substantially parallel to the extending direction of the active trench 5.
  • the parts of the GaN layer 9 were connected to each other, they do not have to be connected.
  • FIG. 40 is a schematic top view of the source unit cell 3 which is a semiconductor element according to this modification.
  • 41 is a schematic cross-sectional view taken along the line AA'of FIG. 40
  • FIG. 42 is a schematic cross-sectional view taken along the line BB'of FIG. 40.
  • a part of the upper n-type GaN layer 9 may be cut in the middle.
  • a part of the upper n-type GaN layer 9 is a protrusion 18 having a tip that protrudes beyond the edge of the contact hole 17 in a direction orthogonal to the extending direction of the active trench 5 in a plan view. May be good.
  • FIGS. 7 to 9 are views showing a schematic upper surface view and a schematic cross-sectional view after the recess 10 is formed in this modified example, and correspond to FIGS. 7 to 9 of the first embodiment. Unlike a part of the upper n-type GaN layer 9 in FIG. 7, a part of the upper n-type GaN layer 9 in FIG. 43 is a protrusion 18.
  • FIGS. 46 to 48 are views showing a schematic upper surface view and a schematic cross-sectional view after the contact hole 17 is formed in this modified example, and correspond to FIGS. 34 to 36 of the first embodiment.
  • the upper n-type GaN layer 9 exposed inside the contact hole 17 is only the protrusion 18.
  • the configuration of the present modification as described above some accuracy is required according to the contact hole 17, but since the exposed region of the p-type GaN layer 8 is further increased, the activation rate of the p-type GaN layer 8 is further increased. Can be enhanced.
  • the semiconductor element may be not only a MOSFET but also an IGBT (Insulated Gate Bipolar Transistor), an SBD (Schottky Barrier Diode), a PND (PN junction diode), or the like.
  • IGBT Insulated Gate Bipolar Transistor
  • SBD Schottky Barrier Diode
  • PND PN junction diode
  • FIG. 49 is a schematic top view of a source unit cell which is a semiconductor element according to the second embodiment.
  • FIG. 50 is a schematic cross-sectional view taken along the line AA'of FIG. 49
  • FIG. 51 is a schematic cross-sectional view taken along the line BB'of FIG. 49.
  • the semiconductor element according to the second embodiment has substantially the same configuration as the semiconductor element according to the first embodiment, but the shape of the recess 10 and the arrangement relationship between the recess 10 and the contact hole 17 are the same. It is different from Form 1.
  • the active trench 5, the upper n-type GaN layer 9, and the recess 10 have a striped shape in a plan view.
  • the width of the contact hole 17 is equal to or greater than the width of the recess 10 in the direction orthogonal to the extending direction of the active trench 5, and a part of the upper n-type GaN layer 9 is exposed from the contact hole 17.
  • FIGS. 52 to 56 are schematic top views showing an example of the procedure of the method for manufacturing a semiconductor device according to the second embodiment.
  • 53 and 55 are schematic cross-sectional views taken along the line AA'of FIG. 52 and the like.
  • FIG. 56 is a schematic cross-sectional view taken along the line BB'of FIG. 54. Since the method for manufacturing a semiconductor device according to the second embodiment has many points that overlap with the method for manufacturing a semiconductor device according to the first embodiment, only characteristic changes will be illustrated and described.
  • FIGS. 7 to 9 are views showing a schematic upper surface view and a schematic cross-sectional view after the recess 10 is formed in the second embodiment, and correspond to FIGS. 7 to 9 of the first embodiment.
  • the upper n-type GaN layer 9 and the recess 10 have a striped shape in a plan view.
  • the 54 to 56 are views showing a schematic upper surface view and a schematic cross-sectional view after the contact hole 17 is formed in the second embodiment, and correspond to FIGS. 34 to 36 of the first embodiment.
  • the second embodiment all the ends of the upper n-type GaN layer 9 along the contact hole 17 are exposed inside the contact hole 17.
  • the width of the recess 10 is made the same as the width of the contact hole 17, and in a plan view, the side portion of the upper n-type GaN layer 9 and the side portion of the source pad electrode 2 May be electrically connected.
  • the manufacturing process can be simplified by rearranging the process order so that the recess 10 is etched after the contact hole 17 is formed.
  • the exposed region of the p-type GaN layer 8 is slightly reduced as compared with the first embodiment.
  • the electron movement path in the upper n-type GaN layer 9 serving as the source diffusion layer is not curved but linear, the conduction resistance in the source diffusion layer is reduced, and as a result, the ON resistance can be reduced. ..
  • FIG. 57 is a schematic top view of a source unit cell which is a semiconductor element according to the third embodiment.
  • FIG. 58 is a schematic cross-sectional view taken along the line AA'of FIG. 57
  • FIG. 59 is a schematic cross-sectional view taken along the line BB'of FIG. 57.
  • the semiconductor element according to the third embodiment has substantially the same configuration as the semiconductor element according to the first embodiment, but the shape of the recess 10 and the arrangement relationship between the recess 10 and the contact hole 17 are the same. It is different from Form 1.
  • the contact hole 17 according to the first embodiment overlaps with the dummy trench 11 in a plan view, but the contact hole 17 according to the third embodiment does not overlap with the dummy trench 11 in a plan view. ..
  • the upper n-type GaN layer 9 exposes the p-type GaN layer 8 in a region overlapping the contact hole 17 in a plan view, and the source pad electrode 2 is one of the upper n-type GaN layers 9.
  • the unit and the p-type GaN layer 8 are electrically connected to each other via the contact hole 17.
  • FIGS. 60 to 73 are schematic top views showing an example of the procedure of the method for manufacturing a semiconductor device according to the third embodiment.
  • 61, 63, 66, 69 and 72 are schematic cross-sectional views taken along the line AA'of FIG. 60 and the like.
  • 64, 67, 70 and 73 are schematic cross-sectional views taken along the line BB'of FIG. 62. Since the method for manufacturing a semiconductor device according to the third embodiment has many points that overlap with the method for manufacturing a semiconductor device according to the first embodiment, only characteristic changes will be illustrated and described.
  • 60 and 61 are views showing a schematic upper surface view and a schematic cross-sectional view after the recess 10 is formed in the third embodiment, and correspond to FIGS. 7 to 9 of the first embodiment.
  • the upper n-type GaN layer 9 and the recess 10 have a striped shape in a plan view.
  • 62 to 64 are views showing a schematic upper surface view and a schematic cross-sectional view after the formation of the first insulating film 12 in the third embodiment, and correspond to FIGS. 16 to 18 of the first embodiment.
  • the dummy trench 11 is not formed at the stage when the first insulating film 12 is formed.
  • an opening is formed in the first insulating film 12 on the portion where the dummy trench 11 is to be formed.
  • 65 to 67 are views showing a schematic upper surface view and a schematic cross-sectional view after trench formation in the third embodiment, and correspond to FIGS. 19 to 21 of the first embodiment. Unlike the first embodiment, in the third embodiment, the active trench 5 and the dummy trench 11 are formed in the same process.
  • FIGS. 68 to 70 are views showing a schematic upper surface view and a schematic cross-sectional view after etching back of the conductive film 14 in the third embodiment, and correspond to FIGS. 28 to 30 of the first embodiment.
  • the first insulating film 12 is not arranged in the dummy trench 11 or the active trench 5, so that the thickness of the insulating film in the dummy trench 11 and the thickness of the insulating film are determined.
  • the thickness of the insulating film in the active trench 5 is the same.
  • the insulating film on the dummy trench 11 includes the third insulating film 15. According to such a configuration according to the third embodiment, a high hydrogen removal effect from the p-type GaN layer 8 can be obtained, and the electric field applied to the dummy trench 11 is the second insulating film 13 and the third. By sharing with the insulating film 15, it is possible to suppress dielectric breakdown at the lower end of the dummy trench 11.
  • FIG. 74 shows the semiconductor element related to the semiconductor element according to the first embodiment (hereinafter referred to as “related element”) and the semiconductor elements according to the first to third embodiments with respect to the Variga index (BFOM) which is a performance index of the power device. It is a figure which shows the experimental result which compared with the semiconductor element.
  • the related element is substantially the same as the semiconductor element according to the first embodiment except that the recess 10 is not formed.
  • the BFOM calculation formula is expressed as the following formula (1).
  • V B is the dielectric breakdown voltage
  • R on is the ON resistance.
  • the obtained BFOM value is standardized with the BFOM value of the related element as 1, and corresponds to the activation rate of the p-type GaN layer 8.
  • the activation rate of the p-type GaN layer 8 can be increased as compared with the related elements, and the decrease in the threshold voltage is suppressed. be able to. Therefore, a low threshold voltage can be maintained even if the degree of integration of the trench gate is increased in order to suppress the punch-through current. As a result, it is possible to suppress the inactivation of the p-type GaN layer 8 and suppress the punch-through current at the same time.
  • the BFOM value can be increased as compared with the related elements.

Abstract

ｐ型ＧａＮ層の不活性化を抑制することと、パンチスルー電流を抑制することとを両立することが可能な技術を提供することを目的とする。半導体素子は、第３窒化ガリウム層から第１窒化ガリウム層まで達するアクティブトレンチと、アクティブトレンチと第３窒化ガリウム層を介して隣接し、第３窒化ガリウム層から第２窒化ガリウム層まで達する凹部であるリセスと、リセスの底面から第１窒化ガリウム層まで達するダミートレンチとを備える。

Description

半導体素子及び半導体素子の製造方法
　本開示は、半導体素子及び半導体素子の製造方法に関する。
　近年、ワイドギャップ半導体を用いたパワーデバイスの開発が活発化しており、その一例として、自立ＧａＮ（窒化ガリウム）基板を用いた縦型の電界効果トランジスタ（ＭＯＳＦＥＴ）に関する技術の提案が増加している。一般的なトランジスタの製造工程においては、工程簡略化のためにイオン注入を用いることが多い。しかしながら、イオン注入を用いてＧａＮの拡散層を形成すると、１０００℃を超える活性化熱処理によって、窒素抜けや拡散層と保護膜との反応が起こり、ｐ－ＧａＮのアクセプタ濃度が著しく低下するという問題がある。このため縦型のＧａＮパワートランジスタの製造においては、イオン注入を必要とするＤＭＯＳ（Ｄｏｕｂｌｅ－Ｄｉｆｆｕｓｅｄ　ＭＯＳＦＥＴ）構造ではなく、エピタキシャル成長膜からなるＮＰＮ構造を用いたトレンチＭＯＳ構造を採用するケースが多い。
　エピタキシャル成長膜からなるＮＰＮ構造を用いたＧａＮトレンチＭＯＳＦＥＴにおける主要な課題は、ｐ－ＧａＮが不活性であることである。つまり、エピタキシャル成長法を用いて製造したｐ－ＧａＮ層は、製造後の状態では水素終端されており不活性であるため、７００～９００℃程度の熱処理を行って、ｐ－ＧａＮ層から水素を脱離させてｐ－ＧａＮ層を活性化する必要がある。しかしながら、トレンチＭＯＳ用のＮＰＮ構造の場合、ｐ－ＧａＮ層の上層であるｎ－ＧａＮ層が水素の抜けの障壁となり、ｐ－ＧａＮ層中から水素を抜きにくい（除去しにくい）という課題がある。この課題に対して、例えば特許文献１では、最上層であるｎ－ＧａＮ層の一部をドライエッチング加工で除去した後に、熱処理を行うことでｐ－ＧａＮ層からの水素を除去する技術が提案されている。
　また、縦型のトレンチＭＯＳＦＥＴでは、主要な抵抗成分であるチャネル抵抗を低減するために、最小単位のトランジスタ（ユニットセル）を微細化し、複数のユニットセルを並列に集積化する構造をとることが一般的である。例えば特許文献２には、ｐ－ＧａＮボディ領域に開口部が設けられたＮＰＮエピ構造を有するＧａＮトレンチＭＯＳＦＥＴのユニットセルが、多数並列に配置された構成が提案されている。
特許第６０４８１０３号公報 特開平１１－３４５９６９号公報
　ソースコンタクトを有するアクティブなユニットセル（アクティブセル）のみを集積化すると、トレンチ毎にｎ－ＧａＮ層とのコンタクト領域が必要となるため、相対的に平面視におけるｐ－ＧａＮ層の露出領域が制限される。この露出領域が狭いと、ｐ－ＧａＮ層からの水素の除去が困難になり、ｐ－ＧａＮ層の活性化率が低下する。この結果、ｐ－ＧａＮ層のアクセプタ濃度が減少し、閾値電圧の低下が生じてしまう。このため、アクティブセルの集積化（ユニットセルの微細化）は、ＮＰＮ構造中のｐ－ＧａＮ層を高活性化させる上では望ましくない。
　その一方で、ユニットセルの集積化はチャネル抵抗を低減するだけでなく、パンチスルー電流を抑制するため欠かすことができない。
　以上のように、従来の技術では、閾値電圧の低下ひいてはｐ－ＧａＮ層の不活性化を抑制することと、パンチスルー電流を抑制することとを両立することが困難であるという問題があった。
　そこで、本開示は、上記のような問題点を鑑みてなされたものであり、ｐ型ＧａＮ層の不活性化を抑制することと、パンチスルー電流を抑制することとを両立することが可能な技術を提供することを目的とする。
　本開示に係る半導体素子は、窒化ガリウム基板と、前記窒化ガリウム基板の面上に順に配設された第１導電型の第１窒化ガリウム層、第２導電型の第２窒化ガリウム層、及び、第１導電型の第３窒化ガリウム層と、前記第３窒化ガリウム層から前記第１窒化ガリウム層まで達するアクティブトレンチと、前記アクティブトレンチと前記第３窒化ガリウム層を介して隣接し、前記第３窒化ガリウム層から前記第２窒化ガリウム層まで達する凹部であるリセスと、前記リセスの底面から前記第１窒化ガリウム層まで達するダミートレンチと、前記アクティブトレンチ内及び前記ダミートレンチ内に順に配設された絶縁膜及び導電膜とを備える。
　本開示によれば、半導体素子は、アクティブトレンチと第３窒化ガリウム層を介して隣接し、第３窒化ガリウム層から第２窒化ガリウム層まで達する凹部であるリセスを備える。このような構成によれば、ｐ型ＧａＮ層の不活性化を抑制することと、パンチスルー電流を抑制することとを両立することができる。
　本開示の目的、特徴、態様及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体素子を示す上面図である。 実施の形態１に係る半導体素子を示す上面模式図である。 実施の形態１に係る半導体素子を示す断面模式図である。 実施の形態１に係る半導体素子を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１の変形例に係る半導体素子を示す上面模式図である。 実施の形態１の変形例に係る半導体素子を示す断面模式図である。 実施の形態１の変形例に係る半導体素子を示す断面模式図である。 実施の形態１の変形例に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１の変形例に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１の変形例に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１の変形例に係る半導体素子の製造工程を示す上面模式図である。 実施の形態１の変形例に係る半導体素子の製造工程を示す断面模式図である。 実施の形態１の変形例に係る半導体素子の製造工程を示す断面模式図である。 実施の形態２に係る半導体素子を示す上面模式図である。 実施の形態２に係る半導体素子を示す断面模式図である。 実施の形態２に係る半導体素子を示す断面模式図である。 実施の形態２に係る半導体素子の製造工程を示す上面模式図である。 実施の形態２に係る半導体素子の製造工程を示す断面模式図である。 実施の形態２に係る半導体素子の製造工程を示す上面模式図である。 実施の形態２に係る半導体素子の製造工程を示す断面模式図である。 実施の形態２に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子を示す上面模式図である。 実施の形態３に係る半導体素子を示す断面模式図である。 実施の形態３に係る半導体素子を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す上面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す上面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す上面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す上面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す上面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 実施の形態３に係る半導体素子の製造工程を示す断面模式図である。 関連素子及び実施の形態１～３に係る半導体素子の規格化ＢＦＯＭ値を示す図である。
　以下に本開示に係る半導体素子及びその製造方法の実施の形態について図面を用いて説明する。なお、実施の形態により本開示が限定されるものではなく、その要旨を逸脱しない範囲において適宜変更可能である。また、以下に示す図面においては、理解の容易のため、各部材の形状または各部材の縮尺が現実と異なる場合がある。
　＜実施の形態１＞
　図１は、本実施の形態１に係る半導体素子を示す上面図である。全体像の把握を目的としているため、図１では詳細な構造は適宜省略されている。主な構造物として、図１の半導体素子は、ゲートパッド電極１と、ソース電極であるソースパッド電極２とを備える半導体スイッチング素子である。ソースパッド電極２が配設されている領域（ハッチングが付された領域）には、複数のソースユニットセル３と、終端を担うターミネーションセル４とが配設されている。ソースユニットセル３の両端には、アクティブトレンチ５が配設されている。
　図２は、半導体素子であるソースユニットセル３の上面模式図である。図３は、図２のＡ－Ａ’に沿った断面模式図であり、図４は、図２のＢ－Ｂ’に沿った断面模式図である。
　本実施の形態１に係る半導体素子は、図３などに示すように、ｎ型導電性のｎ型ＧａＮ基板（窒化ガリウム基板）６を用いた縦型のＧａＮトレンチＭＯＳＦＥＴである。ｎ型ＧａＮ基板６は、通常の半導体ウェハから構成されてもよいし、エピタキシャル成長層から構成されてもよい。
　ｎ型ＧａＮ基板６のｃ面（０００１）上に、第１導電型の第１窒化ガリウム層である下側ｎ型ＧａＮ層７、第２導電型の第２窒化ガリウム層であるｐ型ＧａＮ層８、及び、第１導電型の第３窒化ガリウム層である上側ｎ型ＧａＮ層９が順に配設されている。本実施の形態１では、第１導電型及び第２導電型はそれぞれｎ型及びｐ型であるものとして説明する。なお、第１導電型及び第２導電型はそれぞれｐ型及びｎ型であってもよいが、この構成が適用される可能性は低い。以下では便宜上、下側ｎ型ＧａＮ層７、ｐ型ＧａＮ層８、及び、上側ｎ型ＧａＮ層９をまとめて「ＧａＮ積層」と記すこともある。
　下側ｎ型ＧａＮ層７には、例えばシリコン（Ｓｉ）が１×１０１５～１×１０１７ｃｍ－３程度ドーピングされている。ｐ型ＧａＮ層８には、例えばマグネシウム（Ｍｇ）が１×１０１７～３×１０１８ｃｍ－３程度ドープされている。上側ｎ型ＧａＮ層９には、例えばＳｉが１×１０１８～１×１０２０ｃｍ－３程度ドーピングされている。
　図３及び図４に示すように、上側ｎ型ＧａＮ層９から下側ｎ型ＧａＮ層７まで達するアクティブトレンチ５が、ＧａＮ積層に配設されている。図２に示すように、アクティブトレンチ５は、平面視においてストライプ形状を有しており、略平行に周期的に配置されている。図３及び図４に示すように、アクティブトレンチ５内には、絶縁膜（第２絶縁膜１３）と、導電膜（導電膜１４）とがこの順に埋設されている。
　上側ｎ型ＧａＮ層９からｐ型ＧａＮ層８に達する凹部であるリセス１０が、少なくとも上側ｎ型ＧａＮ層９に配設されている。リセス１０とアクティブトレンチ５とは、上側ｎ型ＧａＮ層９を介して互いに隣接している。リセス１０の底面であるｐ型ＧａＮ層８から下側ｎ型ＧａＮ層７に達するダミートレンチ１１が配設されている。ダミートレンチ１１内には、絶縁膜（第１絶縁膜１２及び第２絶縁膜１３）と、導電膜（導電膜１４）とがこの順に埋設されている。
　なお、本実施の形態１では、リセス１０は、上側ｎ型ＧａＮ層９に囲まれ、底部がｐ型ＧａＮ層８に達する、ソースユニットセル内のＧａＮ積層の上から１段目の凹部であるものとする。このため本実施の形態１では、リセス１０の底面を起点として掘り込まれた、２段目の凹部であるダミートレンチ１１は、リセス１０には含まない。
　本実施の形態１に係る半導体素子は、保護絶縁膜（第１絶縁膜１２、第２絶縁膜１３及び第３絶縁膜１５）を備える。この保護絶縁膜は、図４のように上側ｎ型ＧａＮ層９の一部を露出するコンタクトホール１７を有し、かつ、上側ｎ型ＧａＮ層９の残部を覆っている。本実施の形態１では、コンタクトホール１７から露出された上側ｎ型ＧａＮ層９の一部は、図２のように、アクティブトレンチ５の延在方向と略直交方向に延在し、保護絶縁膜で覆われた上側ｎ型ＧａＮ層９の残部は、当該延在方向と略平行方向に延在している。
　また本実施の形態１では、コンタクトホール１７は、図２及び図３に示すように、平面視でダミートレンチ１１と重なっている。
　ソースパッド電極２は、上述した保護絶縁膜（第１絶縁膜１２、第２絶縁膜１３及び第３絶縁膜１５）上に配設されている。そして、ソースパッド電極２は、図４のように上側ｎ型ＧａＮ層９の一部とコンタクトホール１７を介して電気的に接続され、図３のようにダミートレンチ１１内の導電膜１４とコンタクトホール１７を介して電気的に接続されている。これにより、ダミートレンチ１１内をソース電位にすることができるので、電位固定を強めることができ、漏れ電流を低減することができる。なお、ソースパッド電極２、ひいてはダミートレンチ１１内の導電膜１４は、アクティブトレンチ５内の導電膜１４であるゲート電極と絶縁されている。
　ソースユニットセルを平面視したとき（図２で見たとき）、リセス１０の端部のうちアクティブトレンチ５に対して略直交方向に位置する端部は、コンタクトホール１７の外部に位置している。リセス１０の端部のうちアクティブトレンチ５に対して略平行方向に位置する端部は、コンタクトホール１７の内部に位置している。ダミートレンチ１１は、平面視でドット形状を有し、コンタクトホール１７は、平面視でストライプ形状を有している。ソースユニットセル３は、多数並列に集積されており、その繰り返しのピッチ（セルサイズ）は例えば２５μｍ以下である。
　図３及び図４に示すように、ｎ型ＧａＮ基板６の面のうち、下側ｎ型ＧａＮ層７が配設された面と逆側の面上には、ドレイン電極１６が配設されている。本実施の形態１に係る半導体素子は、導電膜１４であるゲート電極が閾値電圧を超えるか否かに応じて、チャネルがｐ型ＧａＮ層８に形成される。そして、チャネルが形成された場合には、ソースパッド電極２と電気的に接続された上側ｎ型ＧａＮ層９と、ドレイン電極１６と電気的に接続された下側ｎ型ＧａＮ層７との間に電流を流すことが可能となる。
　＜製造方法＞
　次に、本実施の形態１に係る半導体素子の製造方法について、図５～図３９を参照して説明する。図５、図７、図１０、図１３、図１６、図１９、図２２、図２５、図２８、図３１、図３４及び図３７は、本実施の形態１に係る半導体素子の製造方法の手順の一例を示す上面模式図である。図６、図８、図１１、図１４、図１７、図２０、図２３、図２６、図２９、図３２、図３５及び図３８は、図５等のＡ－Ａ’に沿った断面模式図である。図９、図１２、図１５、図１８、図２１、図２４、図２７、図３０、図３３、図３６及び図３９は、図７等のＢ－Ｂ’に沿った断面模式図である。
　本実施の形態１ではまず、支持基板に、ｃ面（０００１）を主面とする導電性のｎ型ＧａＮ基板６を用いる。ｎ型ＧａＮ基板６のｃ面上に有機金属気相エピタキシー（ＭＯＶＰＥ）等の手法を用いて、下側ｎ型ＧａＮ層７、ｐ型ＧａＮ層８、上側ｎ型ＧａＮ層９を順に形成する。例えば、下側ｎ型ＧａＮ層７の厚みは５～１５μｍ、ｐ型ＧａＮ層８の厚みは０．５～１μｍ、上側ｎ型ＧａＮ層９の厚みは１００～３００ｎｍである。図５及び図６は、この時の上面模式図及び断面模式図を示す。
　続いて、ｎ型ＧａＮ基板６にリセス１０を形成するため、フォトリソグラフィによりレジストマスクの形成を行う。次に、このレジストパターンをマスクとして上側ｎ型ＧａＮ層９などを選択的にエッチングすることによりリセス１０を形成する。エッチング深さは、リセス１０の底部がｐ型ＧａＮ層８になるように適宜調整すればよい。本実施の形態１に係るリセス１０の深さは、例えば２００ｎｍ以上５００ｎｍ以下である。リセス１０を形成するエッチング加工終了後、洗浄処理によってレジストマスクを除去する。図７～図９は、レジスト除去後の上面模式図及び断面模式図を示す。
　続いて、リセス１０の底面から下側ｎ型ＧａＮ層７まで達するダミートレンチ１１を形成する。まず、フォトリソグラフィによりレジストマスクの形成を行う。続いて、ドライエッチング装置を用いてｐ型ＧａＮ層８などを選択的にエッチングすることによりダミートレンチ１１を形成する。エッチング深さは、ダミートレンチ１１の底部が下側ｎ型ＧａＮ層７になるように適宜調整すればよい。
　ダミートレンチ１１を形成するエッチング加工の際、ターミネーションセル４に、半導体素子を外部から電気的に分離する素子分離を同時に形成してもよい。つまり、ダミートレンチ１１と素子分離とを同一工程で形成してもよい。これにより追加工程を入れることなく、ダミートレンチ１１を形成できる。なお、ダミートレンチ１１の深さは１．４～５μｍ程度であることが好適であり、本実施の形態１では１．８μｍであるとした。ダミートレンチ１１を形成するエッチング加工終了後、レジストマスクを除去する。図１０～図１２は、レジスト除去後の上面模式図及び断面模式図を示す。
　続いて、例えば化学気相成長法（ＣＶＤ）やスパッタリング法、塗布法などを用いて、ＧａＮ積層上に第１絶縁膜１２を形成する。第１絶縁膜１２の膜種としては、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、アルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、酸窒化アルミニウム（ＡｌＯＮ）、酸化ガリウム（Ｇａ２Ｏ３）、及びそれらを複合した膜などが好適である。第１絶縁膜１２の膜厚は、ハードマスクとしての耐性を考えて設定すればよく、例えば１００～５００ｎｍ程度であることが好適であり、本実施の形態１では３００ｎｍであるとした。図１３～図１５は、第１絶縁膜１２堆積後の上面模式図及び断面模式図を示す。
　続いて、フォトリソグラフィにより、アクティブトレンチ５のパターンとなるレジストマスクの形成を行う。フォトリソ後、ＲＩＥ装置を用いて第１絶縁膜１２のパターニングを行う。エッチングに使用するガスは、第１絶縁膜１２の膜種に応じて適宜選択する必要がある。エッチング終了後、洗浄処理にてレジストマスクの除去を行う。図１６～図１８は、レジスト除去後の上面模式図及び断面模式図を示す。
　続いて、パターニング加工された第１絶縁膜１２をハードマスクとして用いるエッチング加工によって、リセス１０と上側ｎ型ＧａＮ層９を介して隣接し、上側ｎ型ＧａＮ層９から下側ｎ型ＧａＮ層７まで達するアクティブトレンチ５を形成する。エッチング深さは、アクティブトレンチ５の底部が下側ｎ型ＧａＮ層７になるように適宜調整すればよい。なお本実施の形態１では、アクティブトレンチ５の深さは、リセス１０の深さとダミートレンチ１１の深さの合計よりも浅い。一例として、アクティブトレンチの深さは、１．３～２μｍ程度であることが好適であり、本実施の形態１では１．４μｍであるとした。図１９～図２１は、アクティブトレンチ５形成後の上面模式図及び断面模式図を示す。
　続いて、洗浄処理を行った後に、ゲート絶縁膜となる第２絶縁膜１３を形成する。成膜手法は、例えばＣＶＤ法、原子層気相成長（ＡＬＤ）法、スパッタリング法などが好適である。第２絶縁膜１３の膜種としては、例えばＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、Ｇａ２Ｏ３、及びその複合膜などが好適である。なお、第１絶縁膜１２及び第２絶縁膜１３の膜種は、互いに同じであってもよいし、異なっていてもよい。第１絶縁膜１２の膜厚は、例えば３０～１００ｎｍ程度であることが好適であり、本実施の形態１では５０ｎｍであるとした。
　第２絶縁膜１３の形成後、アニール処理により第２絶縁膜１３の膜質改善を行う。アニール温度は、例えば７００以上１０００℃未満の範囲程度であり、アニール時に使用するガスは、例えば窒素、酸素、またはその混合雰囲気が好適である。
　なお本実施の形態１では、このアニール処理を、ｐ型ＧａＮ層８の活性化処理を兼ねて行う。つまり、上記アニール処理により、リセス１０やアクティブトレンチ５、ダミートレンチ１１などの上側ｎ型ＧａＮ層９に被覆されていないｐ型ＧａＮ層８の露出領域から水素を離脱（除去）することにより、ｐ型ＧａＮ層８は、ｐ型の導電性を示すようになる。なお、ここでは、第２絶縁膜１３の膜質改善と、ｐ型ＧａＮ層８の活性化とを共通のアニール処理で行ったが、これに限ったものではなく、ｐ型ＧａＮ層８の活性化はリセス１０及びアクティブトレンチ５の形成後に行われればよい。ただし、本実施の形態１のように、第２絶縁膜１３の膜質改善と、ｐ型ＧａＮ層８の活性化とを共通のアニール処理で行うと製造工程を簡素化することができる。図２２～図２４は、アニール工程終了後の上面模式図及び断面模式図を示す。
　以上のように構成された本実施の形態１に係る半導体素子では、部分絶縁膜である第１絶縁膜１２は、ダミートレンチ１１内には配設されるがアクティブトレンチ５内には配設されない。このため、ダミートレンチ１１内の絶縁膜（第１絶縁膜１２及び第２絶縁膜１３）の総厚が、アクティブトレンチ５内の絶縁膜（第２絶縁膜１３）の厚みよりも厚くなるので、工程数を追加せずとも厚みが異なる２種類の絶縁膜を形成することができる。さらに、ダミートレンチ１１がアクティブトレンチ５のフィールドプレートとして機能し、かつ、フィールドプレート用の絶縁膜が厚膜化されたことにより、ダミートレンチ１１内の絶縁膜の破壊を抑制する効果が得られる。
　また、ダミートレンチ１１の下端は、アクティブトレンチ５の下端よりも下方に位置する。これにより、フィールドプレートの効果を高めることができるので、アクティブトレンチ５内の絶縁膜１３の破壊を抑制する効果が得られる。
　ゲート絶縁膜となる第２絶縁膜１３の形成後、一部がゲート電極となる導電膜１４の形成を行う。本実施の形態１では、まず導電膜１４を第２絶縁膜１３の全面上に形成する。このときの導電膜１４の膜厚は例えば５００～２０００ｎｍ程度であることが好適である。導電膜１４の膜種としては、例えば、リンかボロンをドーピングした多結晶シリコン（Ｐｏｌｙ－Ｓｉ）か、窒化チタン（ＴｉＮ）などが好適である。導電膜１４は単層である必要はなく、例えば、メタルとＰｏｌｙ－Ｓｉとの積層膜であってもよい。図２５～図２７は、導電膜１４形成後の上面模式図及び断面模式図を示す。
　続いて、ドライエッチャーを用いて導電膜１４の不要部分のエッチバック加工を行う。これにより、アクティブトレンチ５及びダミートレンチ１１に埋め込まれた導電膜１４が形成される。図２８～図３０は、導電膜１４の不要部分のエッチバック工程形成後の上面模式図及び断面模式図を示す。なお、ゲート電極である導電膜１４の形成はエッチバック工程ではなく、フォトリソを用いたパターニングを採用してもよい。
　続いて、層間絶縁膜となる第３絶縁膜１５を形成する。第３絶縁膜１５の膜種としては、例えば、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＡｌＮ、ＡｌＯＮ、Ｇａ２Ｏ３、及びその複合膜などが好適である。本実施の形態１に係る半導体素子では、メサやトレンチが形成されるため、この工程時点での製造物の上面の凹凸が大きい。このため、第３絶縁膜１５の形成手法としては、例えばＣＶＤ法、ＡＬＤ法、塗布法などの段差被覆性に優れた手法が好適である。また、ＳｉＯ２膜の一種であるボロンリンガラス（ＢＰＳＧ）の形成後にリフローを行って平坦化したＳｉＯ２膜を、第３絶縁膜１５としてもよい。図３１～図３３は、この時の上面模式図及び断面模式図を示す。
　続いて、コンタクトホール１７の形成を行う。まず、フォトリソグラフィにて、レジストマスクを形成した後に、ドライエッチャーやフッ酸処理等によってコンタクトホール１７を形成する。コンタクトホール１７形成後、レジストは洗浄処理によって除去する。図３４～図３６は、この時の上面模式図及び断面模式図を示す。
　続いて、パッド電極の形成を行う。この時、ソースユニットセル３上に形成したパッド電極はソースパッド電極２となり、ゲートセル上に形成したパッド電極は、ゲートパッド電極１（図１）となる。
　パッド電極は、導電膜を形成してから、フォトリソ工程により、レジストパターンを形成し、その後、エッチング加工を行うことによって形成される。パッド電極の形成後、レジストパターンは、洗浄処理によって除去する。また図示はしていないが、ｐ型ＧａＮ層８へのコンタクト電極を必要とする場合は、パッド電極の形成に先立って、フォトリソ、蒸着、リフトオフなどの方法を用いてｐ型ＧａＮ層８用の電極を別途用意してもよい。この電極の金属膜としては、例えば、高仕事関数のニッケル（Ｎｉ）、パラジウム（Ｐｄ）、プラチナ（Ｐｔ）、金（Ａｕ）及びその複合膜などが好適である。このような構成をとることにより、ｐ型ＧａＮ層８のコンタクトが取りやすくなるため、ボディ電位が安定し、閾値電圧ばらつきが低減する。また、ボディ領域からホールを引き抜き易くなるため、アバランシェ耐量が向上する。続いて、ｎ型ＧａＮ基板６の面のうち、下側ｎ型ＧａＮ層７が配設された面と逆側の面上に、例えば電子ビーム蒸着法を用いてドレイン電極１６を形成する。ドレイン電極１６の膜種としては、例えば、Ｔｉ、Ａｌ、プラチナ（Ｐｔ）、ニッケル（Ｎｉ）、Ｖ、ニオブ（Ｎｂ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）及びその複合膜などが好適である。一例として、本件ではＴｉ／Ａｌ／Ｎｉ／Ａｕを使用する。
　ドレイン電極１６形成後、熱処理であるオーミックシンター処理を行う。なお、導電膜１４にＰｏｌｙ－Ｓｉを用い、ソースパッド電極２にＡｌを用いた構成では、シンター温度が高すぎると、導電膜１４がソースパッド電極２と反応することがあるので、シンター温度は５００℃以下に設定することが望ましい。これよりもシンター温度を高めるためには、ＴｉＮなどのバリアメタルをＰｏｌｙ－ＳｉとＡｌの間に挿入することが望ましい。図３７～図３９は、この時の上面模式図及び断面模式図を示す。ソースパッド電極２は、図３８のようにダミートレンチ１１内の導電膜１４とコンタクトホール１７を介して電気的に接続され、図３９のように上側ｎ型ＧａＮ層９の一部とコンタクトホール１７を介して電気的に接続されている。
　＜実施の形態１のまとめ＞
　詳細については残りの実施の形態を説明した後に行うが、以上のような本実施の形態１に係る半導体素子によれば、ｐ型ＧａＮ層８の不活性化を抑制することと、パンチスルー電流を抑制することとを両立することができる。
　＜実施の形態１の変形例＞
　実施の形態１では、アクティブトレンチ５の延在方向と略直交方向に延在する上側ｎ型ＧａＮ層９の一部が、アクティブトレンチ５の延在方向と略平行方向に延在する上側ｎ型ＧａＮ層９の部分同士を接続していたが、接続しなくてもよい。
　図４０は、本変形例に係る半導体素子であるソースユニットセル３の上面模式図である。図４１は、図４０のＡ－Ａ’に沿った断面模式図であり、図４２は、図４０のＢ－Ｂ’に沿った断面模式図である。図４０に示すように、上側ｎ型ＧａＮ層９の一部は、途中で切断されてもよい。具体的には、上側ｎ型ＧａＮ層９の一部は、平面視で、コンタクトホール１７の縁を超えてアクティブトレンチ５の延在方向と直交方向に突出する先端を有する突起部１８であってもよい。
　本変形例に係る半導体素子の製造方法は、実施の形態１に係る半導体素子の製造方法と重複する点が多いため、特徴的な変更点のみを図示及び説明する。
　図４３～図４５は、本変形例における、リセス１０形成後の上面模式図及び断面模式図を示す図であり、実施の形態１の図７～図９に相当する。図７の上側ｎ型ＧａＮ層９の一部とは異なり、図４３の上側ｎ型ＧａＮ層９の一部は、突起部１８となっている。
　図４６～図４８は、本変形例における、コンタクトホール１７形成後の上面模式図及び断面模式図を示す図であり、実施の形態１の図３４～図３６に相当する。本変形例では、コンタクトホール１７の内部に露出している上側ｎ型ＧａＮ層９は突起部１８のみとなっている。以上のような本変形例の構成によれば、コンタクトホール１７に合わせ精度が多少必要となるが、ｐ型ＧａＮ層８の露出領域がさらに増えるので、ｐ型ＧａＮ層８の活性化率をさらに高めることができる。
　なお半導体素子は、ＭＯＳＦＥＴだけでなく、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＳＢＤ（Schottky Barrier Diode）、ＰＮＤ（PN junction diode）などであってもよい。
　＜実施の形態２＞
　図４９は、本実施の形態２に係る半導体素子であるソースユニットセルの上面模式図である。図５０は、図４９のＡ－Ａ’に沿った断面模式図であり、図５１は、図４９のＢ－Ｂ’に沿った断面模式図である。本実施の形態２に係る半導体素子は、実施の形態１に係る半導体素子とほぼ同様の構成が取られているが、リセス１０の形状やリセス１０とコンタクトホール１７との配置関係が、実施の形態１とは異なっている。具体的には、本実施の形態２では、アクティブトレンチ５、上側ｎ型ＧａＮ層９、及び、リセス１０は、平面視でストライプ形状を有している。そして、アクティブトレンチ５の延在方向と直交方向において、コンタクトホール１７の幅はリセス１０の幅以上であり、上側ｎ型ＧａＮ層９の一部がコンタクトホール１７から露出されている。
　次に、本実施の形態２に係る半導体素子の製造方法について、図５２～図５６を参照して説明する。図５２及び図５４は、本実施の形態２に係る半導体素子の製造方法の手順の一例を示す上面模式図である。図５３及び図５５は、図５２等のＡ－Ａ’に沿った断面模式図である。図５６は、図５４のＢ－Ｂ’に沿った断面模式図である。本実施の形態２に係る半導体素子の製造方法は、実施の形態１に係る半導体素子の製造方法と重複する点が多いため、特徴的な変更点のみを図示及び説明する。
　図５２及び図５３は、本実施の形態２における、リセス１０形成後の上面模式図及び断面模式図を示す図であり、実施の形態１の図７～図９に相当する。実施の形態１とは異なり、本実施の形態２では、上側ｎ型ＧａＮ層９、及び、リセス１０は、平面視でストライプ形状を有している。
　図５４～図５６は、本実施の形態２における、コンタクトホール１７形成後の上面模式図及び断面模式図を示す図であり、実施の形態１の図３４～図３６に相当する。実施の形態１とは異なり、本実施の形態２では、上側ｎ型ＧａＮ層９のコンタクトホール１７に沿った端部が全てコンタクトホール１７の内部に露出している。なお、ソース拡散層の導通抵抗を削減するために、リセス１０の幅をコンタクトホール１７の幅と同じにし、平面視において、上側ｎ型ＧａＮ層９の側部とソースパッド電極２の側部とを電気的に接続するようにしてもよい。この場合は、コンタクトホール１７形成後にリセス１０のエッチングを行うように、プロセス順序を組み替えれば、製造工程を簡素化することができる。
　以上のような本実施の形態２に係る構成によれば、ｐ型ＧａＮ層８の露出領域は実施の形態１に比べて若干低減する。しかしながら、ソース拡散層となる上側ｎ型ＧａＮ層９における電子の移動経路が湾曲せず、直線的になるため、ソース拡散層内の導通抵抗が小さくなり、結果としてＯＮ抵抗を低減することができる。
　＜実施の形態３＞
　図５７は、本実施の形態３に係る半導体素子であるソースユニットセルの上面模式図である。図５８は、図５７のＡ－Ａ’に沿った断面模式図であり、図５９は、図５７のＢ－Ｂ’に沿った断面模式図である。本実施の形態３に係る半導体素子は、実施の形態１に係る半導体素子とほぼ同様の構成が取られているが、リセス１０の形状やリセス１０とコンタクトホール１７との配置関係が、実施の形態１とは異なっている。具体的には、実施の形態１に係るコンタクトホール１７は、平面視でダミートレンチ１１と重なっているが、本実施の形態３に係るコンタクトホール１７は、平面視でダミートレンチ１１と重なっていない。そして、図５９に示すように、上側ｎ型ＧａＮ層９は、平面視でコンタクトホール１７と重なる領域でｐ型ＧａＮ層８を露出し、ソースパッド電極２は、上側ｎ型ＧａＮ層９の一部、及び、ｐ型ＧａＮ層８とコンタクトホール１７を介して電気的に接続されている。
　次に、本実施の形態３に係る半導体素子の製造方法について、図６０～図７３を参照して説明する。図６０、図６２、図６５、図６８及び図７１は、本実施の形態３に係る半導体素子の製造方法の手順の一例を示す上面模式図である。図６１、図６３、図６６、図６９及び図７２は、図６０等のＡ－Ａ’に沿った断面模式図である。図６４、図６７、図７０及び図７３は、図６２のＢ－Ｂ’に沿った断面模式図である。本実施の形態３に係る半導体素子の製造方法は、実施の形態１に係る半導体素子の製造方法と重複する点が多いため、特徴的な変更点のみを図示及び説明する。
　図６０及び図６１は、本実施の形態３における、リセス１０形成後の上面模式図及び断面模式図を示す図であり、実施の形態１の図７～図９に相当する。実施の形態１とは異なり、本実施の形態３では、上側ｎ型ＧａＮ層９、及び、リセス１０は、平面視でストライプ形状を有している。
　図６２～図６４は、本実施の形態３における、第１絶縁膜１２形成後の上面模式図及び断面模式図を示す図であり、実施の形態１の図１６～図１８に相当する。実施の形態１とは異なり、本実施の形態３では、第１絶縁膜１２を形成した段階でダミートレンチ１１は形成されていない。図６２に示すように、ダミートレンチ１１の形成予定部分上の第１絶縁膜１２には開口部が形成されている。
　図６５～図６７は、本実施の形態３における、トレンチ形成後の上面模式図及び断面模式図を示す図であり、実施の形態１の図１９～図２１に相当する。実施の形態１とは異なり、本実施の形態３では、アクティブトレンチ５とダミートレンチ１１とを同一工程で形成している。
　図６８～図７０は、本実施の形態３における、導電膜１４エッチバック後の上面模式図及び断面模式図を示す図であり、実施の形態１の図２８～図３０に相当する。実施の形態１とは異なり、本実施の形態３では、第１絶縁膜１２は、ダミートレンチ１１内にもアクティブトレンチ５内にも配設されないため、ダミートレンチ１１内の絶縁膜の厚みと、アクティブトレンチ５内の絶縁膜の厚みとが同じになる。
　図７１～図７３は、本実施の形態３における、コンタクトホール１７形成後の上面模式図及び断面模式図を示す図であり、実施の形態１の図３４～図３６に相当する。実施の形態１とは異なり、本実施の形態３では、コンタクトホール１７は平面視でドット形状を有し、ダミートレンチ１１と重ならない。このため、図７２に示すように、ダミートレンチ１１上の絶縁膜に、第３絶縁膜１５が含まれる。このような本実施の形態３に係る構成によれば、ｐ型ＧａＮ層８からの高い水素抜き効果を得られ、かつ、ダミートレンチ１１に印加される電界が、第２絶縁膜１３と第３絶縁膜１５とで分担されることにより、ダミートレンチ１１の下端の絶縁破壊を抑制することができる。
　＜実施の形態１～３のまとめ＞
　図７４は、パワーデバイスの性能指標であるバリガ指数（ＢＦＯＭ）に関して、実施の形態１に係る半導体素子と関連する半導体素子（以下「関連素子」と記す）と、実施の形態１～３に係る半導体素子とを比較した実験結果を示す図である。関連素子は、リセス１０を形成していない点を除けば実施の形態１に係る半導体素子と実質的に同じである。なお、ＢＦＯＭの計算式は、次式（１）のように表される。ここで、ＶＢは絶縁破壊耐圧であり、ＲｏｎはＯＮ抵抗である。得られたＢＦＯＭ値は、関連素子のＢＦＯＭ値を１として規格化しており、ｐ型ＧａＮ層８の活性化率に対応している。
Figure JPOXMLDOC01-appb-M000001
　図７４に示されるように、実施の形態１～３に係る半導体素子によれば、関連素子と比較してｐ型ＧａＮ層８の活性化率を高めることができ、閾値電圧の低下を抑制することができる。このため、パンチスルー電流を抑制するためにトレンチゲートの集積度を高めても、低い閾値電圧を維持することができる。これにより、ｐ型ＧａＮ層８の不活性化を抑制することと、パンチスルー電流を抑制することとを両立することができる。
　なお、ｐ型ＧａＮ層８成長時のＭｇドープ量を減らしてエピタキシャル基板を製造し、再度デバイス試作を行ったところ、チャネルのクーロン散乱が減少し、ＯＮ抵抗が減少する効果が得られた。さらに、アクティブトレンチ５に対するダミートレンチ１１のフィールドプレート効果により、耐圧にも改善が見られた。以上のように、実施の形態１～３に係る半導体素子によれば、関連素子に比べてＢＦＯＭ値を高めることができる。
　なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての態様において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。
　２　ソースパッド電極、５　アクティブトレンチ、６　ｎ型ＧａＮ基板、７　下側ｎ型ＧａＮ層、８　ｐ型ＧａＮ層、９　上側ｎ型ＧａＮ層、１０　リセス、１１　ダミートレンチ、１７　コンタクトホール、１８　突起部。

Claims (15)

  1. 　窒化ガリウム基板と、
    　前記窒化ガリウム基板の面上に順に配設された第１導電型の第１窒化ガリウム層、第２導電型の第２窒化ガリウム層、及び、第１導電型の第３窒化ガリウム層と、
    　前記第３窒化ガリウム層から前記第１窒化ガリウム層まで達するアクティブトレンチと、
    　前記アクティブトレンチと前記第３窒化ガリウム層を介して隣接し、前記第３窒化ガリウム層から前記第２窒化ガリウム層まで達する凹部であるリセスと、
    　前記リセスの底面から前記第１窒化ガリウム層まで達するダミートレンチと、
    　前記アクティブトレンチ内及び前記ダミートレンチ内に順に配設された絶縁膜及び導電膜と
    を備える、半導体素子。
  2. 　請求項１に記載の半導体素子であって、
    　平面視で前記ダミートレンチと重なって前記第３窒化ガリウム層の一部を露出するコンタクトホールを有し、前記第３窒化ガリウム層の残部を覆う保護絶縁膜と、
    　前記保護絶縁膜上に配設され、前記第３窒化ガリウム層の前記一部、及び、前記ダミートレンチ内の前記導電膜と前記コンタクトホールを介して電気的に接続されたソース電極と
    をさらに備える、半導体素子。
  3. 　請求項２に記載の半導体素子であって、
    　前記アクティブトレンチは、平面視でストライプ形状を有し、
    　前記第３窒化ガリウム層の前記一部は、平面視で前記アクティブトレンチの延在方向と直交方向に突出する突起部を含む、半導体素子。
  4. 　請求項３に記載の半導体素子であって、
    　前記ダミートレンチは、平面視でドット形状を有し、
    　前記コンタクトホールは、平面視でストライプ形状を有する、半導体素子。
  5. 　請求項２に記載の半導体素子であって、
    　前記アクティブトレンチ及び前記リセスは、平面視でストライプ形状を有し、
    　前記アクティブトレンチの延在方向と直交方向において、前記コンタクトホールの幅は前記リセスの幅以上である、半導体素子。
  6. 　請求項１に記載の半導体素子であって、
    　平面視で前記ダミートレンチと重ならずに前記第３窒化ガリウム層の一部を露出するコンタクトホールを有し、前記第３窒化ガリウム層の残部を覆う保護絶縁膜と、
    　前記保護絶縁膜上に配設されたソース電極と
    をさらに備え、
    　前記第３窒化ガリウム層は、平面視で前記コンタクトホールと重なる領域で前記第２窒化ガリウム層を露出し、
    　前記ソース電極は、前記第３窒化ガリウム層の前記一部、及び、前記第２窒化ガリウム層と前記コンタクトホールを介して電気的に接続されている、半導体素子。
  7. 　請求項６に記載の半導体素子であって、
    　前記アクティブトレンチ及び前記リセスは、平面視でストライプ形状を有し、
    　前記ダミートレンチは、平面視でドット形状を有する、半導体素子。
  8. 　請求項１から請求項７のうちのいずれか１項に記載の半導体素子であって、
    　前記ダミートレンチの下端は、前記アクティブトレンチの下端よりも下方に位置する、半導体素子。
  9. 　請求項１から請求項８のうちのいずれか１項に記載の半導体素子であって、
    　前記ダミートレンチ内の前記絶縁膜は、前記アクティブトレンチ内の前記絶縁膜よりも厚い、半導体素子。
  10. 　エピタキシャル成長によって、窒化ガリウム基板の面上に、第１導電型の第１窒化ガリウム層、第２導電型の第２窒化ガリウム層、及び、第１導電型の第３窒化ガリウム層を順に形成し、
    　前記第３窒化ガリウム層から前記第２窒化ガリウム層まで達する凹部であるリセスを形成し、
    　前記リセスと前記第３窒化ガリウム層を介して隣接し、前記第３窒化ガリウム層から前記第１窒化ガリウム層まで達するアクティブトレンチを形成し、
    　前記リセス及び前記アクティブトレンチの形成後、前記第２窒化ガリウム層から水素を除去するためのアニールを行う、半導体素子の製造方法。
  11. 　請求項１０に記載の半導体素子の製造方法であって、
    　前記アニールの温度は、７００℃以上１０００℃未満である、半導体素子の製造方法。
  12. 　請求項１０または請求項１１に記載の半導体素子の製造方法であって、
    　前記リセスの底面から前記第１窒化ガリウム層まで達するダミートレンチを形成する、半導体素子の製造方法。
  13. 　請求項１２に記載の半導体素子の製造方法であって、
    　前記ダミートレンチと前記アクティブトレンチとを同一工程で形成する、半導体素子の製造方法。
  14. 　請求項１２に記載の半導体素子の製造方法であって、
    　前記ダミートレンチと、前記半導体素子を外部から電気的に分離する素子分離とを同一工程で形成する、半導体素子の製造方法。
  15. 　請求項１２から請求項１４のうちのいずれか１項に記載の半導体素子の製造方法であって、
    　前記ダミートレンチ内には配設されるが前記アクティブトレンチ内には配設されない部分絶縁膜を形成する、半導体素子の製造方法。
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