JP7113985B2 - 半導体素子及び半導体素子の製造方法 - Google Patents
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Description
図1は、本実施の形態1に係る半導体素子を示す上面図である。全体像の把握を目的としているため、図1では詳細な構造は適宜省略されている。主な構造物として、図1の半導体素子は、ゲートパッド電極1と、ソース電極であるソースパッド電極2とを備える半導体スイッチング素子である。ソースパッド電極2が配設されている領域(ハッチングが付された領域)には、複数のソースユニットセル3と、終端を担うターミネーションセル4とが配設されている。ソースユニットセル3の両端には、アクティブトレンチ5が配設されている。
次に、本実施の形態1に係る半導体素子の製造方法について、図5~図39を参照して説明する。図5、図7、図10、図13、図16、図19、図22、図25、図28、図31、図34及び図37は、本実施の形態1に係る半導体素子の製造方法の手順の一例を示す上面模式図である。図6、図8、図11、図14、図17、図20、図23、図26、図29、図32、図35及び図38は、図5等のA-A’に沿った断面模式図である。図9、図12、図15、図18、図21、図24、図27、図30、図33、図36及び図39は、図7等のB-B’に沿った断面模式図である。
詳細については残りの実施の形態を説明した後に行うが、以上のような本実施の形態1に係る半導体素子によれば、p型GaN層8の不活性化を抑制することと、パンチスルー電流を抑制することとを両立することができる。
実施の形態1では、アクティブトレンチ5の延在方向と略直交方向に延在する上側n型GaN層9の一部が、アクティブトレンチ5の延在方向と略平行方向に延在する上側n型GaN層9の部分同士を接続していたが、接続しなくてもよい。
図49は、本実施の形態2に係る半導体素子であるソースユニットセルの上面模式図である。図50は、図49のA-A’に沿った断面模式図であり、図51は、図49のB-B’に沿った断面模式図である。本実施の形態2に係る半導体素子は、実施の形態1に係る半導体素子とほぼ同様の構成が取られているが、リセス10の形状やリセス10とコンタクトホール17との配置関係が、実施の形態1とは異なっている。具体的には、本実施の形態2では、アクティブトレンチ5、上側n型GaN層9、及び、リセス10は、平面視でストライプ形状を有している。そして、アクティブトレンチ5の延在方向と直交方向において、コンタクトホール17の幅はリセス10の幅以上であり、上側n型GaN層9の一部がコンタクトホール17から露出されている。
図57は、本実施の形態3に係る半導体素子であるソースユニットセルの上面模式図である。図58は、図57のA-A’に沿った断面模式図であり、図59は、図57のB-B’に沿った断面模式図である。本実施の形態3に係る半導体素子は、実施の形態1に係る半導体素子とほぼ同様の構成が取られているが、リセス10の形状やリセス10とコンタクトホール17との配置関係が、実施の形態1とは異なっている。具体的には、実施の形態1に係るコンタクトホール17は、平面視でダミートレンチ11と重なっているが、本実施の形態3に係るコンタクトホール17は、平面視でダミートレンチ11と重なっていない。そして、図59に示すように、上側n型GaN層9は、平面視でコンタクトホール17と重なる領域でp型GaN層8を露出し、ソースパッド電極2は、上側n型GaN層9の一部、及び、p型GaN層8とコンタクトホール17を介して電気的に接続されている。
図74は、パワーデバイスの性能指標であるバリガ指数(BFOM)に関して、実施の形態1に係る半導体素子と関連する半導体素子(以下「関連素子」と記す)と、実施の形態1~3に係る半導体素子とを比較した実験結果を示す図である。関連素子は、リセス10を形成していない点を除けば実施の形態1に係る半導体素子と実質的に同じである。なお、BFOMの計算式は、次式(1)のように表される。ここで、VBは絶縁破壊耐圧であり、RonはON抵抗である。得られたBFOM値は、関連素子のBFOM値を1として規格化しており、p型GaN層8の活性化率に対応している。
Claims (14)
- 窒化ガリウム基板と、
前記窒化ガリウム基板の面上に順に配設された第1導電型の第1窒化ガリウム層、第2導電型の第2窒化ガリウム層、及び、第1導電型の第3窒化ガリウム層と、
前記第3窒化ガリウム層から前記第1窒化ガリウム層まで達するアクティブトレンチと、
前記アクティブトレンチと前記第3窒化ガリウム層を介して隣接し、前記第3窒化ガリウム層から前記第2窒化ガリウム層まで達する凹部であるリセスと、
前記リセスの底面から前記第1窒化ガリウム層まで達するダミートレンチと、
前記アクティブトレンチ内及び前記ダミートレンチ内に順に配設された絶縁膜及び導電膜と
を備える、半導体素子。 - 請求項1に記載の半導体素子であって、
平面視で前記ダミートレンチと重なって前記第3窒化ガリウム層の一部を露出するコンタクトホールを有し、前記第3窒化ガリウム層の残部を覆う保護絶縁膜と、
前記保護絶縁膜上に配設され、前記第3窒化ガリウム層の前記一部、及び、前記ダミートレンチ内の前記導電膜と前記コンタクトホールを介して電気的に接続されたソース電極と
をさらに備える、半導体素子。 - 請求項2に記載の半導体素子であって、
前記アクティブトレンチは、平面視でストライプ形状を有し、
前記第3窒化ガリウム層の前記一部は、平面視で前記アクティブトレンチの延在方向と直交方向に突出する突起部を含む、半導体素子。 - 請求項3に記載の半導体素子であって、
前記ダミートレンチは、平面視でドット形状を有し、
前記コンタクトホールは、平面視でストライプ形状を有する、半導体素子。 - 請求項2に記載の半導体素子であって、
前記アクティブトレンチ及び前記リセスは、平面視でストライプ形状を有し、
前記アクティブトレンチの延在方向と直交方向において、前記コンタクトホールの幅は前記リセスの幅以上である、半導体素子。 - 請求項1に記載の半導体素子であって、
平面視で前記ダミートレンチと重ならずに前記第3窒化ガリウム層の一部を露出するコンタクトホールを有し、前記第3窒化ガリウム層の残部を覆う保護絶縁膜と、
前記保護絶縁膜上に配設されたソース電極と
をさらに備え、
前記第3窒化ガリウム層は、平面視で前記コンタクトホールと重なる領域で前記第2窒化ガリウム層を露出し、
前記ソース電極は、前記第3窒化ガリウム層の前記一部、及び、前記第2窒化ガリウム層と前記コンタクトホールを介して電気的に接続されている、半導体素子。 - 請求項6に記載の半導体素子であって、
前記アクティブトレンチ及び前記リセスは、平面視でストライプ形状を有し、
前記ダミートレンチは、平面視でドット形状を有する、半導体素子。 - 請求項1から請求項7のうちのいずれか1項に記載の半導体素子であって、
前記ダミートレンチの下端は、前記アクティブトレンチの下端よりも下方に位置する、半導体素子。 - 請求項1から請求項8のうちのいずれか1項に記載の半導体素子であって、
前記ダミートレンチ内の前記絶縁膜は、前記アクティブトレンチ内の前記絶縁膜よりも厚い、半導体素子。 - エピタキシャル成長によって、窒化ガリウム基板の面上に、第1導電型の第1窒化ガリウム層、第2導電型の第2窒化ガリウム層、及び、第1導電型の第3窒化ガリウム層を順に形成し、
前記第3窒化ガリウム層から前記第2窒化ガリウム層まで達する凹部であるリセスを形成し、
前記リセスと前記第3窒化ガリウム層を介して隣接し、前記第3窒化ガリウム層から前記第1窒化ガリウム層まで達するアクティブトレンチを形成し、
前記リセス及び前記アクティブトレンチの形成後、前記第2窒化ガリウム層から水素を除去するためのアニールを行い、
前記リセスの底面から前記第1窒化ガリウム層まで達するダミートレンチを形成する、半導体素子の製造方法。 - 請求項10に記載の半導体素子の製造方法であって、
前記アニールの温度は、700℃以上1000℃未満である、半導体素子の製造方法。 - 請求項10に記載の半導体素子の製造方法であって、
前記ダミートレンチと前記アクティブトレンチとを同一工程で形成する、半導体素子の製造方法。 - 請求項10に記載の半導体素子の製造方法であって、
前記ダミートレンチと、前記半導体素子を外部から電気的に分離する素子分離とを同一工程で形成する、半導体素子の製造方法。 - 請求項10から請求項13のうちのいずれか1項に記載の半導体素子の製造方法であって、
前記ダミートレンチ内には配設されるが前記アクティブトレンチ内には配設されない部分絶縁膜を形成する、半導体素子の製造方法。
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