JP2014116483A - 半導体素子の製造方法、および半導体素子 - Google Patents
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Abstract
【解決手段】半導体素子10は、基板110上に、第1のN型半導体層120と、P型半導体層130と、第2のN型半導体層140と、を基板側から順に積層した構造に対して、P型半導体層130に電極230を形成するためにP型半導体層130の一部を第2のN型半導体層140側に露出させる工程(A)と、工程(A)の後に、第2のN型半導体層140の表面から前記第1のN型半導体層120まで達するゲート電極用トレンチ250を形成する工程(B)と、により製造される。
【選択図】図2
Description
A1.半導体素子の構成:
図1は、半導体素子10の構成を、模式的に示す断面図である。半導体素子10は、窒化ガリウム(GaN)を用いて形成されたGaN系の半導体素子である。本実施形態では、半導体素子10は、電力制御に用いられ、パワーデバイスとも呼ばれる。図1には、説明を容易にするために、相互に直交するXYZ軸が図示されている。以降の図3〜6についても同様である。
図2は、半導体素子10の製造方法を示すフローである。半導体素子10を製造する際には、まず、用意した基板110をMOCVD(Metal Organic Chemical Vapor Deposition)装置の反応室に配置する(ステップS100)。
本発明は、上述の実施形態や実施例、変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、実施例、変形例中の技術的特徴は、上述の課題の一部または全部を解決するために、あるいは、上述の効果の一部または全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。
上述の実施形態では、アイソレーション用トレンチ170を形成した後にゲート電極用トレンチ250を形成している。しかし、ゲート電極用トレンチ250は、例えば、ゲート電極用トレンチ250とアイソレーション用トレンチ170の深さが同じであれば、同時に形成されてもよい。また、ゲート電極用トレンチ250とアイソレーション用トレンチ170の深さが同じでなくとも、アイソレーション用トレンチ170は、あらかじめアイソレーション用トレンチ170を形成する箇所を一定の深さまでエッチングして、その後、エッチングされた箇所を、ゲート電極用トレンチ250の形成と同時にさらにエッチングすることによって、形成されてもよい。また、アイソレーション用トレンチ170は、リセス220よりも先に形成されてもよい。すなわち、ゲート電極用トレンチ250が、リセス220と、アイソレーション用トレンチ170と、ゲート電極用トレンチ250とを形成する工程の中で、最後に形成されれば、チャネル領域310の抵抗の悪化を防ぐことができる。
上述の実施形態では、半導体素子10は、リセス220を中心としたXZ平面に対して対称な構造を有している。これに対し、半導体素子10は、XZ平面に対して略対称な構造であってもよく、非対称な構造であってもよい。また、上述の実施形態では、半導体素子10は、リセス220が形成された位置とアイソレーション用トレンチ170が形成された位置との間の位置に、ゲート電極用トレンチ250が形成された構造を有している。これに対し、半導体素子10は、ゲート電極用トレンチ250が形成された位置とアイソレーション用トレンチ170が形成された位置との間の位置に、リセス220が形成された構造を有していてもよい。すなわち、リセス220が形成される位置とゲート電極用トレンチ250が形成される位置とは、入れ換えられてもよい。本願の製造方法によって製造された半導体装置であれば、リセス220の形成される位置とゲート電極用トレンチの形成される位置とによらず、上述の実施形態と同様の効果を奏する。
上述の実施形態では、ドレイン電極210は、基板裏面s3に形成されている。これに対し、ドレイン電極210は、アイソレーション用トレンチ170の底面tiに形成されてもよい。
上述の実施形態では、リセス220の形成後にアイソレーション用トレンチ170を形成し、アイソレーション用トレンチ170の形成後にゲート電極用トレンチ250を形成している。これに対し、リセス220とアイソレーション用トレンチ170とゲート電極用トレンチ250のそれぞれの形成後に、ドライエッチングによって受けたダメージを回復するために、ウェットエッチングを行うこととしてもよい。また、ウェットエッチングは、ゲート電極用トレンチ250の形成後にのみ行うこととしてもよい。こうすることで、チャネル領域310の抵抗をさらに低減することができる。
上述の実施形態では、半導体素子10の基板110には、MOCVD装置を用いた結晶成長によって、第1のN型半導体層120と、P型半導体層130と、第2のN型半導体層140とが順に積層した状態で形成されている。これに対し、第1のN型半導体層120とP型半導体層130との間に真性半導体層が形成されてもよい。また、基板110として、Si基板や、SiC基板を用いてもよい。また、ドレイン電極210を、アイソレーション用トレンチ170の底面tiに形成する場合には、基板110として、サファイア基板を用いてもよい。また、PNP型の半導体素子に、ゲート電極用トレンチを最後に形成することとして、上述の実施形態の半導体素子10の製造方法を適用してもよい。
上述の実施形態では、GaN系の半導体素子10について示している。これに対し、半導体素子10は、窒化アルミニウム(AlN)や、窒化インジウム(InN)や、炭化ケイ素(SiC)や、窒化ホウ素(BN、ボロンナイトライド)や、Si等の他の材料系の半導体素子であってもよい。また、上述の実施形態では、GaN系の半導体素子15に対して、リセス220と、アイソレーション用トレンチ170と、ゲート電極用トレンチ250とがドライエッチングによって形成されている。これに対し、半導体素子10が、例えば、Si系の半導体素子である場合には、リセス220と、アイソレーション用トレンチ170と、ゲート電極用トレンチ250とはウェットエッチングによって形成されてもよい。
上述の実施形態では、リセス220を形成する工程(図2:ステップS108)と、アイソレーション用トレンチ170を形成する工程(図2:ステップS110)と、ゲート電極用トレンチ250を形成する工程(図2:ステップS112)とにおいては、マスクとして、SiO2マスクが用いられている。これに対し、マスクとして、フォトレジストを用いてもよい。
15、16、17、18…製造過程における半導体素子
110…基板
120…第1のN型半導体層
130…P型半導体層
140…第2のN型半導体層
170…アイソレーション用トレンチ
210…ドレイン電極
220…リセス
230…Pボディ電極
240…ソース電極
250…ゲート電極用トレンチ
255…絶縁膜
260…ゲート電極
310…チャネル領域
s3…基板裏面
hg…ゲート電極用トレンチ壁面
tg…ゲート電極用トレンチ底面
ti…アイソレーション用トレンチ底面
Claims (7)
- 半導体素子の製造方法であって、
基板上に、第1のN型半導体層と、P型半導体層と、第2のN型半導体層と、を前記基板側から順に積層した構造に対して、
(A) 前記P型半導体層に電極を形成するために前記P型半導体層の一部を前記第2のN型半導体層側に露出させる工程と、
(B) 前記工程(A)の後に、前記第2のN型半導体層の表面から前記第1のN型半導体層まで達するゲート電極用トレンチを形成する工程と、を備える、半導体素子の製造方法。 - 請求項1記載の半導体素子の製造方法であって、
(C) 前記半導体素子を区画するために前記第1のN型半導体層の一部を前記第2のN型半導体層側に露出させる工程、をさらに備え、
前記工程(C)は、前記工程(B)以前に行われる、半導体素子の製造方法。 - 請求項2記載の半導体素子の製造方法であって、
前記工程(C)は、前記工程(A)の後に行われる、半導体素子の製造方法。 - 請求項1から請求項3までのいずれか一項に記載の製造方法であって、
前記工程(B)では、前記工程(A)によって露出した前記P型半導体層の一部をアライメントマークとして用いて、前記ゲート電極用トレンチの位置合わせが行われる、半導体素子の製造方法。 - 請求項1から請求項4までのいずれか一項に記載の製造方法であって、
前記工程(A)において、前記P型半導体層の一部はドライエッチングによって露出される、半導体素子の製造方法。 - 請求項1から請求項5までのいずれか一項に記載の半導体素子の製造方法であって、
前記第1のN型半導体層と、前記P型半導体層と、前記第2のN型半導体層は、窒化ガリウム系の半導体層である、半導体素子の製造方法。 - 請求項1から請求項6までのいずれか一項に記載の方法によって製造された、半導体素子。
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