JP6582736B2 - 窒化物半導体装置の製造方法 - Google Patents

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Description

本発明は、窒化物半導体装置の製造方法に関する。
従来、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によりｐ型窒化ガリウム（ｐ型ＧａＮ）層を形成していた。このｐ型ＧａＮ層上にＡｌＮ層などのキャップ層を設けた後に、ｐ型ＧａＮ層を４００℃〜１，０００℃の高温で熱処理することにより不純物元素を活性化していた（例えば、特許文献１および２参照）。また、従来、熱処理時にＳｉＣ（炭化珪素）基板が破砕することを防ぐべく、グラファイト等から成り内部組織構造が異なる二層の積層体をキャップ層として用いていた（例えば、特許文献３参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特許第２５４０７９１号公報
［特許文献２］ 特開平０８−１８６３３２号公報
［特許文献３］ 特開２００９−２９０１６０号公報
ｎ型窒化ガリウム（ｎ型ＧａＮ）層にｐ型不純物をイオン注入して不純物領域を形成する場合にも、キャップ層を用いた熱処理が必要となる。ｐ型不純物をイオン注入した後においては、ｎ型ＧａＮ層の表面が荒れている。それゆえ、キャップ層としての効果が十分に発揮できる程度の厚みを有するＡｌＮ層を、ｎ型ＧａＮ層上に形成できない。また、ＡｌＮ層およびＧａＮ層の二層積層体をキャップ層としてｎ型ＧａＮ層上に形成した場合に、当該キャップ層を貫通してイオン注入を制御することは困難な場合がある。
本発明の第１の態様においては、基板上に、第１の窒化物半導体層と、第２の窒化物半導体層と、第３の窒化物半導体層とをこの順で積層した第１の積層体を形成する段階と、形成する段階の後、第３の窒化物半導体層の一部の領域を除去する段階と、除去する段階の後、第３の窒化物半導体層が除去された一部の領域から少なくとも第２の窒化物半導体層を介して第１の窒化物半導体層にイオン注入する段階と、イオン注入する段階の後、第１の積層体を熱処理する段階とを備える窒化物半導体装置の製造方法を提供する。
第１の窒化物半導体層はＡｌｘＧａ１−ｘＮ（０≦ｘ＜０．５）であってよい。第２の窒化物半導体層はＡｌｙＧａ１−ｙＮ（０．５≦ｙ≦１）であってよい。第３の窒化物半導体層はＡｌｚＧａ１−ｚＮ（０≦ｚ＜０．５）であってよい。
第３の窒化物半導体層は、第２の窒化物半導体層の２倍以上の厚みを有してよい。第１の窒化物半導体層の厚みは、第３の窒化物半導体層の厚みよりも大きくてよい。
第２の窒化物半導体層は３ｎｍ以上１００ｎｍ以下の厚みを有してよい。
形成する段階において、第２の窒化物半導体層は第１の窒化物半導体層上にエピタキシャル形成する。
形成する段階において、第１の窒化物半導体層、第２の窒化物半導体層および第３の窒化物半導体層をエピタキシャル成長法により基板上に連続成膜してよい。
除去する段階において、第２の窒化物半導体層が露出するまで第３の窒化物半導体層の一部の領域を除去してよい。
熱処理する段階の前に、基板の下に第２の窒化物半導体層と第３の窒化物半導体層とをこの順で形成する段階をさらに備えてよい。
除去する段階において、第２の窒化物半導体層が露出するまで第３の窒化物半導体層の一部の領域を除去し、第２の窒化物半導体層が露出しないように第３の窒化物半導体層の他の領域を除去してよい。
形成する段階において、第２の窒化物半導体層と第３の窒化物半導体層とをこの順で積層した第２の積層体を第１の積層体上に１以上さらに形成してよい。除去する段階において、一部の領域上の第２の積層体を全て除去した後に、第３の窒化物半導体層の一部の領域を除去してよい。
熱処理する段階の後に、活性領域における全ての第２の窒化物半導体層および第３の窒化物半導体層を除去する段階をさらに備えてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
第１実施形態におけるＧａＮダイオード１００の活性領域１１０の断面を示す概要図である。 第１実施形態における活性領域１１０の製造フロー２００を示す図である。 ｎ＋型ＧａＮ基板１２上に積層体１０を形成する段階（Ｓ１０）を示す図である。 ＧａＮ層１８の一部の領域１９を除去する段階（Ｓ２０）を示す図である。 イオン注入する段階（Ｓ３０）を示す図である。 熱処理する段階（Ｓ４０）を示す図である。 ＡｌＮ層１６及びＧａＮ層１８を除去する段階（Ｓ５０）を示す図である。 絶縁膜４２、アノード電極４４およびカソード電極４６を形成する段階（Ｓ６０）を示す図である。 第２実施形態における活性領域１１０の製造フロー２２０を示す図である。 ｎ＋型ＧａＮ基板１２の下に積層体３０を形成する段階（Ｓ１５）を示す図である。 第１変形例におけるｐ型不純物領域の形成フロー２４０を示す図である。 ＧａＮ層１８の一部の領域１９‐１および他の領域１９‐２を除去する段階（Ｓ２２）を示す図である。 イオン注入する段階（Ｓ３０）を示す図である。 ＡｌＮ層１６およびＧａＮ層１８を除去する段階（Ｓ５０）を示す図である。 第３実施形態における活性領域１１０の製造フロー２６０を示す図である。 ｎ＋型ＧａＮ基板１２上に積層体１０および積層体２０をこの順で形成する段階（Ｓ１２）を示す図である。 積層体２０の一部の領域２９を除去し、積層体１０の一部の領域１９を除去する段階（Ｓ１４）を示す図である。 イオン注入する段階（Ｓ３０）を示す図である。 第４実施形態における活性領域１１０の製造フロー２８０を示す図である。 ＧａＮダイオード１００を上面視した概要図である。 活性領域１１０および周辺領域１２０の断面を示す概要図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書において、Ｘ方向とＹ方向とは互いに垂直な方向であり、Ｚ方向はＸ‐Ｙ平面に垂直な方向である。Ｘ方向、Ｙ方向およびＺ方向は、いわゆる右手系を成す。なお、本明細書において、「上に」および「上方に」とは「＋Ｚ方向の位置に」という意味であり、「下に」および「下方に」とは「−Ｚ方向の位置に」という意味である。また、層または膜の厚みとは、Ｚ方向の長さを意味する。Ｚ方向は、必ずしも地面に垂直な鉛直方向を意味する方向ではない。
図１は、第１実施形態におけるＧａＮダイオード１００の活性領域１１０の断面を示す概要図である。窒化物半導体装置としてのＧａＮダイオード１００は、ｎ＋型ＧａＮ基板１２、ｎ−型ＧａＮ層１４、絶縁膜４２、アノード電極４４およびカソード電極４６を有する。なお、図面においては、多数キャリアの型をハイフン「‐」により示す。例えばｎ＋‐ＧａＮは、ｎ＋型ＧａＮを意味する。ただし、明細書中ではハイフンを用いずに、ｎ＋型ＧａＮと記載する。
ｎ−型ＧａＮ層１４は、上方にｐ型ＧａＮ領域２５を有する。ｐ型ＧａＮ領域２５とｎ−型ＧａＮ層１４とはｐｎ接合を形成する。ＧａＮダイオード１００は、ｐ型ＧａＮ領域２５上にアノード電極４４を有し、ｎ＋型ＧａＮ基板１２の下にカソード電極４６を有する。
図２は、第１実施形態における活性領域１１０の製造フロー２００を示す図である。本例では段階Ｓ１０〜Ｓ６０をこの順で実行する。本例の段階Ｓ１０では、ｎ＋型ＧａＮ基板１２上に、第１の窒化物半導体層としてのｎ−型ＧａＮ層１４と、第２の窒化物半導体層としてのＡｌＮ層１６と、第３の窒化物半導体層としてのＧａＮ層１８とをこの順で積層した第１の積層体１０を形成する。
段階Ｓ２０では、ＧａＮ層１８の一部の領域１９を除去する。段階Ｓ３０では、ＧａＮ層１８が除去された一部の領域１９から少なくともＡｌＮ層１６を介してｎ−型ＧａＮ層１４にｐ型不純物イオンを注入する。段階Ｓ４０では、第１の積層体１０を熱処理して、イオン注入したｐ型不純物を活性化する。
段階Ｓ５０では、活性領域１１０における全てのＡｌＮ層１６およびＧａＮ層を除去する。最後に、段階Ｓ６０では、絶縁膜４２、アノード電極４４およびカソード電極４６を形成して、ＧａＮダイオード１００の活性領域１１０を完成する。
図３Ａは、ｎ＋型ＧａＮ基板１２上に積層体１０を形成する段階（Ｓ１０）を示す図である。なお、本例においてはｎ＋型ＧａＮ基板１２を用いたが、製造フロー２００をプラナー型ＭＯＳＦＥＴに適用する場合には、ｎ＋型ＧａＮ基板１２に代えてサファイア基板としてもよい。まず、ｎ−型ＧａＮ層１４、ＡｌＮ層１６およびＧａＮ層１８をこの順で積層形成する理由について述べる。
ｎ−型ＧａＮ層１４のキャップ層としてＡｌＮ層１６を設ける場合、ＡｌＮ層１６をスパッタリングにより形成する場合がある。しかしながら、スパッタリングにより形成したＡｌＮ層１６は、エピタキシャル成長法により形成したＡｌＮ層１６と比較して粗い。それゆえ、熱処理時にＧａＮ層からのＮ（窒素）抜けを防止する効果が十分ではない。したがって、ｎ−型ＧａＮ層１４の熱処理時にＡｌＮ層１６をエピタキシャル成長法により形成することが考えられる。
ｎ−型ＧａＮ層１４上にエピタキシャル形成したＡｌＮ層１６は、スパッタリング形成したＡｌＮ層と比較して緻密である。ただし、ｎ−型ＧａＮ層１４上にＡｌＮ層１６のみをエピタキシャル形成するだけでは、ＧａＮとＡｌＮとの格子定数違いに起因して、ＡｌＮ層１６にクラックが発生する。ＡｌＮ層１６を厚くするほどクラックが発生しやすくなる。それゆえ、キャップ層としての効果を十分に発揮する程度の十分な厚みのＡｌＮ層１６を形成することができない。
そこで、ＡｌＮ層１６上にさらにＧａＮ層１８を設けることにより、ＡｌＮ層１６の上下をＧａＮで挟むことが考えられる。これにより、ＡｌＮ層１６にクラックが発生することを防ぐことができるので、ＡｌＮ層１６をキャップ層としての効果が十分に発揮できる程度の厚みとすることができる。したがって、ＡｌＮ層１６およびＧａＮ層１８の積層をキャップ層とするとよい。それゆえ、本例では積層体１０を形成する。
第１の窒化物半導体層としてのｎ−型ＧａＮ層１４は、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜０．５）であってよい。また、第２の窒化物半導体層としてのＡｌＮ層１６は、ＡｌｙＧａ１−ｙＮ（０．５≦ｙ≦１）であってよく、第３の窒化物半導体層としてのＧａＮ層１８は、ＡｌｚＧａ１−ｚＮ（０≦ｚ＜０．５）であってよい。なお、クラック発生防止効果を考慮すると、第１の窒化物半導体層と第３の窒化物半導体層との組成は同じであるか（ｘ＝ｚ）、または、近い値である（ｘ≒ｚ）であることが望ましい。
ＡｌＮ層１６は、３ｎｍ以上１００ｎｍ以下の厚みを有する。３ｎｍは、ＡｌＮ層１６に転位が発生し始める臨界膜厚である。１００ｎｍは、後工程において注入されるイオンを透過し得る上限の膜厚である。それゆえ、ＡｌＮ層１６の厚みは、３ｎｍ以上１００ｎｍ以下とする。
本例において、ＡｌＮ層１６はＭＯＣＶＤによりｎ−型ＧａＮ層１４上にエピタキシャル形成する。なお、ＡｌＮ層１６をエピタキシャル形成するべく、ハライド気相成長法（ＨＶＰＥ）または分子線エピタキシー法（ＭＢＥ）を用いてもよい。ＡｌＮ層１６をエピタキシャル形成するので、ＡｌＮ層１６をスパッタリング膜と比較して緻密にすることができる。これにより、後続の熱処理段階においてｎ−型ＧａＮ層１４のＮ抜けを防止する効果が向上する。
ＧａＮ層１８は、ＡｌＮ層１６の２倍以上の厚みを有する。本例のＧａＮ層１８は、３０ｎｍ〜５００ｎｍの厚みを有しする。ｎ−型ＧａＮ層１４の厚みは、ＧａＮ層１８の厚みよりも大きい。本例のｎ−型ＧａＮ層１４は、２μｍ以上の厚みを有する。これにより、ＡｌＮ層１６のクラックを防止することができ、ｎ−型ＧａＮ層１４のＮ抜けを防止することができる程度にＡｌＮ層１６の厚みを十分厚くすることができる。
本例では、ｎ−型ＧａＮ層１４、ＡｌＮ層１６およびＧａＮ層１８をエピタキシャル成長法によりｎ＋型ＧａＮ基板１２上に連続成膜する。本明細書において、エピタキシャル成長法とは、上述のＭＯＣＶＤ、ＨＶＰＥおよびＭＢＥによる層形成を指す。連続成膜とは、ｎ＋型ＧａＮ基板１２を同一チャンバに載置したまま、時間に応じてガス種を変更することにより、異なる組成の層を順次形成することを指す。連続成膜により、ｎ−型ＧａＮ層１４とＡｌＮ層１６との界面の汚染を防止することができる。
具体的には、ＴＭＡ（Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ）ガスおよびＴＭＧａ（Ｔｒｉｍｅｔｈｙｌｇａｌｉｕｍ）ガスの少なくとも一方と、ＮＨ３（アンモニア）ガスとを含む混合ガスをチャンバ内に導入する。８００℃〜１，２００℃、および、雰囲気圧力５ｋＰａ〜２０ｋＰａの条件とし、ｎ−型ＧａＮ層１４、ＡｌＮ層１６およびＧａＮ層１８を順次形成する。ｎ−型ＧａＮを形成するためには、例えばＳｉ（シリコン）、Ｇｅ（ゲルマニウム）、Ｓ（硫黄）またはＯ（酸素）を含有するガスを導入する。例えば、ＳｉＨ４を用いてＳｉを不純物ドープしたｎ−型ＧａＮを形成する。
本例では、第１の窒化物半導体層としてｎ−型ＧａＮ層１４を、第２の窒化物半導体層としてＡｌＮ層１６を、第３の窒化物半導体層としてのＧａＮ層１８をそれぞれ用いる。しかしながら、ＴＭＡ、ＴＭＧａおよびＮＨ３の流量を適宜調節することにより、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜０．５）、ＡｌｙＧａ１−ｙＮ（０．５≦ｙ≦１）およびＡｌｚＧａ１−ｚＮ（０≦ｚ＜０．５）の組成を適宜調節することができる。
図３Ｂは、ＧａＮ層１８の一部の領域１９を除去する段階（Ｓ２０）を示す図である。まず、ＧａＮ層１８の一部の領域１９を除去する理由について述べる。ｎ−型ＧａＮ層１４にｐ型不純物をイオン注入して不純物領域を形成する場合に、キャップ層を用いた熱処理が必要となる。ここで、ｎ−型ＧａＮ層１４にｐ型不純物をイオン注入した後においては、ｎ−型ＧａＮ層１４の表面が荒れているので、ｎ−型ＧａＮ層上にＡｌＮ層１６をエピタキシャル成長させることができない。また、ＡｌＮ層１６およびＧａＮ層１８を積層してキャップ層とした場合に、当該キャップ層を貫通してイオン注入を制御することは困難である場合がある。
そこで、本例では、ｎ−型ＧａＮ層１４のイオン注入領域に対応する部分において、ＡｌＮ層１６が露出するまでＧａＮ層１８の一部の領域１９を除去する。本例では、まず、フォトレジスト膜２２を既知のエッチング法によりパターニングして領域１９上に開口を形成する。その後、フォトレジスト膜２２をエッチングマスクとして、ＧａＮ層１８の領域１９をエッチングする。ＧａＮ層１８は塩素系のガス（例えばＣｌ２、ＢＣｌ３、ＳｉＣｌ４およびＣＨＣｌ３など）を用いてエッチングすることができる。ＧａＮ層１８をエッチングするガスによってＡｌＮ層１６はエッチングされないので、ＡｌＮ層１６はｎ−型ＧａＮ層１４に対するエッチングストップ層として機能する。なお、一部の領域１９において、ＧａＮ層１８は完全に除去されなくてもよく、Ｚ方向において厚みを残していてもよい。
図３Ｃは、イオン注入する段階（Ｓ３０）を示す図である。斜線は注入されたイオンが存在する領域を示す。本例ではＭｇイオンを１００ｋｅＶおよび１×１０１３ｃｍ−２で注入する。ＭｇイオンはＡｌＮ層１６を貫通し、ｎ−型ＧａＮ層１４まで達する。フォトレジスト膜２２およびＧａＮ層１８は、ｎ−型ＧａＮ層１４にＭｇイオンが到達することを防ぐ。また、イオン注入する領域を、ＧａＮ層１８の除去領域により規定することができるので、イオン注入の制御性が向上する。加えて、キャップ層とは別途にイオン注入用のマスクを形成する必要が無い。また、イオン注入前にＡｌＮ層１６およびＧａＮ層１８を形成しているので、イオン注入後の荒れた表面にキャップ層を再成長しなくてよい。
図３Ｄは、熱処理する段階（Ｓ４０）を示す図である。フォトレジスト膜２２をエッチング除去後に、ｎ＋型ＧａＮ基板１２および積層体１０をアニール炉５０において熱処理する。熱処理温度は、下限を８００℃以上、より好ましくは１，２００℃以上、さらに好ましくは１，５００℃以上とし、上限を２，０００℃とする。雰囲気圧力は０．１Ｍｐａ〜１，０００ＭＰａとするのが望ましい。雰囲気ガスとしては、Ｎ２（窒素）またはＮＨ３を用いてよい。なお、熱処理前のＡｌＮ層１６およびＧａＮ層１８の＋Ｚ方向における表面に、スパッタ法等を用いて新たなＡｌＮ膜を形成してもよい。
図３Ｅは、ＡｌＮ層１６及びＧａＮ層１８を除去する段階（Ｓ５０）を示す図である。前段の熱処理する段階（Ｓ４０）においてｐ型ＧａＮ領域２５が形成されたので、次に、ＡｌＮ層１６およびＧａＮ層１８を除去する。例えば、ＧａＮ層１８を上述の塩素系のガスでエッチング除去し、ＡｌＮ層１６をＫＯＨａｑ（水酸化カリウム水溶液）によりエッチング除去する。ＫＯＨａｑはＡｌＮ層１６をエッチングするものの、ＧａＮ層１８はほとんどエッチングしない。
図３Ｆは、絶縁膜４２、アノード電極４４およびカソード電極４６を形成する段階（Ｓ６０）を示す図である。絶縁膜４２をパターニング形成する。絶縁膜４２はＣＶＤにより形成した酸化シリコンであってよい。その後、ｐ型ＧａＮ領域２５上にアノード電極４４を形成する。アノード電極４４は、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）およびＡｕ（金）のいずれかまたはこれらの積層膜であってよい。カソード電極４６は、Ｔｉ（チタン）およびＡｌ（アルミニウム）の積層膜、または、Ｔｉ、Ａｌ、ＮｉおよびＡｕの積層膜であってよい。
図４は、第２実施形態における活性領域１１０の製造フロー２２０を示す図である。本例では、段階（Ｓ１０）と段階（Ｓ２０）との間において、ｎ＋型ＧａＮ基板１２の下に第３の積層体３０を形成する段階（Ｓ１５）をさらに備える。また、第１実施形態の段階（Ｓ５０）に代えて、第１の積層体１０および第３の積層体３０を除去する段階（Ｓ５２）を有する。この点において、第１実施形態と異なる。他の点は、第１実施形態と共通である。
図５は、ｎ＋型ＧａＮ基板１２の下に積層体３０を形成する段階（Ｓ１５）を示す図である。段階（Ｓ１５）において、ｎ＋型ＧａＮ基板１２の下にＡｌＮ層３６とＧａＮ層３８とをこの順で形成した第３の積層体３０を形成する。これにより、熱処理する段階（Ｓ４０）の後において、ｎ＋型ＧａＮ基板１２の−Ｚ方向の表面（いわゆる、裏面）からのＮ抜けを防止できる。これにより、例えば製造フロー２２０により縦型ＭＯＳＦＥＴを形成する場合に、ドレイン電極となるｎ＋型ＧａＮ基板１２の裏面を、表面荒れまたは界面準位密度の少ない表面とすることができる。
図６は、第１変形例におけるｐ型不純物領域の形成フロー２４０を示す図である。本例では、第１実施形態の段階（Ｓ２０）に代えて、段階（Ｓ２２）において、ＧａＮ層１８の一部の領域１９‐１を完全に除去し、かつ、ＧａＮ層１８の他の領域１９‐２を部分的に除去する。この点において第１実施形態と異なる。
図７Ａは、ＧａＮ層１８の一部の領域１９‐１および他の領域１９‐２を除去する段階（Ｓ２２）を示す図である。段階（Ｓ２２）では、ＡｌＮ層１６が露出するまでＧａＮ層１８の一部の領域１９‐１を除去する。これに対して、他の領域１９‐２においては、ＡｌＮ層１６が露出しないようにＧａＮ層１８を除去する。本例では、２回のフォトリソグラフィー工程を適用することにより、図７Ａの状態を実現する。
図７Ｂは、イオン注入する段階（Ｓ３０）を示す図である。本例の領域１９‐１においては、ＡｌＮ層１６のみを介してイオン注入する。これに対して、領域１９‐２においてはＡｌＮ層１６に加えて、ハーフエッチングされたＧａＮ層１８を介してイオン注入する。これにより、ＡｌＮ層１６のみを介してイオン注入した部分の注入深さを、ＡｌＮ層１６およびＧａＮ層１８を介してイオン注入した部分の注入深さよりも深くすることができる。
図７Ｃは、ＡｌＮ層１６およびＧａＮ層１８を除去する段階（Ｓ５０）を示す図である。ＧａＮ層１８の厚さを反映して、ｐ型ＧａＮ領域２５‐１の注入深さはｐ型ＧａＮ領域２５‐２の注入深さよりも深い。このように、ＧａＮ層１８の厚みに応じて、ｐ型不純物領域の深さを制御することができる。
図８は、第３実施形態における活性領域１１０の製造フロー２６０を示す図である。本例では、段階（Ｓ１２）において、第２の積層体２０を第１の積層体１０上に１以上さらに形成する。本例では、第２の積層体２０を１つ形成するが２つ以上形成してもよい。また、段階（Ｓ２４）において、一部の領域１９上の第２の積層体２０の一部の領域２９を全て除去した後に、積層体２０の下におけるＧａＮ層１８の一部の領域１９を除去する。
図９Ａは、ｎ＋型ＧａＮ基板１２上に積層体１０および積層体２０をこの順で形成する段階（Ｓ１２）を示す図である。第２の積層体２０では、ＡｌＮ層２６とＧａＮ層２８とをこの順で積層されている。本例では第１の積層体１０および第２の積層体２０をエピタキシャル成長法により連続成膜する。ＡｌＮ層１６およびＡｌＮ層２６は同じ組成としてよく、ＧａＮ層１８およびＧａＮ層２８も同じ組成としてよい。
図９Ｂは、積層体２０の一部の領域２９を除去し、積層体１０の一部の領域１９を除去する段階（Ｓ１４）を示す図である。本例では、ＧａＮ層１８およびＧａＮ層２８は塩素系ガスでドライエッチングし、ＡｌＮ層２６をＫＯＨａｑでウェットエッチングする。フォトレジスト膜２２のパターニングをして、第１の積層体１０におけるＧａＮ層１８の領域１９‐１と、第２の積層体２０におけるＧａＮ層２８の領域Ｃとを同じタイミングでドライエッチングする。
図９Ｃは、イオン注入する段階（Ｓ３０）を示す図である。領域１９‐１下のｎ−型ＧａＮ層１４にはｐ型不純物が深くドープされ。これに対して、領域Ｃ下のｎ−型ＧａＮ層１４にはｐ型不純物が浅くドープさる。このように、積層体１０および積層体２０のいずれにおけるＡｌＮ層を露出させるかに応じて不純物注入深さの異なる領域を選択形成することができる。
図１０は、第４実施形態における活性領域１１０の製造フロー２８０を示す図である。本例では、ＡｌＮ層１６およびＧａＮ層１８を除去する段階において、活性領域１１０では両者を除去するが周辺領域１２０ではいずれも除去しない。これにより、周辺領域１２０におけるＡｌＮ層１６およびＧａＮ層１８を表面保護膜（パッシベーション膜）として利用することができる。
図１１は、ＧａＮダイオード１００を上面視した概要図である。周辺領域１２０は、活性領域１１０を囲んで設けられる。図１２は、活性領域１１０および周辺領域１２０の断面を示す概要図である。図１２の左側は、図１１におけるＡ‐Ａ'断面であり、活性領域１１０を示す。図１２の右側は、図１１におけるＢ‐Ｂ'断面であり、周辺領域１２０を示す。活性領域１１０は、ダイオードまたはトランジスタ等の素子が形成される領域である。周辺領域１２０は、活性領域１１０の周囲に位置する補助的な領域であり、フィールドプレートまたはガードリングを有してもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐの右肩に記載した＋または−について、＋はそれが記載されていないものよりもキャリア濃度が高く、−はそれが記載されていないものよりもキャリア濃度が低いことを意味する。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・積層体、１２・・ｎ＋型ＧａＮ基板、１４・・ｎ−型ＧａＮ層、１６・・ＡｌＮ層、１８・・ＧａＮ層、１９・・領域、２０・・積層体、２２・・フォトレジスト膜、２５・・ｐ型ＧａＮ領域、２６・・ＡｌＮ層、２８・・ＧａＮ層、２９・・領域、３０・・積層体、３６・・ＡｌＮ層、３８・・ＧａＮ層、４２・・絶縁膜、４４・・アノード電極、４６・・カソード電極、５０・・アニール炉、１００・・ＧａＮダイオード、１１０・・活性領域、１２０・・周辺領域、２００・・フロー、２２０・・フロー、２４０・・フロー、２６０・・フロー、２８０・・フロー

Claims (10)

  1. 基板上に、第１の窒化物半導体層と、第２の窒化物半導体層と、第３の窒化物半導体層とをこの順で積層した第１の積層体を形成する段階と、
    前記形成する段階の後、前記第３の窒化物半導体層の一部の領域を除去する段階と、
    前記除去する段階の後、前記第３の窒化物半導体層が除去された前記一部の領域から少なくとも前記第２の窒化物半導体層を介して前記第１の窒化物半導体層にイオン注入する段階と、
    前記イオン注入する段階の後、前記第１の積層体を熱処理する段階と
    を備え、
    前記第１の窒化物半導体層はＡｌ ｘ Ｇａ １−ｘ Ｎ（０≦ｘ＜０．５）であり、
    前記第２の窒化物半導体層はＡｌ ｙ Ｇａ １−ｙ Ｎ（０．５≦ｙ≦１）であり、
    前記第３の窒化物半導体層はＡｌ ｚ Ｇａ １−ｚ Ｎ（０≦ｚ＜０．５）である
    窒化物半導体装置の製造方法。
  2. 前記第３の窒化物半導体層は、前記第２の窒化物半導体層の２倍以上の厚みを有し、
    前記第１の窒化物半導体層の厚みは、前記第３の窒化物半導体層の厚みよりも大きい
    請求項１に記載の窒化物半導体装置の製造方法。
  3. 前記第２の窒化物半導体層は３ｎｍ以上１００ｎｍ以下の厚みを有する
    請求項１または２に記載の窒化物半導体装置の製造方法。
  4. 前記形成する段階において、前記第２の窒化物半導体層は前記第１の窒化物半導体層上にエピタキシャル形成する
    請求項１から３のいずれか一項に記載の窒化物半導体装置の製造方法。
  5. 前記形成する段階において、前記第１の窒化物半導体層、前記第２の窒化物半導体層および前記第３の窒化物半導体層をエピタキシャル成長法により前記基板上に連続成膜する
    請求項１から４のいずれか一項に記載の窒化物半導体装置の製造方法。
  6. 前記除去する段階において、前記第２の窒化物半導体層が露出するまで前記第３の窒化物半導体層の前記一部の領域を除去する
    請求項１から５のいずれか一項に記載の窒化物半導体装置の製造方法。
  7. 基板上に、第１の窒化物半導体層と、第２の窒化物半導体層と、第３の窒化物半導体層とをこの順で積層した第１の積層体を形成する段階と、
    前記形成する段階の後、前記第３の窒化物半導体層の一部の領域を除去する段階と、
    前記除去する段階の後、前記第３の窒化物半導体層が除去された前記一部の領域から少なくとも前記第２の窒化物半導体層を介して前記第１の窒化物半導体層にイオン注入する段階と、
    前記イオン注入する段階の後、前記第１の積層体を熱処理する段階と
    を備え、
    前記熱処理する段階の前に、前記基板の下に前記第２の窒化物半導体層と前記第３の窒化物半導体層とをこの順で形成する段階をさらに備える
    窒化物半導体装置の製造方法。
  8. 基板上に、第１の窒化物半導体層と、第２の窒化物半導体層と、第３の窒化物半導体層とをこの順で積層した第１の積層体を形成する段階と、
    前記形成する段階の後、前記第３の窒化物半導体層の一部の領域を除去する段階と、
    前記除去する段階の後、前記第３の窒化物半導体層が除去された前記一部の領域から少なくとも前記第２の窒化物半導体層を介して前記第１の窒化物半導体層にイオン注入する段階と、
    前記イオン注入する段階の後、前記第１の積層体を熱処理する段階と
    を備え、
    前記除去する段階において、
    前記第２の窒化物半導体層が露出するまで前記第３の窒化物半導体層の前記一部の領域を除去し、
    前記第２の窒化物半導体層が露出しないように前記第３の窒化物半導体層の他の領域を除去する
    窒化物半導体装置の製造方法。
  9. 基板上に、第１の窒化物半導体層と、第２の窒化物半導体層と、第３の窒化物半導体層とをこの順で積層した第１の積層体を形成する段階と、
    前記形成する段階の後、前記第３の窒化物半導体層の一部の領域を除去する段階と、
    前記除去する段階の後、前記第３の窒化物半導体層が除去された前記一部の領域から少なくとも前記第２の窒化物半導体層を介して前記第１の窒化物半導体層にイオン注入する段階と、
    前記イオン注入する段階の後、前記第１の積層体を熱処理する段階と
    を備え、
    前記形成する段階において、前記第２の窒化物半導体層と前記第３の窒化物半導体層とをこの順で積層した第２の積層体を前記第１の積層体上に１以上さらに形成し、
    前記除去する段階において、前記一部の領域上の前記第２の積層体を全て除去した後に、前記第３の窒化物半導体層の前記一部の領域を除去する
    窒化物半導体装置の製造方法。
  10. 前記熱処理する段階の後に、活性領域における全ての前記第２の窒化物半導体層および前記第３の窒化物半導体層を除去する段階をさらに備える
    請求項１から９のいずれか一項に記載の窒化物半導体装置の製造方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7294098B2 (ja) * 2019-12-05 2023-06-20 豊田合成株式会社 ｐ型ＩＩＩ族窒化物半導体の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2540791B2 (ja) 1991-11-08 1996-10-09 日亜化学工業株式会社 ｐ型窒化ガリウム系化合物半導体の製造方法。
JP3244980B2 (ja) 1995-01-06 2002-01-07 株式会社東芝 半導体素子の製造方法
US6767798B2 (en) * 2002-04-09 2004-07-27 Maxim Integrated Products, Inc. Method of forming self-aligned NPN transistor with raised extrinsic base
KR101495381B1 (ko) * 2007-11-21 2015-02-24 미쓰비시 가가꾸 가부시키가이샤 질화물 반도체의 결정 성장 방법
JP5621185B2 (ja) 2008-06-02 2014-11-05 日産自動車株式会社 半導体装置の製造方法及び半導体装置
JP5453780B2 (ja) * 2008-11-20 2014-03-26 三菱化学株式会社 窒化物半導体
US8216924B2 (en) * 2009-10-16 2012-07-10 Cree, Inc. Methods of fabricating transistors using laser annealing of source/drain regions
JP5578873B2 (ja) * 2010-02-08 2014-08-27 古河電気工業株式会社 窒化ガリウム半導体装置及びその製造方法
US10033154B2 (en) * 2010-03-03 2018-07-24 Furukawa Electronic Co., Ltd. Semiconductor optical element, semiconductor laser element, and method for manufacturing semiconductor optical element and semiconductor laser element, and method for manufacturing semiconductor laser module and semiconductor element
KR20120032329A (ko) * 2010-09-28 2012-04-05 삼성전자주식회사 반도체 소자
US8963165B2 (en) * 2010-12-29 2015-02-24 Sharp Kabushiki Kaisha Nitride semiconductor structure, nitride semiconductor light emitting element, nitride semiconductor transistor element, method of manufacturing nitride semiconductor structure, and method of manufacturing nitride semiconductor element
US20150087137A1 (en) * 2011-03-07 2015-03-26 Snu R&Db Foundation Nitride thin film stucture and method of forming the same
TWI587512B (zh) * 2011-05-16 2017-06-11 Renesas Electronics Corp Field effect transistor and semiconductor device
JP5665676B2 (ja) * 2011-07-11 2015-02-04 Ｄｏｗａエレクトロニクス株式会社 Ｉｉｉ族窒化物エピタキシャル基板およびその製造方法
KR20140021746A (ko) * 2012-08-09 2014-02-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
EP3282041B1 (en) * 2013-02-15 2020-06-24 AZUR SPACE Solar Power GmbH P doping of group iii nitride buffer layer structure on a heterosubstrate
WO2015029578A1 (ja) * 2013-08-27 2015-03-05 富士電機株式会社 半導体装置の製造方法および半導体装置
US9608103B2 (en) * 2014-10-02 2017-03-28 Toshiba Corporation High electron mobility transistor with periodically carbon doped gallium nitride
US11018231B2 (en) * 2014-12-01 2021-05-25 Yale University Method to make buried, highly conductive p-type III-nitride layers
JP2016167500A (ja) * 2015-03-09 2016-09-15 株式会社東芝 半導体装置の製造方法

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