JP2011108724A - ヘテロ接合電界効果型トランジスタ用基板、ヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタ - Google Patents

Abstract

【課題】所望のリセスエッチング深さを安定して得ることができるヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタを提供する。
【解決手段】基板の一部の表面上に成長抑制層１５を備えたヘテロ接合電界効果型トランジスタ用基板、そのヘテロ接合電界効果型トランジスタ用基板上にＩＩＩ族窒化物半導体層１４を、厚みＴ１がリセスエッチング深さと同じになるように設定する。次にプラズマエッチングにより、フォトレジストマスク２７の開口部より露出しているＩＩＩ族窒化物半導体層１４の１部を、成長抑制層の成分を検出するまで、エッチングする。これにより、所望のリセスエッチング深さを安定して得ることができる。
【選択図】図６

Description

本発明は、ヘテロ接合電界効果型トランジスタ用基板、ヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタに関する。

窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）および窒化アルミニウムインジウムガリウム（ＡｌＩｎＧａＮ）などのＩＩＩ族窒化物半導体を用いたノーマリオフ特性を有するヘテロ接合電界効果型トランジスタを実現するための従来の方法として、ゲート電極直下の半導体層をエッチングする方法がある。

たとえば、非特許文献１（中田健，川崎健，八重樫誠司、「リセスゲートを用いたノーマリオフ ＡｌＧａＮ／ＧａＮ ＨＥＭＴ」、信学技報、Ｖｏｌ．１０５、Ｎｏ．３２５、ｐｐ．５１−５６）には、サファイア基板上にＧａＮ層およびＡｌＧａＮ層を積層した後にＡｌＧａＮ層の一部をプラズマエッチングし、ＡｌＧａＮ層の薄膜化した部分にゲート電極を形成することによってノーマリオフ特性を実現したリセスゲート型のヘテロ接合電界効果型トランジスタが記載されている。

しかしながら、プラズマエッチングによるＡｌＧａＮ層のリセスエッチング深さを制御することは難しく、ＡｌＧａＮ層のリセスエッチング深さが最適でない場合にはヘテロ接合電界効果型トランジスタがノーマリオフ特性を有さず、ＡｌＧａＮ層のエッチング量が多すぎるとソース・ドレイン電極間の抵抗が高くなるという問題があった。

そこで、特許文献１（特開２００８−１０４６２号公報）には、プラズマエッチングのエッチングストップ層となる層を用いることによって、リセスエッチング深さを制御する方法が開示されている。

図１６に、特許文献１に記載の従来のリセスゲート型のヘテロ接合電界効果型トランジスタの模式的な断面図を示す。図１６に示される従来のリセスゲート型のヘテロ接合電界効果型トランジスタは、基板としてのＳｉ基板５１上に、ＡｌＮ層とＧａＮ層とが交互に複数層積層された多重バッファ層５２、チャネル層としてのＧａＮ層５３、ヘテロ特性改善層としてのＡｌＮ層５４、第１層としてのＡｌ_0.3Ｇａ_0.7Ｎ層５５、第２層としてのＡｌ_0.35Ｇａ_0.6Ｇｄ_0.05Ｎ層５６および第３層としてのＡｌ_0.3Ｇａ_0.7Ｎ層５７がこの順序で積層された構成を有している。

Ａｌ_0.3Ｇａ_0.7Ｎ層５７は、Ａｌ_0.35Ｇａ_0.6Ｇｄ_0.05Ｎ層５６上に間隔を隔てて形成されており、一方のＡｌ_0.3Ｇａ_0.7Ｎ層５７上にはソース電極５８が形成され、他方のＡｌ_0.3Ｇａ_0.7Ｎ層５７上にはドレイン電極５１０が形成されている。また、これらのＡｌ_0.3Ｇａ_0.7Ｎ層５７の間のＡｌ_0.35Ｇａ_0.6Ｇｄ_0.05Ｎ層５６の領域の少なくとも一部にゲート電極５９が形成されている。

特許文献１に記載の方法によれば、ゲート電極５９の形成のためのＡｌ_0.3Ｇａ_0.7Ｎ層５７のプラズマエッチングによるリセスエッチングにおいて、プラズマエッチング速度がＡｌ_0.3Ｇａ_0.7Ｎ層５７よりもＡｌ_0.35Ｇａ_0.6Ｇｄ_0.05Ｎ層５６の方が遅いため、ノーマリオフ特性を実現するのに必要な厚さのＡｌ_0.3Ｇａ_0.7Ｎ層５５を制御良く残すことが可能となっている。

特開２００８−１０４６２号公報

中田健，川崎健，八重樫誠司、「リセスゲートを用いたノーマリオフ ＡｌＧａＮ／ＧａＮ ＨＥＭＴ」、信学技報、Ｖｏｌ．１０５、Ｎｏ．３２５、ｐｐ．５１−５６

上記の特許文献１の方法においては、エッチングストップ層となるＡｌ_0.35Ｇａ_0.6Ｇｄ_0.05Ｎ層５６によってリセスエッチング深さを制御することはできるが、本来必要ではないＡｌ_0.35Ｇａ_0.6Ｇｄ_0.05Ｎ層５６を挿入する必要があった。

そのため、所望とする２次元電子ガス濃度およびその移動度が十分に得られないこと、ならびにＩＩＩ族窒化物半導体層の積層構造の設計が制限されることなどの理由により、所望のトランジスタ特性を得ることが困難であった。

上記の事情に鑑みて、本発明の目的は、所望のリセスエッチング深さを安定して得ることができるとともに、所望とするトランジスタ特性を有するヘテロ接合電界効果型トランジスタを容易に製造することができるヘテロ接合電界効果型トランジスタ用基板、ヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタを提供することにある。

本発明は、ヘテロ接合電界効果型トランジスタの製造に用いるためのヘテロ接合電界効果型トランジスタ用基板であって、基板と、基板の一部の表面上に設けられた成長抑制層と、基板上および成長抑制層上に設けられたＩＩＩ族窒化物半導体層と、を備え、成長抑制層の上面からＩＩＩ族窒化物半導体層の上面までのＩＩＩ族窒化物半導体層の厚さがリセスエッチング深さとほぼ同じであるヘテロ接合電界効果型トランジスタ用基板である。

ここで、本発明のヘテロ接合電界効果型トランジスタ用基板においては、成長抑制層が、シリコン酸化物およびシリコン窒化物の少なくとも一方を含有することが好ましい。

また、本発明のヘテロ接合電界効果型トランジスタ用基板においては、基板の表面上において、成長抑制層が閉じた形状に形成されていることが好ましい。

また、本発明は、基板の表面上へのＩＩＩ族窒化物半導体層の成長を抑制するための成長抑制層を基板の一部の表面上に形成する工程と、成長抑制層が形成された基板の表面上に成長抑制層を埋めるようにＩＩＩ族窒化物半導体層を積層する工程と、ＩＩＩ族窒化物半導体層の表面上にソース電極およびドレイン電極をそれぞれ形成する工程と、ソース電極およびドレイン電極がそれぞれ形成されていないＩＩＩ族窒化物半導体層の表面から厚さ方向にＩＩＩ族窒化物半導体層をプラズマエッチングにより除去して成長抑制層の一部を露出させる工程と、プラズマエッチング後のＩＩＩ族窒化物半導体層の一部の表面上にゲート電極を形成する工程と、を含む、ヘテロ接合電界効果型トランジスタの製造方法である。

さらに、本発明は、基板と、基板の一部の表面上に設けられた成長抑制層と、基板の他の一部の表面上に設けられたＩＩＩ族窒化物半導体層と、を備え、ＩＩＩ族窒化物半導体層の表面上にソース電極、ドレイン電極およびゲート電極がそれぞれ形成されており、成長抑制層が、平面視において、ソース電極、ドレイン電極およびゲート電極が形成されている領域の外周を取り囲んでいるヘテロ接合電界効果型トランジスタである。

本発明によれば、所望のリセスエッチング深さを安定して得ることができるとともに、所望とするトランジスタ特性を有するヘテロ接合電界効果型トランジスタを容易に製造することができるヘテロ接合電界効果型トランジスタ用基板、ヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタを提供することができる。

実施の形態１のヘテロ接合電界効果型トランジスタの製造方法の製造工程の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態１のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合電界効果型トランジスタの製造方法の製造工程の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 実施の形態２のヘテロ接合電界効果型トランジスタの製造方法の製造工程の他の一部について図解する模式的な断面図である。 従来のリセスゲート型のヘテロ接合電界効果型トランジスタの模式的な断面図である。

以下、本発明の実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。

＜実施の形態１＞
以下、図１〜図７の模式的断面図を参照して、実施の形態１のヘテロ接合電界効果型トランジスタの製造方法について説明する。

まず、図１に示すように、基板としてのＳｉ基板１１の表面上に、たとえばスパッタリング法やプラズマデポジション法などの方法により、成長抑制層としてのＳｉＯ₂層１５をたとえば９１０ｎｍの層厚で積層する。ここで、ＳｉＯ₂層１５の積層前のＳｉ基板１１の表面は、たとえばフッ酸系溶液などにより洗浄することができる。

次に、ＳｉＯ₂層１５の表面上にたとえば従来から公知のフォトリソグラフィ法により島状にフォトレジストマスクを形成した後に、フォトレジストマスクをマスクとしてＳｉＯ₂層１５のエッチングを行なうことによって、図２に示すように、ＳｉＯ₂層１５を島状に形成する。

次に、島状のＳｉＯ₂層１５の形成後のＳｉ基板１１をＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）装置内に設置して加熱することによって、Ｓｉ基板１１の温度をたとえば１１５０℃にする。

その後、ＭＯＣＶＤ装置内に、たとえば、Ｈ₂ガスとＮ₂ガスとを合計で２０Ｌ／ｍｉｎの流量で、ＮＨ₃ガスを１０Ｌ／ｍｉｎの流量で、ＴＭＡ（トリメチルアルミニウムガス）ガスを５０μｍｏｌ／ｍｉｎの流量で導入することによって、図３に示すように、Ｓｉ基板１１の表面上にＡｌＮ層１２をたとえば１００ｎｍの層厚で積層する。

続いて、ＴＭＡガスをＴＭＧ（トリメチルガリウム）ガスに切り替えてたとえば１００μｍｏｌ／ｍｉｎの流量でＭＯＣＶＤ装置内に導入することによって、図３に示すように、ＡｌＮ層１２の表面上にＧａＮ層１３をたとえば８００ｎｍの層厚で積層する。

続いて、ＴＭＡガスとＴＭＧガスとをたとえばそれぞれ７．５μｍｏｌ／ｍｉｎおよび３４μｍｏｌ／ｍｉｎの流量でＭＯＣＶＤ装置内に導入することによって、図３に示すように、ＧａＮ層１３の表面上にＡｌＧａＮ層１４をたとえば３０ｎｍの層厚で積層する。

これにより、図３に示すように、Ｓｉ基板１１の表面上に形成されたＳｉＯ₂層１５は、ＡｌＮ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４の積層体中に埋められて、Ｓｉ基板１１、ＳｉＯ₂層１５、ＡｌＮ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４からなる実施の形態１のヘテロ接合電界効果型トランジスタ用基板が作製される。

本実施の形態においては、Ｓｉ基板１１の表面上に成長抑制層としてのＳｉＯ₂層１５が島状に形成されているため、ＡｌＮ層１２は、ＳｉＯ₂層１５が形成されているＳｉ基板１１の表面上には成長せず、ＳｉＯ₂層１５から露出しているＳｉ基板１１の表面上に選択的に成長する。すなわち、ＳｉＯ₂層１５は、Ｓｉ基板１１の成長核となる表面上にＡｌＮ層１２が成長するのを抑制する層として機能する。

そして、ＳｉＯ₂層１５の上面よりも下方の領域においては、ＡｌＮ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４はそれぞれＳｉ基板１１の露出表面の上方に向かって成長するが、ＳｉＯ₂層１５の上面よりも上方の領域においては、ＡｌＧａＮ層１４の表面が成長核となってＡｌＧａＮ層１４が上方向（Ｓｉ基板１１の表面に垂直な方向）だけでなく横方向（Ｓｉ基板１１の表面に平行な方向）にも成長する。

なお、ＡｌＧａＮ層１４の層厚は、ＳｉＯ₂層１５の上面からＡｌＧａＮ層１４の上面までの厚さＴ１が、後述するリセスエッチング深さとほぼ同じになるように設定される。すなわち、ＳｉＯ₂層１５の厚さは、ＡｌＮ層１２の層厚、ＧａＮ層１３の層厚、およびＡｌＧａＮ層１４の層厚の合計よりもリセスエッチング深さとほぼ同じだけ薄い層厚とされる。また、ＳｉＯ₂層１５の上面からＡｌＧａＮ層１４の上面までのＡｌＧａＮ層１４の厚さＴ１と、リセスエッチング深さと、をほぼ同じにするためには、上記の厚さＴ１と、リセスエッチング深さと、の差の絶対値をたとえば２ｎｍ以下とすることにより達成することができるが、これに限定されるものではない。

次に、図４に示すように、ＡｌＧａＮ層１４の表面上に、たとえば従来から公知のリフトオフ法によりソース電極２１およびドレイン電極２２を形成する。

次に、図５に示すように、ＡｌＧａＮ層１４の表面上に、たとえば従来から公知のフォトリソグラフィ法によりリセスエッチング用のフォトレジストマスク２７を形成する。フォトレジストマスク２７においては、リセスエッチング領域２３だけでなく、ＳｉＯ₂層１５の上方の領域２４にも開口部が設けられている。ここで、フォトレジストマスク２７は、ＳｉＯ₂層１５の上方の領域２４におけるフォトレジストマスク２７の開口部の幅がＳｉＯ₂層１５の上面の幅よりも狭くなるように形成される。

次に、図６に示すように、たとえば塩素ガスを用いたＩＣＰ（Ion Coupling Plasma：誘導結合プラズマ）エッチング装置を用いたプラズマエッチングによるドライエッチングで、フォトレジストマスク２７の上記の開口部から露出しているＡｌＧａＮ層１４の一部を除去する。

ここで、プラズマエッチングにおいては、プラズマ発光を分光計でモニターし、Ｓｉに関わる波長（Ｓｉ、ＳｉＯ、ＳｉＣｌ等に対応する波長）の光が観察された時点でプラズマエッチングを停止する。

Ｓｉに関わる波長の光が観察されたということは、ＳｉＯ₂層１５の上方の領域２４におけるＡｌＧａＮ層１４がプラズマエッチングにより除去されてＳｉＯ₂層１５の上面が露出したことを示しており、リセスエッチング領域２３において所望のリセスエッチング深さ（Ｔ１）が得られたことを示している。本実施の形態においては、ＡｌＧａＮ層１４のリセスエッチング深さ（Ｔ１）は、たとえば２０ｎｍとされる。

その後、ＡｌＧａＮ層１４からフォトレジストマスク２７を除去した後に、図７に示すように、上記のリセスエッチング領域２３におけるプラズマエッチングによりＡｌＧａＮ層１４の表面から厚さ方向にリセスエッチング深さ（Ｔ１）だけ除去されて露出したＡｌＧａＮ層１４の表面上にゲート電極２６を形成することによって、ノーマリオフ特性を有する実施の形態１のヘテロ接合電界効果型トランジスタを製造することができる。

以上のように、実施の形態１においては、プラズマエッチングによるＡｌＧａＮ層１４のリセスエッチング時に、Ｓｉに関わる波長の光を観察した時点でＡｌＧａＮ層１４のリセスエッチングを停止するだけで容易に所望とするリセスエッチング深さを安定して得ることができる。

これにより、実施の形態１においては、特許文献１のようにエッチングストップ層を設けることなく、容易に、所望とするリセスエッチング深さを安定して得ることができ、ひいては、所望とするトランジスタ特性を有するヘテロ接合電界効果型トランジスタを容易に、かつ安定して製造することができる。

なお、上記においては、Ｓｉ基板１１の表面上にＳｉＯ₂層１５を島状に形成した場合について説明したが、Ｓｉ基板１１の表面上におけるＳｉＯ₂層１５の形状は島状に限定されず、島状以外の形状にしてもよいことは言うまでもない。

なかでも、ＳｉＯ₂層１５の形状は、ヘテロ接合電界効果型トランジスタの上面の平面視において、ソース電極２１、ドレイン電極２２およびゲート電極２６が形成されている領域の外周を取り囲むようなたとえば格子状または六角形状などの閉じた形状であることが好ましい。この場合には、隣接するトランジスタ間におけるリーク電流の発生を抑えることができるため、従来実施していたドライエッチングによるアイソレーション工程を省略することができる。

また、上記においては、基板としてＳｉ基板１１を用いた場合について説明したが、Ｓｉ基板１１に限定されず、Ｓｉ基板１１以外の基板を用いてもよいことは言うまでもない。

また、上記においては、成長抑制層としてＳｉＯ₂層１５を用いた場合について説明したが、ＳｉＯ₂層１５に限定されるものではなく、ＳｉＯ₂層１５以外にも、基板の表面上にＩＩＩ族窒化物半導体層が成長するのを抑制することができる層を適宜用いることができる。

なかでも、基板の表面上にＩＩＩ族窒化物半導体層が成長するのを十分に抑制する観点からは、成長抑制層として、シリコン酸化物およびシリコン窒化物の少なくとも一方を含有する層を用いることが好ましい。なお、Ｓｉ₃Ｎ₄のようなシリコン窒化物を含む成長抑制層を用いた場合におけるＳｉに関わる波長の光としては、Ｓｉ、ＳｉＮ、ＳｉＣｌ等に対応する波長の光を観察すればよい。

また、上記においては、ＩＩＩ族窒化物半導体層としてＡｌＮ層１２、ＧａＮ層１３およびＡｌＧａＮ層１４を成長させたが、これらに限定されず、たとえば、Ａｌ_xＧａ_yＩｎ_zＮ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≠０）の組成式で表わされるＩＩＩ族窒化物半導体からなる層を１層以上成長させてもよい。なお、ＩＩＩ族窒化物半導体層の少なくとも１層がｎ型またはｐ型の不純物を含有していてもよい。

＜実施の形態２＞
以下、図８〜図１５の模式的断面図を参照して、実施の形態２のヘテロ接合電界効果型トランジスタの製造方法について説明する。

まず、図８に示すように、サファイア基板３１、第１のＧａＮ層３２および第２のＧａＮ層３３の積層体からなる積層基板３０を作製し、積層基板３０上にＳｉＯ₂層１５を積層する。この工程は、たとえば以下のようにして行なわれる。

ここで、サファイア基板３１をたとえばＭＯＣＶＤ装置内に設置してサファイア基板３１のＣ面をサーマルクリーニングした後に、サファイア基板３１をさらに加熱することによってサファイア基板３１の温度をたとえば５５０℃まで上昇させる。

次に、ＭＯＣＶＤ装置内に、たとえば、Ｈ₂ガスとＮ₂ガスとを合計で２０Ｌ／ｍｉｎの流量で、ＮＨ₃ガスを１０Ｌ／ｍｉｎの流量で、ＴＭＧガスを１００μｍｏｌ／ｍｉｎの流量で導入することによって、図８に示すように、サファイア基板３１のＣ面上に第１のＧａＮ層３２をたとえば３０ｎｍの層厚で積層する。

その後、ＴＭＧガスの導入を一旦停止してサファイア基板３１の温度をたとえば１１５０℃まで上昇させて安定させた後に、ＭＯＣＶＤ装置内へのＴＭＧガスの導入を再開することによって、図８に示すように、第１のＧａＮ層３２上に第２のＧａＮ層３３をたとえば１μｍの層厚で積層する。

以上のように、サファイア基板３１、第１のＧａＮ層３２および第２のＧａＮ層３３を順次積層することによって、成長核となる表面を有する積層基板３０が作製される。

次に、上記のようにして作製した積層基板３０をＭＯＣＶＤ装置内から取り出し、積層基板３０の第２のＧａＮ層３３の表面上に、たとえばスパッタリング法やプラズマデポジション法などの方法によって、図８に示すように、成長抑制層としてのＳｉＯ₂層１５をたとえば５００ｎｍの層厚で積層する。

次に、ＳｉＯ₂層１５の表面上にたとえば従来から公知のフォトリソグラフィ法により島状にフォトレジストマスクを形成した後に、フォトレジストマスクをマスクとしてＳｉＯ₂層１５のエッチングを行なうことによって、図９に示すように、ＳｉＯ₂層１５を島状に形成する。

次に、島状のＳｉＯ₂層１５の形成後の積層基板３０をＭＯＣＶＤ装置内に設置して加熱することによって、積層基板３０の温度をたとえば１１５０℃にする。

その後、ＭＯＣＶＤ装置内に、たとえば、Ｈ₂ガスとＮ₂ガスとを合計で２０Ｌ／ｍｉｎの流量で、ＮＨ₃ガスを１０Ｌ／ｍｉｎの流量で、ＴＭＧガスを１００μｍｏｌ／ｍｉｎの流量で導入することによって、図１０に示すように、第２のＧａＮ層３３の表面上に第３のＧａＮ層３５をたとえば４８０ｎｍの層厚で積層する。

その後、ＴＭＧガスの導入を一旦停止して積層基板３０の温度をたとえば１０５０℃まで低下させ、Ｈ₂ガスとＮ₂ガスとの合計流量を維持したままでＮ₂ガスの流量を増加させる（Ｈ₂ガスの流量を減少させる）。

そして、積層基板３０の温度、Ｈ₂ガスの流量およびＮ₂ガスの流量を安定させた後に、ＭＯＣＶＤ装置内へのＴＭＧガスの導入を再開することによって、図１１に示すように、第３のＧａＮ層３５上に第４のＧａＮ層３６をたとえば２０ｎｍの層厚で積層する。

続いて、ＴＭＡガスとＴＭＧガスとをたとえばそれぞれ７．５μｍｏｌ／ｍｉｎおよび３４μｍｏｌ／ｍｉｎの流量でＭＯＣＶＤ装置内に導入することによって、図１１に示すように、第４のＧａＮ層３６の表面上にＡｌＧａＮ層３７をたとえば３０ｎｍの層厚で積層する。

これにより、図１１に示すように、積層基板３０の表面上に形成されたＳｉＯ₂層１５は、第３のＧａＮ層３５、第４のＧａＮ層３６およびＡｌＧａＮ層３７の積層体中に埋められて、積層基板３０、ＳｉＯ₂層１５、第３のＧａＮ層３５、第４のＧａＮ層３６およびＡｌＧａＮ層３７からなる実施の形態２のヘテロ接合電界効果型トランジスタ用基板が作製される。

本実施の形態においては、積層基板３０の表面上に成長抑制層としてのＳｉＯ₂層１５が島状に形成されているため、第３のＧａＮ層３５は、ＳｉＯ₂層１５が形成されている積層基板３０の表面上には成長せず、ＳｉＯ₂層１５から露出している積層基板３０の表面上に選択的に成長する。すなわち、ＳｉＯ₂層１５は、積層基板３０の成長核となる表面上に第３のＧａＮ層３５が成長するのを抑制する層として機能する。

ここで、ＩＩＩ族窒化物半導体は、成長時の基板温度が高いほど選択成長しやすく、成長時の基板温度が低いほど選択成長しにくい。

また、ＩＩＩ族窒化物半導体は、Ｈ₂ガスとＮ₂ガスの流量比［（Ｎ₂ガス流量）／{（Ｈ₂ガス流量）＋（Ｎ₂ガス流量）}］の値が小さい（Ｈ₂ガス流量が多い）ほど選択成長しやすく、上記の流量比が大きい（Ｎ₂ガス流量が多い）ほど選択成長しにくい。

したがって、基板温度と、Ｈ₂ガスとＮ₂ガスの流量比とを調節してＩＩＩ族窒化物半導体層の選択成長を制御することができる。

すなわち、本実施の形態においては、積層基板３０の温度をたとえば１１５０℃にして第３のＧａＮ層３５を選択成長させた後に、積層基板３０の温度をたとえば１０５０℃に低下するとともにＮ₂ガス流量を増加して選択成長しにくい条件に変更して第４のＧａＮ層３６とＡｌＧａＮ層３７とを成長させている。

ここで、ＳｉＯ₂層１５の上面からＡｌＧａＮ層３７の上面までの第４のＧａＮ層３６とＡｌＧａＮ層３７の積層体の厚さＴ２は、後述するリセスエッチング深さとほぼ同じになるように設定される。すなわち、第４のＧａＮ層３６およびＡｌＧａＮ層３７はそれぞれ、ＳｉＯ₂層１５の上面上の第４のＧａＮ層３６とＡｌＧａＮ層３７の積層体の層厚Ｔ２が後述するリセスエッチング深さとほぼ同じになるように成長させられる。

また、ＳｉＯ₂層１５の上面からＡｌＧａＮ層３７の上面までの第４のＧａＮ層３６とＡｌＧａＮ層３７の積層体の厚さＴ２と、リセスエッチング深さと、をほぼ同じにするためには、上記の厚さＴ２と、リセスエッチング深さと、の差の絶対値をたとえば２ｎｍ以下とすることにより達成することができるが、これに限定されるものではない。

また、第４のＧａＮ層３６およびＡｌＧａＮ層３７は、ＳｉＯ₂層１５の上面上に成長するが、ＳｉＯ₂層１５の上面上の部分の第４のＧａＮ層３６およびＡｌＧａＮ層３７はそれぞれ非晶質または多結晶となっている。

次に、図１２に示すように、ＡｌＧａＮ層３７の表面上に、たとえば従来から公知のリフトオフ法によりソース電極２１およびドレイン電極２２を形成する。

次に、図１３に示すように、ＡｌＧａＮ層３７の表面上に、たとえば従来から公知のフォトリソグラフィ法によりリセスエッチング用のフォトレジストマスク２７を形成する。フォトレジストマスク２７においては、リセスエッチング領域２３だけでなく、ＳｉＯ₂層１５の上方の領域２４にも開口部が設けられている。ここで、フォトレジストマスク２７は、ＳｉＯ₂層１５の上方の領域２４におけるフォトレジストマスク２７の開口部の幅がＳｉＯ₂層１５の上面の幅よりも広くなるように形成される。

次に、図１４に示すように、たとえば塩素ガスを用いたＩＣＰエッチング装置を用いたプラズマエッチングによるドライエッチングで、フォトレジストマスク２７の上記の開口部から露出している第４のＧａＮ層３６およびＡｌＧａＮ層３７の一部を除去する。

ここで、プラズマエッチングにおいては、プラズマ発光を分光計でモニターし、Ｓｉに関わる波長（Ｓｉ、ＳｉＯ、ＳｉＣｌ等に対応する波長）の光が観察された時点でプラズマエッチングを停止する。

Ｓｉに関わる波長の光が観察されたということは、ＳｉＯ₂層１５の上方の領域２４における第４のＧａＮ層３６およびＡｌＧａＮ層３７がそれぞれプラズマエッチングにより除去されてＳｉＯ₂層１５の上面が露出したことを示しており、リセスエッチング領域２３において所望のリセスエッチング深さ（Ｔ２）が得られたことを示している。本実施の形態においては、第４のＧａＮ層３６およびＡｌＧａＮ層３７のリセスエッチング深さ（Ｔ２）は、たとえば５０ｎｍとされる。

その後、ＡｌＧａＮ層３７からフォトレジストマスク２７を除去した後に、図１５に示すように、上記のリセスエッチング領域２３におけるプラズマエッチングにより第４のＧａＮ層３６およびＡｌＧａＮ層３７のそれぞれの表面から厚さ方向にリセスエッチング深さ（Ｔ２）だけ除去されて露出した第３のＧａＮ層３５の表面上にゲート絶縁膜４６を介してゲート電極２６を形成することによって、ノーマリオフ特性を有する実施の形態２のヘテロ接合電界効果型トランジスタを製造することができる。

以上のように、実施の形態２においては、プラズマエッチングによる第４のＧａＮ層３６およびＡｌＧａＮ層３７のリセスエッチング時に、Ｓｉに関わる波長の光を観察した時点で第４のＧａＮ層３６およびＡｌＧａＮ層３７のリセスエッチングを停止するだけで容易に所望とするリセスエッチング深さを安定して得ることができる。

これにより、実施の形態２においても、特許文献１のようにエッチングストップ層を設けることなく、容易に、所望とするリセスエッチング深さを安定して得ることができ、ひいては、所望とするトランジスタ特性を有するヘテロ接合電界効果型トランジスタを容易に、かつ安定して製造することができる。

なお、上記においては、積層基板３０の表面上にＳｉＯ₂層１５を島状に形成した場合について説明したが、積層基板３０の表面上におけるＳｉＯ₂層１５の形状は島状に限定されず、なかでも、ヘテロ接合電界効果型トランジスタの上面の平面視において、ソース電極２１、ドレイン電極２２およびゲート電極２６が形成されている領域の外周を取り囲むようなたとえば格子状または六角形状などの閉じた形状であることが好ましい。この場合には、隣接するトランジスタ間におけるリーク電流の発生を抑えることができ、従来実施していたドライエッチングによるアイソレーション工程を省略することができる。

また、上記においては、基板として積層基板３０を用いた場合について説明したが、積層基板３０に限定されず、積層基板３０以外の基板を用いてもよいことは言うまでもない。

また、上記においては、ＩＩＩ族窒化物半導体層として第３のＧａＮ層３５、第４のＧａＮ層３６およびＡｌＧａＮ層３７を成長させたが、これらに限定されず、たとえば、Ａｌ_xＧａ_yＩｎ_zＮ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≠０）の組成式で表わされるＩＩＩ族窒化物半導体からなる層を１層以上成長させてもよい。なお、ＩＩＩ族窒化物半導体層の少なくとも１層がｎ型またはｐ型の不純物を含有していてもよい。

本実施の形態における上記以外の説明は実施の形態１と同様であるため、ここではその説明については省略する。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明は、ヘテロ接合電界効果型トランジスタ用基板、ヘテロ接合電界効果型トランジスタの製造方法およびヘテロ接合電界効果型トランジスタに利用することができる。

１１ Ｓｉ基板、１２ ＡｌＮ層、１３ ＧａＮ層、１４ ＡｌＧａＮ層、１５ ＳｉＯ₂層、２１ ソース電極、２２ ドレイン電極、２３ リセスエッチング領域、２４ ＳｉＯ₂層の上方の領域、２６ ゲート電極、２７ フォトレジストマスク、３０ 積層基板、３１ サファイア基板、３２ 第１のＧａＮ層、３３ 第２のＧａＮ層、３５ 第３のＧａＮ層、３６ 第４のＧａＮ層、３７ ＡｌＧａＮ層、 ５１ Ｓｉ基板、５２ 多重バッファ層、５３ ＧａＮ層、５４ ＡｌＮ層、５５ Ａｌ_0.3Ｇａ_0.7Ｎ層、５６ Ａｌ_0.35Ｇａ_0.6Ｇｄ_0.05Ｎ層、５７ Ａｌ_0.3Ｇａ_0.7Ｎ層、５８ ソース電極、５９ ゲート電極、５１０ ドレイン電極。

Claims (5)

1. ヘテロ接合電界効果型トランジスタの製造に用いるためのヘテロ接合電界効果型トランジスタ用基板であって、
   基板と、
   前記基板の一部の表面上に設けられた成長抑制層と、
   前記基板上および前記成長抑制層上に設けられたＩＩＩ族窒化物半導体層と、を備え、
   前記成長抑制層の上面から前記ＩＩＩ族窒化物半導体層の上面までの前記ＩＩＩ族窒化物半導体層の厚さがリセスエッチング深さとほぼ同じであることを特徴とする、ヘテロ接合電界効果型トランジスタ用基板。
2. 前記成長抑制層が、シリコン酸化物およびシリコン窒化物の少なくとも一方を含有することを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ用基板。
3. 前記基板の表面上において、前記成長抑制層が閉じた形状に形成されていることを特徴とする、請求項１または２に記載のヘテロ接合電界効果型トランジスタ用基板。
4. 基板の表面上へのＩＩＩ族窒化物半導体層の成長を抑制するための成長抑制層を前記基板の一部の表面上に形成する工程と、
   前記成長抑制層が形成された前記基板の表面上に前記成長抑制層を埋めるようにＩＩＩ族窒化物半導体層を積層する工程と、
   前記ＩＩＩ族窒化物半導体層の表面上にソース電極およびドレイン電極をそれぞれ形成する工程と、
   前記ソース電極および前記ドレイン電極がそれぞれ形成されていない前記ＩＩＩ族窒化物半導体層の表面から厚さ方向に前記ＩＩＩ族窒化物半導体層をプラズマエッチングにより除去して前記成長抑制層の一部を露出させる工程と、
   前記プラズマエッチング後の前記ＩＩＩ族窒化物半導体層の一部の表面上にゲート電極を形成する工程と、を含む、ヘテロ接合電界効果型トランジスタの製造方法。
5. 基板と、
   基板の一部の表面上に設けられた成長抑制層と、
   前記基板の他の一部の表面上に設けられたＩＩＩ族窒化物半導体層と、を備え、
   前記ＩＩＩ族窒化物半導体層の表面上にソース電極、ドレイン電極およびゲート電極がそれぞれ形成されており、
   前記成長抑制層が、平面視において、前記ソース電極、前記ドレイン電極および前記ゲート電極が形成されている領域の外周を取り囲んでいることを特徴とする、ヘテロ接合電界効果型トランジスタ。

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