JP2007165431A - 電界効果型トランジスタおよびその製造方法 - Google Patents

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正伸 廣木
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Abstract

【課題】良好なゲート耐圧特性を維持し、かつソースおよびドレインのコンタクト抵抗を小さくする。
【解決手段】サファイアからなる基板１１上にＧａＮからなる電子走行層１２を形成し、電子走行層１２上にＩｎＡｌＮからなるバリア層１３を形成し、バリア層１３上にゲート電極１５を形成し、バリア層１３のゲート電極１５の両側の領域上にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層１４を形成し、キャップ層１４上にソース電極１６およびドレイン電極１７を形成することにより、ソース電極１６およびドレイン電極１７とバリア層１３との間にキャップ層１４を形成する。
【選択図】図１

Description

本発明は窒化物半導体から構成されたヘテロ構造を用いた電界効果型トランジスタおよびその製造方法に関するものである。
ＧａＮをはじめとした窒化物半導体は、高い絶縁破壊電界強度、高い熱伝導率および高い電子飽和速度等の特性を有しており、高周波のハイパワーデバイス向けの材料として優れている。例えば、サファイア基板上にＧａＮからなる電子走行層（バッファ層）およびＡｌＧａＮからなるバリア層を有するヘテロ接合構造においては、ヘテロ接合界面近傍に電子が高濃度に蓄積され、いわゆる２次元電子ガス（２ＤＥＧ）を形成する。この２次元電子ガスは散乱要因となる導電性不純物が存在しないアンドープＧａＮからなる電子走行層内を走行できるために高い電子移動度を示し、いわゆる高電子移動度トランジスタ（ＨＥＭＴ）として動作させることが可能である。
上に述べた例をはじめ、窒化物半導体から構成される高電子移動度トランジスタでは、ＡｌＧａＮ層をバリア層として用いることが多い。これは、ＡｌＧａＮ層の形成が比較的容易であること、ＡｌＧａＮ層のＡｌ組成、層厚を変化させることにより、２次元電子ガスのシートキャリア濃度を制御できることなど、デバイス製造上、設計上のフレキシビリティがあるためである。
しかし、ＡｌＧａＮからなるバリア層を有する高電子移動度トランジスタでは、ＡｌＧａＮとＧａＮとの格子不整合により、特にＡｌ組成が高くなるにつれて形成できるＡｌＧａＮ層厚範囲が狭くなり、２次元電子ガスのシートキャリア濃度について十分広範囲な設計余裕を確保できない、という難点もあった。こうした難点を解決するために、バリア層の材料としてＩｎＡｌＮを用いた高電子移動度トランジスタが提案されている。
ＩｎＡｌＮはＩｎ組成０．１７においてＧａＮと格子整合するため、ＩｎＡｌＮをバリア層に用いると、バリア層厚に対する制限がＡｌＧａＮをバリア層に用いた場合よりも格段に緩和される。また、Ｉｎ組成０．１７におけるＩｎＡｌＮのエネルギー禁制帯幅はおよそ４．９ｅＶで、ＡｌＧａＮからなるバリア層を有する高電子移動度トランジスタで通常用いられるＡｌ組成範囲（典型的には０．１〜０．３）でのＡｌＧａＮのエネルギー禁制帯幅（３．７〜４．２ｅＶ）より大きい。また、Ｉｎ組成０．１７であるＩｎＡｌＮとＧａＮとのヘテロ接合界面に存在する伝導電子帯におけるエネルギー障壁△Ｅｃは０．７ｅＶ程度あり、ＡｌＧａＮからなるバリア層を有する高電子移動度トランジスタにおけるＡｌＧａＮとＧａＮとのヘテロ界面に存在するエネルギー障壁△Ｅｃ（０．１〜０．３ｅＶ程度）よりも大きい。さらに、ＩｎＡｌＮはＡｌＧａＮに比べて自発分極効果が大きい。これらの特徴から、ＩｎＡｌＮをバリア層とする高電子移動度トランジスタではＡｌＧａＮをバリア層とする高電子移動度トランジスタよりも２次元電子ガスのシートキャリア濃度を高くすることができるという優れた特性を有する。
加えて、ＩｎＡｌＮのエネルギー禁制帯幅が大きく、かつ伝導電子帯におけるエネルギー障壁が高いという特徴は、バリア層上にゲート電極を形成した場合にゲートリーク電流を低減させ、かつゲート耐圧を向上させることを可能とする。
図９はＩｎＡｌＮをバリア層とするＩｎＡｌＮ／ＧａＮヘテロ構造を用いた従来の電界効果型トランジスタ（高電子移動度トランジスタ）を示す断面図である。図に示すように、基板１上にＧａＮからなる電子走行層２が形成され、電子走行層２上にＩｎＡｌＮからなるバリア層３が形成され、バリア層３の上面にはゲート電極４が形成され、ゲート電極４の両側にソース電極５およびドレイン電極６が形成されている。
この電界効果型トランジスタにおいては、電子走行層２とバリア層３とのヘテロ界面近傍に高濃度の２次元電子ガス７が形成され、ゲート電極４に印加する電圧によって２次元電子ガスのシートキャリア濃度を制御することによりトランジスタとしての動作が実現される。このため、窒化物半導体を用いた電界効果型トランジスタでは、バリア層３の厚さが非常に薄く（典型的には数ｎｍ〜数十ｎｍ）、２次元電子ガス７とゲート電極４とは空間的に近接する構造となる。したがって、バリア層３が２次元電子ガス７とゲート電極４との間に対して十分なエネルギー障壁を持たない場合には、ゲートリーク電流が発生して十分なゲート耐圧が得られず、良好な素子特性が得られなくなってしまうが、エネルギー禁制帯幅が大きく、かつ伝導電子帯におけるエネルギー障壁が高いＩｎＡｌＮをバリア層３に用いることで、バリア層３の厚さが極薄であってもゲートリーク電流を抑制しゲート耐圧を向上させることが可能となる。
J. Kuzmik, Semicond.Sci. Techno1. Vo1.17 (2002) pp.540-544
上述したように、バリア層３をＩｎＡｌＮで構成することは、ゲートリーク電流の低減、ゲート耐圧の向上という観点では有利であるが、ソースおよびドレインのコンタクト抵抗の低減という観点からは不利となる。すなわち、図９に示した従来の電界効果型トランジスタにおいては、ソース電極５およびドレイン電極６もバリア層３上に形成しているから、ソース電極５とドレイン電極６との間に高いエネルギー障壁が存在することになり、ソースおよびドレインのコンタクト抵抗を増大させてしまう。
本発明は上述の課題を解決するためになされたもので、良好なゲート耐圧特性を有し、かつソースおよびドレインのコンタクト抵抗が小さい電界効果型トランジスタ、その製造方法を提供することを目的とする。
この目的を達成するため、本発明においては、基板上に形成されたＧａＮからなる電子走行層と、前記電子走行層上に形成されたＩｎＡｌＮからなるバリア層と、前記バリア層上に形成されたゲート電極と、前記ゲート電極の両側に形成されたソース電極およびドレイン電極とを有する電界効果型トランジスタにおいて、前記ソース電極および前記ドレイン電極と前記バリア層との間にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する。
また、基板上に形成されたＧａＮからなる電子走行層と、前記電子走行層上に形成されたＩｎＡｌＮからなるバリア層と、前記バリア層上に形成されたゲート電極と、前記ゲート電極の両側に形成されたソース電極およびドレイン電極とを有する電界効果型トランジスタにおいて、前記ソース電極および前記ドレイン電極と前記電子走行層との間にｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する。
これらの場合、前記バリア層と前記ゲート電極との間に絶縁膜を形成してもよい。
これらの場合、前記電子走行層と前記バリア層との間にＡｌＮ層を形成してもよい。
これらの場合、前記電子走行層と前記バリア層との間に、ＩｎＧａＮ層、ＩｎＧａＮ層およびＡｌＮ層またはＩｎＧａＮ層およびＧａＮ層を形成してもよい。
また、電界効果型トランジスタの製造方法において、基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記キャップ層のゲート電極を形成する領域を除去する工程と、前記バリア層上に前記ゲート電極を形成する工程と、前記キャップ層上にソース電極およびドレイン電極を形成する工程とを行なう。
また、電界効果型トランジスタの製造方法において、基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記キャップ層のゲート電極を形成する領域を除去する工程と、前記キャップ層を除去した領域に絶縁膜を形成する工程と、前記絶縁膜上に前記ゲート電極を形成する工程と、前記キャップ層上にソース電極およびドレイン電極を形成する工程とを行なう。
また、電界効果型トランジスタの製造方法において、基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上に絶縁膜を形成する工程と、前記絶縁膜のソース電極およびドレイン電極を形成する領域を除去する工程と、前記絶縁膜を除去した領域にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記絶縁膜を除去する工程と、前記バリア層上に前記ゲート電極を形成する工程と、前記キャップ層上に前記ソース電極および前記ドレイン電極を形成する工程とを行なう。
また、電界効果型トランジスタの製造方法において、基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上に絶縁膜を形成する工程と、前記絶縁膜のソース電極およびドレイン電極を形成する領域を除去する工程と、前記絶縁膜を除去した領域にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記絶縁膜上に前記ゲート電極を形成する工程と、前記キャップ層上に前記ソース電極および前記ドレイン電極を形成する工程とを行なう。
また、電界効果型トランジスタの製造方法において、基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上に絶縁膜を形成する工程と、前記絶縁膜のソース電極およびドレイン電極を形成する領域を除去する工程と、前記絶縁膜を除去した領域の前記バリア層を除去する工程と、前記バリア層を除去した領域の前記電子走行層の一部を除去する工程と、前記電子走行層の一部を除去した領域にｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記絶縁膜を除去する工程と、前記バリア層上にゲート電極を形成する工程と、前記キャップ層上に前記ソース電極および前記ドレイン電極を形成する工程とを行なう。
また、電界効果型トランジスタの製造方法において、基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上に絶縁膜を形成する工程と、前記絶縁膜のソース電極およびドレイン電極を形成する領域を除去する工程と、前記絶縁膜を除去した領域の前記バリア層を除去する工程と、前記バリア層を除去した領域の前記電子走行層の一部を除去する工程と、前記電子走行層の一部を除去した領域にｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記キャップ層上に前記ソース電極および前記ドレイン電極を形成する工程とを行なう。
本発明に係る電界効果型トランジスタ、その製造方法においては、ＩｎＡｌＮからなるバリア層を形成しているから、エネルギー障壁を高くすることができるので、ゲート耐圧特性を良好にすることができ、またソース電極およびドレイン電極とＩｎＡｌＮからなるバリア層との間にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成しているから、ソースおよびドレインのコンタクト抵抗を小さくすることができる。
また、本発明に係る他の電界効果型トランジスタ、その製造方法においては、ＩｎＡｌＮからなるバリア層を形成しているから、エネルギー障壁を高くすることができるので、ゲート耐圧特性を良好にすることができ、またソース電極およびドレイン電極と電子走行層との間にｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成しているから、ソース電極およびドレイン電極を形成する領域にはバリア層が存在しないので、ソースおよびドレインのコンタクト抵抗を低減することができるとともに、ソースおよびドレインの寄生抵抗成分も低減することができる。
また、バリア層とゲート電極との間に絶縁膜を形成したときには、ゲートリーク電流を確実に低減することができる。
また、電子走行層とバリア層との間にＡｌＮ層を形成したときには、ゲートリーク電流を確実に低減することができ、また電子移動度およびシートキャリア濃度を高くすることができる。
また、電子走行層とバリア層との間に、ＩｎＧａＮ層、ＩｎＧａＮ層およびＡｌＮ層またはＩｎＧａＮ層およびＧａＮ層を形成したときには、電子移動度を高くすることができる。
（第１の実施の形態）
図１は本発明における第１の実施の形態の電界効果型トランジスタを示す断面図である。図に示すように、サファイアからなる基板１１上にＧａＮからなる電子走行層１２が形成され、電子走行層１２上にＩｎＡｌＮからなるバリア層１３が形成され、バリア層１３上にゲート電極１５が形成され、バリア層１３のゲート電極１５の両側の領域上にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層１４が形成され、キャップ層１４上にソース電極１６およびドレイン電極１７が形成されている。すなわち、ゲート電極１５の両側にソース電極１６およびドレイン電極１７が形成され、ソース電極１６およびドレイン電極１７とバリア層１３との間にキャップ層１４が形成されている。
この電界効果型トランジスタにおいては、ＩｎＡｌＮからなるバリア層１３を有しているから、エネルギー障壁を高くすることができるので、ゲートリーク電流を低減することができ、ゲート耐圧を向上することができる。さらに、ソース電極１６およびドレイン電極１７とＩｎＡｌＮからなるバリア層１３との間にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層１４が形成されているから、ソースおよびドレインのコンタクト抵抗を小さくすることができる。すなわち、オーミック電極と半導体材料との間のエネルギー障壁の高さは、オーミック電極を形成する金属材料の仕事関数と半導体材料の電子親和力とによって決まるが、本質的にエネルギー禁制帯幅の小さい半導体材料ほど電子親和力が大きくなり、結果的にエネルギー障壁を小さくすることができる。したがって、ＩｎＡｌＮよりもエネルギー禁制帯幅を小さくできるＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層１４をソース電極１６およびドレイン電極１７と接する部分に形成することによって、ソース電極１６およびドレイン電極１７を構成する金属材料とのエネルギー障壁を小さくすることができるから、ソースおよびドレインのコンタクト抵抗を小さくすることができる。
なお、バリア層１３とゲート電極１５との間にＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮよりも大きいエネルギー禁制帯幅を有する絶縁膜（ＡｌＮを含む）を形成してもよい。この場合、ゲートリーク電流を確実に低減することができる。
また、電子走行層１２とバリア層１３との間にＡｌＮ層を形成してもよい。この場合、ゲートリーク電流を確実に低減することができ、また電子移動度およびシートキャリア濃度を高くすることができる。
また、電子走行層１２とバリア層１３との間に、ＩｎＧａＮ層、ＩｎＧａＮ層およびＡｌＮ層またはＩｎＧａＮ層およびＧａＮ層を形成してもよい。この場合、電子移動度を高くすることができる。
つぎに、図２、図３により図１に示した電界効果型トランジスタの製造方法、すなわち本発明に係る電界効果型トランジスタの製造方法を説明する。まず、図２(ａ)、(ｂ)に示すように、サファイアからなる基板１１上にノンドープＧａＮからなる電子走行層１２を層厚２μｍ程度成長形成し、つぎにＩｎ組成０．１７程度のノンドープＩｎＡｌＮからなるバリア層１３を層厚３０ｎｍ程度成長形成し、さらにノンドープＧａＮからなるキャップ層１４を２ｎｍ程度成長形成する。この電子走行層１２、バリア層１３、キャップ層１４の成長形成工程には、例えば有機金属化学気相成長（ＭＯＣＶＤ）法を用いる。また、Ｎ原料としてＮＨ３ガスを高圧ガスボンベより供給し、Ｇａ原料、Ａｌ原料およびＩｎ原料としてそれぞれトリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）およびトリメチルインジウム（ＴＭＩｎ）という有機金属材料をバブリングにより供給する。また、成長圧力は全成長形成工程において１．３３×１０４Ｐａ（１００Torr）とした。また、電子走行層１２の形成条件は、成長温度１０５０℃、Ｖ／III比１５００、成長速度８ｎｍ／sec、バリア層１３の形成条件は、成長温度８５０℃、ＴＭＩｎ／ＴＭＡｌ供給比１３、Ｖ／III比３００、成長速度０．２ｎｍ／sec、キャップ層１４の形成条件は、成長温度８５０℃、Ｖ／III比３００、成長速度０．２ｎｍ／secとする。
上記成長形成工程終了後、図２(ｃ)に示すように、得られたエピ基板上にフォトレジスト２１を塗布し、通常のフォトリソグラフ技術を用いて、ゲート電極１５を形成する領域からフォトレジスト２１を除去して、キャップ層１４を露出させる。つぎに、図３(ａ)に示すように、露出したキャップ層１４をエッチング工程により除去する。このエッチング工程には、例えば塩素系ガスを用いたドライエッチング技術を用いる。例えば、Ｃｌ２＋ＣＨ２Ｃｌ２混合ガスを用いたＩＣＰ−ＲＩＥ（Inductive Coupled Plasma Reactive Ion Etching）装置を用いる。また、エッチング条件は、プラズマ出力１００Ｗ、試料バイアス５０Ｖ、Ｃｌ２／ＣＨ２Ｃｌ２比０．３、エッチング速度０．１ｎｍ／secとする。
また、エッチング工程終了後、図３(ｂ)に示すように、フォトレジスト２１を除去する。つぎに、図３(ｃ)に示すように、通常工程にてバリア層１３上にゲート電極１５を形成し、キャップ層１４上にソース電極１６およびドレイン電極１７を形成する。
なお、図２、図３により説明した電界効果型トランジスタの製造方法においては、ゲート電極１５の形成領域のキャップ層１４のエッチング工程後、ただちにフォトレジスト２１を除去しているが、フォトレジスト２１の除去前に、例えばＳｉＯ２など、ＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮよりも大きいエネルギー禁制帯幅を有する絶縁膜（ＡｌＮを含む）を数ｎｍ堆積する工程を加えることにより、バリア層１３とゲート電極１５との間に絶縁膜が形成された電界効果型トランジスタを製作することができ、この場合にはゲート電極１５の領域を絶縁膜で保護することができ、ゲートリーク電流を確実に低減することができる。
つぎに、図４、図５により図１に示した電界効果型トランジスタの他の製造方法、すなわち本発明に係る他の電界効果型トランジスタの製造方法を説明する。まず、図４(ａ)、(ｂ)に示すように、サファイアからなる基板１１上にノンドープＧａＮからなる電子走行層１２を層厚２μｍ程度成長形成し、Ｉｎ組成０．１７程度のノンドープＩｎＡｌＮからなるバリア層１３を３０ｎｍ程度成長形成する。
上記成長形成工程終了後、図４(ｃ)に示すように、得られたエピ基板上に、ＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮよりも大きいエネルギー禁制帯幅を有する絶縁膜（ＡｌＮを含む）３１、例えばＳｉＯ２を１０ｎｍ程度堆積する。この場合、絶縁膜３１の堆積には例えば光ＣＶＤ装置やスパッタ装置を用いる。具体的には、ＥＣＲ（Electron Cycrotron Resonance）プラズマを用いたスパッタ装置を用いてＳｉＯ２を堆積する。つぎに、絶縁膜３１上にフォトレジスト３２を塗布する。つぎに、図５(ａ)に示すように、通常のフォトリソグラフ技術を用いてゲート電極１５を形成する領域を残してフォトレジスト３２を除去して、絶縁膜３１を露出させ、ついで露出した絶縁膜３１をエッチング工程により除去する。すなわち、絶縁膜３１のソース電極１６およびドレイン電極１７を形成する領域を除去する。このエッチング工程には、例えば塩素系ガスを用いたドライエッチング技術あるいはフッ酸系エッチング溶液によるウェットエッチング技術を用いる。具体的には、ＨＦ＋ＮＨ４Ｆ＋Ｈ２Ｏ混合溶液を用いたウェットエッチングにより絶縁膜３１を除去し、バリア層１３の一部を露出させる。
つぎに、図５(ｂ)に示すように、フォトレジスト３２を除去し、ついで再度ＭＯＣＶＤ装置に装填して、Ｉｎ組成０．１程度のノンドープＩｎＧａＮからなるキャップ層１４を５ｎｍ程度成長形成する。この際、ゲート電極１５の形成領域に残っている絶縁膜３１がマスクとなって、バリア層１３が露出した領域にのみ選択的にキャップ層１４が成長形成される。
上記キャップ層１４の選択成長形成工程終了後、図５(ｃ)に示すように、再度エッチング工程によりゲート電極１５の形成領域に残っている絶縁膜３１を除去し、ついで通常工程にてバリア層１３上にゲート電極１５を形成し、キャップ層１４上にソース電極１６およびドレイン電極１７を形成する。
なお、図４、図５により説明した電界効果型トランジスタの製造方法においては、キャップ層１４を選択的に成長形成する工程後に、ゲート電極１５を形成する領域に残っている絶縁膜３１をエッチング工程により除去しているが、このエッチング工程を省くことにより、バリア層１３とゲート電極１５との間に絶縁膜３１が形成された電界効果型トランジスタを製作することができ、この場合にはゲート電極１５の領域を絶縁膜３１で保護することができ、ゲートリーク電流を確実に低減することができる。
（第２の実施の形態）
図６は本発明における第２の実施の形態の電界効果型トランジスタを示す断面図である。図に示すように、サファイアからなる基板４１上にＧａＮからなる電子走行層４２が形成され、電子走行層４２上にＩｎＡｌＮからなるバリア層４３が形成され、バリア層４３上にゲート電極４５が形成され、電子走行層４２のゲート電極４５の両側の領域上に高濃度にドーピングされた低抵抗のｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層（コンタクト層）４４が形成され、キャップ層４４上にソース電極４６およびドレイン電極４７が形成されている。すなわち、ゲート電極４５の両側にソース電極４６およびドレイン電極４７が形成され、ソース電極４６およびドレイン電極４７と電子走行層４２との間にキャップ層４４が形成されている。
この電界効果型トランジスタにおいては、ＩｎＡｌＮからなるバリア層４３を有しているから、エネルギー障壁を高くすることができるので、ゲートリーク電流を低減することができ、ゲート耐圧を向上することができる。さらに、ソース電極４６およびドレイン電極４７と電子走行層４２との間にキャップ層４４が形成されているから、ソース電極４６およびドレイン電極４７を形成する領域にはＩｎＡｌＮからなるバリア層４３が存在せず、低抵抗のｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層４４が直接２次元電子ガス４８と接するから、ソース電極４６、ドレイン電極４７（オーミック電極）と２次元電子ガス４８との間にはもはや電子の移動を妨げるようなエネルギー禁制帯幅の大きい層は存在しないので、ソースおよびドレインのコンタクト抵抗を低減することができるとともに、ソースおよびドレインの寄生抵抗成分も低減することができる。
なお、バリア層４３とゲート電極４５との間にＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮよりも大きいエネルギー禁制帯幅を有する絶縁膜（ＡｌＮを含む）を形成してもよい。また、電子走行層４２とバリア層４３との間にＡｌＮ層を形成してもよい。また、電子走行層４２とバリア層４３との間に、ＩｎＧａＮ層、ＩｎＧａＮ層およびＡｌＮ層またはＩｎＧａＮ層およびＧａＮ層を形成してもよい。
つぎに、図７、図８により図６に示した電界効果型トランジスタの製造方法、すなわち本発明に係る他の電界効果型トランジスタの製造方法を説明する。まず、図７(ａ)、(ｂ)に示すように、サファイアからなる基板４１上にノンドープＧａＮからなる電子走行層４２を層厚２μｍ程度成長形成し、つぎにＩｎ組成０．１７程度のノンドープＩｎＡｌＮからなるバリア層４３を層厚３０ｎｍ程度成長形成する。この電子走行層４２、バリア層４３の成長形成工程には、例えば有機金属化学気相成長法を用いる。
上記成長形成工程終了後、図７(ｃ)に示すように、得られたエピ基板上に、ＧａＮ、ＩｎＡｌＮ、ＩｎＧａＮ、ＩｎＮよりも大きいエネルギー禁制帯幅を有する絶縁膜（ＡｌＮを含む）５１、例えばＳｉＯ２を１０ｎｍ程度堆積する。絶縁膜５１の堆積には例えば光ＣＶＤ装置やスパッタ装置を用いる。具体的には、ＥＣＲプラズマを用いたスパッタ装置を用いてＳｉＯ２を堆積する。つぎに、絶縁膜５１を堆積した後、フォトレジスト５２を塗布する。つぎに、図８(ａ)に示すように、通常のフォトリソグラフ技術を用いてゲート電極４５を形成する領域を残してフォトレジスト５２を除去して、絶縁膜５１を露出させ、ついで露出した絶縁膜５１をエッチング工程により除去する。すなわち、絶縁膜５１のソース電極４６およびドレイン電極４７を形成する領域を除去する。このエッチング工程には、例えば塩素系ガスを用いたドライエッチング技術あるいはフッ酸系エッチング溶液によるウェットエッチング技術を用いる。具体的には、Ｃｌ２＋ＣＨ２Ｃｌ２混合ガスを用いたＩＣＰ−ＲＩＥ装置を用いる。このエッチング条件は、プラズマ出力１００Ｗ、試料バイアス５０Ｖ、Ｃｌ２／ＣＨ２Ｃｌ２比０．３、エッチング速度０．１ｎｍ／secとする。また、このドライエッチング条件では、絶縁膜５１のみならず、バリア層４３、電子走行層４２もエッチングできる。そこで、絶縁膜５１を除去したあとそのままエッチング工程を継続し、電子走行層４２の部分までエッチングする。エッチング深さはトータルで５０ｎｍ程度とするが、このエッチング深さは電子走行層４２の一部まで達していれば十分であるため、バリア層４３の厚さ以上の深さであればよい。
上記エッチング工程終了後、図８(ｂ)に示すように、フォトレジスト５２を除去し、ついで再度ＭＯＣＶＤ装置に装填してＩｎ組成０．１程度のｎ型ＩｎＧａＮからなるキャップ層４４を５０ｎｍ程度成長形成する。この際、ｎ型の導電性を持たせるために、ＳｉＨ４を同時に供給することでＳｉをドーピングする。また、ゲート電極４５の形成領域に残っている絶縁膜５１がマスクとなって、電子走行層４２が露出した領域にのみ選択的にＳｉドープのＩｎＧａＮからなるキャップ層４４が成長形成される。
キャップ層４４の選択成長形成工程終了後、図８(ｃ)に示すように、再度エッチング工程によりゲート電極４５の形成領域に残っている絶縁膜５１を除去し、ついで通常工程にてバリア層４３上にゲート電極４５を形成し、キャップ層４４上にソース電極４６およびドレイン電極４７を形成する。
なお、図７、図８により説明した電界効果型トランジスタの製造方法においては、キャップ層４４を選択的に成長形成する工程後に、ゲート電極４５を形成する領域に残っている絶縁膜５１をエッチング工程により除去しているが、このエッチング工程を省くことにより、バリア層４３とゲート電極４５との間に絶縁膜５１が形成された電界効果型トランジスタを製作することができ、この場合にはゲート電極４５の領域を絶縁膜５１で保護することができ、ゲートリーク電流を確実に低減することができる。
また、上述実施の形態においては、窒化物半導体層の成長形成工程にＭＯＣＶＤ法を用いているが、他の成長法（例えば、分子線エピタキシ）法やハイドライド気相成長法およびこれらから派生した類似の成長法であってもよい。また、上述実施の形態においては、サファイアからなる基板１１、４１上に電子走行層１２、４２、バリア層１３、４３を形成したが、基板として他の半導体基板（例えば、ＳｉＣ基板やＳｉ基板）や絶縁体基板（例えば、ＺｎＯなどの酸化物基板）を用いてもよい。また、上述実施の形態においては、各層の層厚を記したが、これは上述実施の形態を説明する際の具体例の一つとしてあげたものであり、他の膜厚であってもよい。
本発明における第１の実施の形態の電界効果型トランジスタを示す断面図である。 図１に示した電界効果型トランジスタの製造方法の説明図である。 図１に示した電界効果型トランジスタの製造方法の説明図である。 図１に示した電界効果型トランジスタの他の製造方法の説明図である。 図１に示した電界効果型トランジスタの他の製造方法の説明図である。 本発明における第２の実施の形態の電界効果型トランジスタを示す断面図である。 図６に示した電界効果型トランジスタの製造方法の説明図である。 図６に示した電界効果型トランジスタの製造方法の説明図である。 従来の電界効果型トランジスタを示す断面図である。
符号の説明
１１…基板
１２…電子走行層
１３…バリア層
１４…キャップ層
１５…ゲート電極
１６…ソース電極
１７…ドレイン電極
３１…絶縁膜
４１…基板
４２…電子走行層
４３…バリア層
４４…キャップ層
４５…ゲート電極
４６…ソース電極
４７…ドレイン電極
５１…絶縁膜

Claims (11)

  1. 基板上に形成されたＧａＮからなる電子走行層と、前記電子走行層上に形成されたＩｎＡｌＮからなるバリア層と、前記バリア層上に形成されたゲート電極と、前記ゲート電極の両側に形成されたソース電極およびドレイン電極とを有する電界効果型トランジスタであって、前記ソース電極および前記ドレイン電極と前記バリア層との間にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成したことを特徴とする電界効果型トランジスタ。
  2. 基板上に形成されたＧａＮからなる電子走行層と、前記電子走行層上に形成されたＩｎＡｌＮからなるバリア層と、前記バリア層上に形成されたゲート電極と、前記ゲート電極の両側に形成されたソース電極およびドレイン電極とを有する電界効果型トランジスタであって、前記ソース電極および前記ドレイン電極と前記電子走行層との間にｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成したことを特徴とする電界効果型トランジスタ。
  3. 前記バリア層と前記ゲート電極との間に絶縁膜を形成したことを特徴とする請求項１または２に記載の電界効果型トランジスタ。
  4. 前記電子走行層と前記バリア層との間にＡｌＮ層を形成したことを特徴とする請求項１、２または３に記載の電界効果型トランジスタ。
  5. 前記電子走行層と前記バリア層との間に、ＩｎＧａＮ層、ＩｎＧａＮ層およびＡｌＮ層またはＩｎＧａＮ層およびＧａＮ層を形成したことを特徴とする請求項１、２または３に記載の電界効果型トランジスタ。
  6. 基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記キャップ層のゲート電極を形成する領域を除去する工程と、前記バリア層上に前記ゲート電極を形成する工程と、前記キャップ層上にソース電極およびドレイン電極を形成する工程とを含むことを特徴とする電界効果型トランジスタの製造方法。
  7. 基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記キャップ層のゲート電極を形成する領域を除去する工程と、前記キャップ層を除去した領域に絶縁膜を形成する工程と、前記絶縁膜上に前記ゲート電極を形成する工程と、前記キャップ層上にソース電極およびドレイン電極を形成する工程とを含むことを特徴とする電界効果型トランジスタの製造方法。
  8. 基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上に絶縁膜を形成する工程と、前記絶縁膜のソース電極およびドレイン電極を形成する領域を除去する工程と、前記絶縁膜を除去した領域にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記絶縁膜を除去する工程と、前記バリア層上に前記ゲート電極を形成する工程と、前記キャップ層上に前記ソース電極および前記ドレイン電極を形成する工程とを含むことを特徴とする電界効果型トランジスタの製造方法。
  9. 基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上に絶縁膜を形成する工程と、前記絶縁膜のソース電極およびドレイン電極を形成する領域を除去する工程と、前記絶縁膜を除去した領域にＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記絶縁膜上に前記ゲート電極を形成する工程と、前記キャップ層上に前記ソース電極および前記ドレイン電極を形成する工程とを含むことを特徴とする電界効果型トランジスタの製造方法。
  10. 基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上に絶縁膜を形成する工程と、前記絶縁膜のソース電極およびドレイン電極を形成する領域を除去する工程と、前記絶縁膜を除去した領域の前記バリア層を除去する工程と、前記バリア層を除去した領域の前記電子走行層の一部を除去する工程と、前記電子走行層の一部を除去した領域にｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記絶縁膜を除去する工程と、前記バリア層上にゲート電極を形成する工程と、前記キャップ層上に前記ソース電極および前記ドレイン電極を形成する工程とを含むことを特徴とする電界効果型トランジスタの製造方法。
  11. 基板上にＧａＮからなる電子走行層を形成する工程と、前記電子走行層上にＩｎＡｌＮからなるバリア層を形成する工程と、前記バリア層上に絶縁膜を形成する工程と、前記絶縁膜のソース電極およびドレイン電極を形成する領域を除去する工程と、前記絶縁膜を除去した領域の前記バリア層を除去する工程と、前記バリア層を除去した領域の前記電子走行層の一部を除去する工程と、前記電子走行層の一部を除去した領域にｎ型のＩｎＧａＮ、ＩｎＮ、ＧａＮの少なくとも１つからなるキャップ層を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記キャップ層上に前記ソース電極および前記ドレイン電極を形成する工程とを含むことを特徴とする電界効果型トランジスタの製造方法。
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