JP5906004B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

Description

本発明は、窒化物系半導体を用いた電界効果トランジスタ、およびその製造方法に関する。特に、エンハンスメント（ノーマリオフ）型電界効果トランジスタ、およびその製造方法に関する。

ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮなどの窒化物系半導体は、高い絶縁破壊強度、高い熱伝導率、高い電子飽和速度を有しているという特長を有する。この特長のため、高周波デバイス、あるいは電源デバイスの分野における高パワーデバイスの作製に利用する半導体材料として有望であり、近年、窒化物系半導体材料を用いた電界効果トランジスタの実用化開発が盛んに行われている。

これらの応用に対しては、電界効果トランジスタのゲート電極への負の直流バイアス電源を必要としないエンハンスメント（ノーマリオフ）型であることが要求されている。図６に、窒化物系半導体材料を用いたエンハンスメント（ノーマリオフ）型電界効果トランジスタとして、従来提案されている構造の一例を示す（特許文献１を参照）。図６に例示される、窒化物系半導体を用いたエンハンスメント型電界効果トランジスタの構成を簡単に説明する。図６に示す、エンハンスメント型電界効果トランジスタは、所謂、ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）の構成を有している。
図６の電界効果トランジスタは、サファイア基板のような、高抵抗の基板１と、この基板１上に設けられた厚さ５０ｎｍのＧａＮからなるバッファ層２とを有する。バッファ層２上には、厚さ４００ｎｍのＧａＮからなる電子走行層３、厚さ１ｎｍのＡｌＮからなる中間層９、厚さ３０ｎｍのアンドープＡｌ_０．２Ｇａ_０．８Ｎからなる電子供給層４が、順次積層され、ヘテロ接合構造が形成されている。そして、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄが平面配置されている。

図６に示す、従来のＨＥＭＴ構造の電界効果トランジスタでは、ゲート電極Ｇの直下に相当する部分８に、リセス構造を設けている。すなわち、部分８以外では、電子供給層４を構成するアンドープＡｌ_０．２Ｇａ_０．８Ｎ層の厚さは、３０ｎｍであるが、部分８では、アンドープＡｌ_０．２Ｇａ_０．８Ｎ層の厚さを５ｎｍとしている。
部分８以外では、ＡｌＮからなる中間層９とＧａＮからなる電子走行層３とのヘテロ接合界面に、アンドープＡｌ_０．２Ｇａ_０．８Ｎからなる電子供給層４から供給される電子が蓄積される。このＡｌＮからなる中間層９とＧａＮからなる電子走行層３とのヘテロ接合界面に蓄積される電子は、２次元電子ガス６を構成している。

一方、部分８では、ゲート電極Ｇのバイアスを０Ｖとする状態でも、アンドープＡｌ_０．２Ｇａ_０．８Ｎ層の表面に設けるゲート電極Ｇに起因する空乏層がＧａＮからなる電子走行層３に達している。その結果、部分８の直下に位置する、ＡｌＮからなる中間層９とＧａＮからなる電子走行層３とのヘテロ接合界面では、電子の蓄積は生じない。すなわち、部分８の領域の直下の部分には、ゲート電極Ｇのバイアスを０Ｖとする状態では、２次元電子ガス６は形成されていない状態となる。
従って、ゲート電極Ｇに印加するゲート電圧Ｖ_Ｇが０Ｖである状態では、ソース電極Ｓとドレイン電極Ｄとの間にドレイン電圧Ｖ_Ｄを印加しても、ドレイン電流Ｉ_Ｄが流れない、ノーマリオフ状態が達成されている。一方で、ゲート電極Ｇに印加するゲート電圧Ｖ_Ｇを、閾値電圧よりも高い正電圧にバイアスすると、ドレイン電流Ｉ_Ｄが流れ出す。これにより、エンハンスメント（ノーマリオフ）型電界効果トランジスタが実現されている。

次に、図６に示す、従来のＨＥＭＴ構造の電界効果トランジスタを製造する工程を、図７を参照して、簡単に紹介する。
まず、サファイア基板１をＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）装置内に導入し、ターボポンプでＭＯＣＶＤ装置内の真空度を１×１０^−６ｈＰａ以下になるまで真空引きする。その後、真空度を１００ｈＰａとし、基板１を１１００℃に昇温する。温度が安定したところで、基板１を９００ｒｐｍで回転させる。原料となるトリメチルガリウム（ＴＭＧ）を１００ｃｍ^３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で、基板１の表面に導入し、ＧａＮからなるバッファ層２の成長を行う。成長時間は４ｍｉｎ（２４０ｓｅｃ）でバッファ層２の膜厚は５０ｎｍ程度である。

その後、トリメチルガリウム（ＴＭＧ）を１００ｃｍ^３／ｍｉｎ、アンモニア（ＮＨ_３）を１２リットル／ｍｉｎの流量で、バッファ層２の上に導入して、ＧａＮからなる電子走行層３の成長を行う。成長時間は１０００ｓｅｃで、電子走行層３の膜厚は４００ｎｍとなる。

次に、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ^３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、アンドープＡｌＮからなる中間層９を成長する。引き続いて、トリメチルアルミニウム（ＴＭＡ）を５０ｃｍ^３／ｍｉｎ、トリメチルガリウム（ＴＭＧ）を１００ｃｍ^３／ｍｉｎ、アンモニアを１２リットル／ｍｉｎの流量で導入し、Ａｌ_０．２Ｇａ_０．８Ｎからなる電子供給層４の成長を行う。成長時間は４０ｓｅｃで、電子供給層４の膜厚は３０ｎｍである。以上の工程によって、図７（ａ）に示される層構造Ａ_０が完成する。

層構造Ａ_０のエピタキシャル成長が終了した後、層構造Ａ_０の全面にＳｉＯ_２膜１０を形成する。ゲート直下に相当する部分８に相当する部分領域に、ＳｉＯ_２膜１０の開口を設け、その部分の電子供給層４を露出させる。そして、常圧において、酸素流量５リットル／ｍｉｎの流量下、９００℃の温度で、厚さが３０ｎｍからなる電子供給層４のうち、その表面から２５ｎｍの深さまでを酸化して、酸化層１１を形成する（図７（ｂ）の層構造Ａ_１を参照）。

この酸化処理により、ゲート直下に相当する部分８の電子供給層４は、半導体層の厚さが５ｎｍとなり、ゲート直下に相当する部分８以外の電子供給層４を構成する半導体層の厚さよりも薄くなる。続いて、リン酸系、塩酸系、フッ酸系もしくは硝酸系のエッチャントを用いて、酸化層１１およびＳｉＯ_２膜１０を順次ウェットエッチングにより除去する。その結果、電子供給層４に凹部７が形成される。

そして、図７（ｃ）の層構造Ａ_２に示すように、電子供給層４の表面と、ゲート電極Ｇと、による、ショットキー接合が形成されていない時点でも、この凹部７の電子走行層３では、２次元電子ガス６が消失している。すなわち、電子供給層４の表面にショットキー接合が形成されていない状態であっても、この凹部７の直下においては、中間層９と電子走行層３との界面における、電子走行層３の伝導帯端Ｅ_Ｃは、フェルミレベルＥ_ｆよりも、エネルギー的に高い位置となっている。

エッチング処理の終了後、ＥＢ蒸着法により、ソース電極Ｓとドレイン電極Ｄ（いずれもＡｌ／Ｔｉ／Ａｕ、厚さは１００ｎｍ／１００ｎｍ／２００ｎｍ）、凹部７内にゲート電極Ｇ（Ｐｔ／Ａｕ、厚さは１００ｎｍ／２００ｎｍ）を形成する。以上より、図６で示すような、従来技術に係る窒化物半導体を用いたエンハンスメント（ノーマリオフ）型電界効果トランジスタが得られる。

なお、同様の背景技術としては、特許文献２，３に開示されたものもある。
特開２００５−１８３７３３号公報 特開２００１−０８５６７０号公報 特開２００４−２７３６５５号公報

図６に示した電界効果トランジスタにおいては、以下のような課題が生じる。
ゲート電極Ｇを正にバイアスして、ゲート電圧Ｖ_Ｇを閾値バイアスＶ_ｔｈより高く設定し、「オン状態」となった時点でのソース・ドレイン間の抵抗、所謂オン抵抗が高いために消費電力が大きくなってしまう。この原因としては以下の点が考えられる。

第１の要因（原因）は、次の現象が存在することである。ゲート電圧Ｖ_Ｇが閾値バイアスＶ_ｔｈより高く設定され、「オン状態」となった時点では、ゲート電極Ｇの直下の領域では、２次元電子ガスが生成され、５００Ω／□程度のシート抵抗となるが、凹部７の直下の領域の一部は、依然として２次元電子ガスが消失している状態となっている。
図６に示す構成の、従来技術に係るエンハンスメント（ノーマリオフ）型電界効果トランジスタでは、凹部７の端とゲート電極Ｇとの間に隙間を設けている。ゲート電極Ｇを正にバイアスして、ゲート電圧Ｖ_Ｇが閾値バイアスＶ_ｔｈに達すると、ゲート電極Ｇの直下の電子走行層３内には２次元電子ガス６が発生する。一方、前記凹部７の端とゲート電極Ｇとの隙間部に関しては、電子供給層４の表面の電位は、ゲート電極Ｇの直下の電子供給層４の表面の電位と相違し、前記隙間部直下の電子走行層３では２次元電子ガス６が消失したままとなる。結果として、この部分が高い抵抗となることにより、オン抵抗が高くなる。

特許文献１では、凹部７の直下では「２次元電子ガス６が消失している」と記載されているが、この「消失」とは、実際に、電子密度が０ｃｍ^−２になっている訳ではなく、「測定不能な程度」まで低下している状態であると考えられる。具体的には、凹部７以外の部分に比べて、２次元電子ガス６が、少なくとも１／１０００以下に減少していることを意味していると考えられる。
仮に、上述した凹部７とゲート電極Ｇとの隙間部分の２次元電子ガス６が、凹部以外の部分に比べて、１／１０００になっている、すなわち、この部分のシート抵抗が５００Ω／□の１０００倍の５００ｋΩ／□程度になっているものとする。図６に示す構造においては、ゲート電極Ｇを凹部７内に形成するには、位置合わせ精度を考慮すると、少なくとも、０．２μｍの隙間をゲート電極と凹部７の端との間に設けなければならない。仮に、ゲート電極Ｇと凹部７の端との隙間を、０．２μｍと仮定すると、この隙間の直下の領域の抵抗は、ゲート幅１ｍｍ（＝１０００μｍ）あたり、５０００００×０．２／１０００＝１００Ωｍｍとなる。このゲート電極Ｇと凹部７の端との隙間の抵抗は、凹部７以外の部分での抵抗に比べて、２０倍ものオン抵抗への寄与がある。そのため、ゲート電極Ｇと凹部７の端との隙間がある程度小さくても、著しくオン抵抗を増加させてしまう要因となっていることがわかる。

また、特許文献１に記載された技術では、以下のような問題点もある。
凹部７の底面が平坦に形成されず、同一トランジスタ内で閾値バイアスＶ_ｔｈを均一に制御することが困難である。この凹部７の底面が平坦にならない要因（原因）を以下に説明する。
現在、製造可能な窒化物系半導体エピタキシャルウェハは、ＳｉやＧａＡｓなど従来用いられている半導体基板およびそのエピタキシャルウェハに比べて、基板からエピタキシャル層表面へ至る貫通転位の密度が極めて大きいことが知られている。基板としてサファイア、炭化ケイ素（ＳｉＣ）、Ｓｉなど窒化物系半導体でない材料を用いたものでは、その転位密度は１０^８〜１０^９ｃｍ^−２と極めて大きく、また、近年の青紫レーザーダイオードの開発で注目されているＧａＮ基板を用いた場合でも転位密度は１０^６ｃｍ^−２程度である。
一方、ノーマリオフ型の実現が期待されるパワーデバイスの分野においては、１０Ａ以上の大電流を流す必要から、電界効果トランジスタのゲート幅（Ｗ_ｇ）は、少なくとも１０ｍｍ以上に設計される。図６における凹部７の幅は通常数μｍ程度に設計されるが、ここでは仮に１μｍ＝１０^−４ｃｍとすると、Ｗ_ｇ＝１０ｍｍ＝１ｃｍの単一トランジスタには凹部７の領域が１０^−４×１＝１０^−４ｃｍ^２の面積で存在する。従って、基板にサファイア、ＳｉＣ、Ｓｉなどを用いた場合、単一のトランジスタの凹部７の領域には１０^４〜１０^５個の転位が存在することになり、基板にＧａＮを用いた場合でも、凹部７の領域には１０^２個程度の転位が存在する。このように、パワーデバイスの分野に利用する大電流トランジスタの製造においては、凹部７の領域に転位が存在しないようにすることは困難である。

このように多量の貫通転位が存在する凹部７を、図７で開示されているように熱酸化した場合、貫通転位に沿ってエピタキシャル層の奥深くまで酸化が高速に進行してしまう。例えば、転位の無い領域での酸化層厚さを２５ｎｍに制御したとしても、貫通転位部分ではその数倍から数十倍の厚さの酸化層が形成される。従って、形成された酸化層を酸処理によりウェットエッチングすると、貫通転位部分が凹んでしまうことになり、すなわち凹部７の底面には凹凸ができてしまい、平坦に形成できないことになる。
製造した電界効果トランジスタの閾値バイアスＶ_ｔｈは、凹部７の底部に残った電子供給層４の厚さで決まるため、凹部７の底面に凹凸があるということは、単一のトランジスタであるにも関わらず、その内部で領域毎に閾値バイアスＶ_ｔｈが異なってしまうという問題が生じる。

また、この凹部７を形成する際、熱酸化を用いることによる凹凸を避けるため、ドライエッチングを用いる手法もあるが、この場合、ウェハ面内で均一なエッチング速度を実現することが難しく、トランジスタ毎の閾値バイアスＶ_ｔｈがばらついてしまうという問題が生じる。例えば、２５ｎｍの深さに凹部７を形成する場合、ウェハ面内でのエッチング速度のばらつきを５％に抑えても、面内で１．２ｎｍ程度の深さばらつきが生じるが、これを閾値バイアスＶ_ｔｈのばらつきに換算すると１５０〜２５０ｍＶに達し、十分な閾値バイアス制御性が確保されているとは言い難い。

以上より、図６に示す構成のエンハンスメント（ノーマリオフ）型電界効果トランジスタにおいて、「オン抵抗」を上昇させる主要な要因は、下記の二点に集約されることを見出した。
・リセス中、このリセス内に形成されるゲート電極の両側に残余する領域のサイズ（長さ）を、それぞれ、０．２μｍ以下に抑えることが困難であること；
・かかるゲート電極の両側に残余する領域では、電子供給層の膜厚が薄くなっており、その直下は、「２次元電子ガスが消失している」状態となっていること；
また、図７に示す従来のエンハンスメント（ノーマリオフ）型電界効果トランジスタの製造方法において、閾値バイアスＶｔｈの制御性が悪い主要な要因は、下記の三点に集約されることを見出した。
・貫通転位密度の十分小さい窒化物系半導体エピタキシャルウェハの製造が困難であること；
・かかるウェハを用いて凹部７の領域を熱酸化すると、貫通転位の周辺とそれ以外の領域で酸化層の形成速度が大きくことなること；
・底面を平坦にするため、ドライエッチングにて、凹部７を形成した場合、ウェハ面内でのエッチング速度のばらつきによって生じる閾値バイアスのばらつきが大きいこと。
これらの課題を解決する手段として、下記の構造及び製造方法を選択することが有効であることを見出し、本発明を完成するに至った。

本発明によれば、ＧａＮまたはＩｎＧａＮを含む電子走行層と、前記電子走行層上に配置され、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ<１、０<ｙ<１、０<ｘ＋ｙ<１）を含む第１の電子供給層と、前記第１の電子供給層上に配置され、ＩｎＡｌＮを含む第１の層と、前記第１の層上に設けられ、Ｉｎ_ａＡｌ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ<１、０<ｂ<１、０<ａ＋ｂ<１）を含む第２の電子供給層と、前記第２の電子供給層上に設けられ、互いに離間配置されたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間に設けられるゲート電極とを備え、前記第２の電子供給層および第１の層には、これらを貫通し、前記第１の電子供給層表面を底面とする第１のリセスが形成されており、前記ゲート電極は、前記第１のリセスの底面を被覆するとともに、前記第１のリセス内に埋め込まれ、前記各層表面側からの平面視において、前記第２の電子供給層は、前記第１の電子供給層と前記電子走行層との界面のうち、前記ゲート電極に被覆されている前記第１のリセスの底面の下方領域をのぞいた領域と重なるように設けられている電界効果トランジスタが提供される。

以上のような電界効果トランジスタは、以下の製造方法により製造することができる。
本発明の電界効果トランジスタの製造方法は、ＧａＮまたはＩｎＧａＮを含む電子走行層を形成する工程と、前記電子走行層上にＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ<１、０<ｙ<１、０<ｘ＋ｙ<１）を含む第１の電子供給層を形成する工程と、前記第１の電子供給層上に、ＩｎＡｌＮを含む第１の層を形成する工程と、前記第１の層上に、Ｉｎ_ａＡｌ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ<１、０<ｂ<１、０<ａ＋ｂ<１）を含む第２の電子供給層を形成する工程と、前記第２の電子供給層上に、ソース電極およびドレイン電極を離間配置する工程と、前記ソース電極と前記ドレイン電極の間となる領域に開口が形成された第１のマスクを、前記第２の電子供給層上に形成する工程と、ドライエッチングにより、前記第１のマスクの開口から露出した前記第２の電子供給層を除去するとともに、第２の電子供給層の下部の第１の層を除去し、第１の層が底面となる孔を形成する工程と、ウェットエッチングにより、前記孔の底面を構成する第１の層を除去して、第１の電子供給層を露出させ、第１のリセスを形成する工程と、前記第１のリセス内に、ゲート電極を埋め込む工程とを含み、前記各層表面側からの平面視において、前記第２の電子供給層が、前記第１の電子供給層と前記電子走行層との界面のうち、前記ゲート電極に被覆されている前記第１のリセスの底面の下方領域をのぞいた領域と重なる電界効果トランジスタを形成する電界効果トランジスタの製造方法である。

本発明によれば、閾値バイアスを一定に保つことができ、オン抵抗の低い電界効果トランジスタを提供することができる。

上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。

本発明の第１実施形態にかかる電界効果トランジスタの断面図である。 電界効果トランジスタの製造工程を示す断面図である。 電界効果トランジスタの製造工程を示す断面図である。 本発明の第２実施形態にかかる電界効果トランジスタの断面図である。 本発明の第３実施形態にかかる電界効果トランジスタの断面図である。 従来の電界効果トランジスタを示す断面図である。 従来の電界効果トランジスタの製造工程を示す図である。 第１実施形態にかかる電界効果トランジスタの断面図である。

以下、本発明の実施形態を図面に基づいて説明する。

尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１実施形態）
図１〜図３を参照して、第１実施形態にかかる電界効果トランジスタについて説明する。
はじめに図１を参照して、本実施形態の電界効果トランジスタの概要について説明する。
図１は、第１実施形態にかかる電界効果トランジスタの構造を模式的に示す断面図である。
本実施形態の電界効果トランジスタは、ＧａＮまたはＩｎＧａＮを主成分として含む電子走行層１０３と、電子走行層１０３上に配置され、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ<１、０<ｙ<１、０<ｘ＋ｙ<１）を主成分として含む第１の電子供給層１０４と、第１の電子供給層１０４上に配置され、ＩｎＡｌＮを主成分として含む第１のエッチングストッパ層（第１の層）１０５と、第１のエッチングストッパ層１０５上に設けられ、Ｉｎ_ａＡｌ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ<１、０<ｂ<１、０<ａ＋ｂ<１）を主成分として含む第２の電子供給層１０６と、第２の電子供給層１０６上に設けられ、離間配置されたソース電極１０７およびドレイン電極１０８と、前記ソース電極１０７と、ドレイン電極１０８との間に設けられるゲート電極１０９とを備える。
第２の電子供給層１０６および第１のエッチングストッパ層１０５には、これらを貫通し、第１の電子供給層１０４表面を底面とする第１のリセス１１１が形成されている。
ゲート電極１０９は、第１のリセス１１１の底面を被覆し、前記第１のリセス１１１内に配置されている。
第２の電子供給層１０６は、各層の表面側からの平面視（換言すると基板１０１の基板面側からの平面視）において、第１の電子供給層１０４と電子走行層１０３との界面のうち、ゲート電極１０９に被覆されている第１のリセス１１１の底面の下方領域をのぞいた領域全面を被覆する。
ここで、ゲート電極１０９に被覆されている第１のリセス１１１の底面の下方領域とは、ゲート電極に被覆されている部分の直下の領域と、この直下の領域から層の平面方向に数１００Åの範囲にある領域をいう。すなわち、ゲート電極に被覆されている部分の直下の領域と、第２の電子供給層に覆われていなくてもオン抵抗が増加しない領域とを含む。

このような電界効果トランジスタは、ゲート電極１０９に印加されるゲート電圧Ｖ_Ｇが、Ｖ_Ｇ＝０Ｖである際、ゲート電極１０９下方領域の電子走行層１０３に存在する電子密度が実質的に「ゼロ」となり、所謂「ノーマリオフ」状態を達成する。ゲート電極１０９に印加されるゲート電圧Ｖ_Ｇを正とすると、該ゲート電極１０９の下方領域で、第１の電子供給層１０４と電子走行層１０３との界面に、２次元電子ガスが誘起・蓄積される状態となり、「オン状態」となる。すなわち、エンハンスメント（ノーマリオフ）型電界効果トランジスタを実現することができる。

次に、本実施形態の電界効果トランジスタについて詳細に説明する。
電界効果トランジスタは、前述した電子走行層１０３、第１の電子供給層１０４、第１のエッチングストッパ層１０５、第２の電子供給層１０６、ソース電極１０７、ドレイン電極１０８、ゲート電極１０９に加え、基板１０１、バッファ層１０２、第１の絶縁膜１１０を有している。
なお、第１の電子供給層１０４と、第１のエッチングストッパ層１０５との間に厚さ０．５ｎｍ以上、１０ｎｍ以下のＧａＮからなる（ＧａＮを主成分とする）中間層Ａを形成してもよい（図８参照）。この場合には、第１のリセス１１１は、中間層Ａを貫通するものとなる。

基板１０１は、たとえば、ＧａＮ基板であり、バッファ層１０２はＧａＮである。
なお、基板１０１としては、サファイア基板、ＳｉＣ基板、Ｓｉ基板を使用してもよい。また、バッファ層１０２もＧａＮに限られるものではない。
基板１０１上にバッファ層１０２が積層されている。そして、本実施形態では、このバッファ層１０２上に、厚さ１μｍのＧａＮからなる電子走行層１０３、厚さ５ｎｍのアンドープＡｌ_０．２Ｇａ_０．８Ｎからなる第１の電子供給層１０４、厚さ５ｎｍのＩｎ_０．１７Ａｌ_０．８３Ｎからなる第１のエッチングストッパ層１０５、厚さ２５ｎｍのアンドープＡｌ_０．２Ｇａ_０．８Ｎからなる第２の電子供給層１０６が、この順にエピタキシャル成長され、積層構造を形成している。
なお、各層の厚みや、組成比は、例示であり、上述したものに限られるものではない。

第１の電子供給層１０４のＡｌ組成比を３０％以下、好ましくは１５％以上、２５％以下とし、第１のエッチングストッパ層１０５のＡｌ組成比を８０％以上、好ましくはＧａＮと格子整合する８１％以上、８５％以下とすることが好ましい。
本実施形態では、第１の電子供給層１０４のＡｌ組成比は２０％であり、第１のエッチングストッパ層１０５のＡｌ組成比は、８３％である。
このように第１の電子供給層１０４のＡｌ組成比と、第１のエッチングストッパ層１０５のＡｌ組成比との差を大きくすることで、後述するウェットエッチングの際の選択比を大きくとることができる。
また、第１の電子供給層１０４の厚みは、均一であり、第１のリセス１１１の直下の部分と、他の部分との厚みは等しい。すなわち、第１のリセス１１１を形成する際に、第１の電子供給層１０４はほとんどエッチングされていない。

また、第１のエッチングストッパ層１０５の厚みは、０．５〜５ｎｍであることが好ましい。ＡｌＧａＮからなる第１および第２の電子供給層１０４，１０６と、これらに接触する第１のエッチングストッパ層１０５との界面において、伝導帯端エネルギーＥ_ｃの差違（バンド・オフセット：ΔＥ_ｃ）が存在し、第１のエッチングストッパ層１０５でエネルギーの高いポテンシャルバリアを形成しているため、ソース電極１０７およびドレイン電極１０８と２次元電子ガスとの間のアクセス抵抗を高める要因になるが、第１のエッチングストッパ層１０５の厚さを５ｎｍ以下に制御すれば、ポテンシャルバリアを突き抜けるトンネル電流を十分大きくすることができ、アクセス抵抗の増加を排除することが可能となる。一方で、詳しくは後述するが、上記第１のリセス１１１を形成する際のエッチング停止機能を発現させるためには、第１のエッチングストッパ層１０５は０．５ｎｍ以上の厚さがあることが好ましい。

本実施形態の電界効果トランジスタでは、ＧａＮまたはＩｎＧａＮからなる電子走行層１０３上に、ＡｌＧａＮからなる第１の電子供給層１０４とＩｎＡｌＮからなる第１のエッチングストッパ層１０５を積層する構成を採用している。電子走行層１０３のＧａＮまたはＩｎＧａＮと、第１の電子供給層１０４との間には、格子不整合が存在し、電子供給層１０４と第１のエッチングストッパ層１０５のＩｎＡｌＮとの間にも格子不整合が存在する。そのため、第１の電子供給層１０４のＡｌＧａＮの膜厚の合計は、前記格子不整合により規定される臨界膜厚を超えないようにすることが好ましい。この際、第１のエッチングストッパ層１０５を構成するＩｎＡｌＮについては、上記のようにＧａＮに格子整合するＡｌ組成を選択し、およびその厚さを０．５〜５ｎｍと薄くすれば、第１の電子供給層１０４のＡｌＧａＮの臨界膜厚には影響を与えない。
ＡｌＧａＮからなる第１の電子供給層１０４の膜厚は、厚さを２〜１５ｎｍの範囲に制御することが好ましい。これにより、ゲート電圧Ｖ_Ｇ＝０Ｖを印加した状態で、ゲート電極直下の２次元電子ガスを確実に消失させることができる。

第２の電子供給層１０６の膜厚は、第１のリセス部分以外の領域においては、第１の電子供給層１０４と電子走行層１０３との界面に蓄積される２次元電子ガスが消失しないような厚みとする。
さらに、第２の電子供給層１０６を構成するＡｌＧａＮのＡｌ組成（ｂ）は、第１の電子供給層１０４を構成するＡｌＧａＮのＡｌ組成（ｙ）と等しいか、それより大きいことが好ましい。本実施形態では、第２の電子供給層１０６を構成するＡｌＧａＮのＡｌ組成（ｂ）は、第１の電子供給層１０４を構成するＡｌＧａＮのＡｌ組成（ｙ）と等しくなっている。ｂをｙ以上とすることで、第１のリセス１１１以外の領域で２次元電子ガスを確実に発生させ、低オン抵抗とすることができる。
さらには、ｂをｙよりも大きくすればするほど第１のリセス１１１以外の領域での２次元電子ガス濃度を高めることができ、この領域の抵抗が低減される。ただし、ｂを大きくしすぎると、第２の電子供給層１０６表面に形成されるソース電極１０７およびドレイン電極１０８との接触抵抗が増加する。低いオン抵抗の電界効果トランジスタを実現するためには、ｂを１５％〜３５％の範囲に、より好ましくは２０％〜３０％の範囲に制御するとよい。
なお、第１の電子供給層１０４のＡｌ組成（ｙ）は、チャネル層内に十分な濃度の２次元電子ガスを得ること、および十分高い移動度の２次元電子ガスを得るという観点から１５％以上２５％以下であることが好ましい。

ソース電極１０７とドレイン電極１０８は、第２の電子供給層１０６上に形成されており、離間配置されている。ソース電極１０７とドレイン電極１０８との間はＴ型のゲート電極１０９が配置されている。

第１のリセス１１１は、ソース電極１０７とドレイン電極１０８との間の一部の領域において第２の電子供給層１０６および第１のエッチングストッパ層１０５をエッチング除去して、第１の電子供給層１０４を露出させることで形成されている。
この第１のリセス１１１は、第２の電子供給層１０６および第１のエッチングストッパ層１０５を貫通し、側面が、第２の電子供給層１０６および第１のエッチングストッパ層１０５で構成され、底面が第１の電子供給層１０４で構成される。この第１のリセス１１１の幅は、底面側から上面（開口）側に至るまで略均一である。すなわち、各層の表面と直交する断面（層の積層方向に沿った断面）において、第１のリセス１１１は、断面矩形形状であり、底面の幅と、第２の電子供給層１０６で構成される側面間の幅と、第１のエッチングストッパ層１０５で構成される側面間の幅とが略等しい。
また、第１のリセス１１１は平面矩形形状である。

ここで、第１のリセス１１１の幅が略均一であるとは、第１のリセス１１１の底面の幅と、第２の電子供給層１０６で構成される側面間の幅と、第１のエッチングストッパ層１０５で構成される側面間の幅とが完全に等しい場合のみならず、第１のエッチングストッパ層１０５で構成される側面間の幅が、第１のリセス１１１の底面の幅および第２の電子供給層１０６で構成される側面間の幅よりもわずかに広い場合も含む。
すなわち、オン状態において、２次元電子ガスの消失した高抵抗領域が形成されない程度、第１のエッチングストッパ層１０５で構成される側面間の幅が第１のリセス１１１の底面の幅および第２の電子供給層１０６で構成される側面間の幅よりも広くてもよい。
後述するウェットエッチングでのエッチング停止機能を利用して、ＩｎＡｌＮからなる第１のエッチングストッパ層１０５をわずかにオーバーエッチングすることによって、ゲート電極１０９と第１のエッチングストッパ層１０５とが接触しない隙間のあいた構造としてもよい。

ゲート電極１０９と第１のエッチングストッパ層１０５との間の隙間は、従来技術と同様、２次元電子ガスの消失した高抵抗領域となる可能性がある。しかしながら、第１のエッチングストッパ層１０５が０．５〜５ｎｍと非常に薄いため、オーバーエッチングで形成する隙間をわずかな隙間、たとえば、０．１μｍ以下に制御することが容易である。そのため、この隙間により、２次元電子ガスの消失した高抵抗領域が形成されてしまうことを防止できる。
さらに、この隙間のあいた構造では、第１のエッチングストッパ層１０５にｎ型不純物を添加することで、ゲートリーク電流を増加させることなく、２次元電子ガスとソース電極１０７およびドレイン電極１０８との間のアクセス抵抗を低減することができる。これは、ｎ型不純物添加によって、第１のエッチングストッパ層１０５に生じるポテンシャルバリアが下がることによる。ｎ型不純物添加量としては、５×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲に制御することが好ましい。

ゲート電極１０９は、Ｎｉ／Ａｕからなり、本実施形態では、第１のリセス１１１の側面全面および底面全面に直接接触している。換言すると、ゲート電極１０９は、第１のリセス１１１中に隙間なく埋め込まれるように形成されている。
このゲート電極１０９は、断面Ｔ字型形状であり、第１のリセス１１１内に埋め込まれる断面矩形状部分と、この断面矩形状部分上部に接続された庇部分とを有している。

第１の絶縁膜１１０は、第２の電子供給層１０６上に設けられ、第１のリセス１１１以外の領域を被覆する。第１の絶縁膜１１０は、第２の電子供給層１０６、ソース電極１０７、ドレイン電極１０８を被覆する。また、この第１の絶縁膜１１０には第１の絶縁膜１１０を貫通し、第１のリセス１１１に連通する開口１１０Ａが形成されている。この開口１１０Ａには、ゲート電極１０９が埋め込まれている。なお、Ｔ型のゲート電極１０９の庇部分は、第１の絶縁膜１１０上に位置している。第１の絶縁膜１１０は、たとえば、２００ｎｍのＳｉＮからなる。

次に、図２〜図３を参照して、図１に示した電界効果トランジスタを製造する方法を説明する。
始めに、有機金属気相成長法（ＭＯＶＰＥ： Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）を用いて、基板１０１上に、バッファ層１０２、厚さ１μｍのＧａＮからなる電子走行層１０３、厚さ５ｎｍのアンドープＡｌ_０．２Ｇａ_０．８Ｎからなる第１の電子供給層１０４、厚さ５ｎｍのＩｎ_０．１７Ａｌ_０．８３Ｎからなる第１のエッチングストッパ層１０５、厚さ２５ｎｍのアンドープＡｌ_０．２Ｇａ_０．８Ｎからなる第２の電子供給層１０６、をこの順にエピタキシャル成長する。そして、窒化物半導体の積層構造を得る（図２（ａ））。

次に、蒸着・リフトオフ法を用いて、Ｔｉ／Ａｌ（３０／１８０ｎｍ）電極を、第２の電子供給層１０６表面の所定場所に形成する。その後、７００℃、６０秒のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）を行って、ソース電極１０７およびドレイン電極１０８を得る（図２（ｂ））。

プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ２００ｎｍのＳｉＮからなる第１の絶縁膜１１０を第２の電子供給層１０６表面全面に成膜する。その後、ソース電極１０７とドレイン電極１０８との間であって、第１のリセス１１１を作製すべき位置に、フォトレジスト・マスクを作製する。このフォトレジスト・マスクは、第１のリセス１１１の平面形状パターンに合わせた、開口パターンを有する。
このフォトレジスト・マスクを利用し、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法を用いて、ＳｉＮからなる第１の絶縁膜１１０を選択的にエッチングし、開口１１０Ａを形成する（図２（ｃ））。この第１の絶縁膜１１０をマスクとし、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）ドライエッチング法を用いて、第２の電子供給層１０６および第１のエッチングストッパ層１０５の一部を選択的に除去する（図３（ａ））。これにより、第１のエッチングストッパ層１０５が底面となる孔１０５Ａが形成されることとなる。

次に、水酸化カリウム（ＫＯＨ）水溶液を用いたウェットエッチング法にて、孔１０５Ａの底面に残った第１のエッチングストッパ層１０５を選択的に除去して、第１の電子供給層１０４を露出させ、第１のリセス１１１を形成する（図３（ｂ））。
次いで、蒸着・リフトオフ法を用いて、Ｎｉ／Ａｕ（３０／３００ｎｍ）を、第１のリセス１１１を埋め込むように形成する。その結果、パターニングされたＮｉ／Ａｕ（３０／３００ｎｍ）の断面形状は、Ｔ型となり、Ｔ型のゲート電極１０９を得ることで電界効果トランジスタが完成する（図３（ｃ））。なお、前述したＧａＮからなる中間層を形成する場合には、第１の電子供給層上に前記中間層を形成した後、第１のエッチングストッパ層を設ければよい。

次に、本実施形態の作用効果について説明する。
第１実施形態にかかる電界効果トランジスタでは、第１のリセス１１１を形成する際に、ドライエッチング法にて第１のエッチングストッパ層１０５の途中までをエッチング除去し、残りをウェットエッチング法で除去しているために、トランジスタの閾値バイアスＶ_ｔｈを高い精度で制御することが可能である。
これは、以下のような理由による。
ドライエッチングでは、ＡｌＧａＮからなる第２の電子供給層１０６とＩｎＡｌＮからなる第１のエッチングストッパ層１０５との間のエッチング速度比（所謂「選択比」）が５０〜８０程度と低いため、エッチングは第１のエッチングストッパ層１０５表面では停止せず、その一部がエッチング除去されてしまう。一方、このドライエッチング工程の後に続くウェットエッチングでは、ＩｎＡｌＮからなる第１のエッチングストッパ層１０５とＡｌＧａＮからなる第１の電子供給層１０４との間の選択比が２０００以上と高いため、エッチングは第１の電子供給層１０４表面で高精度に停止する。電界効果トランジスタの閾値バイアスＶ_ｔｈは、このエッチング底面に形成されたゲート電極直下のＡｌＧａＮからなる電子供給層１０４の厚さで決まるため、高精度にエッチング停止できることは、閾値バイアスＶ_ｔｈを高精度に制御できることを意味する。

さらに、第１の電子供給層１０４と第１のエッチングストッパ層１０５との間にＧａＮからなる中間層を形成すれば、第１の電子供給層１０４と、中間層との選択比が非常に大きなものとなるので、エッチング停止精度を向上させることができる。
また、ＧａＮからなる中間層を挿入することにより、第１の電子供給層の膜厚が同じで、中間層がない場合に比べて、閾値バイアスＶ_ｔｈがより大きくなる。これにより、オフ状態でのリーク電流を低減できる。
ただし、ＧａＮからなる中間層は、第１のリセス以外の領域の２次元電子ガスを減少させてオン抵抗を増加させる機能があるため、低いオン抵抗のエンハンスメント（ノーマリオフ）型電界効果トランジスタを実現するためには、ＧａＮからなる中間層の厚さを０．５〜５ｎｍの範囲に選択することが好ましい。

従来の熱酸化法、あるいはドライエッチング法のみを用いたリセス形成では、ウェハ面内の閾値バイアスＶ_ｔｈばらつきの標準偏差（σ（Ｖ_ｔｈ））が３００ｍＶ以上あったのに対し、本実施形態の電界効果トランジスタ（図１）では、σ（Ｖ_ｔｈ）が６０ｍＶとなり、ばらつきを１／５以下に抑制にすることができた。さらに、第１の電子供給層１０４と第１のエッチングストッパ層１０５との間に厚さ５ｎｍのＧａＮからなる中間層を挿入したところ、σ（Ｖ_ｔｈ）が４０ｍＶまで低減された。

また、本実施形態の電界効果トランジスタでは、第１のリセス１１１内に隙間なくゲート電極１０９が埋め込まれている。すなわち、基板１０１表面側からみて、第１の電子供給層１０４と電子走行層１０３との界面のうち、第１電子供給層１０４の前記ゲート電極１０９に接する第１のリセス１１１底面の直下の領域を除いた全領域が、第２の電子供給層１０６と重なっている。そのため、ゲート電圧Ｖ_Ｇを正にバイアスしてＶ_Ｇ>Ｖ_ｔｈとなる「オン状態」において２次元電子ガスの消失している領域がない。
従来のリセス構造電界効果トランジスタにおける「オン抵抗」は、５．５Ωｍｍ程度であったのに対して、第１実施形態にかかる電界効果トランジスタにおける「オン抵抗」は、２．３Ωｍｍとなり、従来の半分以下に低減された。さらに、第１のエッチングストッパ層１０５にｎ型不純物としてＳｉを４×１０^１９ｃｍ^−３の濃度で添加し、Ｔ型ゲート電極１０９と第１のエッチングストッパ層１０５との間に２０ｎｍ＝０．０２μｍの隙間を設ける構成としたところ、オン抵抗を１．８Ωｍｍまで低減できた。

第１のリセス１１１の底面の直下では、第１の電子供給層１０４の厚さが薄いため、ゲート電圧Ｖ_Ｇ＝０Ｖでは、この電界効果トランジスタはＯＦＦ状態となっている。この電界効果トランジスタをＯＮ状態とする、ゲートの閾値バイアスＶ_ｔｈは、Ｖ_ｔｈ＝＋０．５Ｖとなっており、エンハンスメント（ノーマリオフ）型の電界効果トランジスタが得られている。

第１の電子供給層１０４および第２の電子供給層１０６は、いずれもＡｌＧａＮで構成されているが、そのＡｌ組成が第２の電子供給層１０６の方が大きいかまたは同じとなっている。これにより、エンハンスメント（ノーマリオフ）型であっても、低いオン抵抗を実現する電界効果トランジスタとなるという効果を有する。

（第２実施形態）
次に、図４を参照して、本発明の第２実施形態について説明する。
前記実施形態においては、Ｔ型ゲート電極１０９が第１の電子供給層１０４にショットキー接触して形成される、ショットキーゲート構造となっていたが、本実施形態では、Ｔ型のゲート電極１０９と第１の電子供給層３０４との間にゲート絶縁膜３１２を形成したＭＩＳゲート構造となっている。

以下に、ＭＩＳゲート構造を備えた、第２実施形態にかかる電界効果トランジスタの一例を、図４を参照して説明する。
第２実施形態にかかる電界効果トランジスタにおいて利用される窒化物半導体は、下記の層状構造を有している。基板１０１上に、バッファ層１０２、厚さ１μｍのＧａＮからなる第２のバッファ層３１３、厚さ１５ｎｍのＩｎ_０．０５Ｇａ_０．９５Ｎからなる電子走行層３０３、厚さ５ｎｍのアンドープＡｌ_０．１７Ｇａ_０．８３Ｎからなる第１の電子供給層３０４、厚さ５ｎｍでｎ型不純物としてＳｉを５×１０^１９ｃｍ^−３の濃度に添加したＩｎ_０．１７Ａｌ_０．８３Ｎからなる第１のエッチングストッパ層（第１の層）３０５、厚さ２５ｎｍのアンドープＡｌ_０．２５Ｇａ_０．７５Ｎからなる第２の電子供給層３０６が、この順にエピタキシャル成長され、積層構造を形成している。該第２の電子供給層３０６上に、ソース電極１０７とドレイン電極１０８が形成されている。ソース電極１０７とドレイン電極１０８との間に、Ｔ型ゲート電極１０９を設けている。
なお、各層の厚みや、組成比は、例示であり、上述したものに限られるものではない。また、各層の好ましい厚み、好ましい組成は、前記実施形態と同様である。
また、第１の電子供給層３０４の厚みは、均一であり、第１のリセス３１１の直下の部分と、他の部分との厚みは等しい。すなわち、第１のリセス３１１を形成する際に、第１の電子供給層３０４はほとんどエッチングされていない。

第１のリセス３１１は、前記実施形態の第１のリセス１１１と同様の構造であり、第１のリセス３１１は、第２の電子供給層３０６および第１のエッチングストッパ層３０５を貫通し、側面が、第２の電子供給層３０６および第１のエッチングストッパ層３０５で構成され、底面が第１の電子供給層３０４で構成される。この第１のリセス３１１の形状は第一実施形態の第１のリセス１１１と同様であり、各層の積層方向に沿った断面において、第１のリセス３１１の幅は、底面側から上面側に至るまでほぼ均一である。
この第１のリセス３１１は、ソース電極１０７とドレイン電極１０８との間に形成されている。
第２の電子供給層３０６上であって第１のリセス３１１以外の領域に、厚さ２００ｎｍのＳｉＯＮからなる第１の絶縁膜３１０が形成されている。この第１の絶縁膜３１０は、第２の電子供給層３０６、ソース電極１０７、ドレイン電極１０８を被覆する。また、この第１の絶縁膜３１０には第１の絶縁膜３１０を貫通し、第１のリセス３１１に連通する開口３１０Ａが形成されている。この開口３１０Ａには、ゲート電極１０９が埋め込まれている。なお、Ｔ型のゲート電極１０９の庇部分は、第１の絶縁膜３１０上に位置している。
また、第１のリセス３１１中および第１の絶縁膜３１０上に渡って厚さ３０ｎｍのＡｌ_２Ｏ_３からなるゲート絶縁膜３１２が形成されており、Ｔ型ゲート電極１０９の断面矩形状部分が第１のリセス３１１および開口３１０Ａ内を隙間なく、埋め込むように形成されている。
ゲート電極１０９は、第１のリセス３１１の側面全面および底面全面、開口３１０Ａの内面に対し、ゲート絶縁膜３１２を介して接触している。

このような電界効果トランジスタは、前記実施形態の電界効果トランジスタと同様の製造方法で製造されるが、ゲート電極１０９を形成する前段において、第１のリセス３１１内に、第１のリセス３１１の前記底面および前記側面を覆うゲート絶縁膜３１２を設ける工程を含んでいる。

このような本実施形態によれば、第１実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態の電界効果トランジスタでは、ＭＩＳゲート構造を採用したことにより、トランジスタをオン状態にしたとき、Ｔ型ゲート電極直下の２次元電子ガス濃度がショットキーゲート構造に比べて高くなる。
また、第２の電子供給層３０６のＡｌ組成を第１の電子供給層３０４のＡｌ組成より大きくした結果、第１のリセス３１１以外の領域の２次元電子ガス濃度が高くなる。
さらに、第１のエッチングストッパ層３０５にｎ型不純物を添加した結果、ソース電極１０７およびドレイン電極１０８と２次元電子ガスとの間のアクセス抵抗が低減される。これらの効果により、第２実施形態になる電界効果トランジスタでは、オン抵抗を１．５Ωｍｍまで低減することができた。

さらに、第２の電子供給層３０６のうち表面側の厚さ５ｎｍの領域にｎ型不純物としてＳｉを４×１０^１９ｃｍ^−３の濃度で添加したところ、ソース電極１０７およびドレイン電極１０８との接触抵抗が低減された結果、電界効果トランジスタのオン抵抗を１．１Ωｍｍまで低減することができた。なお、第２実施形態の電界効果トランジスタにおいて、第１のエッチングストッパ層３０５および第２の電子供給層３０６と、Ｔ型ゲート電極１０９との間にはゲート絶縁膜３１２があって互いに直接接触しないため、第１のエッチングストッパ層３０５あるいは第２の電子供給層３０６にｎ型不純物を添加したことによるゲートリーク電流の増加はない。

ここで、図６に示す構造では、ソース電極Ｓ、ドレイン電極Ｄが形成される電子供給層４は、ｎ型ドーピングが施されていないＡｌ_０．２Ｇａ_０．８Ｎで構成されている。
本発明者は、ｎ型ドーピングが施されていないＡｌ_０．２Ｇａ_０．８Ｎの表面にソース電極Ｓおよびドレイン電極Ｄを設けた場合について検討した。ソース電極Ｓ，ドレイン電極Ｄとしては、Ａｌ／Ｔｉ／Ａｕを用いた。
本発明者の検討では、ソース電極Ｓあるいはドレイン電極Ｄと２次元電子ガス６との間のアクセス抵抗は１Ωｍｍ程度であり、これより低い抵抗を得ることはできなかった。

また、動作時のオン抵抗の低減を図る際、コンタクト抵抗を低くする目的で、ソース電極Ｓおよびドレイン電極Ｄと電子供給層４との間に高濃度ドーピングされたコンタクト層を設ける手法がある。特許文献１には、ｎ型不純物が１×１０^１９ｃｍ^−３程度の高濃度にドーピングされた窒化物系半導体のｎ−ＧａＮ層を、コンタクト層に利用する構造も開示されている。しかしながら、この構造は、ソース電極Ｓあるいはドレイン電極Ｄとコンタクト層との接触抵抗を低減する効果はあるが、下記の理由によって、ソース電極Ｓあるいはドレイン電極Ｄと２次元電子ガス６との間のアクセス抵抗を効果的に低減することはできない。

コンタクト層として、ｎ−ＧａＮ層を設けると、電子供給層４であるＡｌＧａＮに、結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、電子供給層４とコンタクト層との界面に負の分極電荷が発生したのと等価な状態となる。この負の分極電荷により、電子供給層４であるＡｌＧａＮとコンタクト層であるｎ−ＧａＮとの界面では、伝導帯下端のエネルギーポテンシャルが引き上げられ、電子に対する高いポテンシャル障壁を形成する。従って、ソース電極Ｓあるいはドレイン電極Ｄと２次元電子ガス６との間で、この高いポテンシャル障壁を電子は通過しにくくなり、これが抵抗を上昇させる要因となっている。この抵抗上昇は、ｎ−ＧａＮからなるコンタクト層を用いてソース電極Ｓあるいはドレイン電極Ｄとの接触抵抗を低減した効果を相殺してしまう。

実際に、ソース電極Ｓおよびドレイン電極Ｄと、Ａｌ_０．２Ｇａ_０．８Ｎｎ型ドーピングが施されていない電子供給層４との間に、ｎ−ＧａＮからなるコンタクト層を挿入する構造について検討した。本発明者の検討では、ソース電極Ｓあるいはドレイン電極Ｄと２次元電子ガス６との間のアクセス抵抗は、１．５Ωｍｍとなり、上記コンタクト層を設けていない場合のアクセス抵抗より、かえって抵抗が増加してしまうことがわかった。
これに対し、本実施形態では第１のエッチングストッパ層３０５にｎ型不純物を添加することで、ソース電極１０７およびドレイン電極１０８と２次元電子ガスとの間のアクセス抵抗が低減され、さらに、第２の電子供給層３０６にｎ型不純物を添加することで、ソース電極３０７およびドレイン電極３０８との接触抵抗を低減することができる。

また、本実施形態では、ゲート電極１０９は、ゲート絶縁膜３１２を介して第２の電子供給層３０６に接触している。そのため、ゲート絶縁膜３１２の直下の第１の電子供給層３０４と電子走行層３０３との界面は、第２の電子供給層３０６により覆われていないこととなる。
しかしながら、一般にゲート絶縁膜３１２の厚みは非常に薄いため、オン状態において、第１の電子供給層３０４と電子走行層３０３との界面において２次電子ガスが消失している領域が発生してしまうことを抑制できる。
なお、ゲート絶縁膜３１２の厚みは、オン状態における２次電子ガス消失防止の観点から１００ｎｍ以下とすることが好ましい。また、十分高いゲート耐圧を確保するという観点から、ゲート絶縁膜３１２の厚みは１０ｎｍ以上であることが好ましい。

（第３実施形態）
図５を参照して、本実施形態の電界効果トランジスタについて説明する。
本実施形態では、第１のリセス４１１に連通する第２のリセス４１６が形成されている。
第３実施形態にかかる電界効果トランジスタにおいて利用される窒化物半導体は、下記の層状構造を有している。基板１０１上に、バッファ層１０２、厚さ１μｍのＧａＮからなる第２のバッファ層４１３、厚さ１５ｎｍのＩｎ_０．０５Ｇａ_０．９５Ｎからなる電子走行層４０３、厚さ５ｎｍのアンドープＡｌ_０．１７Ｇａ_０．８３Ｎからなる第１の電子供給層４０４、厚さ５ｎｍでｎ型不純物としてＳｉを５×１０^１９ｃｍ^−３の濃度に添加したＩｎ_０．１７Ａｌ_０．８３Ｎからなる第１のエッチングストッパ層（第１の層）４０５、厚さ２５ｎｍのアンドープＡｌ_０．２Ｇａ_０．８Ｎからなる第２の電子供給層４０６、厚さ５ｎｍでｎ型不純物としてＳｉを８×１０^１９ｃｍ^−３の濃度に添加したＩｎ_０．１７Ａｌ_０．８３Ｎからなる第２のエッチングストッパ層（第２の層）４１４、厚さ６ｎｍでｎ型不純物としてＳｉを５×１０^１９ｃｍ^−３の濃度に添加したＡｌ_０．２５Ｇａ_０．７５Ｎからなる第３の電子供給層４１５が、この順にエピタキシャル成長され、積層構造を形成している。該第３の電子供給層４１５上に、ソース電極１０７とドレイン電極１０８とが離間配置されている。ソース電極１０７とドレイン電極１０８との間に、Ｔ型のゲート電極１０９が設けられている。
ゲート電極１０９は、第１のリセス４１１、第２のリセス４１６内に設けられている。

なお、各層の厚みや、組成比は、例示であり、上述したものに限られるものではない。また、各層の好ましい厚み、好ましい組成は、前記実施形態と同様である。
また、第１の電子供給層４０４の厚みは、均一であり、第１のリセス４１１の直下の部分と、他の部分との厚みは等しい。すなわち、第１のリセス４１１を形成する際に、第１の電子供給層４０４はほとんどエッチングされていない。

さらに、第３の電子供給層４１５のＡｌ組成は、第２の電子供給層４０６のＡｌＧａＮのＡｌ組成と同じかそれよりも大きい。これにより、２次元電子ガス濃度を高めることができる。
第３の電子供給層４１５の全体あるいは表面側の一部には、５×１０^１８〜１×１０^２０ｃｍ^−３の範囲でｎ型不純物を添加されていることが好ましい。これにより、ソース電極１０７およびドレイン電極１０８との接触抵抗が低減されることとなる。

また、第２のエッチングストッパ層４１４はその厚さが０．５〜５ｎｍの範囲とされることが好ましい。ＡｌＧａＮからなる第２および第３の電子供給層４０６，４１５と、これらに接触する第２のエッチングストッパ層４１４との界面において、伝導帯端エネルギーＥ_ｃの差違（バンド・オフセット：ΔＥ_ｃ）が存在する。第２のエッチングストッパ層４１４でエネルギーの高いポテンシャルバリアが形成されるので、ソース電極１０７およびドレイン電極１０８と２次元電子ガスとの間のアクセス抵抗を高める要因となる。しかしながら、第２のエッチングストッパ層４１４の厚さを５ｎｍ以下に制御すれば、ポテンシャルバリアを突き抜けるトンネル電流を十分大きくすることができ、アクセス抵抗の増加を排除することが可能となる。一方で、詳しくは後述するが、上記第２のリセス４１６を形成する際のエッチング停止機能を発現させるためには、第２のエッチングストッパ層４１４は０．５ｎｍ以上の厚さがあることが好ましい。
この第２のエッチングストッパ層４１４には、５×１０^１８〜１×１０^２０ｃｍ^−３の範囲でｎ型不純物を添加することが好ましい。第２のエッチングストッパ層４１４にｎ型不純物を添加した結果、ソース電極１０７およびドレイン電極１０８と２次元電子ガスとの間のアクセス抵抗が低減される。

第１のリセス４１１の形状およびその構造は、前記各実施形態の第１のリセスと同様であり、第１のリセス４１１は、ソース電極１０７とドレイン電極１０８との間の一部の領域において第２の電子供給層４０６および第１のエッチングストッパ層４０５をエッチング除去して、第１の電子供給層４０４を露出させることで形成されている。
この第１のリセス４１１は、第２の電子供給層４０６および第１のエッチングストッパ層４０５を貫通し、側面が、第２の電子供給層４０６および第１のエッチングストッパ層４０５で構成され、底面が第１の電子供給層４０４で構成される。各層の積層方向に沿った断面において、この第１のリセス４１１の幅は、底面側から上面側に至るまでほぼ均一である。

第２のリセス４１６は、第３の電子供給層４１５および第２のエッチングストッパ層４１４を貫通して形成されており、第１のリセス４１１に連通している。各層の積層方向に沿った一断面において、第２のリセスの幅は、第１のリセス４１１の幅よりも大きい。また、各層の積層方向に沿った断面において、第２のリセス４１６の幅も底面側から上面側に至るまでほぼ均一である。
第１の絶縁膜４１０は、第３の電子供給層４１５上、さらには、ソース電極１０７、ドレイン電極１０８を被覆している。さらに、この第１の絶縁膜４１０は、第２のリセス４１６の内側を被覆しており、第１の絶縁膜４１０のうち、第２のリセス４１６内に位置する部分には、第１のリセス４１１に連通する開口４１０Ａが形成されている。この開口４１０Ａは、第１の絶縁膜４１０を貫通している。

ゲート絶縁膜４１２は、第１のリセス４１１の底面、側面、第１の絶縁膜４１０の開口４１０Ａの内面全面、さらには、第１の絶縁膜４１０上を覆っており、厚さ２５ｎｍのＡｌ_２Ｏ_３からなる。ゲート絶縁膜の好ましい厚みは前記実施形態と同様である。ゲート電極１０９のうち断面矩形状部分は、ゲート絶縁膜４１２を介して、第１のリセス４１１の底面全面、第１のリセス４１１の側面全面、第１の絶縁膜４１０の開口４１０Ａの内面全面に接しており、第１のリセス４１１および第１の絶縁膜４１０の開口４１０Ａを隙間なく、埋めている。
また、ゲート電極１０９は、第１の絶縁膜４１０、ゲート絶縁膜４１２を介して、第２のリセス４１６内面に接する。

このような本実施形態の電界効果トランジスタは、前記実施形態と同様の方法で製造することができるが、第２の電子供給層４０６上に、ＩｎＡｌＮからなる第２のエッチングストッパ層４１４を設ける工程と、第２のエッチングストッパ層４１４上に第３の電子供給層４１５を設ける工程とを含んでいる。
ソース電極１０７とドレイン電極１０８を離間配置する工程では、ソース電極１０７およびドレイン電極１０８を、第３の電子供給層４１５上に配置する。
そして、第３の電子供給層４１５上にソース電極１０７およびドレイン電極１０８間の領域に開口が形成された第２の絶縁膜（図示略）を形成する。ドライエッチングにより、マスクとしての第２の絶縁膜の開口から露出した第３の電子供給層４１５を選択的に除去するとともに、第３の電子供給層４１５の下部の第２のエッチングストッパ層４１４を選択的に除去する。これにより、第２のエッチングストッパ層４１４が底面となる孔が形成される。さらに、ウェットエッチングにより、前記孔の底面を構成する第２のエッチングストッパ層４１４を選択的に除去して、第２の電子供給層４０６を露出させ、第２のリセス４１６を形成する。
その後、マスクとしての第２の絶縁膜を除去して、前記実施形態と同様の方法で、第１の絶縁膜４１０を形成する。この第１の絶縁膜４１０の開口４１０Ａは、第２のリセス４１６の内側に位置するようにする。

このような本実施形態の電界効果トランジスタによれば前記各実施形態と同様の効果を奏することができるうえ、以下の効果を奏することができる。
本実施形態では、第２のリセス４１６を形成する際に、ドライエッチングにより、第３の電子供給層４１５を選択的に除去するとともに、第３の電子供給層４１５の下部の第２のエッチングストッパ層４１４を選択的に除去し、第２のエッチングストッパ層４１４が底面となる孔を形成している。さらに、ウェットエッチングにより、前記孔の底面を構成する第２のエッチングストッパ層４１４を除去して、第２の電子供給層４０６を露出させ、第２のリセス４１６を形成している。
このようにして第２のリセス４１６を形成することで、第２の電子供給層４０６表面に凹凸が形成されてしまうことを抑制できる。
これに加え、上記のようにして第２のリセス４１６を形成することで、第２の電子供給層４０６表面でエッチングを正確に停止することができる。第２の電子供給層４０６表面でエッチングが正確に停止できない場合には、第１のリセスを形成する際に、第２の電子供給層４０６の厚みを把握することが難しく、第２の電子供給層４０６のエッチング量を決定することが困難となる。
これに対し、本実施形態では、第２の電子供給層４０６表面でエッチングを正確に停止することができるため、第１のリセス４１１の形成を行う際に第２の電子供給層４０６のエッチング量を容易に決定することができる。

図５に示す第３実施形態にかかる電界効果トランジスタでは、第２のエッチングストッパ層４１４と第３の電子供給層４１５とが、Ｔ型ゲート電極１０９からゲート絶縁膜４１２の厚さよりも遙かに大きく離れているため、第２のエッチングストッパ層４１４と該第３の電子供給層４１５に、より高い濃度のｎ型不純物を添加してもゲートリーク電流の増加を生じない。本実施形態では、ソース電極４０７およびドレイン電極４０８と、第３の電子供給層４１５との接触抵抗の低減することができ、電界効果トランジスタのオン抵抗として１．３Ωｍｍが得られた。

なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
上記第３実施形態においては、Ｔ型ゲート電極１０９と第１の電子供給層４０４との間にゲート絶縁膜４１２を具えたＭＩＳゲート構造としたが、ゲート絶縁膜４１２のないショットキーゲート構造においても同様に２段リセス構造を製造することが可能である。

また、上記第３実施形態においては、ＩｎＡｌＮからなるエッチングストッパ層を２層用いた２段リセス構造で記述したが、３層以上のＩｎＡｌＮからなるエッチングストッパを具えた窒化物半導体層構造を採用することにより、３段以上の多段リセス構造を製造することも可能である。

さらに、前記各実施形態では、第１の電子供給層１０４，３０４，４０４、第２の電子供給層１０６，３０６，４０６、第３の電子供給層４１５をＡｌＧａＮ層としたが、これに限らず、ＩｎＡｌＧａＮ層としてもよい。
すなわち、第１の電子供給層が、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ<１、０<ｙ<１、０<ｘ＋ｙ<１）であり、第２の電子供給層が、Ｉｎ_ａＡｌ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ<１、０<ｂ<１、０<ａ＋ｂ<１）であり、第３の電子供給層がＩｎ_ｃＡｌ_ｄＧａ_{１−ｃ−ｄ}Ｎ（０≦ｃ<１、０<ｄ<１、０<ｃ＋ｄ<１）であればよい。
さらに、第１の層、第２の層のＩｎＡｌＮは前記実施形態の組成に限らず、ＩｎＡｌＮを主成分として含むものであることが好ましい。

また、第２実施形態、第３実施形態において、第１実施形態と同様に、第１の電子供給層と、第一のエッチングストッパ層との間に、０．５ｎｍ以上、１０ｎｍ以下のＧａＮからなる中間層を形成してもよい。
さらに、前記各実施形態では、ソース電極Ｓ、ドレイン電極Ｄを形成した後、第１の絶縁膜１１０を形成したが、これに限られるものではない。たとえば、ソース電極Ｓ、ドレイン電極Ｄを形成するまえに、第１の絶縁膜１１０を形成してもよい。ソース電極Ｓ、ドレイン電極Ｄは第１の絶縁膜１１０により被覆されないものとなる。
さらには、ゲート電極Ｇを形成した後、ソース電極Ｓ、ドレイン電極Ｄを形成してもよい。ただし、ソース電極Ｓおよびドレイン電極Ｄを形成する際の高温の熱がゲート電極Ｇに加わることとなるため、ドレイン電極Ｄおよびソース電極Ｓをゲート電極Ｇよりも先に形成することが望ましい。

以上、本発明にかかる各実施形態の電界効果トランジスタをより詳しく説明するために、各窒化物半導体の組成やドーピング濃度や厚さ、各電極の金属の種類や積層構造、各絶縁膜の種類や膜厚などを具体的に開示している。上記の具体例に開示した数値や材料に限定されるものではなく、およそ窒化物半導体を用いた電界効果トランジスタを製造する上で一般的に使用されている材料や構造を広く用いることができる。
また、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
この出願は、２００７年１１月１９日に出願された日本出願特願２００７−２９９３８３号を基礎とする優先権を主張するものであり、その開示の全ては、本明細書の一部として援用（incorporation herein by reference）される。

Claims (12)

1. ＧａＮまたはＩｎＧａＮを含む電子走行層と、
   前記電子走行層上に配置され、Ｉｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ<１、０<ｙ<１、０<ｘ＋ｙ<１）を含む第１の電子供給層と、
   前記第１の電子供給層上に配置され、ＩｎＡｌＮを含む第１のエッチングストッパ層と、
   前記第１のエッチングストッパ層上に設けられ、Ｉｎ_ａＡｌ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ<１、０<ｂ<１、０<ａ＋ｂ<１）を含む第２の電子供給層と、
   前記第２の電子供給層上に設けられ、互いに離間配置されたソース電極およびドレイン電極と、
   前記ソース電極と前記ドレイン電極との間に設けられるゲート電極とを備え、
   前記第２の電子供給層および前記第１のエッチングストッパ層には、これらを貫通し、前記第１の電子供給層表面を底面とする第１のリセスが形成されており、
   前記ゲート電極は、前記第１のリセスの底面を被覆するとともに、前記第１のリセス内に埋め込まれ、
   前記各層表面側からの平面視において前記第２の電子供給層は、前記第１の電子供給層と前記電子走行層との界面のうち、前記ゲート電極に被覆されている前記第１のリセスの底面の下方領域をのぞいた全領域と重なるように設けられ、
   前記第１の電子供給層より前記第１のエッチングストッパ層のＡｌ組成比が高く、
   前記第１の電子供給層と前記第１のエッチングストッパ層の間には格子不整合が存在している電界効果トランジスタ。
2. 請求項１に記載の電界効果トランジスタにおいて、
   各層の積層方向に沿った断面において、前記第１のリセスの幅は、前記第１のリセスの底面側から開口側に至るまで均一であり、
   前記ゲート電極は、前記第１のリセスの底面と、前記第２の電子供給層で構成される側面とに直接接触している電界効果トランジスタ。
3. 請求項１に記載の電界効果トランジスタにおいて、
   各層の積層方向に沿った断面において、前記第１のリセスの幅は、前記第１のリセスの底面側から開口側に至るまで均一であり、
   前記ゲート電極は、前記第１のリセスの底面および前記第２の電子供給層で構成される側面に対し、ゲート絶縁膜を介して接触している電界効果トランジスタ。
4. 請求項１乃至３のいずれかに記載の電界効果トランジスタにおいて、
   前記第２の電子供給層上には、ＩｎＡｌＮを含む第２の層が設けられるとともに、前記第２の層上には、Ｉｎ_ｃＡｌ_ｄＧａ_{１−ｃ−ｄ}Ｎ（０≦ｃ<１、０<ｄ<１、０<ｃ＋ｄ<１）を含む第３の電子供給層が設けられ、
   前記ソース電極および前記ゲート電極は、前記第３の電子供給層上に配置され、
   前記第３の電子供給層および前記第２の層には、前記第３の電子供給層および前記第２の層を貫通し、前記第１のリセスと連通する第２のリセスが形成され、
   前記ゲート電極は、前記第２のリセスおよび前記第１のリセス内に設けられている電界効果トランジスタ。
5. 請求項４に記載の電界効果トランジスタにおいて、
   前記第２のリセスは、前記第１のリセスよりも幅広であり、
   前記第２のリセス内の一部を埋め込むとともに、前記第３の電子供給層を被覆する第１の絶縁膜が設けられ、
   前記第１の絶縁膜のうち、前記第２のリセス内側の部分には、前記第１のリセスに連通する開口が形成されており、
   前記ゲート電極は、前記第２のリセス内の前記第１の絶縁膜の開口内および前記第１のリセス内に設けられている電界効果トランジスタ。
6. 請求項１乃至５のいずれかに記載の電界効果トランジスタにおいて、
   前記第１の電子供給層および前記第２の電子供給層はＡｌＧａＮで構成され、
   前記第２の電子供給層のＡｌ組成比は、前記第１の電子供給層のＡｌ組成比以上である電界効果トランジスタ。
7. ＧａＮまたはＩｎＧａＮを含む電子走行層を形成する工程と、
   前記電子走行層上にＩｎ_ｘＡｌ_ｙＧａ_{１−ｘ−ｙ}Ｎ（０≦ｘ<１、０<ｙ<１、０<ｘ＋ｙ<１）を含む第１の電子供給層を形成する工程と、
   前記第１の電子供給層上に、ＩｎＡｌＮを含む第１のエッチングストッパ層を形成する工程と、
   前記第１のエッチングストッパ層上に、Ｉｎ_ａＡｌ_ｂＧａ_{１−ａ−ｂ}Ｎ（０≦ａ<１、０<ｂ<１、０<ａ＋ｂ<１）を含む第２の電子供給層を形成する工程と、
   前記第２の電子供給層上に、ソース電極およびドレイン電極を離間配置する工程と、
   前記ソース電極と前記ドレイン電極との間となる領域に開口が形成された第１のマスクを、前記第２の電子供給層上に形成する工程と、
   ドライエッチングにより、前記第１のマスクの開口から露出した前記第２の電子供給層を除去するとともに、前記第２の電子供給層の下部の前記第１のエッチングストッパ層の一部を除去し、前記第１のエッチングストッパ層が底面となる孔を形成する工程と、
   ウェットエッチングにより、前記孔の底面を構成する前記第１のエッチングストッパ層を除去して、前記第１の電子供給層を露出させ、第１のリセスを形成する工程と、
   前記第１のリセス内に、ゲート電極を埋め込む工程とを含み、
   前記各層表面側からの平面視において、前記第２の電子供給層が、前記第１の電子供給層と前記電子走行層との界面のうち、前記ゲート電極に被覆されている前記第１のリセスの底面の下方領域をのぞいた全領域と重なり、
   前記第１の電子供給層より前記第１のエッチングストッパ層のＡｌ組成比が高く、
   前記第１の電子供給層と前記第１のエッチングストッパ層の間には格子不整合が存在している電界効果トランジスタを形成する電界効果トランジスタの製造方法。
8. 請求項１乃至６のいずれかに記載の電界効果トランジスタにおいて、
   ＩｎＡｌＮを含む前記第１のエッチングストッパ層は、厚さが０．５ｎｍ以上５ｎｍ以下であり、かつ、Ａｌ組成が８０％以上である電界効果トランジスタ。
9. 請求項８に記載の電界効果トランジスタにおいて、
   ＩｎＡｌＮを含む前記第１のエッチングストッパ層のＡｌ組成が、８１％以上８５％以下である電界効果トランジスタ。
10. 請求項１に記載の電界効果トランジスタにおいて、
    前記ゲート電極は、前記第１のリセス底面および側面全面に直接またはゲート絶縁膜を介して接触している電界効果トランジスタ。
11. 請求項１に記載の電界効果トランジスタにおいて、
    前記第１の電子供給層のＡｌ組成比は３０％以下であり、前記第１のエッチングストッパ層のＡｌ組成比は８０％以上である電界効果トランジスタ。
12. 請求項７に記載の電界効果トランジスタの製造方法において、
    前記第１の電子供給層のＡｌ組成比は３０％以下であり、前記第１のエッチングストッパ層のＡｌ組成比は８０％以上である電界効果トランジスタの製造方法。

Images