DE102016122399A1 - Gate-Struktur und Verfahren zu dessen Herstellung - Google Patents

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Ferdinand Braun Institut GgmbH Leibniz Inst Fuer Hoechstfrequenztechnik
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Abstract

Die vorliegende Erfindung betrifft eine Gate-Struktur sowie ein Verfahren zu dessen Herstellung.Insbesondere betrifft die vorliegende Erfindung die Gate-Strukturierung eines Feldeffekttransistors mit reduzierter thermo-mechanischer Belastung und erhöhter Zuverlässigkeit (geringere Elektromigration oder Diffusion des Gate-Metalls).Die erfindungsgemäße Gate-Struktur umfasst ein Substrat (10); einer aktiven Schicht (20), die auf dem Substrat (10) angeordnet ist; einer Zwischenschicht (40), die auf der aktiven Schicht (20) angeordnet ist, wobei die Zwischenschicht (40) eine Ausnehmung (45) aufweist, die sich durch die gesamte Zwischenschicht (40) hindurch in Richtung der aktiven Schicht (20) erstreckt; und einem Kontaktelement (50), das innerhalb der Ausnehmung (45) angeordnet ist, wobei das Kontaktelement (50) die Ausnehmung (45) vollständig ausfüllt und sich bis oberhalb der Zwischenschicht (40) erstreckt, wobei das Kontaktelement (50) zumindest abschnittsweise direkt auf der Zwischenschicht (40) aufliegt; wobei das Kontaktelement (50) aus einem Schottky-Metall (52) aufgebaut ist und das Kontaktelement (50) im Inneren einen vollständig von dem Schottky-Metall (52) umschlossenen Hohlraum (55) aufweist.

Description

  • Die vorliegende Erfindung betrifft eine Gate-Struktur sowie ein Verfahren zu dessen Herstellung. Insbesondere betrifft die vorliegende Erfindung eine Gate-Strukturierung eines Feldeffekttransistors mit reduzierter thermo-mechanischer Belastung und erhöhter Zuverlässigkeit (geringere Elektromigration oder Diffusion des Gate-Metalls).
  • Stand der Technik
  • Als Gate (englisch für „Tor“, „Gatter“) wird insbesondere bei Feldeffekttransistoren (FET) der zur Ansteuerung des FET verwendete Anschluss bezeichnet. Weitere Anschlüsse sind Source (englisch für „Quelle“) und Drain (englisch für „Senke“). Durch Variation der am Gate anliegenden Spannung kann der Stromfluss zwischen Drain und Source gesteuert werden. Die einzelnen Anschlüsse ermöglichen eine elektrische Kontaktierung des Schaltelements und führen als Elektroden die zugeführten Spannungen und Ströme in den aktiven Schaltbereich. Daher wird der Gate-Anschluss auch als Steuerelektrode bzw. Steueranschluss bezeichnet. Der strukturelle Aufbau des Gate-Anschlusses und dessen Einbettung in das zugehörige Schaltelement wird dabei als Gate-Struktur bezeichnet.
  • In der US 7,476,600 B1 werden eine Gate-Struktur für einen FET sowie eine entsprechendes Herstellungsverfahren beschrieben. Es handelt sich hierbei um einen epitaktisch aus kristallinem Silizium auf eine Oberfläche aufgewachsenen Mesaförmigen Schichtstapel mit einem auf dem Stapel aufgebrachten elektrischen Metallkontakt.
  • Aus der US 2002/0048858 A1 ist eine T-förmige Gate-Struktur, ein sogenanntes T-Gate, bekannt. Als T-Gate wird darin der leitfähige Gate-Bereich eines Halbleiterbauelements (z.B. Metall-Halbleiter-Feldeffekttransistor (englisch „metal semiconductor field effect transistor“ - MeSFET), Transistor mit hoher Elektronenbeweglichkeit (englisch „high electron mobility transistor“ - HEMT), etc.) bezeichnet, dessen oberer Bereich breiter ist als der Bereich an der Basis (d.h. in der Nähe zum aktiven Bereich des Halbleiterbauelements). Der Vorteil einer solchen Anordnung liegt darin, dass über den schmalen Bereich des Gates im Halbleiterbauelement eine extrem kurze Kanallänge realisiert werden kann, wodurch hohe Betriebsfrequenzen und eine hohe Transkonduktanz (deutsch „Steilheit“) erreicht werden, während über den breiteren oberen Gate-Bereich eine hohe Leitfähigkeit des T-Gate hohe Schaltgeschwindigkeiten ermöglicht.
  • In der US 5,053,348 A wird ein Verfahren zur Herstellung eines selbstausrichtenden T-Gate HEMT offenbart. Die US 2013/0105817 A1 offenbart ebenfalls einen HEMT mit einer T-Gate-Struktur. Ein Transistor mit einem modifizierten T-Gate in Form einer passivierten Gate-Struktur sowie ein entsprechendes Herstellungsverfahren werden in der US 7,608,497 B1 vorgestellt.
  • Bei den genannten Transistoren handelt es sich um sogenannte Short-Gate-Transistoren. Bei solchen Transistortypen wird die Länge des Gate-Bereichs möglichst kurz gehalten, wobei der obere Bereich eines Gate-Kontakts als metallischer Leiter mit hoher elektrischer Leitfähigkeit ausgeführt wird. Der aktive Bereich des Schaltelements ist dabei im Allgemeinen aus unterschiedlichen Halbleitermaterialien aufgebaut. Bei diesen hochgradig heterogenen Materialsystemen beeinflussen sich die verschieden Stoffe gegenseitig und können daher auch miteinander wechselwirken.
  • Insbesondere treten im Stand der Technik dadurch zwei Probleme auf, die die Zuverlässigkeit und elektrische Leistungsfähigkeit der Schaltelemente negativ beeinflussen. Das erste Problem ist eine Migration (bzw. eine feldgetriebene Diffusion) der hochgradig leitfähigen Anteile der Metallisierung (z.B. Au) des Gate-Kontakts (bzw. der metallischen Anteile eines Gate-Schichtsystems) in Richtung auf die Oberfläche der Halbleitermaterialien des aktiven Bereichs des Schaltelements (im Folgenden auch als aktive Zone bzw. aktive Schicht bezeichnet). Dies führt über verschiedene chemische Reaktionen insbesondere zur Ausbildung von Gräben (englisch „pit formation“), welche zu Fehlern während des Betriebs des Transistors und zu einer verringerten Zuverlässigkeit (z.B. kürzere Lebensdauer) führen. Das zweite Problem betrifft die thermische Stabilität der Metallisierung des Gate-Anschlusses in Verbindung mit den umgebenden Materialien, insbesondere einer umgebenden Passivierung oder den angrenzenden Halbleitermaterialien. Der hochgradig komplexe Aufbau eines modernen FET, bei dem verschiedenste Materialien auf engstem Raum miteinander kombiniert werden, führt zu einer fehlenden Anpassung der thermischen Ausdehnungskoeffizienten der jeweiligen Materialen, so dass beim Betrieb des Schaltelements eine hohe thermo-mechanische Belastung im Bereich des Gates auftreten kann. Da diese lokal auftretenden mechanischen Verspannungen innerhalb des Schaltelements von diesem nur unzureichend kompensiert bzw. relaxiert werden können, kann dieser Effekt insbesondere zum Auftreten von Defekten an den Grenzschichten und in den genannten Materialien führen und damit zu ungewünschten Leckströmen und zu einem vorzeitigen Ausfall des Schaltelements.
  • Offenbarung der Erfindung
  • Es ist daher eine Aufgabe der vorliegenden Erfindung, eine alternative Gate-Struktur anzugeben, welche die beschriebenen Nachteile des Standes der Technik überwindet. Insbesondere sollen eine Gate-Struktur eines Feldeffekttransistors (FET) mit reduzierter thermo-mechanischer Belastung und erhöhter Zuverlässigkeit (geringere Elektromigration oder Diffusion des Gate-Metalls) angegeben werden. Mithin werden ein FET und ein Verfahren zur Herstellung eines solchen FET offenbart, wobei der erfindungsgemäße FET und das Verfahren zur Herstellung eines solchen FET eine Gate-Strukturierung (Gate-Struktur und Verfahren zur Herstellung) entsprechend der vorliegenden Erfindung aufweist.
  • Diese Aufgaben werden erfindungsgemäß durch die Merkmale des Patentanspruchs 1 sowie des Patentanspruchs 8 gelöst. Zweckmäßige Ausgestaltungen der Erfindung sind in den Unteransprüchen enthalten.
  • Die erfindungsgemäße Gate-Struktur umfasst ein Substrat; eine aktive Schicht, die auf dem Substrat angeordnet ist; eine Zwischenschicht, die auf der aktiven Schicht angeordnet ist, wobei die Zwischenschicht eine Ausnehmung aufweist, die sich durch die gesamte Zwischenschicht hindurch in Richtung der aktiven Schicht erstreckt; und ein Kontaktelement, das innerhalb der Ausnehmung angeordnet ist, wobei das Kontaktelement die Ausnehmung vollständig ausfüllt und sich bis oberhalb der Zwischenschicht erstreckt, wobei das Kontaktelement zumindest abschnittsweise direkt auf der Zwischenschicht aufliegt; wobei das Kontaktelement aus einem Schottky-Metall aufgebaut ist und das Kontaktelement im Inneren einen vollständig von dem Schottky-Metall umschlossenen Hohlraum aufweist.
  • Vorzugsweise besteht das Substrat aus SiC. Ebenfalls bevorzugt sind Substrate aus Si, Saphir, GaAs, InP und GaN.
  • In der aktiven Schicht finden die wesentlichen elektrischen Schalt- und Leitungsvorgänge statt. Die aktive Schicht kann eine Vielzahl unterschiedlich strukturierter Bereiche oder Zonen aus verschieden Halbleitermaterialien mit variabler Dotierung aufweisen. Vorzugsweise kann die aktive Schicht AlGaN/GaN als Halbleitermaterial umfassen. Als weitere bevorzugte Materialkomposite können AlN/GaN, InAlN/GaN, Si, AlGaAs/InAlAs, GaAs und SiC eingesetzt werden. In binären Kompositen kann dabei der jeweilige Materialanteil zwischen 0% und 100% liegen.
  • Als Zwischenschicht wird insbesondere eine passive Schicht bezeichnet, welche zwischen der aktiven Schicht und dem Kontaktelement angeordnet ist. Passiv bedeutet hierbei, dass diese Schicht keinen oder nur einen geringen Einfluss auf den Ladungstransport innerhalb des Schaltelements ausübt. Ein typisches Beispiel für eine Zwischenschicht ist eine dielektrische Passivierungsschicht, vorzugsweise aus SiNx. Ebenfalls bevorzugt umfasst eine solche Passivierungsschicht SiOx, SiNxOy, Al2O3, ZnO, Fluorosilicatglas (FSG), Benzocyclobuten BCB oder Polyimide (PI). Bei der Zwischenschicht kann es sich auch um eine Abstandsschicht (englisch „spacer layer“) handeln. Die bevorzugte Dicke der Zwischenschicht liegt zwischen 50 nm und 1000 nm.
  • Innerhalb der Zwischenschicht ist erfindungsgemäß eine Ausnehmung angeordnet, die sich durch die gesamte Zwischenschicht hindurch in Richtung der aktiven Schicht erstreckt. Bei dieser Ausnehmung handelt es sich um einen sogenannten Gate-Graben (englisch „gate trench“; auch als Gate-Loch oder Gate-Via bezeichnet), der einen elektrischen Zugriff auf die aktive Zone durch die Zwischenschicht hindurch erlaubt. In dieser Öffnung innerhalb der Zwischenschicht ist ein Kontaktelement angeordnet.
  • Das Kontaktelement füllt die Ausnehmung vollständig aus und erstreckt sich bis oberhalb der Zwischenschicht, wobei das Kontaktelement zumindest abschnittsweise direkt auf der Zwischenschicht aufliegt. Bevorzugt handelt es sich bei der erfindungsgemäßen Gate-Struktur um ein T-Gate, wobei der auf der Zwischenschicht zumindest abschnittsweise aufliegende Anteil des Kontaktelements den Querstrich des T-förmigen Bereiches repräsentiert. T-förmig wird dabei im Allgemeinen sehr breit interpretiert, insbesondere werden solche Strukturen oftmals auch als pilz-, pfeil- oder nietenförmig bezeichnet. Beliebige andere Ausbildungen des Kontaktelements im Rahmen dieser Offenbarung sind ebenfalls möglich. Vollständig ausgefüllt bedeutet dabei, dass das Schottky-Metall evtl. auch in Verbindung mit den darüber liegenden Metallen die gesamte Oberfläche der Ausnehmung überdeckt, d.h., dass sich zwischen diesen Bereichen und dem Schottky-Metall keine Hohlräume befinden.
  • Das Kontaktelement ist aus einem Schottky-Metall aufgebaut. Vorzugsweise handelt es sich hierbei um Ir. Ebenfalls bevorzugt sind Pt, Ni, AI, Os, TiW und WSi. Im Gegensatz zum Stand der Technik füllt das Kontaktelement aus einem Schottky-Metall die Ausnehmung vollständig (konform) aus und sorgt daher auch an den Seitenwänden für eine homogene und lunkerfreie Beschichtung. Das Schottky-Metall kann darüber hinaus die Funktion einer Trennschicht übernehmen, welche Diffusionseffekte zwischen einem elektrisch besonders leitfähigen Material wie Au, Cu, Al oder Ag und dem Halbleiter unterbindet. Schottky-Metalle werden bei konventionellen Gate-Strukturen zumeist für die sogenannte Schottky-Kontaktschicht verwendet. Im Gegensatz dazu wird erfindungsgemäß das gesamte Kontaktelement aus einem „dicken“ Schottky-Metall ausgebildet.
  • Erfindungsgemäß weist das Kontaktelement in seinem Inneren einen vollständig von dem Schottky-Metall umschlossenen Hohlraum auf. Dies steht nicht im Widerspruch zur vollständigen Ausfüllung der Ausnehmung in der Zwischenschicht, da hierunter die vollständige Belegung der Oberfläche der Ausnehmung mit dem Schottky-Metall verstanden wird. Insbesondere kann der Hohlraum im Inneren des Kontaktelements Vakuum, Luft oder ein beliebiges Inertgas enthalten. Besonders bevorzugt ist der Hohlraum zentral innerhalb der Breite der Ausnehmung angeordnet. Vorzugsweise weist der Hohlraum eine ovale Form auf. Vorzugsweise erstreckt sich der Hohlraum bis oberhalb der Zwischenschicht. Das Volumen des Hohlraums beträgt vorzugsweise mindestens 10% des Volumens der Ausnehmung, bevorzugter mindestens 20%, bevorzugter mindestens 50%, bevorzugter mindestens 75%, und noch bevorzugter mindestens 95%.
  • Vorzugsweise weist die Zwischenschicht eine Dicke zwischen 50 nm und 1000 nm auf. Ebenfalls vorzugsweise weist die Ausnehmung an der Grenze zur darunter liegenden Schicht eine Breite zwischen 10 nm und 300 nm auf. Das Verhältnis zwischen diesen beiden Parametern (Verhältnis von Dicke zu Breite) liegt vorzugsweise zwischen 1,5:1 und 2,5:1, bevorzugter zwischen 1,75:1 und 2,25:1 und noch bevorzugter zwischen 1,9:1 und 2,1:1. Beispielsweise kann die Zwischenschicht eine Dicke zwischen 275 nm und 325 nm und die Ausnehmung an der Grenze zur darunter liegenden Schicht eine Breite zwischen 125 nm und 175 nm aufweisen. Ein entsprechendes Kontaktelement füllt die Ausnehmung vollständig aus und erstreckt sich vorzugsweise zwischen 275 nm bis 325 nm oberhalb der Zwischenschicht.
  • Die Idee der vorliegenden Erfindung besteht darin, dass durch die Verwendung eines dicken Schottky-Metalls, welches in direktem, innigen Kontakt sowohl zur engen Bewandung der Ausnehmung als auch zum Halbleitermaterial steht, die Erzeugung eines amorphen oder zumindest nanokristallinen Kontaktelements ermöglicht wird, welches als Gate-Kontakt gegenüber dem Stand der Technik folgende Vorteile aufweist:
    1. 1) Eine Metallisierung der Ausnehmung kann derart erfolgen, dass das Schottky-Metall die gesamte Oberfläche der Halbleiter oder einer zusätzlich auf die Halbleiter aufgebrachten Passivierung vollständig bedeckt, d.h., dass sich zwischen diesen Bereichen und dem Schottky-Metall keine Hohlräume befinden.
    2. 2) Das Kontaktelement aus einem Schottky-Metall stellt eine Diffusionsbarriere zwischen auf das Kontaktelement zusätzlich aufgebrachten Gate-Metallen mit erhöhter Leitfähigkeit und den unter dem Kontaktelement liegenden Halbleiteroberflächen dar. Insbesondere kann so die Migration bzw. Diffusion von Gold aus einer zusätzlichen Goldbeschichtung des Kontaktelements in den Kanalbereich, d.h. in die aktive Schicht, effektiv verhindert werden.
    3. 3) Der innerhalb des Kontaktelements erfindungsgemäß ausgebildete Hohlraum stellt einen Relaxationsbereich für innerhalb des Materialverbundes auftretende mechanische Verspannung dar. Dadurch können beispielsweise auftretende mechanische Verformungen aufgrund einer Hochtemperatur-Prozessierung aufgefangen werden. Insbesondere kann der Hohlraum eine im Betrieb des Schaltelements auftretende thermo-mechanische Belastung effektiv kompensieren, so dass deren negativen Auswirkungen verhindert oder zumindest deutlich reduziert werden können. Insbesondere wird dadurch die Ausbildung mechanischer Defekte im Gate-Bereich unterdrückt.
  • In einer ersten Ausführungsform einer erfindungsgemäßen Gate-Struktur sind das Kontaktelement und die aktive Schicht in direktem Kontakt miteinander. Das Schottky-Metall des Kontaktelements grenzt somit direkt und unmittelbar an das aktive Halbleitermaterial (z.B. den darin ausgebildeten Kanalbereich des Transistors) an. Insbesondere befinden sich zwischen der aktiven Schicht und dem Schottky-Metall keine Hohlräume. Bei der ersten Ausführungsform kann es sich beispielsweise um die Gate-Struktur eines HEMT oder MeSFET handeln.
  • In einer zweiten Ausführungsform einer erfindungsgemäßen Gate-Struktur ist das Kontaktelement von der aktiven Schicht und der Zwischenschicht durch eine dielektrische Ummantelung (englisch „cladding“) getrennt. Als Ummantelung wird dabei ein, zur Dicke des Kontaktelements verhältnismäßig dünner, das Kontaktelement zu mehreren Seiten hin umschließender, Dünnschichtfilm bezeichnet (Schichtdicke vorzugsweise zwischen 1 nm und 50 nm). Vorzugsweise erfolgt die Ummantelung mit einem dielektrischen Material (englisch „gate dielectric“) wie Al2O3. Ebenfalls bevorzugt sind SiOx, SiNxOy, ZrO2, TiO2, Ta2O5, BST/BSTO, STO, und PZT. Bei der zweiten Ausführungsform kann es sich beispielsweise um eine erste Variante einer Gate-Struktur eines Metall-Oxid-Halbleiter-Feldeffekttransistors (englisch „metal oxide semiconductor field effect transistor“ - MOSFET) handeln.
  • Eine dritte Ausführungsform einer erfindungsgemäßen Gate-Struktur kann weiterhin eine dielektrische Schicht umfassen, die unmittelbar zwischen der aktiven Schicht und der Zwischenschicht angeordnet ist, wobei das Kontaktelement die dielektrische Schicht direkt kontaktiert. Das Schottky-Metall des Kontaktelements grenzt somit direkt und unmittelbar an die dielektrische Schicht an. Insbesondere befinden sich zwischen der dielektrischen Schicht und dem Schottky-Metall keine Hohlräume. Vorzugsweise weist die dielektrische Schicht eine Dicke zwischen 1 nm und 50 nm auf. Vorzugsweise umfasst die dielektrische Schicht Al2O3. Ebenfalls bevorzugt sind SiOx, SiNxOy, ZrO2, TiO2, Ta2O5, BST/BSTO, STO, und PZT umfasst. Bei der dritten Ausführungsform kann es sich beispielsweise um eine zweite Variante einer Gate-Struktur eines Metall-Oxid-Halbleiter-Feldeffekttransistors (englisch „metal oxide semiconductor field effect transistor“ - MOSFET) handeln.
  • Vorzugsweise umfasst die Zwischenschicht mindestens eine erste Zwischenschicht und eine zweite Zwischenschicht. Bei einer Zwischenschicht kann es sich auch um einen Zwischenschichtstapel handeln.
  • Bei einer vierten Ausführungsform einer erfindungsgemäßen Gate-Struktur kann es sich um die Gate-Struktur eines vertikalen FET handeln. Beispielsweise kann es sich bei dem Substrat um ein n+-GaN-Substrat, bei der aktiven Schicht um eine n--GaN Driftschicht, bei der ersten Zwischenschicht um eine GaN-Schicht vom p-Typ und bei der zweiten Zwischenschicht um einen n+-GaN-Schicht handeln. Ein entsprechendes Kontaktelement kann dabei entsprechend einer der drei vorab beispielhaft genannten Ausführungsformen in direktem Kontakt mit der aktiven Schicht sein, von der aktiven Schicht und der Zwischenschicht durch eine dielektrische Ummantelung getrennt sein, oder über eine dielektrische Schicht, die unmittelbar zwischen der aktiven Schicht und der Zwischenschicht angeordnet ist, von der aktiven Schicht getrennt sein, wobei das Kontaktelement die dielektrische Schicht direkt kontaktiert.
  • Vorzugsweise ist das Kontaktelement oberhalb der Zwischenschicht unmittelbar von einem Gate-Metall überdeckt. Ebenfalls bevorzugt ist, dass das Kontaktelement mit einem Gate-Metall oberhalb der Zwischenschicht vollständig von einer dielektrischen Deckschicht umgeben ist. Bei dem Gate-Metall kann es sich bevorzugt um Au handeln. Ebenfalls bevorzugt sind Cu, AI, Ag sowie Legierungen aus den genanten Metallen. Bei der dielektrischen Deckschicht kann es sich bevorzugt um SiNx handeln. Ebenfalls bevorzugt sind SiOx, SiNxOy, Al2O3, ZnO, Fluorosilicatglas (FSG) und Polyimide (PI). Die Dicke der dielektrischen Deckschicht beträgt vorzugsweise zwischen 0 nm und 1000 nm.
  • Das erfindungsgemäße Verfahren zur Herstellung einer Gate-Struktur umfasst das Bereitstellen eines Substrats mit einer auf dem Substrat angeordneten aktiven Schicht und einer auf der aktiven Schicht angeordneten Zwischenschicht; das Erzeugen einer Ausnehmung in der Zwischenschicht, wobei die Ausnehmung sich durch die gesamte Zwischenschicht hindurch in Richtung der aktiven Schicht erstreckt; das Füllen und Überlagern der Ausnehmung durch Abscheidung eines Schottky-Metalls mittels Sputtern, wobei das Überlagern mindestens so lange fortgesetzt wird, bis das Schottky-Metall oberhalb der Ausnehmung die Ausnehmung vollständig überdeckt; das Strukturieren eines Kontaktelements aus dem abgeschiedenen Schottky-Metall, wobei das Kontaktelement zumindest abschnittsweise direkt auf der Zwischenschicht aufliegt.
  • Vorzugsweise weist die Zwischenschicht eine Dicke zwischen 50 nm und 1000 nm auf.
  • Das Erzeugen einer Ausnehmung in der Zwischenschicht kann dadurch erfolgen, dass ein geeigneter Lack (englisch „resist“) für die Elektronenstrahllithographie oder die optische Lithographie auf die Zwischenschicht aufgetragen wird und mittels eines entsprechenden Lithographieschrittes in der Lackschicht eine Ätzmaske zur Ausbildung der Ausnehmung in der Zwischenschicht erzeugt wird. Bevorzugte Lackmaterialien sind u.a. ZEP 520A, PMMA, PMGI, Copolymere und LOR.
  • Die Ausnehmung in der Zwischenschicht kann anschließend durch ein für die Zwischenschicht geeignetes Strukturierungsverfahren erzeugt werden. Vorzugsweise weist die Ausnehmung an der Grenze zur darunter liegenden Schicht eine Breite zwischen 10 nm und 300 nm auf. Der Anstellwinkel der Seitenwände der Ausnehmung liegt bevorzugt zwischen 90° und 30°, wobei bei einem Winkel von 90° die Seitenwand der Ausnehmung senkrecht auf der darunter liegenden Schicht stehend angeordnet ist. Bei der Strukturierung kann durch geeignete Wahl der Prozessierungsparameter der Grad der Abrundung des oberen Randbereichs der Ausnehmung in der Zwischenschicht beeinflusst werden. Über diesen Parameter können die Größe und Form des Hohlraums in der erfindungsgemäßen Gate-Struktur beeinflusst werden, wobei sich für einen verschwindenden Radius (d.h. keine Abrundung des Randbereichs) ein Hohlraum maximaler Größe erreichen lässt. Mit steigender Abrundung des Randbereichs reduziert sich die Größe des erzeugten Hohlraums.
  • Optional kann nach dem Erzeugen der Ausnehmung in der Zwischenschicht auf der Oberfläche der Ausnehmung eine dielektrische Ummantelung abgeschieden werden.
  • Anschließend erfolgt das Füllen und Überlagern der Ausnehmung durch Abscheidung eines Schottky-Metalls mittels Sputtern, wobei das Überlagern mindestens so lange fortgesetzt wird, bis das Schottky-Metall oberhalb der Ausnehmung die Ausnehmung vollständig überdeckt. Vorzugsweise erfolgt das Sputtern als Magnetron-Sputtern, z.B. innerhalb einer Ar-Umgebung (Druckbereich zwischen 0,1 Pa und 5 Pa, Leistungsbereich zwischen 0 W und 1000W). Die Rotationsgeschwindigkeit eines Substrathalters kann vorzugsweise zwischen 0 rpm und 100 rpm liegen. Bei der Verwendung von hitzebeständigen Schottky-Metallen muss die auftretende Belastung kontrolliert werden, um eine Ablösung des abgeschiedenen Metalls zu vermeiden.
  • Während des Auffüllens beschichtet das Schottky-Metall sowohl die Seiten der Ausnehmung als auch die darunter liegende Schicht (z.B. die aktive Schicht oder eine zusätzliche dielektrische Schicht). Beim Sputtern des Schottky-Metalls kommt es zu einem reduzierten Materialauftrag am Boden der Ausnehmung im Vergleich zur Oberseite der Ausnehmung. Mit zunehmender Füllung erfolgt dadurch ein verstärktes Materialwachstum an der Oberseite, wobei ein weiteres Wachstum der Metallschicht im Inneren der Ausnehmung zunehmend unterdrückt wird. Insbesondere kommt es in dem weiter oben genannten Prozessierungsfenster bei den für T-Gates typischen Strukturgrößen zu einem Überwachsen der Ausnehmung, wobei sich erfindungsgemäß ein Hohlraum im Inneren der so erzeugten Schottky-Metallisierung der Ausnehmung einstellt. Dieser Hohlraum wird durch eine geringere laterale Wachstumsrate des Schottky-Metalls an den Seitenwänden der Ausnehmung durch das Zusammenwachsen (Koaleszenz) des Schottky-Metalls oberhalb der Ausnehmung erzeugt. Der Prozess der Ausbildung des Hohlraums ist dabei selbstausrichtend.
  • Im Anschluss an die Abscheidung des Schottky-Metalls kann eine Strukturierung eines Kontaktelements aus dem abgeschiedenen Schottky-Metall erfolgen, wobei das Kontaktelement zumindest abschnittsweise direkt auf der Zwischenschicht aufliegt.
  • Dieser Strukturierungsschritt entspricht weitgehend den entsprechenden Schritten zur Erzeugung eines konventionellen selbstausrichtenden T-Gates im Stand der Technik.
  • Zunächst können zwei Lackschichten übereinander auf die Oberfläche der Strukturen aufgebracht und derart strukturiert werden, dass die untere Lackschicht oberhalb der darunter befindlichen Ausnehmung in der Zwischenschicht eine größere Öffnung als eine an der gleichen Stelle strukturierte Öffnung in der oberen Lackschicht aufweist. Vorzugsweise weisen die Lacköffnungen dabei Strukturgrößen zwischen 50 nm und 1500 nm auf.
  • Vorzugsweise umfasst das erfindungsgemäße Verfahren als nächsten Schritt die Abscheidung eines das Schottky-Metall oberhalb der Zwischenschicht überdeckenden Gate-Metalls. Das abgeschiedene Gate-Metall kann anschließend als selbstausrichtende Ätzmaske zur Entfernung überschüssigen Schotty-Metalls in einem passenden Ätzverfahren genutzt werden. Ein solches Vorgehen ist insbesondere zur Ausbildung einer T-Gate-Struktur geeignet.
  • Vorzugsweise kann anschließend das Kontaktelement mit dem Gate-Metall oberhalb der Zwischenschicht vollständig von einer dielektrischen Deckschicht umgeben werden. Dies kann insbesondere durch Abscheidung der dielektrischen Deckschicht erfolgen.
  • Figurenliste
  • Die Erfindung wird nachfolgend in Ausführungsbeispielen anhand der zugehörigen Zeichnung erläutert. Es zeigen:
    • 1 einen schematischen Aufbau einer konventionellen Gate-Struktur gemäß dem Stand der Technik,
    • 2 einen schematischen Aufbau einer ersten Ausführungsform der Erfindung,
    • 3 einen schematischen Aufbau einer zweiten Ausführungsform der Erfindung,
    • 4 einen schematischen Aufbau einer dritten Ausführungsform der Erfindung,
    • 5 einen schematischen Aufbau einer vierten Ausführungsform der Erfindung, und
    • 6 eine schematische Darstellung des Schrittes „Füllen und Überlagern“ des erfindungsgemäßen Prozesses zur Herstellung einer erfindungsgemäßen Gate-Struktur.
  • Ausführliche Beschreibung der Zeichnungen
  • 1 zeigt einen schematischen Aufbau einer konventionellen Gate-Struktur gemäß dem Stand der Technik. Es handelt sich insbesondere um ein T-Gate, wie es typischerweise in einem HEMT oder MeSFET genutzt wird. Die Darstellung zeigt eine Gate-Struktur mit einem Substrat 10; einer aktiven Schicht 20, die auf dem Substrat 10 angeordnet ist; einer Zwischenschicht 40, die auf der aktiven Schicht 20 angeordnet ist, wobei die Zwischenschicht 40 eine Ausnehmung 45 aufweist, die sich durch die gesamte Zwischenschicht 40 hindurch in Richtung der aktiven Schicht 20 erstreckt; und einem Kontaktelement 50, das innerhalb der Ausnehmung 45 angeordnet ist, wobei das Kontaktelement 50 die Ausnehmung 45 vollständig sowie homogen ausfüllt und sich bis oberhalb der Zwischenschicht 40 erstreckt, wobei das Kontaktelement 50 zumindest abschnittsweise direkt auf der Zwischenschicht 40 aufliegt. Das Kontaktelement besteht hierbei aus einem Gate-Metall 60. Bei dem Gate-Metall 60 kann es sich beispielsweise um Au handeln. Das Kontaktelement 50 ist von der aktiven Schicht 20 und der Zwischenschicht 40 durch eine Ummantelung aus einem Schottky-Metall 52 getrennt. Bei dem Schottky-Metall kann es sich insbesondere um eine dünne Schicht Ir oder Pt handeln. Das Kontaktelement 50 ist oberhalb der Zwischenschicht 40 vollständig von einer dielektrischen Deckschicht 70 umgeben.
  • 2 zeigt schematischen Aufbau einer ersten Ausführungsform der Erfindung. Auch hierbei kann es sich insbesondere um ein T-Gate für einen HEMT oder MeSFET handeln. Die Darstellung zeigt eine erfindungsgemäße Gate-Struktur mit einem Substrat 10; einer aktiven Schicht 20, die auf dem Substrat 10 angeordnet ist; einer Zwischenschicht 40, die auf der aktiven Schicht 20 angeordnet ist, wobei die Zwischenschicht 40 eine Ausnehmung 45 aufweist, die sich durch die gesamte Zwischenschicht 40 hindurch in Richtung der aktiven Schicht 20 erstreckt; und einem Kontaktelement 50, das innerhalb der Ausnehmung 45 angeordnet ist, wobei das Kontaktelement 50 die Ausnehmung 45 vollständig sowie homogen ausfüllt und sich bis oberhalb der Zwischenschicht 40 erstreckt, wobei das Kontaktelement 50 zumindest abschnittsweise direkt auf der Zwischenschicht 40 aufliegt; wobei das Kontaktelement 50 aus einem Schottky-Metall 52 aufgebaut ist und das Kontaktelement 50 im Inneren einen vollständig von dem Schottky-Metall 52 umschlossenen Hohlraum 55 aufweist. Das Kontaktelement 50 kontaktiert die aktive Schicht 20 direkt. Weiterhin ist das Kontaktelement 50 oberhalb der Zwischenschicht 40 unmittelbar von einem Gate-Metall 60 überdeckt ist und das Kontaktelement 50 mit dem Gate-Metall 60 ist oberhalb der Zwischenschicht 40 vollständig von einer dielektrischen Deckschicht 70 umgeben.
  • 3 zeigt einen schematischen Aufbau einer zweiten Ausführungsform der Erfindung. Insbesondere kann es sich hierbei ein T-Gate eines MOSFET (Variante 1) handeln. Die gezeigte Darstellung entspricht weitestgehend der in 2 gezeigten Darstellung, die Bezugszeichen und deren Zuordnung gelten entsprechend. Im Unterschied zu 2 umfasst die dargestellte erfindungsgemäße Gate-Struktur jedoch eine zusätzliche dielektrische Schicht 30, die unmittelbar zwischen der aktiven Schicht 20 und der Zwischenschicht 40 angeordnet ist, wobei das Kontaktelement 50 die dielektrische Schicht 30 direkt kontaktiert.
  • 4 zeigt einen schematischen Aufbau einer dritten Ausführungsform der Erfindung. Insbesondere kann es sich hierbei ein T-Gate eines MOSFET (Variante 1) handeln. Die gezeigte Darstellung entspricht weitestgehend der in 2 gezeigten Darstellung, die Bezugszeichen und deren Zuordnung gelten entsprechend. Im Unterschied zu 2 ist bei der dargestellten erfindungsgemäßen Gate-Struktur das Kontaktelement 50 von der aktiven Schicht 20 und der Zwischenschicht 40 durch eine dielektrische Ummantelung 32 getrennt.
  • 5 zeigt einen schematischen Aufbau einer vierten Ausführungsform der Erfindung. Insbesondere kann es sich hierbei ein T-Gate eines MOSFET (Variante 2) handeln. Die gezeigte Darstellung entspricht weitestgehend der in 4 gezeigten Darstellung, die Bezugszeichen und deren Zuordnung gelten entsprechend. Im Unterschied zu 4 wird die Zwischenschicht 40 hierbei jedoch aus einer ersten Zwischenschicht 42 und einer zweiten Zwischenschicht 44 ausgebildet. Weiterhin ist hier oberhalb der dielektrischen Deckschicht 70 ein Source-Metall 80 aufgebracht worden. Bei dem dargestellten vertikalen Transistor befindet sich zudem auf der Rückseite des Substrats 10 ein Drain-Kontakt 90. Vorzugsweise handelt es sich bei dem Substrat 10 um ein n+-GaN-Substrat, bei der aktiven Schicht 20 um eine n--GaN Driftschicht, bei der ersten Zwischenschicht 42 um eine GaN-Schicht vom p-Typ, und bei der zweiten Zwischenschicht 44 um einen n+-GaN-Schicht.
  • 6 zeigt eine schematische Darstellung des Schrittes „Füllen und Überlagern“ des erfindungsgemäßen Prozesses zur Herstellung einer erfindungsgemäßen Gate-Struktur. Bereitstellt wurde ein Substrat 10 mit einer auf dem Substrat 10 angeordneten aktiven Schicht 20 und einer auf der aktiven Schicht 20 angeordneten Zwischenschicht 40. Weiterhin wurde eine Ausnehmung 45 in der Zwischenschicht 40 erzeugt, wobei die Ausnehmung 45 sich durch die gesamte Zwischenschicht 40 hindurch in Richtung der aktiven Schicht 20 erstreckt. Das Füllen und Überlagern der Ausnehmung 45 erfolgt anschließend durch Abscheidung eines Schottky-Metalls 52 mittels Sputtern, wobei das Überlagern mindestens so lange fortgesetzt wird, bis das Schottky-Metall 52 oberhalb der Ausnehmung 45 die Ausnehmung 45 vollständig überdeckt.
  • Während des Auffüllens beschichtet das Schottky-Metall 52 sowohl die Seiten der Ausnehmung 45 als auch die darunter liegende aktive Schicht 20 (oder einer zusätzlichen dielektrischen Schicht 30). Beim Sputtern des Schottky-Metalls 52 kommt es zu einem reduzierten Materialauftrag am Boden der Ausnehmung 45 im Vergleich zur Oberseite der Ausnehmung 45. Mit zunehmender Füllung erfolgt dadurch ein verstärktes Materialwachstum an der Oberseite, wobei ein weiteres Wachstum der Metallschicht im Inneren der Ausnehmung 45 zunehmend unterdrückt wird. Insbesondere kommt es bei den für T-Gates typischen Strukturgrößen zu einem Überwachsen der Ausnehmung 45, wobei sich erfindungsgemäß ein Hohlraum 55 im Inneren der so erzeugten Schottky-Metallisierung der Ausnehmung 45 einstellt. Dieser Hohlraum 55 wird durch eine geringere laterale Wachstumsrate des Schottky-Metalls 52 an den Seitenwänden der Ausnehmung 45 durch das Zusammenwachsen (Koaleszenz) des Schottky-Metalls 52 oberhalb der Ausnehmung 45 erzeugt. Der Prozess der Ausbildung des Hohlraums 55 ist dabei selbstausrichtend.
  • Im letzten Darstellungsschritt ist die Strukturierung eines Kontaktelements 50 aus dem abgeschiedenen Schottky-Metall 52 durch eine Schraffur lediglich angedeutet, wobei das Kontaktelement 50 zumindest abschnittsweise direkt auf der Zwischenschicht 40 aufliegt. Die T-förmige Ausprägung des Gates innerhalb der erfindungsgemäßen Gate-Struktur ist hierbei deutlich zu erkennen.
  • Bezugszeichenliste
  • 10
    Substrat
    20
    aktive Schicht
    30
    dielektrische Schicht
    32
    dielektrische Ummantelung
    40
    Zwischenschicht
    42
    erste Zwischenschicht
    44
    zweite Zwischenschicht
    45
    Ausnehmung
    50
    Kontaktelement
    52
    Schottky-Metall
    55
    Hohlraum
    60
    Gate-Metall
    70
    dielektrische Deckschicht
    80
    Source-Metall
    90
    Drain-Kontakt
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 7476600 B1 [0003]
    • US 2002/0048858 A1 [0004]
    • US 5053348 A [0005]
    • US 2013/0105817 A1 [0005]
    • US 7608497 B1 [0005]

Claims (10)

  1. Gate-Struktur, aufweisend: a) ein Substrat (10); b) eine aktive Schicht (20), die auf dem Substrat (10) angeordnet ist; c) eine Zwischenschicht (40), die auf der aktiven Schicht (20) angeordnet ist, wobei die Zwischenschicht (40) eine Ausnehmung (45) aufweist, die sich durch die gesamte Zwischenschicht (40) hindurch in Richtung der aktiven Schicht (20) erstreckt; und d) ein Kontaktelement (50), das innerhalb der Ausnehmung (45) angeordnet ist, wobei das Kontaktelement (50) die Ausnehmung (45) vollständig ausfüllt und sich bis oberhalb der Zwischenschicht (40) erstreckt, wobei das Kontaktelement (50) zumindest abschnittsweise direkt auf der Zwischenschicht (40) aufliegt; dadurch gekennzeichnet, dass e) das Kontaktelement (50) aus einem Schottky-Metall (52) aufgebaut ist und f) das Kontaktelement (50) im Inneren einen vollständig von dem Schottky-Metall (52) umschlossenen Hohlraum (55) aufweist.
  2. Gate-Struktur nach Anspruch 1, wobei das Kontaktelement (50) die aktive Schicht (20) direkt kontaktiert.
  3. Gate-Struktur nach Anspruch 1, wobei das Kontaktelement (50) von der aktiven Schicht (20) und der Zwischenschicht (40) durch eine dielektrische Ummantelung (32) getrennt ist.
  4. Gate-Struktur nach Anspruch 1, weiterhin umfassend eine dielektrische Schicht (30), die unmittelbar zwischen der aktiven Schicht (20) und der Zwischenschicht (40) angeordnet ist, wobei das Kontaktelement (50) die dielektrische Schicht (30) direkt kontaktiert.
  5. Gate-Struktur nach einem der vorhergehenden Ansprüche, wobei es sich bei der Zwischenschicht (40) um eine Passivierungsschicht handelt.
  6. Gate-Struktur nach einem der vorhergehenden Ansprüche, wobei die Zwischenschicht (40) mindestens eine ersten Zwischenschicht (42) und eine zweiten Zwischenschicht (44) umfasst.
  7. Gate-Struktur nach einem der vorhergehenden Ansprüche, wobei das Kontaktelement (50) oberhalb der Zwischenschicht (40) unmittelbar von einem Gate-Metall (60) überdeckt ist und das Kontaktelement (50) mit dem Gate-Metall (60) oberhalb der Zwischenschicht (40) vollständig von einer dielektrischen Deckschicht (70) umgeben ist.
  8. Verfahren zur Herstellung einer Gate-Struktur, umfassend: a) Bereitstellen eines Substrats (10) mit einer auf dem Substrat (10) angeordneten aktiven Schicht (20) und einer auf der aktiven Schicht (20) angeordneten Zwischenschicht (40); b) Erzeugen einer Ausnehmung (45) in der Zwischenschicht (40), wobei die Ausnehmung (45) sich durch die gesamte Zwischenschicht (40) hindurch in Richtung der aktiven Schicht (20) erstreckt; c) Füllen und Überlagern der Ausnehmung (45) durch Abscheidung eines Schottky-Metalls (52) mittels Sputtern, wobei das Überlagern mindestens so lange fortgesetzt wird, bis das Schottky-Metall (52) oberhalb der Ausnehmung (45) die Ausnehmung (45) vollständig überdeckt; d) Strukturierung eines Kontaktelements (50) aus dem abgeschiedenen Schottky-Metall (52), wobei das Kontaktelement (50) zumindest abschnittsweise direkt auf der Zwischenschicht (40) aufliegt.
  9. Verfahren nach Anspruch 8, weiterhin umfassend die Abscheidung eines das Schottky-Metall (52) oberhalb der Zwischenschicht (40) überdeckenden Gate-Metalls (60).
  10. Verfahren nach Anspruch 8 oder 9, wobei vor dem Auffüllen und Überlagern der Ausnehmung (45) auf der Oberfläche der Ausnehmung (45) eine dielektrische Ummantelung (32) abgeschieden wird.
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JP2019527189A JP7050063B2 (ja) 2016-11-21 2017-11-20 ゲート構造とその製造方法
US16/462,650 US11127863B2 (en) 2016-11-21 2017-11-20 Gate structure and method for producing same
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016122399A1 (de) * 2016-11-21 2018-05-24 Forschungsverbund Berlin E.V. Gate-Struktur und Verfahren zu dessen Herstellung
JP6972382B2 (ja) * 2018-11-30 2021-11-24 三菱電機株式会社 半導体装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63273363A (ja) * 1987-04-30 1988-11-10 Nec Corp 半導体装置の製造方法
US5053348A (en) 1989-12-01 1991-10-01 Hughes Aircraft Company Fabrication of self-aligned, t-gate hemt
US20020048858A1 (en) 1999-04-26 2002-04-25 Toshiharu Furukawa Methods of t-gate fabrication using a hybrid resist
US7476600B1 (en) 2005-02-28 2009-01-13 Translucent, Inc. FET gate structure and fabrication process
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7608497B1 (en) 2006-09-08 2009-10-27 Ivan Milosavljevic Passivated tiered gate structure transistor and fabrication method
US20100270559A1 (en) * 2007-11-19 2010-10-28 Nec Corporation Field effect transistor and process for manufacturing same
US20130105817A1 (en) 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04132232A (ja) * 1990-09-25 1992-05-06 Nec Corp 電界効果トランジスタおよびその製造方法
JP3120754B2 (ja) 1997-05-29 2000-12-25 日本電気株式会社 半導体装置およびその製造方法
JP2011233805A (ja) 2010-04-30 2011-11-17 Singlemode Corp 半導体レーザー励起固体レーザー装置
JP2011238805A (ja) 2010-05-11 2011-11-24 Nec Corp 電界効果トランジスタ、電界効果トランジスタの製造方法および電子装置
US8946776B2 (en) 2012-06-26 2015-02-03 Freescale Semiconductor, Inc. Semiconductor device with selectively etched surface passivation
JP2014183125A (ja) 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置
JP6341679B2 (ja) 2014-02-06 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置
DE102016122399A1 (de) * 2016-11-21 2018-05-24 Forschungsverbund Berlin E.V. Gate-Struktur und Verfahren zu dessen Herstellung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63273363A (ja) * 1987-04-30 1988-11-10 Nec Corp 半導体装置の製造方法
US5053348A (en) 1989-12-01 1991-10-01 Hughes Aircraft Company Fabrication of self-aligned, t-gate hemt
US20020048858A1 (en) 1999-04-26 2002-04-25 Toshiharu Furukawa Methods of t-gate fabrication using a hybrid resist
US7501669B2 (en) * 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7476600B1 (en) 2005-02-28 2009-01-13 Translucent, Inc. FET gate structure and fabrication process
US7608497B1 (en) 2006-09-08 2009-10-27 Ivan Milosavljevic Passivated tiered gate structure transistor and fabrication method
US20100270559A1 (en) * 2007-11-19 2010-10-28 Nec Corporation Field effect transistor and process for manufacturing same
US20130105817A1 (en) 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method

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Publication number Publication date
US20200066919A1 (en) 2020-02-27
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JP2020513688A (ja) 2020-05-14
US11127863B2 (en) 2021-09-21
JP7050063B2 (ja) 2022-04-07
KR20190084060A (ko) 2019-07-15
WO2018091699A1 (de) 2018-05-24

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