DE102013105713A1 - Verbindungshalbleitertransistor mit selbstanordnendem Gate - Google Patents

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Abstract

Eine Transistorvorrichtung beinhaltet einen Verbindungshalbleiterkörper (100) mit einer ersten Oberfläche (102) und einem zweidimensionalen Ladungsträgergas (104), welches unter der ersten Oberfläche (102) in dem Verbindungshalbleiterkörper (100) angeordnet ist. Die Transistorvorrichtung beinhaltet weiterhin eine Source (112) in Kontakt mit dem zweidimensionalen Ladungsträgergas (104) und eine Drain (114), welche von der Source (112) beabstandet ist und in Kontakt mit dem zweidimensionalen Ladungsträgergas (104) ist. Eine erste Passivierungsschicht (116) ist in Kontakt mit der ersten Oberfläche (102) des Verbindungshalbleiterkörpers (100), und eine zweite Passivierungsschicht (118) ist auf der ersten Passivierungsschicht (116) angeordnet. Die zweite Passivierungsschicht (118) hat eine andere Ätzratenselektivität als die erste Passivierungsschicht (116). Ein Gate (120) erstreckt sich durch die zweite Passivierungsschicht (118) in die erste Passivierungsschicht (116).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft Verbindungshalbleitertransistoren und insbesondere Verbindungshalbleiter mit selbstanordnenden Gates.
  • Herkömmliche in GaN-Technologie hergestellte HEMT-Bauteile (HEMT: „High Electron Mobility Transistor“, Transistor mit hoher Elektronenmobilität) basieren darauf, eine Gate-Öffnung in die primäre ("first level") Oberflächenpassivierung zu ätzen, unter Umständen einschließlich einer Gate-Basis-Vertiefung in die Barrierenschicht (z.B. AlGaN), gefolgt durch Abscheidung eines optionalen Gate-Dielektrikums und einer Gate-Elektrode. Die Elektrode wird dann in einem zweiten Schritt unabhängig von der Gate-Basis-Öffnung strukturiert. Dies führt zu einem Überlapp der Gate-Elektrode über die Gate-Basis, welcher durch die Prozess- und Lithographieüberlagerungstoleranzen definiert ist. Das heißt, dass das herkömmliche GaN-HEMT-Gate typischerweise eine T-Form aufweist. Dieser Überlapp des Gates in Richtung der Drain-Richtung führt zu einer unerwünschten großen Gate-Drain-Kapazität Cgd.
  • Das Problem mit der Gate-Drain-Kapazität Cgd kann umgangen werden, indem die primäre Oberflächenpassivierung ausgelassen wird und die Gate-Elektrode direkt auf der Barrierenschicht (z.B. AlGaN mit GaN-Deckschicht) des GaN-HEMT strukturiert wird. Jedoch bewirkt dieser Ansatz eine Verschlechterung des Barrierenoberflächenzustands, wenn die Gate-Strukturierung durch Plasmaätzen vorgenommen wird, was erforderlich ist, um kurze Gate-Längen von z.B. kleiner 1 µm zu realisieren. Dieser Ansatz ermöglicht auch nicht die Verwendung eines sogenannten In-Situ-Passivierungsschemas, bei welchem die Barrierenschicht mit einer SiN-Schicht bedeckt wird, welche bereits in dem Epitaxiewerkzeug verfügbar ist. Abscheidung dieser Passivierungsschicht, nachdem die Gate-Elektrode ausgebildet ist, begrenzt die verfügbaren Prozessoptionen, da z.B. die Aufbringung eines LPCVD-Nitrids (LPCVD: „Low-Pressure Chemical Vapor Deposition“, Niederdruckdampfphasenabscheidung) nicht möglich ist, nachdem die Gate-Metallelektrode ausgebildet ist.
  • Gemäß Ausführungsbeispielen der hierin beschriebenen Erfindung werden eine Transistorvorrichtung nach Anspruch 1 und ein Verfahren nach Anspruch 14 bereitgestellt. Die abhängigen Ansprüche definieren Weiterbildungen der Erfindung.
  • Die hierin beschriebenen Ausführungsbeispiele betreffen eine Verbindungshalbleitervorrichtung, welche ein primäres Passivierungsschema (oder eine In-Situ-Passivierung) mit einem nicht T-förmigen Gate aufweist. Die Gate-Struktur hat eine signifikant reduzierte Gate-Drain-Kapazität Cgd im Vergleich zu äquivalenten herkömmlichen Vorrichtungen.
  • Gemäß einem Ausführungsbeispiel einer Transistorvorrichtung umfasst die Vorrichtung einen Verbindungshalbleiterkörper mit einer ersten Oberfläche und einem zweidimensionalen Ladungsträgergas, welches unterhalb der ersten Oberfläche des Verbindungshalbleiterkörpers angeordnet ist. Die Transistorvorrichtung beinhaltet weiterhin eine Source in Kontakt mit dem zweidimensionalen Ladungsträgergas und eine Drain, welche von der Source beabstandet ist und in Kontakt mit dem zweidimensionalen Ladungsträgergas ist. Eine erste Passivierungsschicht ist in Kontakt mit der ersten Oberfläche des Verbindungshalbleiterkörpers, und eine zweite Passivierungsschicht ist auf der ersten Passivierungsschicht angeordnet. Die zweite Passivierungsschicht hat eine andere Ätzratenselektivität als die erste Passivierungsschicht, d.h, die zweite Passivierungsschicht weist bezüglich eines gegebenen Ätzverfahrens eine andere Ätzrate auf als die erste Passivierungsschicht. Ein Gate erstreckt sich durch die zweite Passivierungsschicht in die erste Passivierungsschicht.
  • Gemäß einem Ausführungsbeispiel eines Verfahrens zur Herstellung einer Transistorvorrichtung umfasst das Verfahren: Bereitstellen eines Verbindungshalbleiterkörpers mit einer ersten Oberfläche und einem zweidimensionalen Ladungsträgergas, welches unterhalb der ersten Oberfläche in dem Verbindungshalbleiterkörper angeordnet ist; Ausbilden einer Source in Kontakt mit dem zweidimensionalen Ladungsträgergas; Ausbilden einer Drain, welche getrennt von der Source ist und in Kontakt mit dem zweidimensionalen Ladungsträgergas ist; Ausbilden einer ersten Passivierungsschicht in Kontakt mit der ersten Oberfläche des Verbindungshalbleiterkörpers; Ausbilden einer zweiten Passivierungsschicht auf der ersten Passivierungsschicht, wobei die zweite Passivierungsschicht eine andere Ätzratenselektivität aufweist als die erste Passivierungsschicht; und Ausbilden eines Gate-Anschlusses, welcher sich durch die zweite Passivierungsschicht in die erste Passivierungsschicht erstreckt.
  • Denjenigen mit Kenntnissen der Technik werden weitere Merkmale und Vorteile beim Lesen der folgenden detaillierten Beschreibung und beim Betrachten der beigefügten Zeichnungen ersichtlich sein.
  • Die Komponenten in den Figuren sind nicht notwendig maßstabsgerecht, sondern der Schwerpunkt liegt vielmehr auf einer Veranschaulichung der Prinzipien der Erfindung. Darüber hinaus bezeichnen in den Figuren ähnliche Bezugszeichen entsprechende Teile. In den Zeichnungen:
  • veranschaulicht 1 eine Querschnittsansicht eines Verbindungshalbleiters,
  • veranschaulichen 2A bis 2E Querschnittsansichten des Verbindungshalbleitertransistors von 1 in verschiedenen Herstellungsstufen,
  • veranschaulicht 3 eine Querschnittsansicht eines Verbindungshalbleitertransistors gemäß einem weiteren Ausführungsbeispiel,
  • veranschaulicht 4 eine Querschnittsansicht eines Verbindungshalbleitertransistors gemäß einem weiteren Ausführungsbeispiel,
  • veranschaulicht 5 eine Querschnittsansicht eines Verbindungshalbleitertransistors gemäß einem weiteren Ausführungsbeispiel,
  • veranschaulichen 6A bis 6F Querschnittsansichten eines Verbindungshalbleitertransistors in verschiedenen Herstellungsstufen gemäß einem weiteren Ausführungsbeispiel,
  • veranschaulichen 7A und 7B Querschnittsansichten eines Verbindungshalbleitertransistors in verschiedenen Herstellungsstufen gemäß einem noch weiteren Ausführungsbeispiel.
  • DETAILLIERTE BESCHREIBUNG
  • Nachfolgend werden Ausführungsbeispiele eines Hetereostruktur-Feldeffekttransistors (HFET) beschrieben, welcher ein primäres ("first level") Passivierungsschema (bzw. eine In-Situ-Passivierung) und ein nicht T-förmiges Gate aufweist. Der Ausdruck HFET wird gewöhnlich auch als HEMT („High Electron Mobility Transistor“), MODFET (Modulationsdotierter Feldeffekttransistor) oder MESFET (Metall-Halbleiter-Feldeffekttransistor) bezeichnet. Die Ausdrücke Verbindungshalbleitertransistor, HFET, HEMT, MESFET und MODFET werden hierin austauschbar verwendet, um einen Feldeffekttransistor zu bezeichnen, welcher eine Grenzschicht zwischen zwei Materialien mit unterschiedlichen Bandlücken (d.h. eine Heterogrenzschicht) zur Ausbildung eines Leitungskanals beinhaltet. Zum Beispiel kann GaAs mit AlGaAs kombiniert werden, kann GaN mit AlGaN kombiniert werden, kann InGaAs mit InAlAs kombiniert werden, kann GaN mit InGaN kombiniert werden usw. Auch können Transistoren Barriere/Spacer/Buffer-Schichtstrukturen aus AlInN/AlN/GaN aufweisen. Der hierin verwendete Ausdruck Verbindungshalbleitertransistor kann sich auch auf einen Transistor beziehen, welcher unter Verwendung einer einzigen epitaktischen Halbleiterverbindung hergestellt ist, wie z.B. epitaktisches SiC. In jedem Fall hat die Gate-Struktur des Verbindungshalbleitertransistors eine signifikant reduzierte Gate-Drain-Kapazität Cgd im Vergleich zu äquivalenten herkömmlichen Bauteilen.
  • 1 veranschaulicht eine Querschnittsansicht eines Ausführungsbeispiels eines HFETs, welcher einen Verbindungshalbleiterkörper 100 mit einer ersten Oberfläche 102 und einem zweidimensionalen Ladungsträgergas 104 beinhaltet, welches unterhalb der ersten Oberfläche 102 in dem Verbindungshalbleiterkörper 100 angeordnet ist. Bei einem Ausführungsbeispiel ist der HFET GaN-basiert, und der Verbindungshalbleiterkörper 100 beinhaltet eine Nukleationsschicht 106, eine GaN-Pufferschicht 108 auf der Nukleationsschicht 106 und eine GaN-Legierung-Barrierenschicht 110 auf der GaN-Pufferschicht 108. Die Barrierenschicht 110 kann eine beliebige GaN-Legierung umfassen, wie z.B. AlGaN, InAlN, AlN, InAlGaN usw. Die Source 112 des HFET erstreckt sich durch die GaN-Legierung-Barrierenschicht 110 in die GaN-Pufferschicht 108. Die Drain 114 des HFET ist von der Source 112 beabstandet und erstreckt sich durch die GaN-Legierung-Barrierenschicht 110 in die GaN-Pufferschicht 108.
  • Bei der GaN-Technologie können im Allgemeinen GaN-basierte Heterostrukturen entlang der c-Richtung (d.h. der Ga-Seite) oder entlang der N-Seite gewachsen werden, z.B. für GaN/AlGaN-Hetereostrukturen. Beide Wachstumsorientierungen können bei der Herstellung der hierin beschriebenen GaN-basierten Strukturen verwendet werden. Bei GaN-Technologie führt das Vorhandensein von Polarisierungsladungen und Verspannungseffekten zu der Realisierung eines zweidimensionalen Ladungsträgergases, welches eine zweidimensionale Elektronen- oder Lochinversionsschicht ist, welches durch eine sehr hohe Ladungsträgerdichte und Ladungsträgerbeweglichkeit gekennzeichnet ist. Ein solches zweidimensionales Ladungsträgergas bildet den leitenden Kanalbereich 104 des HFET. Eine dünne, z.B. 1 bis 2 nm starke, AlN-Schicht kann zwischen der GaN-Pufferschicht 108 und der GaN-Legierung-Barrierenschicht 110 vorgesehen sein, um eine Legierungsstreuung zu minimieren und die Beweglichkeit des zweidimensionalen Ladungsträgergases zu erhöhen. Weitere Verbindungshalbleitertechnologien, welche ein zweidimensionales Elektronen- oder Lochgas aufweisen, können ebenfalls verwendet werden. In jedem Fall werden Polarisierungsladungen verwendet, um den Kanalbereich 104 des zweidimensionalen Ladungsträgergases des HFET auszubilden. Andere Kombinationen von III-V-Halbleitermaterialien können ebenfalls verwendet werden, um einen Kanalbereich 104 mit einem zweidimensionalen Elektronengas oder zweidimensionalen Lochgas in der Pufferschicht 108 auszubilden, wie es in der Technik bekannt ist. Allgemein kann auch eine beliebige Heterostruktur verwendet werden, bei welcher eine Banddiskontinuität für das Bauteilkonzept verantwortlich ist. Weiterhin können die Source 112 und die Drain 114 an derselben Oberfläche 102 des Verbindungshalbleiterkörpers 100 kontaktiert sein, wie es in 1 dargestellt ist. Alternativ können die Source 112 und/oder die Drain 114 über eine entsprechende leitfähige Durchkontaktierung (nicht dargestellt), welche sich von der Source 112 und/oder der Drain 114 zu der Rückseite 103 erstreckt, an der Rückseite 103 elektrisch kontaktiert werden, welche metallisiert sein kann und/oder ein hoch dotiertes Substrat, wie z.B. ein n+-Si-Substrat, sein kann.
  • Die Source 112 und die Drain 114 kontaktieren beide das zweidimensionale Ladungsträgergas 104. Der HFET kann „normal-an“ sein, was bedeutet, dass der HFET im Verarmungsmodus arbeitet, oder kann „normal-aus“ sein, was bedeutet, dass der HFET im Anreicherungsmodus arbeitet. In beiden Fällen kontaktiert eine Oberflächenpassivierungsschicht 116 die erste (obere) Oberfläche 102 des Verbindungshalbleiterkörpers 100. Bei einem Ausführungsbeispiel umfasst die Oberflächenpassivierungsschicht 116 Si3N4, Al2O3, SiO2, HfO2 oder ZrO2. Eine zweite Passivierungsschicht 118 ist auf der Oberflächenpassivierungsschicht 116 angeordnet. Die zweite Passivierungsschicht 118 hat eine andere Ätzratenselektivität als die erste Passivierungsschicht 116. Zum Beispiel kann die zweite Passivierungsschicht 118 Siliziumdioxid (SiO2) sein, während die Oberflächenpassivierungsschicht 116 Siliziumnitrid ist. Allgemein lässt sich die zweite Passivierungsschicht 118 selektiv gegenüber der Oberflächenpassivierungsschicht 116 ätzen und kann z.B. SiO2, Si3N4, Silikatglase, wie z.B. PSG (Phosphorsilikatglas) oder BPSG (Borphosphorsilikatglas) oder dergleichen umfassen.
  • Die Oberflächenpassivierungsschicht 116 ist nicht über dem Gate 120 des HFET ausgebildet. Das heißt, dass die Oberflächenpassivierungsschicht 116 nicht nach dem Gate 120 ausgebildet werden muss. Vielmehr wird die Oberflächenpassivierungsschicht 116 auf der ersten (oberen) Oberfläche 102 des Verbindungshalbleiterkörpers 100 ausgebildet, und die zweite Passivierungsschicht 118 wird auf der Oberflächenpassivierungsschicht 116 ausgebildet, bevor das Gate 120 ausgebildet wird. Öffnungen werden dann in die zweite Passivierungsschicht 118 geätzt, um das Gate 120 und eine optionale Feldplatte 122 auszubilden. Das Ätzen wird selektiv bezüglich der Oberflächenpassivierungsschicht 116 ausgeführt. Das Ätzen der Oberflächenpassivierungsschicht 116 wird vorgenommen mittels eines abblockenden Lithographieschritts, welcher die Öffnung für die optionale Feldplatte 122 maskiert, falls eine solche vorgesehen ist. Hiernach folgt eine optionale Abscheidung eines Gate-Dielektrikums und die Abscheidung eines elektrisch leitfähigen Materials, sodass die Öffnungen zumindest teilweise mit dem leitfähigen Material gefüllt werden. Der Überschussanteil des leitfähigen Materials wird dann ausgehend von der zweiten Passivierungsschicht 118 entfernt, z.B. durch einen beliebigen geeigneten Planarisierungsprozess, wie z.B. Zurückätzen oder chemisch-mechanisches Polieren, sodass das Gate 120 keine T-Form aufweist und die Oberflächenpassivierungsschicht 116 nicht das Gate 120 bedeckt. In dem Fall, dass das Gate vertieft in dem Verbindungshalbleiterkörper 100 angeordnet ist, ist die Vertiefung bezüglich der Öffnung in den darüberliegenden Passivierungsschichten 116, 118 selbstanordnend.
  • Die optionale Feldplatte 122 ist von dem Gate 120 in der zweiten Passivierungsschicht 118 beabstandet und auf der Oberflächenpassivierungsschicht 116 angeordnet. Die optionale Feldplatte 122 kann elektrisch mit der Source 122 oder dem Gate 120 verbunden sein, oder kann potenzialfrei sein. Die optionale Feldplatte 122 verarmt den Kanalbereich 104, welcher in dem Verbindungshalbleiterkörper 100 ausgebildet ist, z.B. um ungefähr 30 bis 40V bei Verbindung mit dem Source-Potenzial. Die optionale Feldplatte 122 reduziert auch die Gate-Drain-Kapazität Cgd des Transistors, verbessert das Verhältnis QGD/QGS (Ladungsverhältnis von Gate-zu-Drain und Gate-zu-Source), und ermöglicht höhere elektrische Felder. Source-, Drain- und Gate-Elektroden 124, 126 und entsprechende Durchkontaktierungen 125, 127 werden dann auf der zweiten Passivierungsschicht 118 zu den jeweiligen in 1 dargestellten Verbindungsknoten ausgebildet, wobei in 1 die Gate-Elektrode nicht zu sehen ist.
  • Das Gate 120 des HFET hat eine erste Seite 121, welche von dem Verbindungshalbleiterkörper 100 abgewandt ist, und eine zweite Seite 123, welche dem Verbindungshalbleiterkörper 100 zugewandt ist. Bei dem in 1 dargestellten Ausführungsbeispiel ist die Breite (w1) des Gates 120 an der ersten Seite 121 dieselbe, wie die Breite (w2) des Gate 120 an der zweiten Seite 122. Das heißt, dass das Gate 120 eine über die gesamte Höhe (h) des Gates 120 gleichförmige Breite aufweist. Weiterhin erstreckt sich bei dem in 1 dargestellten Ausführungsbeispiel das Gate 120 vollständig durch die Oberflächenpassivierungsschicht 116 und in den Verbindungshalbleiterkörper 100. Ein Bauteilisolierungsbereich 128, wie z.B. ein dielektrisches Material oder ein implantierter Bereich, isoliert den Transistor von anderen auf demselben Chip ausgebildeten Bauteilen.
  • 2A bis 2E veranschaulichen Querschnittsansichten der Transistorvorrichtung von 1 in verschiedenen Schritten des Herstellungsprozesses. 2A zeigt den Verbindungshalbleiterkörper 100, nachdem die Source 112 und die Drain 114 in Kontakt mit dem zweidimensionalen Ladungsträger Gas 104 ausgebildet wurden, die Oberflächenpassivierungsschicht 116 in Kontakt mit der ersten (oberen) Oberfläche 102 des Verbindungshalbleiterkörpers 100 ausgebildet wurde und die zweite Passivierungsschicht 118 auf der ersten Passivierungsschicht 116 ausgebildet wurde. Die Dicke der Oberflächenpassivierungsschicht 116 reguliert die Wirkung der optionalen Feldplatte 122, falls eine solche vorgesehen ist. Die Dicke der zweiten Passivierungsschicht 118 reguliert die Höhe des Gate 120 und der optionalen Feldplatte 122. Bei einem Ausführungsbeispiel umfasst die Oberflächenpassivierungsschicht 116 eine weniger als 100 nm dicke Schicht aus Siliziumnitrid, und die zweite Passivierungsschicht 118 umfasst eine mehr als 300 nm dicke Siliziumdioxidschicht, welche z.B. über einen TEOS-Prozess (TEOS: Tetraethyl-orthosilikat) ausgebildet ist.
  • Das Gate 120 und die optionale Feldplatte 122 werden durch den folgenden Prozess ausgebildet. Öffnungen 130, 132 für Gate bzw. Feldplatte werden ausgebildet, sodass die Öffnungen 130, 132 sich durch die zweite Passivierungsschicht 118 bis zu der Oberflächenpassivierungsschicht 116 erstrecken, wie es in 2B dargestellt ist. Die Öffnungen 130, 132 für Gate und Feldplatte werden bei diesem Ausführungsbeispiel in einem einzigen Lithographieschritt ausgebildet, was eine Fehlausrichtung vermeidet. Lediglich die kritische Dimension des Lithographieprozesses bestimmt den Abstand zwischen den Öffnungen 130, 132 für Gate und Feldplatte. Die Öffnungen 130, 132 für Gate und Feldplatte werden selektiv bezüglich der darunterliegenden Oberflächenpassivierungsschicht 116 durch die zweite Passivierungsschicht 118 geätzt. Daher die unterschiedliche Ätzratenselektivität für die Passivierungsschichten 116, 118.
  • Eine Maskenschicht 134 wird dann auf einem Bereich der zweiten Passivierungsschicht 118 ausgebildet, sodass die Öffnung 132 für die Feldplatte von der Maskenschicht 134 geschützt wird und die Öffnung 130 für das Gate ungeschützt ist, wie es in 2C dargestellt ist. Die Maskenschicht 134 braucht lediglich einen Teil der Mesa 136 zwischen der Öffnung 130 für das Gate und der Öffnung 132 für die Feldplatte abzudecken. Die Öffnung 130 für das Gate wird durch die Oberflächenpassivierungsschicht 116 und in den Verbindungshalbleiterkörper 100 erweitert, während die Feldplattenöffnung 132 geschützt ist, wie es in 2C dargestellt ist. Bei einem alternativen Ausführungsbeispiel stoppt das Ätzen der Oberflächenpassivierungsschicht 116, bevor die erste (obere) Oberfläche 102 des Verbindungshalbleiterkörpers 100 erreicht wird, sodass die Öffnung 130 für das Gate vor Erreichen des Verbindungshalbleiterkörpers 100 abschließt und ein Teil der ersten Passivierungsschicht 116 unter der Öffnung 130 für das Gate verbleibt. In beiden Fällen wird die Basis der Öffnung 130 für das Gate teilweise oder vollständig durch die Oberflächenpassivierungsschicht 116 ausgebildet, während die Öffnung 132 für die Feldplatte geschützt ist und sich daher nicht in die darunterliegende Oberflächenpassivierungsschicht 116 erstreckt.
  • Als Nächstes wird ein elektrisch leitfähiges Material 138 auf der zweiten Passivierungsschicht 118 deponiert, nachdem die Öffnungen 130, 132 für das Gate und die Feldplatte ausgebildet wurden und die Maskenschicht 134 entfernt wurde, sodass die Öffnungen 130, 132 für Gate und Feldplatte zumindest teilweise mit dem elektrisch leitfähigen Material 138 aufgefüllt werden, wie es in 2D dargestellt ist. Ein beliebiges geeignetes elektrisch leitfähiges Material 138 kann verwendet werden, z.B. TaN/W über CVD ("Chemical Vapor Deposition", chemische Dampfabscheidung) oder n+- Polysilizium. Das überschüssige elektrisch leitfähige Material 138 wird dann von der Seite der zweiten Passivierungsschicht 118 entfernt, welche von dem Verbindungshalbleiterkörper 100 abgewandt ist, wie es in 2E dargestellt ist. Ein beliebiger geeigneter Prozess kann verwendet werden, um die zweite Passivierungsschicht zu planarisieren, z.B. CMP (chemisch-mechanisches Polieren) oder ein Rückätzprozess. Die Source-, Drain- und Gateelektroden 124, 126 und entsprechende leitfähige Durchkontaktierungen 125, 127 werden auf der planarisierten zweiten Passivierungsschicht 118 ausgebildet, z.B. wie es in 1 dargestellt ist.
  • Wenn die optionale Feldplatte 122 weggelassen wird, kann der Gate-Ausbildungsprozess vereinfacht werden, indem die Öffnung 130 für das Gate ausgebildet wird, welche sich durch die zweite Passivierungsschicht 118 und die Oberflächenpassivierungsschicht 116 und in den Verbindungshalbleiterkörper 100 erstreckt, indem das elektrisch leitfähige Material 138 auf der zweiten Passivierungsschicht 118 deponiert wird, sodass die Öffnung 130 für das Gate zumindest teilweise mit dem elektrisch leitfähigen Material 138 aufgefüllt wird, und indem das überschüssige elektrisch leitfähige Material 138 von der Oberseite der zweiten Passivierungsschicht 118 entfernt wird. Dabei kann der in 2C dargestellte Maskierungsschritt übersprungen werden. Wie oben erläutert kann, falls erwünscht, die Öffnung 130 für das Gate vor Erreichen der ersten (oberen) Oberfläche 102 des Verbindungshalbleiterkörpers 100 enden, sodass ein Teil der Oberflächenpassivierungsschicht 116 unter dem Gate verbleibt und ein Gate-Dielektrikum bildet.
  • 3 veranschaulicht eine Querschnittsansicht eines Ausführungsbeispiels eines HFET, welches ähnlich zu dem in 1 dargestellten Ausführungsbeispiel ist, bei welchem jedoch das Gate 120 von dem Verbindungshalbleiterkörper 100 durch ein dielektrisches Material 140, wie z.B. Siliziumdioxid, isoliert ist. Das dielektrische Material 140 kann mittels eines beliebigen geeigneten herkömmlichen Prozesses ausgebildet werden, nachdem die Öffnung 130 für das Gate ausgebildet wurde und bevor das leitfähige Material 138 für das Gate deponiert wird.
  • 4 veranschaulicht eine Querschnittsansicht eines weiteren Ausführungsbeispiels eines HFET, welches ähnlich zu dem in 1 dargestellten Ausführungsbeispiel ist, bei welchem jedoch das Gate 120 vor Erreichen der ersten (oberen) Oberfläche 102 des Verbindungshalbleiterkörpers 100 endet. Auf diese Weise verbleibt ein Teil 117 der Oberflächenpassivierungsschicht 116 unter dem Gate 120. Dieser dünnere Teil 117 der Oberflächenpassivierungsschicht 116, welcher zwischen dem Gate 120 und dem Verbindungshalbleiterkörper 100 angeordnet ist, dient bei diesem Ausführungsbeispiel als ein Gate-Dielektrikum.
  • 5 veranschaulicht ein Querschnittsansicht eines weiteren Ausführungsbeispiels eines HFET, welches ähnlich zu dem in 1 dargestellten Ausführungsbeispiel ist, bei welchem jedoch das Gate 120 und die optionale Feldplatte 122 beide auf der Oberflächenpassivierungsschicht 116 ausgebildet sind. Das heißt, dass sich das Gate 120 nicht in die Oberflächenpassivierungsschicht 116 erstreckt. Diese Struktur kann beispielsweise realisiert werden, indem die mit 2C verbundene Prozessierung übersprungen wird (d.h. das Maskieren der Öffnung für die Feldplatte und Erweitern der Öffnung für das Gate in die Oberflächenpassivierungsschicht). Auch ist bei dem in 5 dargestellten Ausführungsbeispiel eine zweite optionale Feldplatte 142 vorgesehen. Die zweite optionale Feldplatte 142 ist von dem Gate 120 und der ersten optionalen Feldplatte 122 (falls vorgesehen) in der zweiten Passivierungsschicht 118 beabstandet und auf der Oberflächenpassivierungsschicht 116 über der Drain 114 angeordnet. Die zweite optionale Feldplatte 142 ist elektrisch mit der Drain 114 verbunden und erstreckt sich seitlich weiter in Richtung der Source 112 als die Drain 114. Die zweite optionale Feldplatte 142 kann auf ähnliche Weise ausgebildet werden wie die erste optionale Feldplatte 122, z.B. indem in dem Drain-Bereich eine zusätzliche Öffnung in der zweiten Passivierungsschicht 118 (durch selektives Ätzen bezüglich der Oberflächenpassivierungsschicht) ausgebildet wird und die zusätzliche Öffnung mit der Maskierungsschicht 134 geschützt wird, wenn die Öffnung 130 für das Gate in oder durch die Oberflächenpassivierungsschicht 116 erweitert werden soll, z.B. wie es in 2C dargestellt ist. Der in 2D dargestellte gemeinsame Schritt zur Deponierung von leitfähigem Material füllt wenigstens teilweise beide Öffnungen für Feldplatten und die Öffnung für das Gate mit einem elektrisch leitfähigen Material 138, welches dann planarisiert werden kann, wie es in 2E dargestellt ist.
  • 6A bis 6F veranschaulichen Querschnittsansichten eines Verbindungshalbleitertransistors in verschiedenen Herstellungsschritten des Transistors gemäß einem weiteren Ausführungsbeispiel. 6A zeigt den Verbindungshalbleiterkörper 100, nachdem die Öffnungen 130, 132 für Gate und etwaige optionale Feldplatten sich durch die zweite Passivierungsschicht 118 zu der Oberflächenpassivierungsschicht 116 erstreckend ausgebildet wurden, und nachdem der freiliegende Teil bzw. die freiliegenden Teile der Oberflächenpassivierungsschicht 116 beschädigt wurden, z.B. durch Implantierung von nichtreaktiven Ionen (wie z.B. Ar, Kr oder Xe) in den freiliegenden Teil bzw. die freiliegenden Teile der Oberflächenpassivierungsschicht 116. Die Beschädigungsimplantierung in die Oberflächenpassivierungsschicht 116 führt zu einem schrägen Profil nach dem Ätzen des jeweiligen freiliegenden Teils der Oberflächenpassivierungsschicht 116 mit einer isotropen Komponente, z.B. wie es für Hochspannungsabschlüsse mit Beschädigungsimplantierung in ein Feldoxid und ein nachfolgendes Nassätzen des Oxids vorgenommen wird. Der implantierte Schaden ist in 6A bis 6F durch gepunktete Linien dargestellt.
  • Ein konformes hartes Maskenmaterial 144, wie z.B. Kohlenstoff, wird dann an den Seitenwänden und der Unterseite jeder Öffnung 130, 132 deponiert, wie es in 6B dargestellt ist. Das konforme harte Maskenmaterial 144 hat eine mit der Oberflächenpassivierungsschicht 116 korrelierte Dicke, z.B. 50–80 nm. Das konforme harte Maskenmaterial 144 wird dann anisotrop zurückgeätzt, um die harte Maske 146 bzw. einen Abstandhalter an den Seitenwänden der Öffnung 130 für das Gate auszubilden, und eine harte Maskenschicht 148 wird auf dem Bereich der zweiten Passivierungsschicht 118, einschließlich der Öffnungen 132 für Feldplatten (falls vorhanden) ausgebildet, wie es in 6C dargestellt ist. Als Nächstes wird die Öffnung 130 für das Gate in die Oberflächenpassivierungsschicht 116 erweitert, indem die Oberflächenpassivierungsschicht 116 isotrop geätzt wird, wie es in 6D dargestellt ist. Der untere Teil der Öffnung 130 für das Gate, welche in der Oberflächenpassivierungsschicht ausgebildet ist, wird später die Basis des Gates 120 enthalten, und hat aufgrund der durchgeführten isotropen Ätzung schräg zusammenlaufende Seitenwände 150. Der Teil der Öffnung 130 für das Gate, welcher in der Oberflächenpassivierungsschicht 116 mit den schräg zusammenlaufenden Seitenwänden 150 ausgebildet ist, fluchtet mit dem Teil der Öffnung 130 für das Gate in der zweiten Passivierungsschicht 118. Falls erwünscht, kann die Öffnung 130 für das Gate tiefer in den Verbindungshalbleiterköper 100 erweitert werden, wie es hierin zuvor beschrieben wurde.
  • In jedem Fall wird die harte Maske 148 dann entfernt, z.B. über einen Sauerstoffplasmaprozess, und ein elektrisch leitfähiges Material 152 wird nach Entfernen der harten Maske 148 auf der zweiten Passivierungsschicht 118 deponiert, sodass die jeweilige Öffnung 130, 132 zumindest teilweise mit dem elektrisch leitfähigen Material 152 gefüllt wird, wie es in 6E dargestellt ist. Das überschüssige elektrisch leitfähige Material 152 wird dann mittels eines beliebigen geeigneten Planarisierungsprozesses von der dem Verbindungshalbleiterkörper 100 abgewandten Seite der zweiten Passivierungsschicht 118 entfernt, wie es in 6F dargestellt ist.
  • 7A bis 7B veranschaulichen Querschnittsansichten eines weiteren Ausführungsbeispiels eines Verfahrens zur Herstellung eines Verbindungshalbleitertransistors. 7A zeigt den Verbindungshalbleiterkörper 100, nachdem die Source 112 und die Drain 114 im Kontakt mit dem zweidimensionalen Ladungsträger Gas 104 ausgebildet wurden, die Oberflächenpassivierungsschicht 116 in Kontakt mit der ersten (oberen) Oberfläche 102 des Verbindungshalbleiterkörpers 100 ausgebildet wurde, und die zweite Passivierungsschicht 118 auf der ersten Passivierungsschicht 116 ausgebildet wurde. Weiterhin zeigt 7A den Verbindungshalbleiterkörper 100, nachdem die Öffnungen 130, 132 für das Gate und eine oder mehrere optionale Feldplatten sich durch die zweite Passivierungsschicht 118 und zumindest in die Oberflächenpassivierungsschicht 116 erstreckend ausgebildet wurden, und ein konformes elektrisch leitfähiges Material 154 auf der zweiten Passivierungsschicht 118 deponiert wurde, sodass die Seitenwände und Unterseite jeder Öffnung 130, 132 mit dem elektrisch leitfähigen Material 154 beschichtet sind und ein innerer Teil jeder Öffnung 130, 132 benachbart den Seitenwänden und der Unterseite mit einem elektrisch isolierenden Material 156 gefüllt ist. Bei einem Ausführungsbeispiel wird ein konformes leitfähiges Material auf die Struktur gesputtert, was den inneren Teil der Öffnungen 130, 132 für Gate und Feldplatte frei von dem elektrisch leitfähigen Material lässt.
  • Als Nächstes wird das elektrisch leitfähige Material 154 von einer dem Verbindungshalbleiterkörper 100 abgewandten Seite der zweiten Passivierungsschicht 118 und ausgehend von einem oberen Teil der Öffnungsseitenwände entfernt, um das Gate 120 und die Feldplatte 122 zu separieren. Ohne Lithographie kann dies bewerkstelligt werden unter Verwendung eines CMP- oder Abdeckungsrückätzprozesses. Bei einem Abdeckungsrückätzprozess wird die leitfähige Unterseite der Öffnungen 130, 132 geschützt, z.B. durch einen Resist-Pfropf 156 wie er in 7A dargestellt ist. Das elektrisch isolierende Material 156 wird von dem inneren Teil jeder Öffnung 130, 132 entfernt, nachdem das Gate 120 und die Feldplatte 122 separiert wurden, wie es in 7B dargestellt ist. Bei dem in 7A und 7B dargestellten Ausführungsbeispiel bedecken das Gate 120 und jede optionale Feldplatte 122 die Seitenwände und Unterseite der entsprechenden Öffnung 130, 132, welche durch die zweite Passivierungsschicht 118 und in die Oberflächenpassivierungsschicht 116 ausgebildet wurden, sodass der innere Teil jeder Öffnung 130, 132 benachbart den Seitenwänden und der Unterseite nicht mit einem elektrisch leitfähigen Material gefüllt ist.
  • Räumlich relative Ausdrücke, wie z.B. "unter", "unterhalb", "niedriger", "über", "oberhalb" und dergleichen werden zur Vereinfachung der Beschreibung und Erläuterung der Positionierung eines Elements relativ zu einem zweiten Element verwendet. Diese Ausdrücke sind dazu gedacht, verschiedene Ausrichtungen der Vorrichtung abzudecken, neben denjenigen, welche in den Figuren dargestellt sind. Darüber hinaus werden Ausdrücke wie z.B. "erste(r)", "zweite(r)" und dergleichen ebenfalls verwendet, um verschiedene Elemente, Bereiche, Abschnitte usw. zu beschreiben und sind nicht als einschränkend zu verstehen. Ähnliche Ausdrücke beziehen sich in der gesamten Beschreibung auf ähnliche Elemente.
  • Wie hierin verwendet sind die Ausdrücke "aufweisen", "enthalten", "beinhalten", "umfassen" und dergleichen offene Ausdrücke, welche das Vorhandensein der genannten Elemente oder Merkmale anzeigen, jedoch nicht das Vorhandensein zusätzlicher Elemente oder Merkmale ausschließen. Die Artikel "ein(e)" und "der/die/das" sind dazu gedacht, sowohl den Plural als auch den Singular abzudecken, soweit es der Kontext nicht deutlich anderweitig zeigt.
  • Angesichts des oben beschriebenen Bereichs von Variationen und Anwendungen versteht es sich, dass die vorliegende Erfindung weder durch die vorangegangene Beschreibung noch durch die beigefügten Zeichnungen beschränkt ist.

Claims (23)

  1. Transistorvorrichtung, umfassend: einen Verbindungshalbleiterkörper (100) mit einer ersten Oberfläche (102) und einem zweidimensionalen Ladungsträgergas (104), welches unter der ersten Oberfläche (102) in dem Verbindungshalbleiterkörper (100) angeordnet ist, eine Source (112) in Kontakt mit dem zweidimensionalen Ladungsträgergas; eine Drain (114), welche von der Source (112) beabstandet ist und in Kontakt mit dem zweidimensionalen Ladungsträgergas (104) ist; eine erste Passivierungsschicht (116) in Kontakt mit der ersten Oberfläche (102) des Verbindungshalbleiterkörpers (100); eine zweite Passivierungsschicht (118), welche auf der ersten Passivierungsschicht (116) angeordnet ist, wobei die zweite Passivierungsschicht (118) eine andere Ätzratenselektivität aufweist als die erste Passivierungsschicht (116); und ein Gate (120), welches sich durch die zweite Passivierungsschicht (118) in die erste Passivierungsschicht (116) erstreckt.
  2. Transistorvorrichtung nach Anspruch 1, wobei das Gate (120) eine von dem Verbindungshalbleiterkörper (100) abgewandte erste Seite und eine dem Verbindungshalbleiterkörper zugewandte zweite Seite aufweist, und wobei eine Breite des Gates (120) an der ersten Seite dieselbe ist wie die Breite des Gates (120) an der zweiten Seite.
  3. Transistorvorrichtung nach Anspruch 1, wobei ein Teil des Gates (120), welcher am nächsten an dem Verbindungshalbleiterkörper (100) angeordnet ist, schräg zusammenlaufende Seitenwände aufweist.
  4. Transistorvorrichtung nach einem der vorhergehenden Ansprüche, wobei das Gate (120) sich vollständig durch die erste Passivierungsschicht (116) in den Verbindungshalbleiterkörper (100) erstreckt.
  5. Transistorvorrichtung nach Anspruch 4, wobei das Gate (120) durch ein dielektrisches Material (140) von dem Verbindungshalbleiterkörper (100) isoliert ist.
  6. Transistorvorrichtung nach einem der vorhergehenden Ansprüche, wobei das Gate (120) sich teilweise in die erste Passivierungsschicht (116) erstreckt, sodass ein Teil (117) der ersten Passivierungsschicht (116) unter dem Gate (120) verbleibt und das Gate (120) von dem Verbindungshalbleiterkörper isoliert.
  7. Transistorvorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Passivierungsschicht (116) ein Material umfasst, welches ausgewählt ist aus der Gruppe bestehend aus Si3N4, Al2O3, SiO2, HfO2 und ZrO2, und die zweite Passivierungsschicht (118) ein anderes Material als die erste Passivierungsschicht (116) umfasst, welches ausgewählt ist aus der Gruppe bestehend aus SiO2, Si3N4, PSG und BPSG.
  8. Transistorvorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Passivierungsschicht (116) weniger als 100 nm dick ist und die zweite Passivierungsschicht (118) mehr als 300 nm dick ist.
  9. Transistorvorrichtung nach einem der vorhergehenden Ansprüche, darüber hinaus umfassend: eine Feldplatte (122), welche von dem Gate (120) in der zweiten Passivierungsschicht (118) beabstandet ist und auf der ersten Passivierungsschicht (116) angeordnet ist.
  10. Transistorvorrichtung nach Anspruch 9, wobei die Feldplatte (122) elektrisch mit der Source (112) oder dem Gate (120) verbunden ist.
  11. Transistorvorrichtung nach einem der vorhergehenden Ansprüche, darüber hinaus umfassend: eine Feldplatte (142), welche von dem Gate (120) in der zweiten Passivierungsschicht (118) beabstandet ist und auf der ersten Passivierungsschicht (116) über der Drain (114) angeordnet ist, wobei die Feldplatte (142) elektrisch mit der Drain (142) verbunden ist und sich lateral weiter in Richtung der Source (112) erstreckt als die Drain (114).
  12. Transistorvorrichtung nach einem der vorhergehenden Ansprüche, wobei das Gate (120) in einer Öffnung (130) angeordnet ist, welche in der ersten und zweiten Passivierungsschicht (116, 118) ausgebildet ist und Seitenwände und eine Unterseite der Öffnung (130) bedeckt, sodass ein innerer Teil der Öffnung (130) benachbart den Seitenwänden und der Unterseite nicht mit dem Gate (120) gefüllt ist.
  13. Transistorvorrichtung nach einem der vorhergehenden Ansprüche, wobei der Verbindungshalbleiterkörper (100) eine Schicht aus einer GaN-Legierung auf einer GaN-Schicht umfasst, und wobei das zweidimensionale Ladungsträgergas in der GaN-Schicht nahe der Grenzschicht zwischen der GaN-Schicht und der Schicht aus GaN-Legierung entsteht.
  14. Verfahren zur Herstellung einer Transistorvorrichtung, umfassend: Bereitstellen eines Verbindungshalbleiterkörpers (100) mit einer ersten Oberfläche (102) und einem zweidimensionalen Ladungsträgergas (104), welches unter der ersten Oberfläche (102) in dem Verbindungshalbleiterkörper (100) angeordnet ist; Ausbilden einer Source (112) in Kontakt mit dem zweidimensionalen Ladungsträgergas (104); Ausbilden einer Drain (114), welche von der Source (112) beabstandet ist und in Kontakt mit dem zweidimensionalen Ladungsträgergas (104) ist; Ausbilden einer ersten Passivierungsschicht (116) in Kontakt mit der ersten Oberfläche (102) des Verbindungshalbleiterkörpers (100); Ausbilden einer zweiten Passivierungsschicht (118) auf der ersten Passivierungsschicht (116), wobei die zweite Passivierungsschicht (118) eine andere Ätzratenselektivität als die erste Passivierungsschicht (116) aufweist; und Ausbilden eines Gates (120), welches sich durch die zweite Passivierungsschicht (118) in die erste Passivierungsschicht (116) erstreckt.
  15. Verfahren nach Anspruch 14, darüber hinaus umfassend: Ausbilden einer Feldplatte (122), welche in der zweiten Passivierungsschicht (118) von dem Gate (120) beabstandet ist und auf der ersten Passivierungsschicht (116) angeordnet ist.
  16. Verfahren nach Anspruch 15, wobei das Ausbilden des Gates (120) und der Feldplatte (122) umfasst: Ausbilden einer ersten Öffnung (130) und einer davon beabstandeten zweiten Öffnung (132), welche sich durch die zweite Passivierungsschicht (118) bis zu der ersten Passivierungsschicht (116) erstrecken; Ausbilden einer Maskenschicht (134) auf einem Bereich der zweiten Passivierungsschicht (118), sodass die zweite Öffnung (132) von der Maskenschicht (134) geschützt ist und die erste Öffnung (130) ungeschützt ist; Erweitern der ersten Öffnung (130) durch die erste Passivierungsschicht (116) und in den Verbindungshalbleiterkörper (100), während die zweite Öffnung (132) von der Maskenschicht (134) geschützt ist; Deponieren eines elektrisch leitfähigen Materials (138) auf der zweiten Passivierungsschicht (118), nachdem die erste Öffnung (130) durch die erste Passivierungsschicht (116) erweitert wurde und die Maskenschicht (134) entfernt wurde, sodass die erste und zweite Öffnung (130, 132) wenigstens teilweise mit dem elektrisch leitfähigen Material (138) gefüllt werden; und Entfernen des elektrisch leitfähigen Materials (138) von einer dem Verbindungshalbleiterkörper (100) abgewandten Seite der zweiten Passivierungsschicht (118).
  17. Verfahren nach Anspruch 15, wobei das Ausbilden des Gates (120) und der Feldplatte (122) umfasst: Ausbilden einer ersten Öffnung (130) und einer davon beabstandeten zweiten Öffnung (132), welche sich durch die zweite Passivierungsschicht (118) bis zu der ersten Passivierungsschicht (116) erstrecken; Ausbilden einer Maskenschicht (134) auf einem Bereich der zweiten Passivierungsschicht (118), sodass die zweite Öffnung (132) von der Maskenschicht (134) geschützt ist und die erste Öffnung (130) ungeschützt ist; Erweitern der ersten Öffnung (130) in die erste Passivierungsschicht (116), während die zweite Öffnung (132) von der Maskenschicht (134) geschützt ist, sodass ein Teil (117) der ersten Passivierungsschicht (116) unter der ersten Öffnung (130) verbleibt; Deponieren eines elektrisch leitfähigen Materials (138) auf der zweiten Passivierungsschicht (118), nachdem die erste Öffnung (130) in die erste Passivierungsschicht (116) erweitert wurde und die Maskenschicht (134) entfernt wurde, sodass die erste und zweite Öffnung (130, 132) wenigstens teilweise mit dem elektrisch leitfähigen Material (138) gefüllt werden; Entfernen des elektrisch leitfähigen Materials (138) ausgehend von einer dem Verbindungshalbleiterkörper (100) abgewandten Seite der zweiten Passivierungsschicht (118).
  18. Verfahren nach Anspruch 14, wobei das Ausbilden des Gates (120) umfasst: Ausbilden einer Öffnung (130), welche sich durch die erste und zweite Passivierungsschicht (116, 118) in den Verbindungshalbleiterkörper (100) erstreckt; Deponieren eines elektrisch leitfähigen Materials (138) auf der zweiten Passivierungsschicht (118), sodass die Öffnung (130) zumindest teilweise mit dem elektrisch leitfähigen Material (138) gefüllt wird; und Entfernen des elektrisch leitfähigen Materials (138) von einer dem Verbindungshalbleiterkörper (100) abgewandten Seite der zweiten Passivierungsschicht (118).
  19. Verfahren nach Anspruch 14, wobei das Ausbilden des Gates (120) umfasst: Ausbilden einer Öffnung (130), welche sich durch die zweite Passivierungsschicht (118) in die erste Passivierungsschicht (116) erstreckt, sodass die Öffnung (130) vor Erreichen des Verbindungshalbleiterkörpers (100) endet und ein Teil (117) der ersten Passivierungsschicht (116) unter der Öffnung (130) verbleibt; Abscheiden eines elektrisch leitfähigen Materials (138) auf der zweiten Passivierungsschicht (118), sodass die Öffnung (130) zumindest teilweise mit dem elektrisch leitfähigen Material (138) gefüllt wird; Entfernen des elektrisch leitfähigen Materials (138) von einer dem Verbindungshalbleiterkörper (100) abgewandten Seite der zweiten Passivierungsschicht (118).
  20. Verfahren nach Anspruch 14, wobei das Ausbilden des Gates (120) umfasst: Ausbilden einer Öffnung (130), welche sich durch die zweite Passivierungsschicht (118) in die erste Passivierungsschicht (116) erstreckt; Deponieren einer harten Maske (144) an Seitenwänden der Öffnung (130); isotropes Ätzen einer Öffnung mit schräg aufeinander zulaufenden Seitenwänden (150) in die erste Passivierungsschicht (116), welche mit der Öffnung (130) in der zweiten Passivierungsschicht (118) fluchtet; Entfernen der harten Maske (114) von den Seitenwänden der Öffnung (130) in der zweiten Passivierungsschicht (118); Deponieren eines elektrisch leitfähigen Materials (152) auf der zweiten Passivierungsschicht (118), nachdem die harte Maske (144) entfernt ist, sodass die Öffnung (130) in der zweiten Passivierungsschicht (118) und die Öffnung (130) in der ersten Passivierungsschicht (116) wenigstens teilweise mit dem elektrisch leitfähigen Material (152) gefüllt werden; und Entfernen des elektrisch leitfähigen Materials (152) von einer dem Verbindungshalbleiterkörper (100) abgewandten Seite der zweiten Passivierungsschicht (118).
  21. Verfahren nach Anspruch 20, wobei das isotrope Ätzen an einer Öffnung (130) mit schräg aufeinander zulaufenden Seitenwänden (150) in die erste Passivierungsschicht (116) umfasst: Implantieren von nicht-reaktiven Ionen in einen freiliegenden Teil der ersten Passivierungsschicht (116); und Ätzen des freiliegenden Teils der ersten Passivierungsschicht (116) mit einer isotropen Komponente nach der Ionenimplantation.
  22. Verfahren nach Anspruch 14, wobei das Ausbilden des Gates (120) umfasst: Ausbilden einer Öffnung (130), welche sich durch die zweite Passivierungsschicht (118) und wenigstens in die erste Passivierungsschicht (116) erstreckt; Deponieren eines konformen elektrisch leitfähigen Materials (154) auf der zweiten Passivierungsschicht (118), sodass Seitenwände und eine Unterseite der Öffnung (130) mit dem elektrisch leitfähigen Material (154) bedeckt sind; Füllen eines inneren Teils der Öffnung (130) benachbart den Seitenwänden und der Unterseite mit einem elektrisch isolierenden Material (156); Entfernen des elektrisch isolierenden Materials (156) von einer dem Verbindungshalbleiterkörper (100) abgewandten Seite der zweiten Passivierungsschicht (118) und ausgehend von einem oberen Teil der Öffnungsseitenwände; und Entfernen des elektrisch isolierenden Materials (156) aus dem inneren Teil der Öffnung (130), nachdem das elektrisch leitfähige Material von dem oberen Teil der Öffnungsseitenwände entfernt wurde.
  23. Verfahren nach einem der Ansprüche 14 bis 22, darüber hinaus umfassend: Ausbilden einer von dem Gate (120) beabstandeten Feldplatte (142) in der zweiten Passivierungsschicht (118), welche auf der ersten Passivierungsschicht (116) über der Drain (114) angeordnet ist und sich lateral weiter in Richtung der Source (112) erstreckt als die Drain (114); und elektrisches Verbinden der Feldplatte (142) mit der Drain (114).
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