JP5649347B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5649347B2 JP5649347B2 JP2010163409A JP2010163409A JP5649347B2 JP 5649347 B2 JP5649347 B2 JP 5649347B2 JP 2010163409 A JP2010163409 A JP 2010163409A JP 2010163409 A JP2010163409 A JP 2010163409A JP 5649347 B2 JP5649347 B2 JP 5649347B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- field plate
- silicon nitride
- nitride film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 69
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 86
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 86
- 239000000758 substrate Substances 0.000 claims description 10
- 150000001875 compounds Chemical class 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 229910052785 arsenic Inorganic materials 0.000 claims description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 5
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 238000000034 method Methods 0.000 description 19
- 230000005684 electric field Effects 0.000 description 13
- 230000000694 effects Effects 0.000 description 10
- 229910002704 AlGaN Inorganic materials 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 8
- 239000010931 gold Substances 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000005533 two-dimensional electron gas Effects 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
- H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66431—Unipolar field-effect transistors with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
Description
本発明は、半導体装置に関し、特に、ゲート電極とドレイン電極との間の窒化シリコン膜上にフィールドプレートが設けられた半導体装置に関する。
高電圧動作する半導体装置では、ゲート電極とドレイン電極との間の絶縁膜上にフィールドプレートを設ける技術が知られている（例えば特許文献１）。フィールドプレートの電位を所定電位（例えばグランド電位）とすることにより、ゲート電極とドレイン電極との間のフィールドプレート下付近の電界強度を緩和させることができる。したがって、電界強度が大きな領域上にフィールドプレートを設けることにより、ゲート電極とドレイン電極との間の電界強度を均一化させることができ、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧を向上させることができる。また、電界強度を均一化させることで、電流コラプスの抑制もできる。さらに、フィールドプレートをゲート電極の一部を覆うように配置し、ソース電極と同電位とすることで、ゲート・ドレイン間のフィードバック容量の低減効果が図れる。
特許文献１の図４のように、ゲート電極を覆うように設けられた絶縁膜には、ゲート電極の形状に起因した段差が形成され、フィールドプレートは、絶縁膜の段差に沿って設けられている。このような構造の半導体装置の場合、高温・高電圧で動作させた場合に故障が発生する場合がある。
本発明は、上記課題に鑑みなされたものであり、高温・高電圧で動作させた場合でも故障の発生を抑制することが可能な半導体装置を提供することを目的とする。
本発明は、基板上に設けられた半導体層と、前記半導体層上の活性領域に設けられたソース電極およびドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記半導体層上の前記活性領域に設けられたゲート電極と、前記ゲート電極を覆うように前記半導体層上に設けられ、前記ゲート電極の形状に起因した段差部を有する第１窒化シリコン膜と、前記ゲート電極と前記ドレイン電極との間であって、前記段差部から離れた位置で前記第１窒化シリコン膜の上面に接して設けられ、前記ソース電極と電気的に接続された第１フィールドプレートと、前記第１フィールドプレートを覆うように前記第１窒化シリコン膜の上面に接して設けられた第２窒化シリコン膜と、前記第２窒化シリコン膜上に設けられ、前記第１フィールドプレートの上方から前記ゲート電極の上方にかけて延在し、前記ソース電極と電気的に接続されたシールド電極と、を有し、前記第１フィールドプレートと前記ソース電極とは、前記活性領域の外側で電気的に接続されてなり、前記第１フィールドプレートと前記シールド電極とは前記活性領域から前記活性領域の外側に延在して設けられ、前記活性領域の外側において前記第２窒化シリコン膜を貫通して配置された貫通配線によって前記第１フィールドプレートと前記シールド電極とは接続されていることを特徴とする半導体装置である。本発明によれば、高温・高電圧で動作させた場合であっても、故障の発生を抑えることができる。また、ドレイン電極からの電界に対してゲート電極をシールドする効果が得られる。
上記構成において、前記第１フィールドプレートと前記ドレイン電極との間であって、前記第２窒化シリコン膜の上面に接して設けられ、前記ソース電極に電気的に接続された第２フィールドプレートを有する構成とすることができる。
上記構成において、前記シールド電極を覆うように絶縁膜が設けられ、前記絶縁膜上には前記ソース電極に電気的に接続されたフィールドプレート及びシールド電極は設けられていない構成とすることができる。この構成によれば、第１フィールドプレートおよび第２フィールドプレートを絶縁膜内に埋め込むことができ半導体装置の耐湿性を向上させることができる。
上記構成において、前記第１窒化シリコン膜の厚さは、２００ｎｍから６００ｎｍである構成とすることができる。
上記構成において、前記半導体層は、窒素を含むＩＩＩ−Ｖ族化合物半導体層または砒素を含むＩＩＩ−Ｖ族化合物半導体層である構成とすることができる。
上記構成において、前記第２フィールドプレートは、前記第２窒化シリコン膜に設けられた前記第１フィールドプレートの形状に起因した段差部から離れた位置で前記第２窒化シリコン膜の上面に接して設けられている構成とすることができる。
上記構成において、前記第１フィールドプレートは、活性領域の外側を通る配線により前記ソース電極と接続され、前記シールド電極は、前記ゲート電極上を通って前記ソース電極と接続される構成とすることができる。
本発明によれば、高温・高電圧で動作させた場合であっても、故障の発生を抑制できる。また、ドレイン電極からの電界に対してゲート電極をシールドする効果が得られる。
まず初めに、比較例１に係る半導体装置を用いて、本発明が解決しようとする課題について詳しく説明する。図１は、比較例１に係る半導体装置の断面模式図の例である。図１のように、例えばＳｉＣ基板上に順次積層されたシード層、ＧａＮ電子走行層、ＡｌＧａＮ電子供給層、ＧａＮキャップ層からなる半導体層６０上にソース電極６２、ドレイン電極６４、およびゲート電極６６が形成されている。ゲート電極６６は、ソース電極６２とドレイン電極６４との間に設けられている。ゲート電極６６を覆うように、半導体層６０上に窒化シリコン膜６８が形成されている。窒化シリコン膜６８には、ゲート電極６６の形状を反映した段差部７０が形成されている。ゲート電極６６とドレイン電極６４との間の窒化シリコン膜６８の表面には、段差部７０に沿ってフィールドプレート７２が形成されている。フィールドプレート７２は、ソース電極６２に電気的に接続されている。
ここで、比較例１に係る半導体装置において、故障が生じた半導体装置の解析を行った。その結果、ゲート電極６６とフィールドプレート７２との間、特に、段差部７０における窒化シリコン膜６８に破壊が生じていることが分かった。ゲート電極６６とフィールドプレート７２とは、その間に設けられた窒化シリコン膜６８を誘電体としたキャパシタと考えることができ、段差部７０における窒化シリコン膜６８は、膜厚が薄く、膜質も悪いため、実動作での温度、電圧に対して、ゲート電極６６とフィールドプレート７２との間には、十分な寿命がなかったことが考えられる。特に、高周波かつ高出力のパワー素子として用いられる、窒化物半導体を用いた半導体装置では、ドレイン電極６４には例えば５０Ｖの高電圧が印加される。また、ゲート電極６６に印加される電圧も高い。このため、ソース電極６２に電気的に接続したフィールドプレート７２とゲート電極６６との間の電位差により、フィールドプレート７２とゲート電極６６との間に設けられた窒化シリコン膜６８の膜質の悪い段差部７０で破壊が生じ易くなると考えられる。
そこで、下部電極（上記のゲート電極に相当）を覆うように窒化シリコン膜を形成し、下部電極の形状に起因して窒化シリコン膜に形成された段差部に沿って、窒化シリコン膜上に上部電極（上記のフィールドプレートに相当）を形成した構造のキャパシタを作製し、ＴＤＤＢ（Time Dependent Dielectric Breakdown）試験を実施した。その結果、平坦な構造をした場合のキャパシタからは、かけ離れた初期故障が発生することが判明した。例えば信頼度要求の指標である０．１％故障寿命を推測すると、動作温度２００℃において２０Ｖの電圧で０．８年、１０Ｖ電圧でも５年程度であった。これは、図１に示した構造の半導体装置において、更なる高温・高電圧動作を実現する上での課題と言える。そこで、このような課題を解決すべく、高温・高電圧で動作させた場合でも故障の発生を抑制することが可能な半導体装置の実施例について以下に説明する。
図２は、実施例１に係る半導体装置の断面模式図の例である。実施例１では、窒化物半導体のＨＥＭＴの場合を例に説明する。図２のように、実施例１に係る半導体装置は、例えばＳｉＣ（炭化シリコン）基板１０上に、ＡｌＮ（窒化アルミニウム）からなるシード層１２、ＧａＮ電子走行層１４、ｎ型のＡｌＧａＮ電子供給層１６、ｎ型のＧａＮキャップ層１８が順次積層されている。シード層１２の厚さは例えば３００ｎｍであり、ＧａＮ電子走行層１４の厚さは例えば１０００ｎｍであり、ＡｌＧａＮ電子供給層１６の厚さは例えば２０ｎｍであり、ＧａＮキャップ層１８の厚さは例えば５ｎｍである。ＧａＮ電子走行層１４とＡｌＧａＮ電子供給層１６との界面には２ＤＥＧ（２次元電子ガス）が生じてチャネル層１７が形成される。なお、基板１０は、ＳｉＣ基板の他、サファイア基板やＳｉ（シリコン）基板を用いることもできる。
ＧａＮキャップ層１８の表面には、ソース電極２０とドレイン電極２２とが設けられている。ソース電極２０およびドレイン電極２２は、例えばＧａＮキャップ層１８側からＴａ（タンタル）、Ａｌ（アルミニウム）が順次積層された２層構造をしている。ソース電極２０とドレイン電極２２との間のＧａＮキャップ層１８の表面には、ゲート電極２４が設けられている。ゲート電極２４は、例えばＧａＮキャップ層１８側からＮｉ（ニッケル）、Ａｕ（金）が順次積層された２層構造をしている。
ゲート電極２４を覆うように、ＧａＮキャップ層１８上に第１窒化シリコン膜２６が設けられている。第１窒化シリコン膜２６の厚さは例えば４００ｎｍである。第１窒化シリコン膜２６には、ゲート電極２４の形状に起因した段差部２８が形成されている。ゲート電極２４とドレイン電極２２との間の第１窒化シリコン膜２６の上面に接して、例えば厚さ２００〜３００ｎｍのＡｕからなる第１フィールドプレート３０が設けられている。第１フィールドプレート３０は、段差部２８にかからないように、段差部２８から離れた位置の平坦面に設けられている。
第１フィールドプレート３０を覆うように、第１窒化シリコン膜２６の上面に接して第２窒化シリコン膜３２が設けられている。第２窒化シリコン膜３２の厚さは例えば４００ｎｍである。第２窒化シリコン膜３２の上面に接してシールド電極３４が設けられている。シールド電極３４は、第１フィールドプレート３０の上方からゲート電極２４の上方を経由してソース電極２０の上方まで延在して設けられている。
ソース電極２０およびドレイン電極２２の上面に接し、第１窒化シリコン膜２６と第２窒化シリコン膜３２を貫通する引き出し配線３６が設けられている。ソース電極２０の上面に接して設けられた引き出し配線３６とシールド電極３４とは接続している。つまり、シールド電極３４は、ゲート電極２４の上方を通ってソース電極２０に接続されている。このため、シールド電極３４は、ソース電極２０に電気的に接続し、ソース電極２０と同電位となっている。また、シールド電極３４は、引き出し配線の機能を兼ねている。このため、シールド電極３４は、例えば厚さ１〜３μｍのＡｕからなる。シールド電極３４と第１フィールドプレート３０とは、活性領域の外側で、引き出し配線３６と貫通配線を介して電気的に接続している。つまり、第１フィールドプレート３０も、ソース電極２０に電気的に接続し、ソース電極２０と同電位となっている。
図３は、実施例１に係る半導体装置の平面模式図の例である。図３のように、ＧａＮキャップ層１８上に、複数のソース電極２０、複数のドレイン電極２２、および複数のゲート電極２４が設けられている。ソース電極２０、ドレイン電極２２、およびゲート電極２４は、同じ方向に延在している。ソース電極２０等が延在する方向をフィンガー方向とする。複数のソース電極２０は、活性領域３８に互いに並列に設けられている。複数のドレイン電極２２は、ソース電極２０と交互に配置されるように、活性領域３８に互いに並列に設けられている。複数のゲート電極２４は、ソース電極２０とドレイン電極２２との間の活性領域３８にそれぞれ互いに並列に設けられている。なお、ソース電極２０、ドレイン電極２２、およびゲート電極２４が交差する領域が活性領域３８である。
複数のソース電極２０は、引き出し配線３６を介して、活性領域３８の外側で、ソースバスライン４０に接続する。同様に、複数のドレイン電極２２は、引き出し配線３６を介して、活性領域３８の外側で、ドレインバスライン４２に接続する。複数のゲート電極２４は、活性領域３８の外側で、ゲートバスライン４４に接続する。ソースバスライン４０とドレインバスライン４２とは、活性領域３８を挟んで反対側に設けられ、ゲートバスライン４４は、ソースバスライン４０と同じ側に設けられている。
複数の第１フィールドプレート３０が、ゲート電極２４とドレイン電極２２との間にそれぞれ設けられている。第１フィールドプレート３０は、活性領域３８を跨ぐように、フィンガー方向に延在している。シールド電極３４は、ソース電極２０の両側に位置する第１フィールドプレート３０の一方から他方にかけて延在して設けられている。つまり、シールド電極３４は、第１フィールドプレート３０、ゲート電極２４、およびソース電極２０の上面を覆うように設けられている。第１フィールドプレート３０は、活性領域３８の外側で第２窒化シリコン膜３２を貫通して設けられた貫通配線４６と、活性領域３８の外側を通る引き出し配線３６と、を介してソース電極２０に電気的に接続されている。つまり、第１フィールドプレート３０とソース電極２０とは、活性領域３８の外側で電気的に接続されている。即ち、シールド電極３４と第１フィールドプレート３０とは、活性領域３８の外側で、第２窒化シリコン膜３２を貫通して設けられた貫通配線４６と引き出し配線３６とを介して電気的に接続されている。
第１フィールドプレート３０とシールド電極３４とは、ソース電極２０と電気的に共通に接続されることが望ましい。ここで、第１フィールドプレート３０とシールド電極３４とを活性領域３８の内側で接続する場合、それらを接続するための領域を第1フィールドプレート３０に確保する必要がある。第1フィールドプレート３０の形状は、電界緩和効果およびドレインとの結合容量を勘案して適切に設計されるが、上記のように接続のための領域を確保することで、その設計形状が変化してしまう。すなわち、第１フィールドプレート３０とソース電極２０とは、活性領域３８の外側のみで電気的に接続されることが好ましい。そこで、実施例１のように、第１フィールドプレート３０とソース電極２０との接続を活性領域３８の外側で行うことは、第１フィールドプレート３０の活性領域３８の内側における形状変化を回避できるので、特性劣化の回避に寄与する。なお、第１フィールドプレート３０の活性領域３８の内側における形状変化を回避するには、種々の構造が考えられる。例えば、第１フィールドプレート３０は、活性領域３８の外側を通る配線によりソース電極２０と接続し、シールド電極３４は、ゲート電極２４上を通ってソース電極２０と接続する構造である場合である。
次に、実施例１に係る半導体装置の製造方法を説明する。図４（ａ）から図４（ｃ）は、実施例１に係る半導体装置の製造方法を示す断面模式図の例である。図４（ａ）のように、ＳｉＣ基板１０上に、例えばＭＯＣＶＤ法（有機金属気相成長法）を用いて、シード層１２、ＧａＮ電子走行層１４、ＡｌＧａＮ電子供給層１６、ＧａＮキャップ層１８をエピタキシャル成長により順次積層する。ＧａＮキャップ層１８の上面に、例えば蒸着法およびリフトオフ法を用いて、ソース電極２０およびドレイン電極２２を形成する。その後、例えば５００〜８００℃の温度でアニールを行い、ＡｌＧａＮ電子供給層１６にオーミック接触するオーミック電極としてのソース電極２０およびドレイン電極２２を形成する。次いで、例えば蒸着法およびリフトオフ法を用いて、ソース電極２０とドレイン電極２２との間のＧａＮキャップ層１８の上面に、ゲート電極２４を形成する。
図４（ｂ）のように、例えばプラズマＣＶＤ法（プラズマ化学気相成長法）を用いて、ゲート電極２４を覆うように第１窒化シリコン膜２６を形成する。第１窒化シリコン膜２６には、ゲート電極２４の形状に起因した段差部２８が形成される。次いで、例えば蒸着法およびリフトオフ法を用いて、ゲート電極２４とドレイン電極２２との間の第１窒化シリコン膜２６の上面であって、段差部２８にかからない平坦面に、第１フィールドプレート３０を形成する。
図４（ｃ）を参照に、例えばプラズマＣＶＤ法を用いて、第１フィールドプレート３０を覆うように第１窒化シリコン膜２６の上面に、第２窒化シリコン膜３２を形成する。ソース電極２０およびドレイン電極２２上の第１窒化シリコン膜２６と第２窒化シリコン膜３２とを、例えばエッチング法を用いて除去して開口部を形成する。次いで、例えばメッキ法を用いて、開口部に埋め込まれる引き出し配線３６と、第２窒化シリコン膜３２の上面に第１フィールドプレート３０の上方からソース電極２０の上方まで延在するシールド電極３４と、を形成する。これにより、実施例１に係る半導体装置が完成する。
以上説明してきたように、実施例１によれば、第１フィールドプレート３０を、ゲート電極２４とドレイン電極２２との間に、ゲート電極２４を覆うように形成された第１窒化シリコン膜２６の上面に接しかつ段差部２８から離れた位置の平坦面に設けている。また、第１フィールドプレート３０をソース電極２０に電気的に接続させている。これにより、ゲート電極２４とドレイン電極２２との間の電界強度緩和の効果が得られ、ソース・ドレイン間耐圧またはゲート・ドレイン間耐圧の向上と電流コラプスの抑制とを実現できると共に、第１窒化シリコン膜２６の膜質の悪い段差部２８を挟んだゲート電極２４と第１フィールドプレート３０との間の距離を長くでき、耐圧を確保できる。
また、シールド電極３４を、第１フィールドプレート３０を覆うように第１窒化シリコン膜２６の上面に接して形成された第２窒化シリコン膜３２の上面に接して、第１フィールドプレート３０の上方からゲート電極２４の上方にかけて延在して設けている。また、シールド電極３４をソース電極２０に電気的に接続させている。これにより、ドレイン電極２２からの電界に対してゲート電極２４をシールドする効果が得られる。また、第１窒化シリコン膜２６の膜質の悪い段差部２８を挟んだゲート電極２４とシールド電極３４との間の距離を長くでき、耐圧を確保できる。
このように、実施例１によれば、ゲート電極２４と第１フィールドプレート３０およびシールド電極３４との間の耐圧を確保できるため、高温・高電圧で動作させた場合であっても、段差部２８での第１窒化シリコン膜２６の破壊を抑制でき、故障の発生を抑えることができる。
実施例１において、第１窒化シリコン膜２６の厚さは、４００ｎｍである場合を例に示したが、これに限られる訳ではない。しかしながら、第１窒化シリコン膜２６の厚さが厚すぎると、第１フィールドプレート３０による電界緩和の効果が得られ難くなるため好ましくなく、また、６００ｎｍより厚くなると、段差部２８での破壊が生じ難くなるため、第１窒化シリコン膜２６の厚さは６００ｎｍ以下である場合が好ましい。また、第１窒化シリコン膜２６の厚さが薄くなりすぎると、段差部２８だけでなく平坦部においても第１窒化シリコン膜２６に破壊が生じ易くなるため、第１窒化シリコン膜２６の厚さは２００ｎｍ以上の場合が好ましい。したがって、第１窒化シリコン膜２６の厚さは、２００ｎｍから６００ｎｍである場合が好ましく、３００ｎｍから５００ｎｍである場合がより好ましく、３００ｎｍから４００ｎｍである場合がさらに好ましい。
実施例１においては、窒化物半導体のＨＥＭＴの場合を例に説明したが、これに限られない。例えば、砒素を含むＩＩＩ−Ｖ族化合物半導体層を有するＨＥＭＴの場合でもよいし、窒素を含むＩＩＩ−Ｖ族化合物半導体層または砒素を含むＩＩＩ−Ｖ族化合物半導体層を有するＨＥＭＴ以外の半導体装置の場合でもよい。特に、高出力で動作する半導体装置である場合が好ましい。窒素を含むＩＩＩ−Ｖ族化合物半導体の例として、ＧａＮ、ＩｎＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ等が挙げられる。砒素を含むＩＩＩ−Ｖ族化合物半導体の例として、ＧａＡｓ、ＩｎＡｓ、ＡｌＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＡｌＧａＡｓ等が挙げられる。
図５は、実施例２に係る半導体装置の断面模式図の例である。図５のように、実施例１に係る半導体装置と異なる点は、第１フィールドプレート３０とドレイン電極２２との間に、第２窒化シリコン膜３２の上面に接して、例えば厚さ２００〜３００ｎｍのＡｕからなる第２フィールドプレート４８が設けられている。第２フィールドプレート４８を覆うように、第２窒化シリコン膜３２の上面に接して第３窒化シリコン膜５０が設けられている。シールド電極３４が、第３窒化シリコン膜５０の上面に接して、第２フィールドプレート４８の上方からソース電極２０の上方にかけて延在して設けられている点である。その他の構成については、実施例１と同じであり、図２に示しているため、ここでは説明を省略する。
図６は、ゲート電極２４、第１フィールドプレート３０、シールド電極３４、および第２フィールドプレート４８の位置関係を説明する平面模式図の例である。図６のように、第１フィールドプレート３０と第２フィールドプレート４８は、活性領域３８を跨ぐように設けられている。シールド電極３４は、第２フィールドプレート４８の上方からゲート電極２４の上方を経由してソース電極２０の上方まで延在している。つまり、シールド電極３４は、第２フィールドプレート４８、第１フィールドプレート３０、およびゲート電極２４の上面を覆うように設けられている。第２フィールドプレート４８とシールド電極３４とは、活性領域３８の外側で、引き出し配線３６と貫通配線とを介して電気的に接続され、第１フィールドプレート３０とシールド電極３４とは、活性領域３８の外側で、引き出し配線３６と貫通配線とを介して電気的に接続されている。よって、第１フィールドプレート３０と第２フィールドプレート４８とは、ソース電極２０と同電位となっている。その他の構成については、実施例１と同じであり、図３に示しているため、ここでは説明を省略する。
実施例２に係る半導体装置は、図４（ｃ）で説明した、第２窒化シリコン膜３２を形成した後に、例えば蒸着法およびリフトオフ法を用いて第２フィールドプレート４８を形成し、その後、例えばプラズマＣＶＤ法を用いて第３窒化シリコン膜５０を形成する。そして、引き出し配線３６とシールド電極３４とを形成することで製造できる。
実施例２によれば、第１フィールドプレート３０とドレイン電極２２との間に、第２窒化シリコン膜３２の上面に接して第２フィールドプレート４８が設けられている。これにより、ゲート電極２４とドレイン電極２２との間の電界強度緩和の効果がより大きく得られる。
また、シールド電極３４を、第２フィールドパターン４８の上方からゲート電極２４の上方にかけて延在して設けることで、ドレイン電極２２からの電界に対してゲート電極２４をシールドする効果が得られる。
実施例２においては、シールド電極３４は、第２フィールドパターン４８を覆う第３窒化シリコン膜５０の上面に接して設けられ、第２フィールドパターン４８の上方からゲート電極２４の上方にかけて延在する場合を例に示したが、これに限られない。例えば、シールド電極３４を、第３窒化シリコン膜５０の上面に接して、第１フィールドパターン３０の上方からゲート電極２４の上方にかけて設ける場合でもよい。また、例えば、第３窒化シリコン膜５０を設けずに、シールド電極３４を、第２窒化シリコン膜３２の上面に接して、第１フィールドパターン３０の上方からゲート電極２４の上方にかけて設ける場合でもよい。これらの場合でも、ドレイン電極２２からの電界に対してゲート電極２４をシールドする効果は得られる。
図７は、実施例３に係る半導体装置の断面模式図の例である。図７のように、第２窒化シリコン膜３２の上面に接して設けられたシールド電極３４は、第１フィールドプレート３０の上方からゲート電極２４の上方にかけて延在し、ソース電極２０の上方にまでは延在していない。そして、シールド電極３４を覆うように、第２窒化シリコン膜３２の上面に接して、例えば窒化シリコン膜である絶縁膜５４が設けられている。つまり、実施例１の場合と異なり、シールド電極３４は、引き出し配線としての機能を有さない。その他の構成については、実施例１に係る半導体装置と同じであり、図２に示しているので、ここでは説明を省略する。
図８は、ゲート電極２４、第１フィールドプレート３０、およびシールド電極３４の位置関係を説明する平面模式図の例である。図８のように、第１フィールドプレート３０は、活性領域３８を跨ぐように設けられている。シールド電極３４は、第１フィールドプレート３０の上方からゲート電極２４の上方まで延在している。つまり、シールド電極３４は、第１フィールドプレート３０およびゲート電極２４の上面を覆うように設けられている。ソース電極２０に電気的に接続する引き出し配線３６と第１フィールドプレート３０とは、活性領域３８の外側で貫通配線により電気的に接続されている。ソース電極２０に電気的に接続する引き出し配線３６とシールド電極３４についても、活性領域３８の外側で貫通配線により電気的に接続されている。その他の構成については、実施例１と同じであり、図３に示しているため、ここでは説明を省略する。
実施例３に係る半導体装置は、図４（ｃ）で説明した、第２窒化シリコン膜３２を形成した後に、例えば蒸着法およびリフトオフ法を用いてシールド電極３４を形成し、その後、例えばプラズマＣＶＤ法を用いて絶縁膜５４を形成する。そして、引き出し配線３６を形成することで製造できる。
実施例３によれば、第１フィールドプレート３０は第２窒化シリコン膜３２および絶縁膜５４に覆われ、シールド電極３４は絶縁膜５４に覆われている。これにより、第１フィールドプレート３０およびシールド電極３４を絶縁膜内に埋め込むことができ、半導体装置の耐湿性を向上させることができる。
実施例３において、絶縁膜５４は窒化シリコン膜である場合を例に示したが、これに限らず、例えば酸化シリコン（ＳｉＯ２）膜や酸窒化シリコン（ＳｉＯＮ）膜など、絶縁膜であればその他の材料からなる膜でもよい。また、実施例２のように第１フィールドプレート３０とドレイン電極２２との間の第２窒化シリコン膜３２の上面に接して第２フィールドパターンを設けて、絶縁膜５４を、シールド電極３４と第２フィールドパターンとを覆うように第２窒化シリコン膜３２の上面に設ける場合でもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０ 基板
１２ シード層
１４ ＧａＮ電子走行層
１６ ＡｌＧａＮ電子供給層
１８ ＧａＮキャップ層
２０ ソース電極
２２ ドレイン電極
２４ ゲート電極
２６ 第１窒化シリコン膜
２８ 段差部
３０ 第１フィールドプレート
３２ 第２窒化シリコン膜
３４ シールド電極
３６ 引き出し配線
３８ 活性領域
４０ ソースバスライン
４２ ドレインバスライン
４４ ゲートバスライン
４６ 貫通配線
４８ 第２フィールドプレート
５０ 第３窒化シリコン膜
５４ 絶縁膜
１２ シード層
１４ ＧａＮ電子走行層
１６ ＡｌＧａＮ電子供給層
１８ ＧａＮキャップ層
２０ ソース電極
２２ ドレイン電極
２４ ゲート電極
２６ 第１窒化シリコン膜
２８ 段差部
３０ 第１フィールドプレート
３２ 第２窒化シリコン膜
３４ シールド電極
３６ 引き出し配線
３８ 活性領域
４０ ソースバスライン
４２ ドレインバスライン
４４ ゲートバスライン
４６ 貫通配線
４８ 第２フィールドプレート
５０ 第３窒化シリコン膜
５４ 絶縁膜
Claims (7)
- 基板上に設けられた半導体層と、
前記半導体層上の活性領域に設けられたソース電極およびドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記半導体層上の前記活性領域に設けられたゲート電極と、
前記ゲート電極を覆うように前記半導体層上に設けられ、前記ゲート電極の形状に起因した段差部を有する第１窒化シリコン膜と、
前記ゲート電極と前記ドレイン電極との間であって、前記段差部から離れた位置で前記第１窒化シリコン膜の上面に接して設けられ、前記ソース電極と電気的に接続された第１フィールドプレートと、
前記第１フィールドプレートを覆うように前記第１窒化シリコン膜の上面に接して設けられた第２窒化シリコン膜と、
前記第２窒化シリコン膜上に設けられ、前記第１フィールドプレートの上方から前記ゲート電極の上方にかけて延在し、前記ソース電極と電気的に接続されたシールド電極と、を有し、
前記第１フィールドプレートと前記ソース電極とは、前記活性領域の外側で電気的に接続されてなり、
前記第１フィールドプレートと前記シールド電極とは前記活性領域から前記活性領域の外側に延在して設けられ、前記活性領域の外側において前記第２窒化シリコン膜を貫通して配置された貫通配線によって前記第１フィールドプレートと前記シールド電極とは接続されていることを特徴とする半導体装置。 - 前記第１フィールドプレートと前記ドレイン電極との間であって、前記第２窒化シリコン膜の上面に接して設けられ、前記ソース電極に電気的に接続された第２フィールドプレートを有することを特徴とする請求項１記載の半導体装置。
- 前記シールド電極を覆うように絶縁膜が設けられ、前記絶縁膜上には前記ソース電極に電気的に接続されたフィールドプレート及びシールド電極は設けられていないことを特徴とする請求項１または２記載の半導体装置。
- 前記第１窒化シリコン膜の厚さは、２００ｎｍから６００ｎｍであることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
- 前記半導体層は、窒素を含むＩＩＩ−Ｖ族化合物半導体層または砒素を含むＩＩＩ−Ｖ族化合物半導体層であることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
- 前記第２フィールドプレートは、前記第２窒化シリコン膜に設けられた前記第１フィールドプレートの形状に起因した段差部から離れた位置で前記第２窒化シリコン膜の上面に接して設けられていることを特徴とする請求項２記載の半導体装置。
- 前記第１フィールドプレートは、活性領域の外側を通る配線により前記ソース電極と接続され、前記シールド電極は、前記ゲート電極上を通って前記ソース電極と接続されることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010163409A JP5649347B2 (ja) | 2010-07-20 | 2010-07-20 | 半導体装置 |
| US13/186,009 US8530936B2 (en) | 2010-07-20 | 2011-07-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010163409A JP5649347B2 (ja) | 2010-07-20 | 2010-07-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012028423A JP2012028423A (ja) | 2012-02-09 |
| JP5649347B2 true JP5649347B2 (ja) | 2015-01-07 |
Family
ID=45492853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010163409A Active JP5649347B2 (ja) | 2010-07-20 | 2010-07-20 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8530936B2 (ja) |
| JP (1) | JP5649347B2 (ja) |
Families Citing this family (60)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9136364B2 (en) | 2009-09-16 | 2015-09-15 | Power Integrations, Inc. | Field effect transistor with access region recharge |
| JP5776217B2 (ja) * | 2011-02-24 | 2015-09-09 | 富士通株式会社 | 化合物半導体装置 |
| US10002957B2 (en) | 2011-12-21 | 2018-06-19 | Power Integrations, Inc. | Shield wrap for a heterostructure field effect transistor |
| JP2013182992A (ja) * | 2012-03-01 | 2013-09-12 | Toshiba Corp | 半導体装置 |
| JP2013183062A (ja) * | 2012-03-02 | 2013-09-12 | Toshiba Corp | 半導体装置 |
| JP6004319B2 (ja) * | 2012-04-06 | 2016-10-05 | 住友電工デバイス・イノベーション株式会社 | 半導体装置および半導体装置の製造方法 |
| US9136341B2 (en) * | 2012-04-18 | 2015-09-15 | Rf Micro Devices, Inc. | High voltage field effect transistor finger terminations |
| US9443941B2 (en) * | 2012-06-04 | 2016-09-13 | Infineon Technologies Austria Ag | Compound semiconductor transistor with self aligned gate |
| US9245879B2 (en) * | 2012-06-29 | 2016-01-26 | Power Integrations, Inc. | Static discharge system |
| US10192981B2 (en) | 2012-06-29 | 2019-01-29 | Power Integrations, Inc. | Switching device with charge distribution structure |
| US9124221B2 (en) | 2012-07-16 | 2015-09-01 | Rf Micro Devices, Inc. | Wide bandwidth radio frequency amplier having dual gate transistors |
| US9917080B2 (en) | 2012-08-24 | 2018-03-13 | Qorvo US. Inc. | Semiconductor device with electrical overstress (EOS) protection |
| US9202874B2 (en) | 2012-08-24 | 2015-12-01 | Rf Micro Devices, Inc. | Gallium nitride (GaN) device with leakage current-based over-voltage protection |
| US9142620B2 (en) | 2012-08-24 | 2015-09-22 | Rf Micro Devices, Inc. | Power device packaging having backmetals couple the plurality of bond pads to the die backside |
| US8988097B2 (en) | 2012-08-24 | 2015-03-24 | Rf Micro Devices, Inc. | Method for on-wafer high voltage testing of semiconductor devices |
| US9147632B2 (en) | 2012-08-24 | 2015-09-29 | Rf Micro Devices, Inc. | Semiconductor device having improved heat dissipation |
| US9070761B2 (en) | 2012-08-27 | 2015-06-30 | Rf Micro Devices, Inc. | Field effect transistor (FET) having fingers with rippled edges |
| US9129802B2 (en) | 2012-08-27 | 2015-09-08 | Rf Micro Devices, Inc. | Lateral semiconductor device with vertical breakdown region |
| WO2014050054A1 (ja) * | 2012-09-28 | 2014-04-03 | パナソニック株式会社 | 半導体装置 |
| US9325281B2 (en) | 2012-10-30 | 2016-04-26 | Rf Micro Devices, Inc. | Power amplifier controller |
| US9425267B2 (en) * | 2013-03-14 | 2016-08-23 | Freescale Semiconductor, Inc. | Transistor with charge enhanced field plate structure and method |
| JP6211804B2 (ja) * | 2013-05-30 | 2017-10-11 | トランスフォーム・ジャパン株式会社 | 半導体装置 |
| US10566429B2 (en) * | 2013-08-01 | 2020-02-18 | Dynax Semiconductor, Inc. | Semiconductor device and method of manufacturing the same |
| CN103367403B (zh) * | 2013-08-01 | 2019-10-08 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
| US9331154B2 (en) * | 2013-08-21 | 2016-05-03 | Epistar Corporation | High electron mobility transistor |
| JP2015177016A (ja) * | 2014-03-14 | 2015-10-05 | 株式会社東芝 | 半導体装置 |
| US9455327B2 (en) | 2014-06-06 | 2016-09-27 | Qorvo Us, Inc. | Schottky gated transistor with interfacial layer |
| US10229978B2 (en) | 2014-06-06 | 2019-03-12 | Delta Electronics, Inc. | Semiconductor device and manufacturing method thereof |
| US9536803B2 (en) | 2014-09-05 | 2017-01-03 | Qorvo Us, Inc. | Integrated power module with improved isolation and thermal conductivity |
| US9559161B2 (en) * | 2014-11-13 | 2017-01-31 | Infineon Technologies Austria Ag | Patterned back-barrier for III-nitride semiconductor devices |
| US9590087B2 (en) | 2014-11-13 | 2017-03-07 | Infineon Technologies Austria Ag | Compound gated semiconductor device having semiconductor field plate |
| US10615158B2 (en) | 2015-02-04 | 2020-04-07 | Qorvo Us, Inc. | Transition frequency multiplier semiconductor device |
| US10062684B2 (en) | 2015-02-04 | 2018-08-28 | Qorvo Us, Inc. | Transition frequency multiplier semiconductor device |
| CN105322005B (zh) * | 2015-04-17 | 2018-07-06 | 苏州捷芯威半导体有限公司 | 一种半导体器件及其制作方法 |
| CN106328703B (zh) * | 2015-06-18 | 2019-07-19 | 台达电子工业股份有限公司 | 半导体装置 |
| TWI626742B (zh) * | 2015-06-18 | 2018-06-11 | 台達電子工業股份有限公司 | 半導體裝置 |
| TWI617027B (zh) | 2015-07-03 | 2018-03-01 | 台達電子工業股份有限公司 | 半導體裝置 |
| US10056478B2 (en) * | 2015-11-06 | 2018-08-21 | Taiwan Semiconductor Manufacturing Company Ltd. | High-electron-mobility transistor and manufacturing method thereof |
| US9871067B2 (en) * | 2015-11-17 | 2018-01-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Infrared image sensor component |
| CN106298882B (zh) * | 2016-08-04 | 2019-10-08 | 苏州能讯高能半导体有限公司 | 高电子迁移率晶体管器件及其制造方法 |
| CN107170796B (zh) * | 2017-03-29 | 2020-05-05 | 西安电子科技大学 | 分段栅场板垂直型电流孔径功率器件及其制作方法 |
| JP7050432B2 (ja) | 2017-07-05 | 2022-04-08 | ソニーセミコンダクタソリューションズ株式会社 | 撮像装置 |
| JP6978151B2 (ja) * | 2017-09-28 | 2021-12-08 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法および半導体装置 |
| CN111527592A (zh) * | 2017-12-28 | 2020-08-11 | 罗姆股份有限公司 | 氮化物半导体装置 |
| CN110112211A (zh) * | 2018-02-01 | 2019-08-09 | 世界先进积体电路股份有限公司 | 半导体装置及其制造方法 |
| US11043563B2 (en) * | 2018-03-12 | 2021-06-22 | Vanguard International Semiconductor Corporation | Semiconductor devices and methods for fabricating the same |
| JP7021038B2 (ja) | 2018-09-18 | 2022-02-16 | 株式会社東芝 | 半導体装置 |
| JP6615414B1 (ja) * | 2018-11-13 | 2019-12-04 | 三菱電機株式会社 | 高周波増幅器および高周波増幅器モジュール |
| CN109659366A (zh) * | 2018-12-21 | 2019-04-19 | 英诺赛科（珠海）科技有限公司 | 高电子迁移率晶体管及其制造方法 |
| JP2020150193A (ja) * | 2019-03-15 | 2020-09-17 | 株式会社東芝 | 半導体装置 |
| JP7227048B2 (ja) * | 2019-03-25 | 2023-02-21 | 株式会社アドバンテスト | 半導体装置 |
| US10964788B1 (en) * | 2019-11-27 | 2021-03-30 | Vanguard International Semiconductor Corporation | Semiconductor device and operating method thereof |
| IT201900023475A1 (it) * | 2019-12-10 | 2021-06-10 | St Microelectronics Srl | Transistore hemt includente regioni di field plate e relativo processo di fabbricazione |
| CN113035943A (zh) * | 2019-12-25 | 2021-06-25 | 华润微电子（重庆）有限公司 | 具有场板结构的hemt器件及其制备方法 |
| CN111509041A (zh) * | 2020-04-17 | 2020-08-07 | 英诺赛科（珠海）科技有限公司 | 半导体器件及其制造方法 |
| US11923424B2 (en) * | 2020-12-31 | 2024-03-05 | Nxp B.V. | Semiconductor device with conductive elements formed over dielectric layers and method of fabrication therefor |
| CN113924655B (zh) * | 2021-08-11 | 2023-06-13 | 英诺赛科(苏州)科技有限公司 | 半导体器件及其制造方法 |
| CN113903798B (zh) * | 2021-09-30 | 2023-07-28 | 湖南三安半导体有限责任公司 | 氮化镓双向开关器件及其制备方法 |
| US20240120825A1 (en) * | 2022-10-04 | 2024-04-11 | Wisconsin Alumni Research Foundation | High-Efficiency Drive Circuit And Bidirectional FET |
| CN117457735A (zh) * | 2023-12-22 | 2024-01-26 | 英诺赛科（珠海）科技有限公司 | 一种晶体管结构及其制作方法、芯片 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7550783B2 (en) | 2004-05-11 | 2009-06-23 | Cree, Inc. | Wide bandgap HEMTs with source connected field plates |
| US7573078B2 (en) * | 2004-05-11 | 2009-08-11 | Cree, Inc. | Wide bandgap transistors with multiple field plates |
| JP2008277604A (ja) * | 2007-05-01 | 2008-11-13 | Oki Electric Ind Co Ltd | 電界効果トランジスタ |
-
2010
- 2010-07-20 JP JP2010163409A patent/JP5649347B2/ja active Active
-
2011
- 2011-07-19 US US13/186,009 patent/US8530936B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012028423A (ja) | 2012-02-09 |
| US8530936B2 (en) | 2013-09-10 |
| US20120018735A1 (en) | 2012-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5649347B2 (ja) | 半導体装置 | |
| JP5700501B2 (ja) | 半導体装置 | |
| US9911843B2 (en) | Semiconductor device | |
| CN105938799B (zh) | 半导体器件的制造方法和半导体器件 | |
| JP5712516B2 (ja) | 半導体装置 | |
| US9093512B2 (en) | Compound semiconductor device | |
| JP5712583B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JP4550163B2 (ja) | 半導体装置及びその製造方法 | |
| JP2014011350A (ja) | 半導体装置の製造方法 | |
| US10109715B2 (en) | Semiconductor device | |
| CN211578757U (zh) | 高电子迁移率晶体管 | |
| WO2013137267A1 (ja) | 窒化物系化合物半導体素子 | |
| US8629455B2 (en) | Power semiconductor device | |
| JP5948500B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| US10672876B2 (en) | Field-effect transistor having a bypass electrode connected to the gate electrode connection section | |
| JP6228747B2 (ja) | 電力半導体素子 | |
| JP6171250B2 (ja) | 半導体装置 | |
| US8415249B2 (en) | Method of manufacturing semiconductor device | |
| JP2021114590A (ja) | 半導体装置、半導体装置の製造方法及び電子装置 | |
| WO2023197088A1 (zh) | 半导体元件及其制作方法 | |
| JP5645526B2 (ja) | 半導体装置 | |
| US20230326981A1 (en) | Semiconductor device and manufacturing method thereof | |
| WO2023201448A1 (zh) | 半导体元件及其制作方法 | |
| TW202341484A (zh) | 半導體元件及其製作方法 | |
| KR102034712B1 (ko) | 전력 반도체 소자 및 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130711 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140715 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140717 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140909 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141111 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141111 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5649347 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |