JP7021038B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
スイッチング電源回路やインバータ回路などの回路には、トランジスタやダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧及び低オン抵抗が求められる。そして、耐圧とオン抵抗の関係には、素子材料で決まるトレードオフ関係がある。
技術開発の進歩により、半導体素子は、主たる素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。窒化ガリウムや窒化アルミニウムガリウムなどの窒化物半導体を半導体素子の素子材料として用いることで、素子材料で決まるトレードオフ関係を改善できる。このため、半導体素子の飛躍的な高耐圧化や低オン抵抗化が可能である。
窒化物半導体を用いたトランジスタのスイッチング効率の特性指数としてオン抵抗で規格化したゲート・ドレイン間電荷量Ｒｏｎ・ＱＧＤが知られている。スイッチング効率を向上させるためには、Ｒｏｎ・ＱＧＤを下げることが求められている。
特開２０１５－１７０８２１号公報
本発明が解決しようとする課題は、スイッチング効率が優れた半導体装置を提供することにある。
実施形態の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層に電気的に接続された第１の電極と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層に電気的に接続された第２の電極と、第１の電極と第２の電極との間に位置したゲート電極と、第１の電極と接続された第１のフィールドプレート電極と、第１の電極と電気的に接続され、ゲート電極と第２の電極の間に位置した第２のフィールドプレート電極と、ゲート電極上に位置した第１の導電層と、第１の導電層上に位置した第２の導電層と、を備える。第１の電極から第２の電極に向かう方向におけるゲート電極と第２のフィールドプレート電極との間の第１の距離は、第１の電極から第２の電極に向かう方向における第１の導電層と第２のフィールドプレート電極との間の第２の距離より小さく、第１の電極から第２の電極に向かう方向における第２の導電層と第２のフィールドプレート電極との間の第３の距離以下である。第２の導電層の第１の電極側の端面は、ゲート電極の第１の電極側の端面よりも第１の電極側に位置している。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材についてはその説明を省略する場合がある。
本明細書中、「窒化物半導体層」は「ＧａＮ系半導体」を含む。「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ－３以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の窒化物半導体層と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層に電気的に接続された第１の電極（ソース）と、第１の窒化物半導体層の上に位置し、第１の窒化物半導体層に電気的に接続された第２の電極（ドレイン）と、第１の電極（ソース）と第２の電極（ドレイン）との間に位置したゲート電極と、第１の電極（ソース）と接続された第１のフィールドプレート電極（ＳＦＰ１）と、第１の電極（ソース）と電気的に接続され、ゲート電極と第２の電極（ドレイン）の間に位置した第２のフィールドプレート電極（ＳＦＰ２）と、ゲート電極上に位置した第１の導電層と、第１の導電層上に位置した第２の導電層と、を備える。第１の電極（ソース）から第２の電極（ドレイン）に向かう方向におけるゲート電極と第２のフィールドプレート電極との第１の距離（ｄ１）は、第１の電極（ソース）から第２の電極（ドレイン）に向かう方向における第１の導電層の第２の電極（ドレイン）側の端面から第２のフィールドプレート電極までの距離である第２の距離（ｄ２）は、第１の距離（ｄ１）より小さい。第１の距離（ｄ１）は、第１の電極（ソース）から第２の電極（ドレイン）に向かう方向における第２の導電層の第２の電極（ドレイン）側の端面から第２のフィールドプレート電極までの距離である第３の距離（ｄ３）以下である。
図１は、第１の実施形態の半導体装置の模式断面図である。半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）１００である。
ＨＥＭＴ１００は、基板１、バッファ層２、チャネル層３（第１の窒化物半導体層）、バリア層４（第２の窒化物半導体層）、ソース電極５（第１の電極）、ゲート電極６、ドレイン電極７（第２の電極）、第１フィールドプレート電極８、第２フィールドプレート電極９、第１の導電層１０、第２の導電層１１、及び、層間絶縁層１２を備える。
基板１は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板１上に、バッファ層２が設けられる。バッファ層２は、基板１とチャネル層３との間の格子不整合を緩和する機能を備える。バッファ層２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１－ＷＮ（０＜Ｗ≦１））の多層構造で形成される。
チャネル層３は、バッファ層２上に設けられる。チャネル層３は電子走行層とも称される。チャネル層３は、例えば、アンドープの窒化アルミウムガリウム（ＡｌＸＧａ１－ＸＮ（０≦Ｘ＜１））である。より具体的には、例えば、アンドープの窒化ガリウム（ＧａＮ）である。チャネル層３の膜厚は、例えば、０．１μｍ以上１０μｍ以下である。
バリア層４は、チャネル層３上に設けられる。バリア層４は電子供給層とも称される。バリア層４のバンドギャップは、チャネル層３のバンドギャップよりも大きい。バリア層４は、例えば、アンドープの窒化アルミウムガリウム（ＡｌＹＧａ１－ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ））である。より具体的には、例えば、アンドープのＡｌ０．２５Ｇａ０．７５Ｎである。バリア層４の膜厚は、例えば、2ｎｍ以上１００ｎｍ以下である。
チャネル層３とバリア層４との間は、ヘテロ接合界面となる。ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されＨＥＭＴ１００のキャリアとなる。
第１の電極５は、例えばソース電極である。ソース電極５は、チャネル層３及びバリア層４の上に設けられる。ソース電極５は、チャネル層３及びバリア層４に電気的に接続される。ソース電極５は、例えば、バリア層４に直接的に接する。
ソース電極５は、例えば、金属電極である。ソース電極５は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極５と、バリア層４との間はオーミックコンタクトであることが望ましい。
ゲート電極６は、チャネル層３及びバリア層４の上に設けられる。ゲート電極６は、チャネル層３及びバリア層４に電気的に接続される。ゲート電極６は、例えば、バリア層４に直接的に接する。ゲート電極６は、ソース電極５とドレイン電極７の間に設けられる。
ゲート電極６は、例えば、窒化チタン（ＴｉＮ）である。
ゲート電極６とバリア層の間には、図示しないゲート絶縁膜を設け、半導体装置１００をＭＩＳ（Metal Insulator Semiconductor）型ＨＥＭＴとすることもできる。ゲート絶縁層は、例えば、酸化物又は酸窒化物である。ゲート絶縁層は、例えば、酸化シリコン、酸化アルミニウム、酸窒化シリコン、又は、酸窒化アルミニウムである。
ドレイン電極７は、チャネル層３及びバリア層４の上に設けられる。ドレイン電極７は、チャネル層３及びバリア層４に電気的に接続される。ドレイン電極７は、例えば、バリア層４に接する。
ドレイン電極７は、例えば、金属電極である。ドレイン電極７は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ドレイン電極７と、バリア層４との間はオーミックコンタクトであることが望ましい。
ソース電極５とドレイン電極７との距離は、例えば、５μｍ以上３０μｍ以下である。
なお、ソース電極５及びドレイン電極７は、チャネル層３に直接的に接する構造とすることも可能である。
第１のフィールドプレート電極８は、ソース電極５と電気的に接続され、ドレイン電極７方向に延伸し、ゲート電極６の上方に位置している。第１のフィールドプレート電極８は、横方向の電界を緩和している。第１のフィールドプレート８は、ソース電極５と同電位となっている。第１のフィールドプレート電極８の延伸部分と第２の窒化物半導体層４の間には、ゲート電極５、第１の導電層１０、第２の導電層１１及び第２のフィールドプレート電極９が位置している。
第２のフィールドプレート電極９は、ソース電極５と電気的に接続され、ゲート電極６とドレイン電極７の間に、チャネル層３及びバリア層４と離間して位置している。第２のフィールドプレート電極９は、横方向の電界を緩和している。第２のフィールドプレート電極９とバリア層４の間には、層間絶縁膜１２が位置している。第２のフィールドプレート電極９は、ソース電極５と同電位となっている。第１のフィールドプレート電極８のドレイン電極７側の端面は、第２のフィールドプレート電極９のドレイン電極７側の端面よりもドレイン電極７側に位置している。
第１の導電層１０は、ゲート電極６上に位置し、ゲート電極６と電気的に接続されている。第１の導電層１０は、ゲート電極６と第２の導電層１１のコンタクトである。図１の断面図では、第１の導電層１０は、ゲート電極６及び第２の導電層１１と電気的及び直接的に接続している。第１の導電層１０は、ゲート電極６と第２の導電層１１の間に位置している。第１の導電層１０の幅（ソース電極５からドレイン電極７に向かう方向の距離）は、ゲート電極６の幅よりも狭い。例えば、第１の導電層１０の幅は、ゲート電極６の幅の０．５倍以下である。
第１の導電層１０は、例えば、金属層である。第１の導電層１０は、例えば、アルミニウムである。第１の導電層１０の電気比抵抗（Ωｍ ohm・m）は、ゲート電極６の電気比抵抗（Ωｍ ohm・m）よりも小さい。第１の導電層１０がゲート電極６よりも低抵抗であることで、ゲート電極６から第２の導電層１１までの部材全体の電気抵抗を下げることができる。第１の導電層１０の電気比抵抗（Ωｍ ohm・m）は、ゲート電極６の電気比抵抗（Ωｍ ohm・m）の２分の１以下であることが低抵抗化の観点から好ましい。
第２の導電層１１は、第１の導電層１０上に位置し、第１の導電層１０と電気的に接続されている。図１の断面図では、第２の導電層１１は、第１の導電層１０と電気的及び直接的に接続している。第２の導電層１１は、第１のフィールドプレート電極８と第１の導電層１０の間に位置している。
第２の導電層１１は、例えば、金属層である。第２の導電層１１は、例えば、アルミニウムである。第２の導電層１１の電気比抵抗（Ωｍ ohm・m）は、ゲート電極６の電気比抵抗（Ωｍ ohm・m）よりも小さい。第２の導電層１１がゲート電極６よりも低抵抗であることで、ゲート電極６から第２の導電層１１までの部材全体の電気抵抗を下げることができる。第１の導電層１０の電気比抵抗（Ωｍ ohm・m）及び第２の導電層１１の電気比抵抗（Ωｍ ohm・m）は、ゲート電極６の電気比抵抗（Ωｍ ohm・m）の２分の１以下であることが低抵抗化の観点から好ましい。
第１の導電層１０及び第２の導電層１１を設けることで、ＱＧＤを低減しつつ、電界分布を良好とすることができる。第１の導電層１０及び第２の導電層１１のドレイン電極７側の端面は、ゲート電極６のドレイン電極７側の端面よりもソース電極５側に位置している。つまり、ゲート電極６には、フィールドプレート電極は設けられていない。ゲートフィールドプレートを採用することで、ゲート－ドレイン間の電界のピークを抑制することが出来るが、ＱＧＤが増加してしまう。電界実施形態の構成を採用することにより、ゲート－ドレイン間の電界のピークを抑制し、さらに、ＱＧＤを低減することができる。ゲート－ドレイン間の電界のピークを抑制することで、電界集中を抑えることができる。そして、半導体装置１００は、ゲート－ドレイン間の電界のピークが低減し、ＱＧＤが低いことで、スイッチング特性に優れる。
図２と図３に、第１の実施形態の作用及び効果の説明図を示す。図２及び図３は、比較形態と実施形態のシミュレーション結果である。図２は、ＱＧＤ（縦軸）とＶＧＳ（横軸）の関係を示すグラフである。図３は、ゲート電極６からドレイン電極７方向（横軸）の電界分布（縦軸）を示している。第２フィールドプレート電極９が省略され、ゲートフィールドプレート電極を用いた半導体装置を比較形態としている。図２及び図３から、実施形態の半導体装置１００は、ＱＧＤを低減しつつ、良好な電界分布を有することが確認される。
ゲート－ドレイン間の電界のピークを抑制し、さらに、ＱＧＤを低減するために以下の関係を満たすことが好ましい。ソース電極５からドレイン電極７に向かう方向におけるゲート電極６（ドレイン電極７側の端面）と第２のフィールドプレート電極９（第２のフィールドプレート電極９のソース電極５側の端面）との間の第１の距離（ｄ１）は、ソース電極５からドレイン電極７に向かう方向における第１の導電層１０（ドレイン電極７側の端面）と第２のフィールドプレート電極９（第２のフィールドプレート電極９のソース電極５側の端面）との間の第２の距離（ｄ２）より小さいことが好ましい。さらに、第１の距離（ｄ１）は、ソース電極５からドレイン電極７に向かう方向における第２の導電層１１（ドレイン電極７側の端面）と第２のフィールドプレート電極９（第２のフィールドプレート電極９のソース電極５側の端面）との間の第３の距離（ｄ３）以下であることが好ましい。換言すると、ｄ１≦ｄ３及びｄ１＜ｄ２を満たすことが好ましい。
第２の導電層１１のドレイン電極７側の端部は、ソース電極５側に位置してもよい。このとき、０．０μｍ≦ｄ３－ｄ１≦０．３μｍを満たすことが好ましい。（ｄ３－ｄ１）が大きくなりすぎると、第２の導電層１１からゲート電極６間の導電性が低下するため好ましくない。
第２の導電層１１の厚さ（チャネル層３からバリア層４に向かう方向の距離）は、ゲート電極６の厚さの１０倍以上であることが好ましい。ゲート電極６に対して十分に厚い第２の導電層１１を用いることで、第２の導電層１１からゲート電極６間の抵抗が低減する。
第２の導電層１１の幅（ソース電極５からドレイン電極７に向かう方向の距離）が狭いと低抵抗化の効果が少ない。そこで、第２の導電層１１のソース電極５側の端面は、ゲート電極６のソース電極５側の端面よりもソース電極５側に位置していることが好ましい。
ゲート－ドレイン間の電界のピークを抑制する観点から、チャネル層３からバリア層４に向かう方向におけるゲート電極６の上面（第１の導電層１０側の端面）とチャネル層３（チャネル層３の第１の導電層１０側の端面）との間の第４の距離（ｄ４）は、チャネル層３からバリア層４に向かう方向における第２のフィールドプレート電極９（チャネル層３側の端面）とチャネル層３（チャネル層３の第１の導電層１０側の端面）との間の第５の距離（ｄ５）以下であることが好ましい。換言すると、ｄ４≦ｄ５を満たすことが好ましい。ｄ５が大きすぎると第２のフィールドプレート電極９が第１のフィールドプレート電極８に近づきすぎてしまい、第２のフィールドプレート電極９の電界分散効果が減ってしまいやすい。そこで、０．２ｄ５≦ｄ４≦ｄ５を満たすことが好ましい。これらの関係を満たすと、電流コラプスを抑制することが出来る観点からも好ましい。
ゲート－ドレイン間の電界のピークを抑制する観点から、第３の距離（ｄ３）は、０．１μｍ以上２．５μｍ以下であり、ソース電極５からドレイン電極７に向かう方向における第２のフィールドプレート電極９のドレイン電極７側の端面からドレイン電極７（ドレイン電極７のソース電極５側の面）まで距離である第６の距離（ｄ６）は、２．０μｍ以上２０．０μｍ以下であることが好ましい。
第２の導電層１１からゲート電極６間の抵抗を下げる観点から、第２の導電層１１は、ソース電極５に延伸している部分がより長いことが好ましい。そこで、ソース電極５からドレイン電極７に向かう方向における第２の導電層１１（ソース電極５側の端面）とゲート電極６（ソース電極５側）との間の第７の距離（ｄ７）は、ソース電極５からドレイン電極７に向かう方向におけるゲート電極６の幅Ｗの０．２倍以上であることが好ましい。換言すると、ｄ７≧０．２・Ｗを満たすことが好ましい。同観点から、ｄ７≧０．３・Ｗを満たすことがより好ましい。なお、第２の導電層１１は、ソース電極５に延伸している部分が長過ぎるとゲート・ソース間容量Cgsが増加することが好ましくない。そこで、０．２・Ｗ≦ｄ７≦０．９・Ｗを満たすことが好ましい。
層間絶縁膜１２は、層間絶縁膜１２は、例えば、酸化物、窒化物である。層間絶縁膜１２は、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（ＳｉＮ）、又は高誘電率（high-k）材料などである。high-k材料としては、酸化ハフニウム（ＨｆＯ２）などが挙げられる。
半導体層、半導体領域の元素の種類、元素濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。また、元素濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とアトムプローブ像との比較画像からも求めることが可能である。
（第２の実施形態）
第２の実施形態の半導体装置は、第１の実施形態の半導体装置の変形例である。図４に第２の実施形態の半導体装置１０１の模式断面図を示す。第２の実施形態の半導体装置１０１は、ｄ１＜ｄ２＜ｄ３を満たしていることと、第２フィールドプレート電極９が多段であること以外は、第１の実施形態の半導体装置１００と共通する。第２のフィールドプレート電極９が多段であると、電界分布のばらつきがより低減することが好ましい。ゲート電極６、第１の導電層１０及び第２の導電層１１の端面の位置関係が第１の実施形態と異なるが、第２の実施形態においても、第１の実施形態と同様にゲート－ドレイン間の電界のピークが低減し、ＱＧＤが低いことで、スイッチング特性に優れた半導体装置１０１を提供することが出来る。
（第３の実施形態）
第３の実施形態の半導体装置は、第１の実施形態の半導体装置の変形例である。図４に第３の実施形態の半導体装置１０２の模式断面図を示す。第３の実施形態の半導体装置１０２は、ｄ１＜ｄ２、ｄ１＜ｄ３及びｄ２＝ｄ３を満たしていることと、底面がチャネル層３中に位置するトレンチ（リセス）を有し、ゲート絶縁膜１３をゲート電極６とバリア層４（チャネル層３）の間にさらに具備し、トレンチ内にゲート電極６が位置すること以外は、第１の実施形態の半導体装置１００と共通する。トレンチの底面がチャネル層３内に位置することにより、ゲート電極６下の二次元電子ガスが消滅する。この形態とすることで、半導体装置１０２はノーマリーオフ動作の実現が可能となる。ゲート電極６の構造が異なる第３の実施形態においても、第１の実施形態と同様にゲート－ドレイン間の電界のピークが低減し、ＱＧＤが低いことで、スイッチング特性に優れた半導体装置１０２を提供することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００ 半導体装置
１ 基板
２ バッファ層
３ チャネル層（第１の窒化物半導体層、窒化物半導体層）
４ バリア層（第２の窒化物半導体層、窒化物半導体層）
５ ソース電極（第１の電極）
６ ゲート電極
７ ドレイン電極（第２の電極）
８ 第１のフィールドプレート電極
９ 第２のフィールドプレート電極
１０ 第１の導電層
１１ 第２の導電層
１２ 層間絶縁膜
２００ 半導体装置
３００ 半導体装置
１３ ゲート絶縁膜

Claims (6)

  1. 第１の窒化物半導体層と、
    前記第１の窒化物半導体層の上に位置し、前記第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層と、
    前記第１の窒化物半導体層の上に位置し、前記第１の窒化物半導体層に電気的に接続された第１の電極と、
    前記第１の窒化物半導体層の上に位置し、前記第１の窒化物半導体層に電気的に接続された第２の電極と、
    前記第１の電極と前記第２の電極との間に位置したゲート電極と、
    前記第１の電極と接続された第１のフィールドプレート電極と、
    前記第１の電極と電気的に接続され、前記ゲート電極と前記第２の電極の間に位置した第２のフィールドプレート電極と、
    前記ゲート電極上に位置した第１の導電層と、
    前記第１の導電層上に位置した第２の導電層と、
    を備え、
    前記第１の電極から第２の電極に向かう方向における前記ゲート電極と前記第２のフィールドプレート電極との間の第１の距離は、前記第１の電極から第２の電極に向かう方向における前記第１の導電層と前記第２のフィールドプレート電極との間の第２の距離より小さく、前記第１の電極から第２の電極に向かう方向における前記第２の導電層と前記第２のフィールドプレート電極との間の第３の距離以下であり、
    前記第２の導電層の前記第１の電極側の端面は、前記ゲート電極の前記第１の電極側の端面よりも前記第１の電極側に位置している半導体装置。
  2. 前記第１の導電層及び前記第２の導電層の比抵抗は、前記ゲート電極の比抵抗よりも小さい請求項１に記載の半導体装置。
  3. 前記第２の導電層の厚さは、前記ゲート電極の厚さの１０倍以上である請求項１又は２に記載の半導体装置。
  4. 前記第１の窒化物半導体層から前記第２の窒化物半導体層に向かう方向における前記ゲート電極の上面から前記第１の窒化物半導体層との間の第４の距離は、前記第１の窒化物半導体層から前記第２の窒化物半導体層に向かう方向における前記第２のフィールドプレート電極から前記第１の窒化物半導体層との間の第５の距離以下である請求項１ないし３のいずれか１項に記載の半導体装置。
  5. 前記第３の距離は、０．１μｍ以上２．５μｍ以下であり、
    前記第１の電極から第２の電極に向かう方向における前記第２のフィールドプレート電極と前記第２の電極との間の第６の距離は、２．０μｍ以上２０．０μｍ以下である請求項１ないし４のいずれか１項に記載の半導体装置。
  6. 前記第１の電極から前記第２の電極に向かう方向における前記第２の導電層の前記第１の電極側の端面と前記ゲート電極の前記第１の電極側の端面との間の第７の距離は、前記第１の電極から前記第２の電極に向かう方向における前記ゲート電極の幅の０．２倍以上である請求項１ないし５のいずれか１項に記載の半導体装置。
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