JP2015115605A - デュアルゲート型ｉｉｉ−ｖ族複合トランジスタ - Google Patents

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Abstract

【課題】電子ブレークダウンが発生しにくい、ＩＩＩ−Ｖ族複合カスコードトランジスタを提供する。【解決手段】ＩＩＩ−Ｖ族複合カスコードトランジスタ２００には、基板２１０の上に配置され二次元電子ガス（２ＤＥＧ）２１８を生成するように構成されたＩＩＩ−Ｖ族ボディ２２０が含まれている。ＩＩＩ−Ｖ族ボディ２２０には、ＩＩＩ−Ｖ族チャネル層２１６の上に配置されたＩＩＩ−Ｖ族バリア層２２４と、ソース電極２４０及びドレイン電極２３０が含まれている。ＩＩＩ−Ｖ族複合カスコードトランジスタ２００には、実質的にＩＩＩ−Ｖ族バリア層２２４中を延在する凹陥部２２６内に配置されたイネーブルゲート２６０と、ＩＩＩ−Ｖ族バリア層２２４の上に配置されたオペレーショナルゲート２７０も含まれており、このオペレーショナルゲート２７０は、イネーブルゲート２６０とは物理的に接触していない。【選択図】図２

Description

本出願は、２０１３年１２月６日付け仮出願：発明の名称" Dual Gated Merged Cascode Device "（デュアルゲート型ＩＩＩ−Ｖ族複合カスコードデバイス）、仮出願番号：No. 61/913,156の利益及び優先権を主張するものである。ここで上記仮出願を参照したことにより、それらの開示内容全体が本出願にすべて組み込まれたものとする。
定義
本発明において用いられる表現「ＩＩＩ−Ｖ族半導体」とは、少なくとも１つのＩＩＩ族元素と少なくとも１つのＶ族元素とを含む化合物半導体のことである。一例としてＩＩＩ−Ｖ族半導体を、ＩＩＩ族窒化物半導体として形成することができる。「ＩＩＩ族窒化物」又は「ＩＩＩ−Ｎ」とは、窒素と少なくとも１つのＩＩＩ族元素例えばアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）及びホウ素（Ｂ）などを含む化合物半導体のことであり、以下に挙げる合金のいずれかに限定されるものではないが、例えば、窒化アルミニウムガリウム（ＡｌxＧａ(1-x)Ｎ）、窒化インジウムガリウム（ＩｎyＧａ(1-y)Ｎ）、窒化アルミニウムインジウムガリウム（ＡｌxＩｎyＧａ(1-x-y)Ｎ）、砒化燐化窒化ガリウム（ＧａＡｓaＰbＮ(1-a-b)）、砒化燐化窒化アルミニウムインジウムガリウム（ＡｌxＩｎyＧａ(1-x-y)ＡｓaＰbＮ(1-a-b)）などである。さらにＩＩＩ−Ｎとは一般に、以下に限定されるものではないが、Ｇａ極性、Ｎ極性、半極性、又は無極性の結晶配向のいずれかを含む極性のことも指す。ＩＩＩ−Ｎ材料には、ウルツ鉱、閃亜鉛鉱、又は混合されたポリタイプも含めることができるし、さらに単一結晶、単結晶、多結晶又は非晶質構造も含めることができる。また、本発明において用いられる窒化ガリウム又はＧａＮとは、ＩＩＩ−Ｎ化合物半導体のことであり、この場合、１つ又は複数のＩＩＩ族元素には、若干量又は相当量のガリウムが含まれるが、ガリウムに加え他のＩＩＩ族元素も含めることができる。
これらに加え、本発明において用いられる表現「ＩＶ族」とは、例えばシリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）及び炭素（Ｃ）など、少なくとも１つのＩＶ族元素を含む半導体のことであり、これにはさらに、例えばシリコンゲルマニウム（ＳｉＧｅ）及びシリコンカーバイド（ＳｉＣ）などの化合物半導体も含めることができる。同様にＩＶ族とは、ＩＶ族元素から成る２つ以上の層又は、歪みＩＶ族材料を生成するＩＶ族元素のドーピングを含む半導体材料のことであり、さらにＩＶ族をベースとする複合基板も含むことができ、例えば単結晶又は多結晶ＳｉＣオン・シリコン（ＳｉＣ ｏｎ ｓｉｌｉｃｏｎ）、シリコン・オン・インシュレータ（ＳＯＩ）、酸素移植分離（ＳＩＭＯＸ）プロセス基板、ならびにシリコン・オン・サファイアなどである。
なお、本発明においてトランジスタ又はスイッチについて用いられる用語「低電圧」又は“ＬＶ”は、約５０Ｖまでの電圧範囲のトランジスタ又はスイッチのことを表す。また、「中電圧」又は“ＭＶ”という用語を用いたときには、約５０Ｖ〜約２００Ｖまでの電圧範囲のことを指す。さらに、本発明において用いられる用語「高電圧」又は“ＨＶ”とは、約２００Ｖ〜約１２００Ｖ或いはそれ以上の電圧範囲のことを指す。
ＩＩＩ族窒化物トランジスタなどのようにＩＩＩ−Ｖ族をベースとする半導体デバイスは、低い抵抗損失で高い電流密度を達成可能な二次元電子ガス（２ＤＥＧ）を発生させるために、分極電界を用いて動作することができる。したがって、ＩＩＩ族窒化物半導体デバイス及び他のＩＩＩ−Ｖ族半導体デバイス例えばデプレッション型（即ちノーマリオン）電力用電界効果トランジスタ（ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）ならびにダイオードが、多くの電力用途において用いられる。
パワーデバイスのノーマリオフ特性が望まれる電力管理用途においては、低いオン抵抗といった望ましいオン状態特性をもつデプレッション型（ノーマリオン）のＩＩＩ−Ｖ族トランジスタを、エンハンスメント型（ノーマリオフ）のＩＩＩ−Ｖ族トランジスタと組み合わせて実装し、エンハンスメント型の複合トランジスタないしはマージドトランジスタを形成することができる。ただし、この種の複合トランジスタを実装するための従来のアプローチによれば一般に、デプレッション型又はエンハンスメント型のＩＩＩ−Ｖ族デバイスの一方において、二次元電子ガス２ＤＥＧの「流出」に起因して、ならびに該当するデバイスの界面において場合によっては電子のトラップが生じることで、電圧ブレークダウンが発生しやすい。
本発明が目的とするのは、デュアルゲート型ＩＩＩ−Ｖ族複合トランジスタを実現することである。
これらは基本的には、少なくとも１つの図面に示されており、及び／又は少なくとも１つの図面を参照しながら説明されており、特許請求の範囲にいっそう完全なかたちで記載されている。
従来の実装によるデュアルゲート型複合トランジスタを示す断面図 １つの実施形態によるＩＩＩ−Ｖ族複合カスコードトランジスタを例示した断面図 別の実施形態によるＩＩＩ−Ｖ族複合カスコードトランジスタを例示した断面図 さらに別の実施形態によるＩＩＩ−Ｖ族複合カスコードトランジスタを例示した断面図 別の実施形態によるＩＩＩ−Ｖ族複合カスコードトランジスタを例示した断面図
以下の説明には、本発明の実施形態に関する固有の情報が含まれている。当業者であれば理解できるように、以下で具体的に述べる手法とは異なる手法で本発明を実施することができる。本出願の図面及び図面に付随する説明は、例示的な実施形態を示したにすぎない。また、特に言及しないかぎり、図中の同じ要素又は対応する要素には、同じ参照符号又は対応する参照符号が付されている。さらに本出願の図面並びに図解は、概してスケール通りではなく、実際の相対的な寸法との一致を意図したものではない。
図１には、従来の実装によるデュアルゲート型ＩＩＩ族窒化物複合トランジスタを示す断面図が描かれている。デュアルゲート型複合トランジスタ１００には、支持体１０２と、チャネル層１０４と、チャネル層１０４の上に配置されたバリア層１０８と、ドレイン電極１３０と、ソース電極１４０と、第１ゲート１５０ａと、第２ゲート１５０ｂが含まれている。図１に示されているように、第１ゲート１５０ａ及び第２ゲート１５０ｂには、それぞれゲート誘電体１５４ａ及び１５４ｂの上に配置された第１ゲート電極１５２ａ及び第２ゲート電極１５２ｂがそれぞれ含まれている。
図１に示されているように、デュアルゲート型複合トランジスタ１００を、エンハンスメント型（ノーマリオフ）の高電子移動度トランジスタ（ＨＥＭＴ）として構成することができ、この場合、第１ゲート１５０ａに電圧が供給されていないとき、二次元電子ガス（２ＤＥＧ）１０６は、第１ゲート１５０ａの下方に分断領域を有している。分断領域１０９を、負イオン（例えばフッ素）注入の結果として生じさせることができ、これは、第１ゲート１５０ａ下方の分断領域１０９においてｐ型ゲート領域を用いることによって、又は第１ゲート１５０ａとしてフローティングメタルゲート構造を用いることによって、或いは当業者に周知の他の手法によって行われる。この種のデュアルゲート型複合トランジスタの実装の一例は、アメリカ合衆国特許第8,264,003号、発明の名称：" Merged Cascode Transistor "（複合カスコードトランジスタ）、出願日：２００７年３月２０日、発行：２０１２年９月１１日、に開示されている。ここで上記特許を参照したことにより、それらの開示内容全体が本出願にすべて組み込まれたものとする。
上述のように、この種のデュアルゲート型複合トランジスタ１００のようなマージドトランジスタを実装するための従来のアプローチによれば一般に、デプレッション型デバイス又はエンハンスメント型デバイスのうち一方のデバイスにおいて、電圧ブレークダウンが発生しやすい。例えば、バリア層１０８を横切って加わる電界が内蔵バリア電位を超えるように、ゲート電圧が印加されると、２ＤＥＧ １０７がバリア閉じ込め領域から流出する可能性があり、それによってバリア層１０８を横切る電界が急速に落ち込む。ＩＩＩ族窒化物ベースのデバイスに対する内蔵バリア電位は例えば、一般に約１．０ｅＶ〜約２．０ｅＶの範囲にあるので、このような流出は、絶縁ゲート型又はＰ−Ｎゲート型のＨＥＭＴ構造の場合であっても、約＋６Ｖ〜＋１０Ｖよりも小さい２ＤＥＧ １０７に対して正であるゲート電圧が印加されるときに発生する可能性がある。例えば、図１に示した従来の実装の場合、第１ゲート１５０ａがこの影響を受けやすく、２ＤＥＧ １０７の流出に起因して、ならびにバリア層１０８において場合によっては電子の表面トラップが生じることで、ブレークダウンが発生する可能性がある。
複合トランジスタを実装する従来のアプローチの別の選択肢によれば（図１には示されていない）、エンハンスメント型金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）が、デプレッション型ＨＥＭＴと組み合わせられる。この場合、ＭＯＳＦＥＴゲート（第１ゲート１５０ａに対応）の下方で２ＤＥＧを分断させるために、ＭＯＳＦＥＴゲートが凹陥部ゲートとして形成される。ＭＯＳＦＥＴゲートとＨＥＭＴゲート（第２ゲート１５０ｂに対応するＨＥＭＴゲート）は、それらが物理的又は電気的に互いに接続されるように形成される。別の選択肢によるこのアプローチによってＭＯＳＦＥＴを保護することができるけれども、ここで重大な欠点となるのは、ノーマリオフＭＯＳＦＥＴのターンオンに用いられる同じ電圧が印加された結果として、２ＤＥＧの流出が発生し、場合によってはバリア層における電子の表面トラップが生じ、ひいてはＨＥＭＴゲートのブレークダウンがもたらされる可能性があることである。
本発明の目的とすることころは、既述の従来の実装に付随する欠点が回避されるようにしたＩＩＩ−Ｖ族複合カスコードトランジスタを提供することにある。本発明によるコンセプトのいくつかの実施形態によれば、短ゲートの（即ちチャネル長が短くされた）ＩＩＩ−Ｖ族イネーブルトランジスタが、長ゲートの（即ちチャネル長が長くされた）ＩＩＩ−Ｖ族オペレーショナルトランジスタとカスコード接続され、これによって複合カスコードトランジスタの性能が著しく最適化される。１つの実施形態によれば、この種のＩＩＩ−Ｖ族複合カスコードトランジスタには、ＩＩＩ−Ｖ族チャネル層及びＩＩＩ−Ｖ族チャネル層の上に配置されたＩＩＩ−Ｖ族バリア層を含むＩＩＩ−Ｖ族ボディが設けられている。イネーブルトランジスタには、ＩＩＩ−Ｖ族バリア層中に延在する凹陥部内に配置されたイネーブルゲートが含まれている。オペレーショナルトランジスタには、ＩＩＩ−Ｖ族バリア層の上に配置されたオペレーショナルゲートが含まれており、この場合、オペレーショナルゲートはイネーブルゲートとは物理的に接触していない。図１の第１ゲート１５０ａ下方のエンハンスメント型分断領域１０９のようなエンハンスメント型領域の有効性に頼るのではなく、ＩＩＩ−Ｖ族バリア層中にイネーブルゲートを延ばすように構成することで、本発明によるコンセプトによって、いっそう安定しかついっそうロバストな複合トランジスタが実現される。
次に図２を参照すると、この図には、１つの実施形態によるＩＩＩ−Ｖ族複合カスコードトランジスタ２００の一例を示す断面図が描かれている。図２に示されているように、複合カスコードトランジスタ２００には、基板２１０の上に配置されたＩＩＩ−Ｖ族ボディ２２０が含まれており、２ＤＥＧ ２１８が生成されるように構成されている。図２に示されているようにＩＩＩ−Ｖ族ボディ２２０には、ＩＩＩ−Ｖ族遷移層２１２と、ＩＩＩ−Ｖ族遷移層２１２の上に配置されたＩＩＩ−Ｖ族バッファ層２１４と、ＩＩＩ−Ｖ族チャネル層２１６と、ＩＩＩ−Ｖ族バリア層２２４が含まれている。
さらに複合カスコードトランジスタ２００には、ドレイン電極２３０及びソース電極２４０、ゲート電極２６２とゲート長２６６を有するイネーブルゲート２６０、ならびにオペレーショナルゲート電極２７２とゲート長２７６を有するオペレーショナルゲート２７０が含まれている。なお、イネーブルゲート２６０及びオペレーショナルゲート２７０は、ドレイン電極２３０とソース電極２４０との間に配置されている。さらに図２には、複合カスコードトランジスタ２００のイネーブルトランジスタ２８０及びオペレーショナルトランジスタ２９０、複合ドレイン／ソース領域２８５、実質的にＩＩＩ−Ｖ族バリア層２２４中に延在する凹陥部２２６、凹陥部２２６及びイネーブルゲート２６０の下方の２ＤＥＧ分断領域２２２も示されている。
図２に示されている実施形態によれば、イネーブルトランジスタ２８０はエンハンスメント型（ノーマリオフ）トランジスタである一方、オペレーショナルトランジスタ２９０はデプレッション型（ノーマリオン）トランジスタである。図２に示されているように、イネーブルトランジスタ２８０及びオペレーショナルトランジスタ２９０は、ＩＩＩ−Ｖ族ボディ２２０にモノリシックに集積されており、イネーブルゲート２６０とオペレーショナルゲート２７０との間に設けられた共通のドレイン／ソース領域２８５を共有するように、カスコード接続されている。換言すれば、複合ドレイン／ソース領域２８５によって、イネーブルトランジスタ２８０のドレイン領域と、オペレーショナルトランジスタ２９０のソース領域とが形成されている。ここで述べておくと、ソース電極２４０は、イネーブルトランジスタ２８０のソース電極としても用いられるし、複合カスコードトランジスタ２００のソース電極としても用いられる。さらに述べておくと、ドレイン電極２３０は、イネーブルトランジスタ２８０のドレイン電極としても用いられるし、複合カスコードトランジスタ２００のドレイン電極としても用いられる。ドレイン電極２３０とソース電極２４０は、それらが２ＤＥＧ ２１８とオーミックコンタクトを形成するように構成されている。
基板２１０を、一般的に利用される何らかの基板材料によって形成することができる。例えば基板２１０を、サファイアによって形成することができ、又はネイティブのＩＩＩ−Ｖ族基板としてもよいし、或いは冒頭の「定義」の項で述べたようにＩＶ族の基板としてもよい。基板２１０をネイティブのＩＩＩ−Ｖ族基板とした実施形態であれば、ＩＩＩ−Ｖ族遷移層２１２及び／又はＩＩＩ−Ｖ族バッファ層２１４を省くことができる。ただしＩＩＩ−Ｖ族遷移層２１２を設けるならば、この層に多層ＩＩＩ−Ｖ族層を含めることができる。
さらに付言しておくと、一般に遷移層２１２には、基板２１０上に形成された、又は基板２１０上に形成された歪み低減層及び／又は核生成層の上に形成された、窒化アルミニウム（ＡｌＮ）層を含めることができ、さらに一連のＡｌＧａＮ層を含めることができ、この層のアルミニウム含有量はガリウム含有量に対し相対的に、バッファ層２１４及び／又はチャネル層２１６に向かって適切な遷移が達成されるまで、徐々に低減される。さらにいくつかの実施形態によれば遷移層２１２が、組成に勾配が付けられたボディの形態をとることができ、このボディはそれぞれ頂面と底面とで異なるＩＩＩ−Ｖ族合金組成を有する。
組成に勾配が付けられた遷移層の利用、中間層、歪み低減層ならびに種々の介在層の利用に関する例は、以下の文献に開示されている。即ち、
・アメリカ合衆国特許第6,649,287号、発明の名称：" Gallium Nitride Materials and Method "（窒化ガリウム材料および方法）、出願日：２０００年１２月１４日、発行日：２００３年１１月１８日；
・アメリカ合衆国特許第6,617,060号、発明の名称：" Gallium Nitride Materials and Method "（窒化ガリウム材料および方法）、出願日：２００２年７月２日、発行日：２００３年９月９日；
・アメリカ合衆国特許第7,339,205号、発明の名称：" Gallium Nitride Materials and Methods Associated with the Same "（窒化ガリウム材料および該材料に関連する方法）、出願日：２００４年６月２８日、発行日：２００８年３月４日；
・アメリカ合衆国特許第8,344,417号、発明の名称：" Gallium Nitride Semiconductor Structures with Compositionally-Graded Transition Layer "（組成的な勾配が付けられた転移層を含む窒化ガリウム半導体構造）、出願日：２０１２年１月２７日、発行日：２０１３年１月１日；
・アメリカ合衆国特許第8,592,862号、発明の名称：" Gallium Nitride Semiconductor Structures with Compositionally-Graded Transition Layer "（組成的な勾配が付けられた転移層を含む窒化ガリウム半導体構造）、出願日：２０１２年１２月２７日、発行日：２０１３年１１月２６日；
・アメリカ合衆国特許出願第12/928,946号、発明の名称：" Stress Modulated Group III-V Semiconductor Device and Related Method "（応力変調ＩＩＩ−Ｖ族半導体デバイスおよび関連方法）、出願日：２０１０年１２月２１日、アメリカ合衆国特許出願公開第2012/0153351号、公開日：２０１２年６月２１日；
・アメリカ合衆国特許出願第11/531,508号、発明の名称：" Process for Manufacture of Super Lattice Using Alternating High and Low Temperature Layers to Block Parasitic Current Path "（寄生電流経路を閉塞するために交互の高温層および低温層を用いる超格子の製造方法）、出願日：２００６年９月１３日、アメリカ合衆国特許出願公開第2007/0056506号、公開日：２００７年３月１５日；
・アメリカ合衆国特許出願第13/405,180号、発明の名称：" III-Nitride Semiconductor Structures with Strain Absorbing Interlayer Transition Modules "（歪吸収中間層遷移モジュールを有するＩＩＩ族窒化物半導体構造）、出願日：２０１２年２月２４日、アメリカ合衆国特許出願公開第2012/0223365号、公開日：２０１２年９月６日。
ここで上記の特許及び特許出願を参照したことにより、それらの開示内容全体が本出願にすべて組み込まれたものとする。さらに、遷移層２１２についてここで述べたことは、あとで図３、図４及び図５を参照しながら説明する本明細書の種々の実施形態における遷移層にも適用される。
また、図２には示さなかったけれども、いくつかの実施形態において複合カスコードトランジスタ２００に、基板２１０とＩＩＩ−Ｖ族遷移層２１２の間に形成された歪み吸収層を含めることもできる。この種の歪み吸収層を、非晶質の歪み吸収層とすることができ、例えば非晶質シリコン窒化物層とすることができる。さらに述べておくと、基板２１０をＩＩＩ−Ｖ族ボディ２２０に対して非ネイティブの基板とした実施形態であれば（つまりＩＩＩ−Ｖ族基板ではなく例えばシリコン又は他のＩＶ族基板であれば）、基板２１０からＩＩＩ−Ｖ族バッファ層２１４への結晶格子特性の遷移を媒介させるために、遷移層２１２が設けられる。
１つの実施形態によればＩＩＩ−Ｖ族遷移層２１２に、あとで形成されるＩＩＩ−Ｖ族活性層例えばＩＩＩ−Ｖ族バッファ層２１４、ＩＩＩ−Ｖ族チャネル層２１６、ＩＩＩ−Ｖ族バリア層２２４と、基板２１０との熱膨張係数の最終的な不整合を低減するように形成された層に加えて、核生成層（図２には核生成層は示されていない）を含めることができる。例えば、窒化ガリウム（ＧａＮ）ベースの複合カスコードトランジスタを形成する場合、ＩＩＩ−Ｖ族遷移層２１２には、基板２１０上に形成された、又は基板２１０上に形成された歪み低減層及び／又は核生成層の上に形成された、窒化アルミニウム（ＡｌＮ）層を含めることができ、さらに一連の中間層例えばＡｌＧａＮ層を含めることができ、この層のアルミニウム含有量はガリウム含有量に対し相対的に、ＧａＮバッファ層２１４に向かって適切な遷移が達成されるまで、徐々に低減される。
いくつかの実施形態によればＩＩＩ−Ｖ族遷移層２１２に、組成に関して勾配が付けられたＩＩＩ族窒化物又は他のＩＩＩ−Ｖ族材料を含めることができる。この種の実施形態によれば、ＩＩＩ−Ｖ族遷移層２１２の特定の組成及び厚さを、基板２１０の直径と厚さならびに複合カスコードトランジスタ２００の所望の性能に依存させることができる。例えば、複合カスコードトランジスタ２００の所望のブレークダウン電圧と、複合カスコードトランジスタ２００の製造を支持するために用いられるエピタキシャルウェハの所望のボウ及びワープにより、当業者に知られているようにして、ＩＩＩ−Ｖ族遷移層２１２の組成及び厚さを制御することができる。
ＩＩＩ−Ｖ族遷移層２１２の上にＩＩＩ−Ｖ族バッファ層２１４が配置されており、この層は、多数の周知の成長技術のいずれかを利用して形成することができる。例えば、複合カスコードトランジスタ２００をＧａＮベースのトランジスタとした実施形態であれば、バッファ層２１４を真性のＧａＮ層とすることができるし、或いは組成に関して勾配が付けられたＧａＮベースの層とすることができる。また、ＩＩＩ−Ｖ族バッファ層２１４を、ＩＩＩ族窒化物ベースの層又はＩＩＩ−Ｖ族ベースの層を形成するための何らかの適切な技術を利用して形成することができ、いくつかの適切なアプローチを挙げておくと、例えば分子ビームエピタキシ（ＭＢＥ）、有機金属化学気相成長（ＭＯＣＶＤ）、又はハイドライド気相成長（ＨＶＰＥ）などである。なお、例えばＭＢＥ，ＭＯＣＶＤ又はＨＶＰＥのいずれも、ＩＩＩ−Ｖ族遷移層２１２、ＩＩＩ−Ｖ族チャネル層２１６及びＩＩＩ−Ｖ族バリア層２２４の形成にも利用できる。
図２に示されているように、ＩＩＩ−Ｖ族チャネル層２１６がＩＩＩ−Ｖ族バッファ層２１４の上に形成されており、ＩＩＩ−Ｖ族バリア層２２４がＩＩＩ−Ｖ族チャネル層２１６の上に形成されている。これらに加え、ＩＩＩ−Ｖ族バリア層２２４の上に、ＩＩＩ−Ｖ族薄膜キャップ層を用いることができる（キャップ層は図示されていない）。１つの実施形態によれば、例えば複合カスコードトランジスタ２００が、ＩＩＩ−Ｖ族チャネル層２１６として窒化ガリウム（ＧａＮ）層を含み、ＩＩＩ−Ｖ族バリア層２２４として窒化アルミニウムガリウム（ＡｌＧａＮ）層を含む、ＩＩＩ族窒化物ＨＥＭＴの形態をとるようにすることができる。ここで付言しておくと、いくつかの実施形態において、オプションとして設けられる上述のキャップ層を、ＧａＮ又はＡｌＧａＮから形成することができ、これを意図的にドーピングしてもよいし、或いは実質的にドーピングされていない状態でもよい。ただし別の実施形態において、オプションとして設けられるキャップ層を、例えば窒化シリコン（Ｓｉ3Ｎ4）といった絶縁材料により形成することができる。
さらに述べておくと、いくつかの用途において望まれる可能性があるのは、ＩＩＩ−Ｖ族バリア層２２４を、ＩＩＩ−Ｖ族バリア層２２４とＩＩＩ−Ｖ族チャネル層２１６との間に配置された１つ又は複数のスペーサ層の上に形成することである。この種の１つ又は複数のスペーサ層の利用に関する例は、アメリカ合衆国特許第8,659,030号、発明の名称：" III-Nitride Heterojunction Devices Having a Multilayer Spacer "（多層スペーサを含むＩＩＩ族窒化物ヘテロ接合デバイス）、出願日：２０１２年２月１５日、発行日：２０１４年２月２５日、に開示されている。ここで上記特許を参照したことにより、それらの開示内容全体が本出願にすべて組み込まれたものとする。
複合カスコードトランジスタ２００には、実質的にＩＩＩ−Ｖ族バリア層２２４中に延びている凹陥部２２６内に配置されたイネーブルゲート２６０が含まれている一方、オペレーショナルゲート２７０はＩＩＩ−Ｖ族バリア層２２４の上に配置されている。図２に示されているように１つの実施形態によれば、イネーブルゲート２６０はＩＩＩ−Ｖ族バリア層２２４全体にわたって延在しておりＩＩＩ−Ｖ族チャネル層２１６と接触している。したがってイネーブルゲート２６０の下方では、２ＤＥＧ ２１８を生じさせるヘテロ構造が実質的に取り除かれた状態となり、その結果、イネーブルゲート２６０の下方に表面反転デバイス構造が形成され、それにより従来の実装よりもいっそう安定した複合デバイスが得られる。
なお、いくつかの実施形態によれば、凹陥部２２６がＩＩＩ−Ｖ族バリア層２２４全体にわたっては延在していない場合もある。例えば１つの実施形態によれば、凹陥部２２６がＩＩＩ−Ｖ族バリア層２２４内において、ＩＩＩ−Ｖ族チャネル層２１６上方の所定の高さのところで終端している場合もあり、例えば約５ナノメータ（５．０ｎｍ）の高さのところで、或いはそれよりも低いところで、終端している場合もある。別の選択肢としていくつかの実施形態において、凹陥部２２６がＩＩＩ−Ｖ族バリア層２２４内を通り抜けて、ＩＩＩ−Ｖ族チャネル層２１６中まで延在し、ＩＩＩ−Ｖ族チャネル層２１６内で終端するようにしてもよい。
既述のように、従来の複合ゲートトランジスタの場合、バリア層を横切って加わる電界が内蔵バリア電位を超えるように、ゲート電圧が印加されると、２ＤＥＧがバリア閉じ込め領域から流出する可能性があり、それによってバリア層を横切る電界が急速に落ち込む。さらに既述のように、ＩＩＩ族窒化物ベースのデバイスに対する内蔵バリア電位は例えば、一般に約１．０ｅＶ〜約２．０ｅＶの範囲にあるので、このような流出は、絶縁ゲート型又はＰ−Ｎゲート型のＨＥＭＴ構造の場合であっても、約＋６Ｖ〜＋１０Ｖよりも小さい２ＤＥＧに対して正であるゲート電圧が印加されるときに発生する可能性がある。しかしながら、イネーブルゲート２６０下方において表面反転デバイス構造を用いることによって、つまりＩＩＩ−Ｖ族バリア層２２４を取り除いて２ＤＥＧ分断領域２２２を設けることによって、有利には、複合カスコードトランジスタ２００において故障が生じる重大なリスクを伴うことなく、最大ゲート電圧を＋１０Ｖ、＋１５Ｖ或いはそれよりも高い電圧まで、増大させることができ、これは特に、イネーブルゲート２６０が絶縁ゲートとして実装されている場合である。図３及び図５にはこのことが示されており、これについてはあとでこれらの図面を参照しながら説明する。
図２に示されている実施形態において、イネーブルゲート２６０をショットキーゲートとして実装することができ、これにはショットキーイネーブルゲート電極２６２が含まれる。１つの実施形態によれば、図２に示されているように、ショットキーイネーブルゲート２６０のイネーブルゲート電極２６２を、ＩＩＩ−Ｖ族チャネル層２１６と接触させることができ、つまりショットキーコンタクトとして接触させることができる。さらに図２に示されているように、いくつかの実施形態において、オペレーショナルゲート２７０をショットキーゲートとすることができ、これにはショットキーオペレーショナルゲート電極２７２が含まれていて、これはＩＩＩ−Ｖ族バリア層２２４とショットキーコンタクトを形成している。さらに述べておくと、オペレーショナルゲート２７０はイネーブルゲート２６０とは物理的に接触していない。さらに、オペレーショナルゲート２７０とイネーブルゲート２６０を、それぞれ別個のゲート電圧と結合することによって、互いに独立して制御することができる。例えばいくつかの実施形態によれば、オペレーショナルゲート２７０をアースと接続することができ、或いはソース電極２４０と電気的に接続することができ、他方、イネーブルゲート２６０は外部の入力電圧によって別個に制御される。ただし、イネーブルゲート２６０としてショットキーゲートを実装したならば、その結果として、イネーブルゲート２６０を絶縁ゲートの形態としたときよりも、高いデバイス漏れ電流が生じる可能性がある。したがって、イネーブルゲート２６０を絶縁ゲートとして実装するのが、有利であるといえる。
図２に示されているように、イネーブルゲート２６０の下方に２ＤＥＧ分断領域２２２が設けられていることから、エンハンスメント型（ノーマリオフ）トランジスタとして動作する複合カスコードトランジスタ２００が形成される。しかも、エンハンスメント型イネーブルトランジスタ２８０をデプレッション型オペレーショナルトランジスタ２９０と統合してカスコード接続したことによって、著しく長いゲートの（ひいては高いスタンドオフ電圧が可能な）オペレーショナルトランジスタ２９０を制御するために、かなり短いゲートのイネーブルトランジスタ２８０を使用できるようになる。その理由は、イネーブルトランジスタ２８０がオフであり、ソース電極２４０に対し正であるドレイン電極２３０に電圧が加わると、オペレーショナルトランジスタ２９０は２ＤＥＧの空乏化を強いられるからである。
したがって、エンハンスメント型イネーブルトランジスタ２８０は典型的には、そのチャネル及びドリフト領域において高い電圧を有していないので、エンハンスメント型イネーブルトランジスタ２８０を、低電圧（ＬＶ）の動作に対して最適化することができ、著しく短いゲート長２６６を有するようにすることができる。例えばゲート長２６６を、約０．３μｍ又はそれよりも短いオーダにあるようにすることができ、ゲート長２７６よりも著しくすることができる。この場合、ゲート長２７６を、約２．０μｍ又はそれよりも長いオーダにあるようにすることができる。このことを有利なものとすることができる理由は、イネーブルトランジスタ２８０のようなエンハンスメント型デバイスのオン状態特性は、同等のサイズのデプレッション型デバイスのオン状態特性よりも、一般的に著しく悪いからである。さらに付加的な利点として挙げられるのは、短いゲート長２６６とすることにより、イネーブルゲート２６０のゲート電荷及びゲート容量が低減され、それによって複合カスコードトランジスタ２００のスイッチング性能が向上することである。したがって図２に示した実装によって、ブレークダウン電圧（又は逆耐圧）、スイッチングゲート容量、及びオン状態抵抗に関して同時に、複合カスコードトランジスタ２００の性能を著しく向上させることができる。また、複合カスコードトランジスタ２００の性能を向上させる目的で、複合ドレイン／ソース領域２８５の長さをオペレーショナルゲート２７０のゲート長２７６よりも、短く又は著しく短くすべきである。さらに、複合ドレイン／ソース領域２８５の長さを、有利にはイネーブルゲート２６０のゲート長２６６よりも短く、或いはゲート長２６６と等しくすべきである。
なお、オペレーショナルゲート２７０は、高電圧（ＨＶ）ゲート構造を利用した（図２には示されていない）多くの特徴を有することができ、これにはフィールドプレート又は階段状の複数のフィールドプレートの利用が含まれ、これをオペレーショナルゲート２７０と物理的及び／又は電気的に接続することができる。この種のフィールドプレート構造として抵抗層を含めることができ、この層を非晶質又は多結晶のＩＩＩ族窒化物材料（例えばＡｌＧａＮ、ＧａＮ又はＡｌＮ）によって形成することができ、オペレーショナルゲート２７０とドレイン電極２３０との間の電界をいっそう均一に分布させようというものである。
ついで図３を参照すると、この図には、別の実施形態によるＩＩＩ−Ｖ族複合カスコードトランジスタ３００の一例を示す断面図が描かれている。図３に示されているように、複合カスコードトランジスタ３００には、基板３１０の上に配置されたＩＩＩ−Ｖ族ボディ３２０が含まれており、２ＤＥＧ ３１８が生成されるように構成されている。さらに図３に示されているようにＩＩＩ−Ｖ族ボディ３２０には、ＩＩＩ−Ｖ族遷移層３１２と、ＩＩＩ−Ｖ族遷移層３１２の上に配置されたＩＩＩ−Ｖ族バッファ層３１４と、ＩＩＩ−Ｖ族チャネル層３１６と、ＩＩＩ−Ｖ族バリア層３２４が含まれている。
さらに複合カスコードトランジスタ３００には、ＩＩＩ−Ｖ族バリア層３２４の上に配置されたドレイン電極３３０及びソース電極３４０、ゲート電極３６２とゲート長３６６を有するイネーブルゲート３６０、ならびにオペレーショナルゲート電極３７２とゲート長３７６を有するオペレーショナルゲート３７０も含まれている。なお、イネーブルゲート３６０及びオペレーショナルゲート３７０は、ドレイン電極３３０とソース電極３４０との間に配置されている。さらに図３には、複合カスコードトランジスタ３００のイネーブルトランジスタ３８０及びオペレーショナルトランジスタ３９０、複合ドレイン／ソース領域３８５、実質的にＩＩＩ−Ｖ族バリア層３２４中に延在する凹陥部３２６、凹陥部３２６及びイネーブルゲート３６０の下方の２ＤＥＧ分断領域３２２、ならびに凹陥部３２６内のイネーブルゲート誘電体３６４も示されている。
ＩＩＩ−Ｖ族ボディ３２０においてデプレッション型オペレーショナルトランジスタ３９０とともにモノリシックに集積されたエンハンスメント型イネーブルトランジスタ３８０を含む複合カスコードトランジスタ３００は、図２に示したＩＩＩ−Ｖ族ボディ２２０においてオペレーショナルトランジスタ２９０とモノリシックに集積されたイネーブルトランジスタ２８０を含む複合カスコードトランジスタ２００と、全般的に対応している。したがって、イネーブルトランジスタ３８０、オペレーショナルトランジスタ３９０、ＩＩＩ−Ｖ族ボディ３２０、基板３１０、ドレイン電極３３０、ソース電極３４０、凹陥部３２６、ならびにオペレーショナルゲート電極３７２とゲート長３７６を有するオペレーショナルゲート３７０は、既述の対応する特徴に属するどのような特性も共有することができる。
さらにここで述べておくと、図３のイネーブルゲート３６０のゲート長３６６を、既述の図２のイネーブルゲート２６０のゲート長２６６に対応させることができる。ただし図２に示した実装とは異なり、図３のイネーブルゲート３６０は絶縁ゲートとして実装されており、この絶縁ゲートには、イネーブルゲート３６２とＩＩＩ−Ｖ族チャネル層３１６との間の凹陥部３２６内に配置されたゲート誘電体３６４が含まれている。したがって図３に示した実施形態によれば、イネーブルゲート３６０はＭＯＳＦＥＴゲートの形態をとることができ、或いはもっと一般的にいえば、イネーブルゲート誘電体３６４の上に配置されたイネーブルゲート電極３６２を備えた金属絶縁体半導体ＦＥＴ（ＭＩＳＦＥＴ）の形態をとることができる。イネーブルゲート電極３６２を、例えば導電性のポリシリコンゲート電極又は金属ゲート電極として実装することができる。イネーブルゲート誘電体３６４を、例えば酸化シリコン（ＳｉＯ2）、ＡｌＮ、酸化アルミニウム（Ａｌ2Ｏ3）、又はガドリニウム没食子酸塩（ＧｄＧａＯ3）など、何らかの適切なゲート誘電体材料によって形成することができ、ＩＩＩ−Ｖ族チャネル層３１６と接触するように凹陥部３２６内に配置することができる。いくつかの実施形態において有利となる可能性があるのは、イネーブルゲート誘電体３６４を窒化シリコンゲート誘電体として実装することである。さらに図２に示した実施形態のように、複合カスコードトランジスタ３００の性能を向上させる目的で、複合ドレイン／ソース領域３８５の長さをオペレーショナルゲート３７０のゲート長３７６よりも、短く又は著しく短くすべきである。さらに、複合ドレイン／ソース領域３８５の長さを、有利にはイネーブルゲート３６０のゲート長３６６よりも短く、或いはゲート長３６６と等しくすべきである。
次に図４を参照すると、この図には、さらに別の実施形態によるＩＩＩ−Ｖ族複合カスコードトランジスタ４００の一例を示す断面図が描かれている。図４に示されているように、複合カスコードトランジスタ４００には、基板４１０の上に配置されたＩＩＩ−Ｖ族ボディ４２０が含まれており、２ＤＥＧ ４１８が生成されるように構成されている。さらに図４に示されているようにＩＩＩ−Ｖ族ボディ４２０には、ＩＩＩ−Ｖ族遷移層４１２と、ＩＩＩ−Ｖ族遷移層４１２の上に配置されたＩＩＩ−Ｖ族バッファ層４１４と、ＩＩＩ−Ｖ族チャネル層４１６と、ＩＩＩ−Ｖ族バリア層４２４が含まれている。
さらに複合カスコードトランジスタ４００には、ＩＩＩ−Ｖ族バリア層４２４の上に配置されたドレイン電極４３０及びソース電極４４０、ゲート電極４６２とゲート長４６６を有するイネーブルゲート４６０、ならびにオペレーショナルゲート電極４７２とゲート長４７６を有するオペレーショナルゲート４７０も含まれている。なお、イネーブルゲート４６０及びオペレーショナルゲート４７０は、ドレイン電極４３０とソース電極４４０との間に配置されている。さらに図４には、複合カスコードトランジスタ４００のイネーブルトランジスタ４８０及びオペレーショナルトランジスタ４９０、複合ドレイン／ソース領域４８５、実質的にＩＩＩ−Ｖ族バリア層４２４中に延在する凹陥部４２６、凹陥部４２６及びイネーブルゲート４６０の下方の２ＤＥＧ分断領域４２２、ならびにオペレーショナルゲート誘電体４７４も示されている。
ＩＩＩ−Ｖ族ボディ４２０においてデプレッション型オペレーショナルトランジスタ４９０とともにモノリシックに集積されたエンハンスメント型イネーブルトランジスタ４８０を含む複合カスコードトランジスタ４００は、図２に示したＩＩＩ−Ｖ族ボディ２２０においてオペレーショナルトランジスタ２９０とモノリシックに集積されたイネーブルトランジスタ２８０を含む複合カスコードトランジスタ２００と、全般的に対応している。したがって、イネーブルトランジスタ４８０、オペレーショナルトランジスタ４９０、ＩＩＩ−Ｖ族ボディ４２０、基板４１０、ドレイン電極４３０、ソース電極４４０、凹陥部４２６、ならびにイネーブルゲート電極４６２とゲート長４６６を有するイネーブルゲート４６０は、既述の対応する特徴に属するどのような特性も共有することができる。
さらにここで述べておくと、図４のオペレーショナルゲート４７０のゲート長４７６を、既述の図２のオペレーショナルゲート２７０のゲート長２７６に対応させることができる。ただし図２に示した実施形態とは異なり、図４のオペレーショナルゲート４７０は絶縁ゲートとして実装されており、この場合、オペレーションゲート電極４７２がオペレーショナルゲート誘電体４７４の上に配置され、このオペレーショナルゲート誘電体４７４自体はＩＩＩ−Ｖ族バリア層４２４の上に配置されている。オペレーショナルゲート電極４７２を、例えば導電性のポリシリコンゲート電極又は金属ゲート電極として実装することができる。また、オペレーショナルゲート誘電体４７４を、例えば酸化シリコン、ＡｌＮ、Ａｌ2Ｏ3、又はＧｄＧａＯ3など、何らかの適切なゲート誘電体材料によって形成することができる。いくつかの実施形態において有利となる可能性があるのは、オペレーショナルゲート誘電体４７４を窒化シリコンゲート誘電体として実装することである。さらに図２及び図３に示した実施形態のように、複合カスコードトランジスタ４００の性能を向上させる目的で、複合ドレイン／ソース領域４８５の長さをオペレーショナルゲート４７０のゲート長４７６よりも、短く又は著しく短くすべきである。さらに、複合ドレイン／ソース領域４８５の長さを、有利にはイネーブルゲート４６０のゲート長４６６よりも短く、或いはゲート長４６６と等しくすべきである。
次に図５を参照すると、この図には、別の実施形態によるＩＩＩ−Ｖ族複合カスコードトランジスタ５００の一例を示す断面図が描かれている。図５に示されているように、複合カスコードトランジスタ５００には、基板５１０の上に配置されたＩＩＩ−Ｖ族ボディ５２０が含まれており、２ＤＥＧ ５１８が生成されるように構成されている。図５に示されているようにＩＩＩ−Ｖ族ボディ５２０には、ＩＩＩ−Ｖ族遷移層５１２と、ＩＩＩ−Ｖ族遷移層５１２の上に配置されたＩＩＩ−Ｖ族バッファ層５１４と、ＩＩＩ−Ｖ族チャネル層５１６と、ＩＩＩ−Ｖ族バリア層５２４が含まれている。
さらに複合カスコードトランジスタ５００には、ＩＩＩ−Ｖ族バリア層５２４の上に配置されたドレイン電極５３０及びソース電極５４０、ゲート電極５６２とゲート長５６６を有するイネーブルゲート５６０、ならびにオペレーショナルゲート電極５７２とゲート長５７６を有するオペレーショナルゲート５７０も含まれている。なお、イネーブルゲート５６０及びオペレーショナルゲート５７０は、ドレイン電極５３０とソース電極５４０との間に配置されている。さらに図５には、複合カスコードトランジスタ５００のイネーブルトランジスタ５８０及びオペレーショナルトランジスタ５９０、複合ドレイン／ソース領域５８５、実質的にＩＩＩ−Ｖ族バリア層５２４中に延在する凹陥部５２６、凹陥部５２６及びイネーブルゲート５６０の下方の２ＤＥＧ分断領域５２２、オペレーショナルゲート誘電体５７４、ならびに凹陥部５２６内のイネーブルゲート誘電体５６４も示されている。
ＩＩＩ−Ｖ族ボディ５２０においてデプレッション型オペレーショナルトランジスタ５９０とともにモノリシックに集積されたエンハンスメント型イネーブルトランジスタ５８０を含む複合カスコードトランジスタ００は、図２に示したＩＩＩ−Ｖ族ボディ２２０においてオペレーショナルトランジスタ２９０とモノリシックに集積されたイネーブルトランジスタ２８０を含む複合カスコードトランジスタ２００と、全般的に対応している。したがって、イネーブルトランジスタ５８０、オペレーショナルトランジスタ５９０、ＩＩＩ−Ｖ族ボディ５２０、基板５１０、ドレイン電極５３０、ソース電極５４０、ならびに凹陥部５２６は、既述の対応する特徴に属するどのような特性も共有することができる。
さらにここで述べておくと、図５のイネーブルゲート５６０及びオペレーショナルゲート５７０それぞれのゲート長５６６及び５７６は、既述の図２のゲート長２６６及び２７６にそれぞれ対応している。ただし図２に示した実施形態とは異なり、図５のイネーブルゲート５６０及びオペレーショナルゲート５７０は、絶縁ゲートとして実装されている。
図５に示されているようにイネーブルゲート５６０には、イネーブルゲート５６２とＩＩＩ−Ｖ族チャネル層５１６との間の凹陥部５２６内に配置されたゲート誘電体５６４が含まれている。したがって図５に示した実施形態によれば、イネーブルゲート５６０は、ＭＯＳＦＥＴゲートの形態をとることができ、或いはもっと一般的にいえば、イネーブルゲート誘電体５６４の上に配置されたイネーブルゲート電極５６２を備えたＭＩＳＦＥＴの形態をとることができる。さらにこの場合、オペレーショナルゲート５７０には、オペレーショナルゲート誘電体５７４の上に配置されたオペレーショナルゲート電極５７２が含まれており、オペレーショナルゲート誘電体５７４自体はＩＩＩ−Ｖ族バリア層５２４の上に配置されている。イネーブルゲート電極５６２及びオペレーショナルゲート電極５７２を、例えば導電性のポリシリコンゲート電極又は金属ゲート電極として実装することができる。また、イネーブルゲート誘電体５６４及びオペレーショナルゲート誘電体５７４を、例えば酸化シリコン、ＡｌＮ、Ａｌ2Ｏ3、又はＧｄＧａＯ3など、何らかの適切なゲート誘電体材料によって形成することができる。
いくつかの実施形態において有利となる可能性があるのは、イネーブルゲート誘電体５６４とオペレーショナルゲート誘電体５７４のいずれか一方又は両方を、窒化シリコンゲート誘電体として実装することである。さらに図２、図３ならびに図４に示した実施形態のように、複合カスコードトランジスタ５００の性能を向上させる目的で、複合ドレイン／ソース領域５８５の長さをオペレーショナルゲート５７０のゲート長５７６よりも、短く又は著しく短くすべきである。さらに、複合ドレイン／ソース領域５８５の長さを、有利にはイネーブルゲート５６０のゲート長５６６よりも短く、或いはゲート長５６６と等しくすべきである。
以上の通り本出願により、ＩＩＩ−Ｖ族複合カスコードトランジスタを開示してきた。本発明によるコンセプトのいくつかの実施形態によれば、複合カスコードトランジスタの性能を著しく最適化するために、短ゲートのＩＩＩ−Ｖ族イネーブルトランジスタが、長ゲートのＩＩＩ−Ｖ族オペレーショナルトランジスタとカスコード接続される。この種のＩＩＩ−Ｖ族複合カスコードトランジスタには、ＩＩＩ−Ｖ族チャネル層及びＩＩＩ−Ｖ族チャネル層の上に配置されたＩＩＩ−Ｖ族バリア層を含むＩＩＩ−Ｖ族ボディが設けられている。イネーブルトランジスタには、ＩＩＩ−Ｖ族バリア層中に延在する凹陥部内に配置されたイネーブルゲートが含まれている。オペレーショナルトランジスタには、ＩＩＩ−Ｖ族バリア層の上に配置されたオペレーショナルゲートが含まれており、この場合、オペレーショナルゲートはイネーブルゲートとは物理的に接触していない。イネーブルゲートがＩＩＩ−Ｖ族バリア層中に延びるように構成して、複合カスコードトランジスタがオフ状態のときに、複合カスコードトランジスタの２ＤＥＧ導通チャネルが分断されるようにしたことで、本明細書において開示した解決手段によって、いっそう安定しかつロバストな複合トランジスタが実現される。
これまで述べてきたことから明らかなように、本出願において説明したコンセプトを実現するために、それらのコンセプトの範囲を逸脱することなく、様々な技術を利用することができる。なお、それらのコンセプトについて、いくつかの特定の実施形態を挙げて説明してきたけれども、それらのコンセプトの範囲を逸脱することなく形状や細部に変更を加えることができるのは、当業者に自明である。したがって既述の実施形態は、あらゆる点で例示とみなすべきものであって、限定と捉えてはならない。さらに自明の通り、本出願はこれまで説明してきた固有の実施形態に限定されるものではなく、本出願の開示範囲を逸脱することなく、数多くの再構成、変形、置き換えを行うことができる。

Claims (23)

  1. ＩＩＩ−Ｖ族複合カスコードトランジスタにおいて、
    基板の上に配置され、二次元電子ガス（２ＤＥＧ）を生成するように構成され、かつＩＩＩ−Ｖ族チャネル層の上に配置されたＩＩＩ−Ｖ族バリア層を含む、ＩＩＩ−Ｖ族ボディと、
    ソース電極及びドレイン電極と、
    実質的に前記ＩＩＩ−Ｖ族バリア層中に延在する凹陥部内に配置されたイネーブルゲートと、
    前記ＩＩＩ−Ｖ族バリア層の上に配置され、前記イネーブルゲートとは物理的に接触していないオペレーショナルゲートと
    が設けられていることを特徴とする、
    ＩＩＩ−Ｖ族複合カスコードトランジスタ。
  2. 前記イネーブルゲートは前記ＩＩＩ−Ｖ族チャネル層と接触している、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  3. 前記イネーブルゲートはショットキーゲートから成る、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  4. 前記イネーブルゲートは、ゲート誘電体の上に配置されたゲート電極を含む絶縁ゲートから成る、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  5. 前記イネーブルゲートは、窒化シリコンゲート誘電体の上に配置されたゲート電極を含む絶縁ゲートから成る、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  6. 前記オペレーショナルゲートは、前記ＩＩＩ−Ｖ族バリア層とショットキーコンタクトを形成する、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  7. 前記オペレーショナルゲートは、ゲート誘電体の上に配置されたゲート電極を含む絶縁ゲートから成る、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  8. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタは、エンハンスメント型（ノーマリオフ）トランジスタである、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  9. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタの複合ドレイン／ソース領域の長さは、前記オペレーショナルゲートのゲート長よりも短い、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  10. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタの複合ドレイン／ソース領域の長さは、前記イネーブルゲートのゲート長以下である、請求項１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  11. ＩＩＩ−Ｖ族複合カスコードトランジスタにおいて、
    基板の上に配置され、二次元電子ガス（２ＤＥＧ）を生成するように構成され、かつＩＩＩ−Ｖ族チャネル層の上に配置されたＩＩＩ−Ｖ族バリア層を含む、ＩＩＩ−Ｖ族ボディと、
    ソース電極及びドレイン電極と、
    前記ＩＩＩ−Ｖ族バリア層中に延在する凹陥部内に配置され、前記ＩＩＩ−Ｖ族チャネル層と接触しているゲート誘電体を含む絶縁イネーブルゲートと、
    前記ＩＩＩ−Ｖ族バリア層の上に配置され、前記絶縁イネーブルゲートとは物理的に接触していないオペレーショナルゲートと
    が設けられていることを特徴とする、
    ＩＩＩ−Ｖ族複合カスコードトランジスタ。
  12. 前記ゲート誘電体は窒化シリコンを含む、請求項１１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  13. 前記オペレーショナルゲートは、前記ＩＩＩ−Ｖ族バリア層とショットキーコンタクトを形成する、請求項１１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  14. 前記オペレーショナルゲートは、オペレーショナルゲート誘電体の上に配置されたオペレーショナルゲート電極を含む絶縁ゲートから成る、請求項１１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  15. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタは、エンハンスメント型（ノーマリオフ）トランジスタである、請求項１１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  16. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタの複合ドレイン／ソース領域の長さは、前記オペレーショナルゲートのゲート長よりも短い、請求項１１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  17. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタの複合ドレイン／ソース領域の長さは、前記絶縁イネーブルゲートのゲート長以下である、請求項１１に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  18. ＩＩＩ−Ｖ族複合カスコードトランジスタにおいて、
    基板の上に配置され、二次元電子ガス（２ＤＥＧ）を生成するように構成され、かつＩＩＩ−Ｖ族チャネル層の上に配置されたＩＩＩ−Ｖ族バリア層を含む、ＩＩＩ−Ｖ族ボディと、
    ソース電極及びドレイン電極と、
    前記ＩＩＩ−Ｖ族バリア層中に延在する凹陥部内に配置され、前記ＩＩＩ−Ｖ族チャネル層と接触しているゲート電極を含むショットキーイネーブルゲートと、
    前記ＩＩＩ−Ｖ族バリア層の上に配置され、前記ショットキーイネーブルゲートとは物理的に接触していないオペレーショナルゲートと
    が設けられていることを特徴とする、
    ＩＩＩ−Ｖ族複合カスコードトランジスタ。
  19. 前記オペレーショナルゲートは、前記ＩＩＩ−Ｖ族バリア層とショットキーコンタクトを形成する、請求項１８に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  20. 前記オペレーショナルゲートは、オペレーショナルゲート誘電体の上に配置されたオペレーショナルゲート電極を含む絶縁ゲートから成る、請求項１８に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  21. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタは、エンハンスメント型（ノーマリオフ）トランジスタである、請求項１８に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  22. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタの複合ドレイン／ソース領域の長さは、前記オペレーショナルゲートのゲート長よりも短い、請求項１８に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
  23. 前記ＩＩＩ−Ｖ族複合カスコードトランジスタの複合ドレイン／ソース領域の長さは、前記ショットキーイネーブルゲートのゲート長以下である、請求項１８に記載のＩＩＩ−Ｖ族複合カスコードトランジスタ。
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