JP6769400B2 - 半導体装置 - Google Patents

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Description

本発明は、基板の上に、窒化ガリウム（以下、ＧａＮという）や窒化アルミニウムガリウム（以下、ＡｌＧａＮという）を積層する等、第１のＧａＮ系半導体層と第２のＧａＮ系半導体層とによるヘテロジャンクション構造を備えた半導体装置に関するものである。
従来より、４端子構造のスイッチングデバイスが形成された半導体装置が提案されている（例えば、特許文献１参照）。すなわち、この半導体装置は、キャリアの流れるチャネルを構成する活性領域と、当該活性領域を囲む不活性領域とを有し、ソース電極、ドレイン電極、第１ゲート電極、および第２ゲート電極が適宜配置されている。
詳しくは、ソース電極およびドレイン電極は、それぞれ櫛歯形状とされており、活性領域内にて互いの櫛歯が噛み合うように配置されている。また、第１ゲート電極および第２ゲート電極は、ソース電極とドレイン電極との間に配置されている。なお、第２ゲート電極は、活性領域内から不活性領域まで引き出され、一部が不活性領域においてもソース電極とドレイン電極との間に配置されている。
特開平８−８４４１号公報
ところで、近年では、ヘテロジャンクション構造を備えたスイッチングデバイスに上記のような４端子構造を適用することが検討されている。つまり、近年では、例えば、以下のような４端子構造のＨＥＭＴ（High electron mobility transistor：高電子移動度トランジスタ）が検討されている。
すなわち、４端子構造のＨＥＭＴは、サファイア等の基板の上に、ｉ−ＧａＮ層とｉ−ＡｌＧａＮ層とが積層されることでヘテロジャンクション構造が構成される。そして、ｉ−ＡｌＧａＮ層を貫通してｉ−ＧａＮ層に達するように、ＭＯＳ構造のゲート電極（以下、ＭＯＳゲート電極という）が形成され、ｉ−ＡｌＧａＮ層の表面上におけるＭＯＳゲート電極を挟んだ両側にソース電極とドレイン電極とが形成される。また、ＭＯＳゲート電極とドレイン電極との間において、ｉ−ＡｌＧａＮ層の表面にはｕ−ＧａＮ層とｐ−ＧａＮ層との積層構造が形成されており、さらにｐ−ＧａＮ層の表面にジャンクションゲート電極（以下、ＪＧ電極という）が形成される。
なお、このような構成では、例えば、上記第１ゲート電極がＭＯＳゲート電極に相当し、上記第２ゲート電極がＪＧ電極に相当する。また、ＪＧ電極を不活性領域に形成する場合、ＪＧ電極の下方に配置されるｕ−ＧａＮ層およびｐ−ＧａＮ層は、ＪＧ電極と共に不活性領域にも形成される。
ここで、例えば、不活性領域がイオン注入等されて欠陥が形成されることで構成されると、当該欠陥にてキャリア（例えば、電子）がトラップされる可能性がある。つまり、不活性領域に位置するＪＧ電極の下方にてキャリアがトラップされてしまうことがある。この場合、ＪＧ電極の閾値電圧が変動することで半導体装置の特性が変化することが懸念される。
本発明は上記点に鑑み、特性が変化することを抑制できる半導体装置を提供することを目的とする。
上記目的を達成するための請求項１および２では、活性領域（１）と、当該活性領域を囲む不活性領域（２）とを有し、活性領域に横型のスイッチングデバイスが形成された半導体装置であって、活性領域は、基板（１１）上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（１２）および第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（１３）にて構成されるヘテロジャンクション構造を有し、第２半導体層にリセス部（１５）が形成されたチャネル形成層（１２、１３）と、リセス部内に形成されたゲート絶縁膜（１６）および当該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（１７）を有するゲート構造部と、第２半導体層の上において、ゲート構造部を挟んだ両側に配置されたソース電極（１８）およびドレイン電極（１９）と、第２半導体層の上において、ゲート構造部とドレイン電極との間におけるドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（１４）と、第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（２０）と、第４半導体層に接触させられたジャンクションゲート電極（２１）と、を備えるスイッチングデバイスを有し、ジャンクションゲート電極は、ソース電極と電気的に接続されて当該ソース電極と同電位とされ、かつ活性領域内にのみ配置されており、不活性領域には、ＭＯＳゲート電極とゲート配線（２５ａ）を介して接続されるゲートパッド（２５）、ソース電極とソース配線（２６ａ）を介して接続されるソースパッド（２６）、およびドレイン電極とドレイン配線（２７ａ）を介して接続されるドレインパッド（２７）が形成されている。
そして、請求項１では、ドレイン電極は、不活性領域に形成されたドレインパッド（２７）と、活性領域から不活性領域まで延設されたドレイン配線（２７ａ）を介して接続されており、さらに、ジャンクションゲート電極は、ドレイン配線と異なる位置であって、ドレイン電極を囲むように配置されている。
また、請求項２では、ソース電極は、不活性領域に形成されたソースパッド（２６）と、活性領域から不活性領域まで延設されたソース配線（２６ａ）を介して接続されており、ドレイン電極は、不活性領域に形成されたドレインパッド（２７）と、活性領域から不活性領域まで延設されたドレイン配線（２７ａ）を介して接続されており、さらに、ジャンクションゲート電極は、ソース電極、ソースパッドおよびソース配線と、ドレイン電極、ドレインパッド、およびドレイン配線との全ての間に位置するように配置されている。

これによれば、例えば、不活性領域がイオン注入等されて多数の欠陥が導入されることで構成されていたとしても、キャリア（例えば、電子）がトラップされる領域上にＪＧ電極が配置されていない構成となる。このため、ＪＧ電極の閾値が変動することを抑制でき、半導体装置の特性が変化してしまうことを抑制できる。
なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。
第１実施形態における半導体装置の平面模式図である。 図１中のII−II線に沿った断面図である。 図１中のIII−III線に沿った断面図である。 図２に示すスイッチングデバイスの等価回路である。 ターンオフ時の各部の電流値および電圧値の変化を示した図である。 ターンオフされた後の等電位線を示すシミュレーション結果である。 第２実施形態における半導体装置の平面模式図である。 第３実施形態における半導体装置の平面模式図である。 他の実施形態における半導体装置の不活性領域を示す断面図である。 他の実施形態における半導体装置の平面模式図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態における半導体装置について、図１〜図５を参照して説明する。本実施形態の半導体装置は、図１に示されるように、活性領域１と当該活性領域１を囲む不活性領域２とを有している。そして、活性領域１には、図２に示されるように、４端子構造のＨＥＭＴを備えたスイッチングデバイスが形成されている。なお、特に限定されるものではないが、本実施形態では、活性領域１は、図１中の紙面上下方向を長手方向とする略長方形状とされている。
具体的には、半導体装置は、図２および図３に示されるように、基板１１の一面１１ａ上に、アンドープのＧａＮ（以下、ｕ−ＧａＮという）層１２が形成されたものを化合物半導体基板として用いて形成されている。そして、ｕ−ＧａＮ層１２の表面には、アンドープのＡｌＧａＮ（以下、ｕ−ＡｌＧａＮという）層１３が形成されており、ｕ−ＧａＮ層１２とｕ−ＡｌＧａＮ層１３によってヘテロジャンクション構造が構成されている。スイッチングデバイスは、これらｕ−ＧａＮ層１２およびｕ−ＡｌＧａＮ層１３をチャネル形成層として、ＡｌＧａＮ／ＧａＮ界面のｕ−ＧａＮ層１２側にピエゾ効果および自発分極効果によって２ＤＥＧ（すなわち、２次元電子ガス）キャリアが誘起され、その領域がキャリアの流れるチャネルとなることで動作する。
基板１１は、Ｓｉ（１１１）やＳｉＣといった半導体材料等の導電性材料によって構成されている。基板１１の上に直接ｕ−ＧａＮ層１２が形成されていてもよいが、ｕ−ＧａＮ層１２を結晶性良く成膜するために、必要に応じて下地膜となるバッファ層を形成してもよい。基板１１の上に結晶性良くｕ−ＧａＮ層１２が成膜できる場合には、バッファ層は無くても構わない。なお、ここでの結晶性とは、ｕ−ＧａＮ層１２中の欠陥や転位等であり、電気的および光学的な特性に対して影響を及ぼすものを意味している。
ｕ−ＧａＮ層１２は、ドリフト領域として作動する電子走行層を構成する部分であり、第１のＧａＮ系半導体層に相当する。ｕ−ＧａＮ層１２は、ＧａＮ系半導体材料にて形成されており、ｕ−ＡｌＧａＮ層１３側の表層部において２ＤＥＧが形成される。
ｕ−ＡｌＧａＮ層１３は、第２のＧａＮ系半導体層に相当し、ｕ−ＧａＮ層１２を構成するＧａＮ系半導体材料よりもバンドギャップエネルギーの大きなＧａＮ系半導体材料で構成されたものであり、電子供給部を構成している。
ｕ−ＡｌＧａＮ層１３は、Ａｌ混晶比をｘとして、ＡｌｘＧａ１−ｘＮで構成されている。このｕ−ＡｌＧａＮ層１３のＡｌ混晶比ｘおよび膜厚により、ｕ−ＧａＮ層１２の表面近傍に形成される２ＤＥＧの濃度が決まる。したがって、ｕ−ＡｌＧａＮ層１３のＡｌ混晶比ｘおよび膜厚を調整することで２ＤＥＧの濃度を調整し、厚みによって２ＤＥＧ濃度が大きく変動する範囲ではなく、Ａｌ混晶比によって一義的に２ＤＥＧ濃度が決まるようにしてある。
なお、本実施形態では、ｕ−ＧａＮ層１２が第１半導体層に相当し、ｕ−ＡｌＧａＮ層１３が第２半導体層に相当し、ｕ−ＧａＮ層１２およびｕ−ＡｌＧａＮ層１３がチャネル形成層に相当している。
ここで、本実施形態では、不活性領域２には、２ＤＥＧキャリアが誘起されないように、イオン注入等が施されることによって多数の欠陥ｄが形成されている。つまり、本実施形態の不活性領域２は、２ＤＥＧキャリアが誘起されないように、活性領域１よりも複数の欠陥ｄが形成されて構成されているともいえる。言い換えると、本実施形態の不活性領域２は、素子分離領域とされている。
活性領域１では、ｕ−ＡｌＧａＮ層１３の表面には、部分的に、不純物がドープされていないｕ−ＧａＮ層１４が形成されている。
ｕ−ＡｌＧａＮ層１３は、基板１１の上面の全面に形成されており、ｕ−ＧａＮ層１４は、ｕ−ＡｌＧａＮ層１３のうち後述するＭＯＳゲート電極１７の近傍に形成され、後述するドレイン電極１９側に向けて張り出すように延設されている。これらｕ−ＡｌＧａＮ層１３およびｕ−ＧａＮ層１４は、リセス部１５において除去されている。リセス部１５は、一方向、具体的には図２の断面に対する法線方向を長手方向として延設されている。詳しくは、リセス部１５は、基板１１の一面１１ａに対する法線方向から視たとき、後述するソース電極１８の延設方向に沿って延設され、ソース電極１８を挟む２つのリセス部１５が延設方向の両端部で連結された構成とされている。つまり、リセス部１５は、基板１１の一面１１ａに対する法線方向から視たとき、後述するソース電極１８を囲む環状とされている。
リセス部１５内には、ゲート構造部として、ゲート絶縁膜１６を介してＭＯＳゲート電極１７が埋め込まれている。具体的には、リセス部１５の内壁面に所定膜厚のゲート絶縁膜１６が成膜されており、このゲート絶縁膜１６の上にさらにＭＯＳゲート電極１７が形成されることでゲート構造部が構成されている。ＭＯＳゲート電極１７を含むゲート構造部は、リセス部１５に沿って形成されているため、リセス部１５と同様に、後述するソース電極１８を囲むように形成されている。
ゲート絶縁膜１６は、シリコン酸化膜（すなわち、ＳｉＯ２）やアルミナ（すなわち、Ａｌ２Ｏ３）等によって構成されており、ＭＯＳゲート電極１７は、アルミニウム、プラチナ等の金属、または不純物がドープされたＰｏｌｙ−半導体等によって構成されている。これらゲート絶縁膜１６およびＭＯＳゲート電極１７をリセス部１５内に形成することでＭＯＳ構造のゲート構造部を構成している。なお、ＭＯＳゲート電極１７を全体的にＰｏｌｙ−半導体等によって構成することもできるが、ＭＯＳゲート電極１７の配線抵抗を低減するために、本実施形態では、ＭＯＳゲート電極１７の表面部に金属層１７ａを配置してある。
一方、ｕ−ＡｌＧａＮ層１３の表面のうちゲート構造部を挟んだ両側それぞれには、ソース電極１８とドレイン電極１９が形成されている。ソース電極１８およびドレイン電極１９は、共にｕ−ＧａＮ層１４から離れた位置に配置されており、ｕ−ＧａＮ層１４の端部からドレイン電極１９までの距離は所定長さとされている。これらソース電極１８やドレイン電極１９は、それぞれオーミック接触である。
本実施形態では、ソース電極１８およびドレイン電極１９は、基板１１の面方向における一方向に沿って延設されており、詳しくは、活性領域１の長手方向と交差する方向に延設されている。そして、ソース電極１８およびドレイン電極１９は、延設方向と直交する方向に交互に形成されている。なお、図１中では、ソース電極１８およびドレイン電極１９は、図１中の紙面左右方向に沿って延設され、図１中の紙面上下方向に沿って交互に形成されている。
また、ｕ−ＧａＮ層１４のうちＭＯＳゲート電極１７とドレイン電極１９との間に位置する部分の表面には、ｐ−ＧａＮ層２０が形成されている。ｐ−ＧａＮ層２０は、ドレイン電極１９側の端面がｕ−ＧａＮ層１４のうちのドレイン電極１９側の端面と面一、もしくはそれよりもＭＯＳゲート電極１７側に位置するように配置されている。なお、本実施形態では、ｕ−ＧａＮ層１４が第３半導体層に相当し、ｐ−ＧａＮ層２０が第４半導体層に相当している。
そして、ｐ−ＧａＮ層２０の表面には、ＪＧ電極２１が形成されている。ＪＧ電極２１は、上記したソース電極１８と連結されており、ソース電極１８と同電位とされている。
具体的には、ＭＯＳゲート電極１７やｕ−ＧａＮ層１４等を覆うように層間絶縁膜２２が配置されており、層間絶縁膜２２を覆うように電極層２３が形成されている。この電極層２３は、層間絶縁膜２２に形成されたコンタクトホールを通じてｕ−ＡｌＧａＮ層１３に接触させられると共に、ｐ−ＧａＮ層２０に接触させられている。このため、この電極層２３のうち、ｕ−ＡｌＧａＮ層１３に接触させられている部分によってソース電極１８が構成され、ｐ−ＧａＮ層２０に接触させられている部分によってＪＧ電極２１が構成されている。
本実施形態では、このようにしてソース電極１８およびＪＧ電極２１を同じ電極層２３によって構成している。このため、これらの間をボンディングワイヤ等によって接続する場合と比較して、配線抵抗とインダクタンスを低減することが可能となっている。
なお、図１では、各部のレイアウトが理解し易いように、図２中の電極層２３のうちのソース電極１８とＪＧ電極２１とを繋ぐ部分については省略して示してある。つまり、図１では、図２中の電極層２３のうちのＭＯＳゲート電極１７の上方に位置する部分を省略して示してある。
また、本実施形態では、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン電極１９を囲む環状に形成されている。つまり、本実施形態では、ソース電極１８とドレイン電極１９との間にＪＧ電極２１が配置された構成とされている。なお、図１では特に示していないが、ＪＧ電極２１の下方に位置するｕ−ＧａＮ層１４およびｐ−ＧａＮ層２０は、ＪＧ電極２１に沿って配置される。つまり、これらｕ−ＧａＮ層１４およびｐ−ＧａＮ層２０は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン電極１９を囲むように形成されている。
以上のようにして、活性領域１には、ＭＯＳゲート電極１７、ソース電極１８、ドレイン電極１９およびＪＧ電極２１の４端子を備えたスイッチングデバイスが構成されている。なお、基板１１の裏面側に形成されているのは裏面電極２４であり、例えば図示しない配線を通じてソース電極１８と電気的に接続される等により、ソース電極１８と同電位とされる。
また、図１に示されるように、不活性領域２には、ＭＯＳゲート電極１７用のゲートパッド（以下、ゲートパッドという）２５、ソースパッド２６、ドレインパッド２７が形成されている。
そして、ＭＯＳゲート電極１７は、活性領域１から不活性領域２へと引き出されたゲート配線２５ａを介してゲートパッド２５と接続されている。また、ソース電極１８は、活性領域１から不活性領域２へと引き出されたソース配線２６ａを介してソースパッド２６と接続されている。ドレイン電極１９は、活性領域１から不活性領域２へと引き出されたドレイン配線２７ａを介してドレインパッド２７と電気的に接続されている。
なお、ゲートパッド２５、ソースパッド２６、ドレインパッド２７、ゲート配線２５ａ、ソース配線２６ａ、およびドレイン配線２７ａは、図示しない層間絶縁膜上に形成されている。
これに対し、ＪＧ電極２１は、活性領域１内にのみ位置するように、ドレイン電極１９を囲むように形成されている。そして、ＪＧ電極２１は、活性領域１内において、ソース電極１８と接続されることでソース電極１８と同電位とされている。
続いて、本実施形態におけるスイッチングデバイスを備えた半導体装置の作動ついて説明する。
上記のようなＭＯＳゲート電極１７とＪＧ電極２１の両方を備えたスイッチングデバイスは、ＭＯＳゲート電極１７によって一般的なＭＯＳＦＥＴ動作が行われ、ＪＧ電極２１によってＪＦＥＴ動作が行われる。このため、本実施形態におけるスイッチングデバイスの等価回路は図４に示す回路構成となる。
図４に示されるように、スイッチングデバイスは、負荷２８に接続され、ゲートドライバ２９がゲート電圧を制御して本スイッチングデバイスをオンオフすることで負荷２８の駆動を行う。
ここで、スイッチングデバイスは、ＭＯＳゲート電極１７によるノーマリオフのＭＯＳＦＥＴ部３０とＪＧ電極２１によるノーマリオンのＪＦＥＴ部４０とが直列接続された構造となる。これらＭＯＳＦＥＴ部３０とＪＦＥＴ部４０との間の中間電位点Ａとは、図２中に示したように、ｕ−ＧａＮ層１２の表面部のうちＪＧ電極２１の下方に位置している中間電位となる部分を指している。
ＪＧ電極２１はソース電極１８に接続されていて同電位とされている。これらの間には配線による寄生インピーダンス５０が存在しているが、これらの間が電極層２３を通じて直接連結されていることから、寄生インピーダンス５０の値は低くなっている。また、このような構成のスイッチングデバイスにおいて、ＪＦＥＴ部４０では、ＪＧ電極２１とドレイン電極１９や中間電位点Ａとの間、および、ドレイン電極１９と中間電位点Ａとの間に、容量Ｃ１〜Ｃ３が構成される。また、ＭＯＳＦＥＴ部３０では、ＭＯＳゲート電極１７と中間電位点Ａやソース電極１８との間、および、中間電位点Ａとソース電極１８との間に、容量Ｃ４〜Ｃ６が構成される。
このような回路構成を有するスイッチングデバイスについて、ターンオフ時の動作は以下のようになる。
図５は、誘導負荷を持つＨブリッジ回路における本スイッチングデバイスのターンオフの波形を示している。まず、図５の時点Ｔ１において、ＭＯＳゲート電極１７へのゲート電圧の印加が停止されると、ＭＯＳＦＥＴ部３０のオフ過程が始まることで、中間電位点Ａの電位が上昇していく。この中間電位点Ａの電位の上昇により、ＪＦＥＴのゲートのオフ過程が始まる。すなわち、ドレイン電極１９側からＪＧ電極２１を通ってＧＮＤ側に抜ける経路で変位電流Ｉｊｇが流れることで、ＪＦＥＴの帰還容量Ｃ１がチャージされる。
そして、帰還容量Ｃ１のチャージによってドレイン電極１９の電位Ｖｄｓが高くなる。また、ドレイン電流Ｉｄが低下していく。中間電位点Ａの電位がＪＦＥＴ部４０の閾値電圧を超えると、ＪＦＥＴ部４０がオフする。これによって、スイッチングデバイス全体がオフになる。
このようなターンオフ動作を高速化するには、帰還容量Ｃ１へのチャージを高速に行えるようにすることが必要である。そして、帰還容量Ｃ１へのチャージを高速に行うためには、ＪＧ電極２１とソース電極１８との間のインピーダンス低減と帰還容量Ｃ１の低減が重要である。
これに対して、本実施形態では、ＪＧ電極２１とソース電極１８との間が電極層２３を通じて直接連結されていることから、これらの間に存在する配線抵抗による寄生インピーダンス５０の抵抗値を低く抑えることができる。したがって、ＪＧ電極２１とソース電極１８との間のインピーダンス低減を図ることが可能となる。
また、ターンオフ時には、ドレイン電極１９の電位Ｖｄｓが高くなるが、ドレイン電極１９を囲むように、ソース電極１８と同電位とされたＪＧ電極２１が配置されている。このため、図６に示されるように、ドレイン電極１９に起因する高電界をＪＧ電極２１にて遮断することができ、ソース電極１８側へと当該高電界が侵入することを抑制できる。したがって、ソース電極１８下の領域でリーク電流が発生することを抑制できる。
以上説明したように、本実施形態では、ＪＧ電極２１は、活性領域１内にのみ配置されている。つまり、ＪＧ電極２１は、電子がトラップされ得る領域上には配置されていない。このため、ＪＧ電極２１の閾値が変動することを抑制でき、半導体装置の特性が変化してしまうことを抑制できる。
また、本実施形態では、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン電極１９を囲むように形成されている。このため、ドレイン電極１９に起因する高電界がソース電極１８側へと侵入することを抑制できる。したがって、ソース電極１８下の領域でリーク電流が発生することを抑制できる。
また、本実施形態では、ＪＧ電極２１とソース電極１８とを電極層２３を通じて直接連結している。このため、寄生インピーダンス５０の抵抗値を低くすることが可能となり、ＪＧ電極２１とソース電極１８との間のインピーダンス低減を図ることが可能となる。また、ドレイン電極１９からｕ−ＧａＮ層１４およびｐ−ＧａＮ層２０を離して配置することで、ｐ−ＧａＮ層２０と２ＤＥＧとの対向面積をできるだけ小さくしている。このため、帰還容量Ｃ１を低減することも可能となる。
そして、ＪＧ電極２１とソース電極１８との間の抵抗、インダクタンス低減および帰還容量Ｃ１の低減を図ることで、帰還容量Ｃ１を高速でチャージすることが可能となり、ＪＦＥＴ部４０を高速でオフできる。このため、よりスイッチングデバイスのターンオフを高速化することが可能となる。したがって、より高速スイッチングが可能なスイッチングデバイスにできる。
さらに、ｕ−ＧａＮ層１４を貫通するようにＭＯＳゲート電極１７を形成している。したがって、ｕ−ＧａＮ層１４中における電界強度がＭＯＳゲート電極１７に向かって小さくなりゲート絶縁膜１６の電界強度が小さくなるため信頼性が向上する。
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してＪＧ電極２１の配置箇所を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
本実施形態では、図６に示されるように、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン配線２７ａと交差しないように配置されている。つまり、ＪＧ電極２１は、ドレイン配線２７ａと異なる位置であって、ドレイン電極１９を囲むように配置されている。言い換えると、ＪＧ電極２１は、略Ｃ字状とされている。
以上説明したように、本実施形態では、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン配線２７ａと交差しないように配置されている。このため、ＪＧ電極２１とドレイン配線２７ａとの間に寄生容量が生成されることを抑制でき、ＪＦＥＴ部４０の特性が変動してしまうことを抑制できる。
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第２実施形態に対してＪＧ電極２１の配置箇所を変更したものであり、その他に関しては第２実施形態と同様であるため、第２実施形態と異なる部分についてのみ説明する。
本実施形態では、図８に示されるように、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ドレイン配線２７ａと交差しないように配置されている。また、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ソース電極１８、ソースパッド２６、およびソース配線２６ａと、ドレイン電極１９、ドレインパッド２７およびドレイン配線２７ａとの全ての間に位置するように配置されている。つまり、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ソース電極１８、ソースパッド２６、およびソース配線２６ａと、ドレイン電極１９、ドレインパッド２７およびドレイン配線２７ａとを結ぶ仮想線と必ず交差するように配置されている。
以上説明したように、本実施形態では、ＪＧ電極２１は、基板１１の一面１１ａに対する法線方向から視たとき、ソース電極１８、ソースパッド２６、およびソース配線２６ａと、ドレイン電極１９、ドレインパッド２７およびドレイン配線２７ａとの全ての間に位置するように配置されている。このため、ドレイン電極１９、ドレインパッド２７、およびドレイン配線２７ａに起因する高電界を全てＪＧ電極２１にて遮断することができる。つまり、ドレイン電極１９、ドレインパッド２７、およびドレイン配線２７ａに起因する高電界がソース電極１８、ソースパッド２６、およびソース配線２６ａ側に侵入することを抑制できる。したがって、ソース電極１８、ソースパッド２６、およびソース配線２６ａ下の領域でリーク電流が発生することが抑制される。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記各実施形態では、リセス部１５の深さを、ｕ−ＧａＮ層１２の表層部が一部除去されるまでの深さとしたが、これも一例を示したに過ぎない。例えば、リセス部１５をｕ−ＧａＮ層１２の表面が露出するまでの深さとしてもよいし、リセス部１５の底面において２ＤＥＧキャリアが形成されない程度にｕ−ＡｌＧａＮ層１３の一部が残る程度の深さとされていてもよい。
また、上記各実施形態では、チャネル形成層を構成する第１、第２のＧａＮ系半導体層がｕ−ＧａＮ層１２とｕ−ＡｌＧａＮ層１３によって構成される場合を例に挙げて説明した。しかしながら、これらは一例を示したものであり、第１のＧａＮ系半導体層およびこれよりもバンドギャップエネルギーが大きな第２のＧａＮ系半導体層によってチャネル形成層が構成されるものであれば、他の材料であってもよい。
さらに、上記各実施形態において、ソース電極１８とＪＧ電極２１とは、一体化されておらず、例えば、ワイヤボンディング等によって電気的に接続されていてもよい。このような構成としても、ＪＧ電極２１が活性領域１内にのみ配置されることにより、半導体装置の特性が変化することを抑制できる。
また、上記各実施形態において、不活性領域２の構成は適宜変更可能である。例えば、図９に示されるように、不活性領域２は、２ＤＥＧキャリアが構成されないように、ｕ−ＡｌＧａＮ層１３およびｕ−ＧａＮ層１２の上層部を除去するように凹部６０が形成されることで構成されていてもよい。この場合、凹部６０は、不活性領域２に２ＤＥＧキャリアが構成されない深さとされていればよく、例えば、ｕ−ＡｌＧａＮ層１３のみを除去するように形成されていてもよい。
さらに、上記第１実施形態において、図１０に示されるように、ゲート配線２５ａは、ＭＯＳゲート電極１７と接続される部分から最短距離で不活性領域２に引き出され、不活性領域２で引き回されてゲートパッド２５と接続されていてもよい。この場合、上記第１実施形態でゲート配線２５ａが形成されていた部分、または当該部分の近傍までドレイン電極１９等が延設されていてもよい。つまり、活性領域１と不活性領域２との境界部の近傍までドレイン電極１９等が延設されていてもよい。これによれば、活性領域１を有効に利用でき、面積効率を向上できる。また、特に図示しないが、上記第２、第３実施形態においても、ゲート配線２５ａは、ＭＯＳゲート電極１７と接続される部分から最短距離で不活性領域２に引き出され、不活性領域２で引き回されてゲートパッド２５と接続されていてもよい。
１ 活性領域
２ 不活性領域
１１ 基板
１２ ｕ−ＧａＮ層
１３ ｕ−ＡｌＧａＮ層
１４ ｕ−ＧａＮ層
１７ ＭＯＳゲート電極
１８ ソース電極
１９ ドレイン電極
２０ ｐ−ＧａＮ層
２１ ＪＧ電極

Claims (3)

  1. 活性領域（１）と、当該活性領域を囲む不活性領域（２）とを有し、前記活性領域に横
    型のスイッチングデバイスが形成された半導体装置であって、
    前記活性領域は、
    基板（１１）上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（１２）および前記第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（１３）にて構成されるヘテロジャンクション構造を有し、前記第２半導体層にリセス部（１５）が形成されたチャネル形成層（１２、１３）と、
    前記リセス部内に形成されたゲート絶縁膜（１６）および当該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（１７）を有するゲート構造部と、
    前記第２半導体層の上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（１８）およびドレイン電極（１９）と、
    前記第２半導体層の上において、前記ゲート構造部と前記ドレイン電極との間における前記ドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（１４）と、
    前記第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（２０）と、
    前記第４半導体層に接触させられたジャンクションゲート電極（２１）と、を備えるスイッチングデバイスを有し、
    前記ジャンクションゲート電極は、前記ソース電極と電気的に接続されて当該ソース電極と同電位とされ、かつ前記活性領域内にのみ配置されており、
    前記不活性領域には、前記ＭＯＳゲート電極とゲート配線（２５ａ）を介して接続されるゲートパッド（２５）、前記ソース電極とソース配線（２６ａ）を介して接続されるソースパッド（２６）、および前記ドレイン電極とドレイン配線（２７ａ）を介して接続されるドレインパッド（２７）が形成されており、
    前記ドレイン電極は、前記不活性領域に形成されたドレインパッド（２７）と、前記活性領域から前記不活性領域まで延設されたドレイン配線（２７ａ）を介して接続されており、
    さらに、前記ジャンクションゲート電極は、前記ドレイン配線と異なる位置であって、前記ドレイン電極を囲むように配置されている半導体装置。
  2. 活性領域（１）と、当該活性領域を囲む不活性領域（２）とを有し、前記活性領域に横
    型のスイッチングデバイスが形成された半導体装置であって、
    前記活性領域は、
    基板（１１）上に形成され、ドリフト領域を構成する第１のＧａＮ系半導体にて構成された第１半導体層（１２）および前記第１のＧａＮ系半導体よりもバンドギャップエネルギーが大きい第２のＧａＮ系半導体にて構成された第２半導体層（１３）にて構成されるヘテロジャンクション構造を有し、前記第２半導体層にリセス部（１５）が形成されたチャネル形成層（１２、１３）と、
    前記リセス部内に形成されたゲート絶縁膜（１６）および当該ゲート絶縁膜の上に形成されたＭＯＳ構造のゲート電極となるＭＯＳゲート電極（１７）を有するゲート構造部と、
    前記第２半導体層の上において、前記ゲート構造部を挟んだ両側に配置されたソース電極（１８）およびドレイン電極（１９）と、
    前記第２半導体層の上において、前記ゲート構造部と前記ドレイン電極との間における前記ドレイン電極から離れた位置に配置され、不純物がドープされていない第３のＧａＮ系半導体にて構成された第３半導体層（１４）と、
    前記第３半導体層の上に形成されたｐ型の第４のＧａＮ系半導体によって構成された第４半導体層（２０）と、
    前記第４半導体層に接触させられたジャンクションゲート電極（２１）と、を備えるスイッチングデバイスを有し、
    前記ジャンクションゲート電極は、前記ソース電極と電気的に接続されて当該ソース電極と同電位とされ、かつ前記活性領域内にのみ配置されており、
    前記不活性領域には、前記ＭＯＳゲート電極とゲート配線（２５ａ）を介して接続されるゲートパッド（２５）、前記ソース電極とソース配線（２６ａ）を介して接続されるソースパッド（２６）、および前記ドレイン電極とドレイン配線（２７ａ）を介して接続されるドレインパッド（２７）が形成されており、
    前記ソース電極は、前記不活性領域に形成されたソースパッド（２６）と、前記活性領域から前記不活性領域まで延設されたソース配線（２６ａ）を介して接続されており、
    前記ドレイン電極は、前記不活性領域に形成されたドレインパッド（２７）と、前記活性領域から前記不活性領域まで延設されたドレイン配線（２７ａ）を介して接続されており、
    さらに、前記ジャンクションゲート電極は、前記ソース電極、前記ソースパッドおよび前記ソース配線と、前記ドレイン電極、前記ドレインパッド、および前記ドレイン配線との全ての間に位置するように配置されている半導体装置。
  3. 前記ジャンクションゲート電極は、前記ＭＯＳゲート電極を覆う層間絶縁膜（２２）の上に形成される電極層（２３）を介して連結され、前記ソース電極と一体化されている請求項１または２に記載の半導体装置。
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