JP2021089934A - 半導体装置 - Google Patents

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Abstract

【課題】特性を向上できる半導体装置を提供する。【解決手段】実施形態によれば、半導体装置は、半導体部材、第１ソース電極、第１ゲート電極、第１ドレイン電極、ソースパッド部、第１ソース接続部及び絶縁部を含む。第１ソース電極及び第１ドレイン電極は、第１方向に沿って延びる。第１ゲート電極は第１〜第４部分を含む。第１ソース電極は、第１方向において第１、第２部分の間にあり、第２方向において第３、第４部分の間にある。第３、第４部分は、第１方向に沿って延びる。第１ソース電極は、第２方向において第３部分と第１ドレイン電極との間にある。第４部分は、第２方向において第１ソース電極と第１ドレイン電極との間にある。第１ソース接続部は、第１ソース電極とソースパッド部とを電気的に接続する。絶縁部の第１絶縁領域の少なくとも一部は、第１部分と第１ソース接続部との間にある。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
例えば、トランジスタなどの半導体装置において、特性の向上が望まれる。
国際公開第２０１２／０４３３３４号
本発明の実施形態は、特性を向上できる半導体装置を提供する。
本発明の実施形態によれば、半導体装置は、半導体部材、第１ソース電極、第１ゲート電極、第１ドレイン電極、ソースパッド部、第１ソース接続部及び絶縁部を含む。前記半導体部材は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層と、を含む。前記第１ソース電極は、第１方向に沿って延びる。前記第１ゲート電極は、第１部分、第２部分、第３部分及び第４部分を含む。前記第１ソース電極は、前記第１方向において前記第１部分及び前記第２部分との間にある。前記第１ソース電極は、前記第１方向と交差する第２方向において前記第３部分と前記第４部分との間にある。前記第３部分及び前記第４部分は、前記第１方向に沿って延びる。前記第１半導体層から前記第２半導体層への第３方向は、前記第１方向及び前記第２方向を含む平面と交差する。前記第１ドレイン電極は、前記第１方向に沿って延びる。前記第１ソース電極は、前記第２方向において前記第３部分と前記第１ドレイン電極との間にある。前記第４部分は、前記第２方向において前記第１ソース電極と前記第１ドレイン電極との間にある。前記第１ソース接続部は、前記第１ソース電極と前記ソースパッド部とを電気的に接続する。前記絶縁部は、第１絶縁領域を含む。前記第１絶縁領域の少なくとも一部は、前記第３方向において前記第１部分と前記第１ソース接続部との間にある。
図１は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図２（ａ）〜図２（ｄ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図３（ａ）〜図３（ｃ）は、第１実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置の製造方法を例示する模式的断面図である。 図５（ａ）及び図５（ｂ）は、半導体装置を例示する模式的平面図である。 図６（ａ）及び図６（ｂ）は、半導体装置を例示する模式的平面図である。 図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図８（ａ）〜図８（ｄ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図９（ａ）〜図９（ｄ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。 図１０は、第１実施形態に係る半導体装置を例示する模式的平面図である。 図１１は、第２実施形態に係る半導体装置を例示する模式的平面図である。 図１２は、第２実施形態に係る半導体装置を例示する模式的平面図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚さと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図２（ａ）〜図２（ｄ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図２（ａ）は、図１のＡ１−Ａ２線断面図である。図２（ｂ）は、図１のＢ１−Ｂ２線断面図である。図２（ｃ）は、図１のＣ１−Ｃ２線断面図である。図２（ｄ）は、図１のＤ１−Ｄ２線断面図である。
図１及び図２（ａ）に示すように、実施形態に係る半導体装置１１０は、半導体部材１５、第１ソース電極３１Ａ、第１ゲート電極３２Ａ、第１ドレイン電極３３Ａ、ソースパッド部３１Ｐ、第１ソース接続部３１ｃｎ及び絶縁部８０を含む。
図２（ａ）に示すように、半導体部材１５は、第１半導体層１１及び第２半導体層１２を含む。第１半導体層１１は、Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む。第１半導体層１１は、例えば、ＧａＮを含む。第２半導体層１２は、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む。第２半導体層１２は、例えば、ＡｌＧａＮを含む。第２半導体層１２におけるＡｌの組成比は、例えば、０．１以上０．３５以下である。
例えば、第１半導体層１１の上に第２半導体層１２が設けられる。第１半導体層１１は、例えば、シリコン基板などの上に設けられても良い。
図１に示すように、第１ソース電極３１Ａは、第１方向に沿って延びる。第１方向は、例えば、Ｙ軸方向である。
図１に示すように、第１ゲート電極３２Ａは、第１部分３２ａ、第２部分３２ｂ、第３部分３２ｃ及び第４部分３２ｄを含む。
図１及び図２（ｃ）に示すように、第１ソース電極３１Ａは、第１方向（Ｙ軸方向）において、第１部分３２ａ及び第２部分３２ｂとの間にある。
図１に示すように、第１ソース電極３１Ａは、第２方向において、第３部分３２ｃと第４部分３２ｄとの間にある。第２方向は、第１方向と交差する。例えば、第２方向は、第１方向に対して垂直である。第２方向は、例えば、Ｘ軸方向である。第３部分３２ｃ及び第４部分３２ｄは、第１方向（Ｙ軸方向）に沿って延びる。
図２（ａ）に示すように、第１半導体層１１から第２半導体層１２への第３方向は、第１方向及び第２方向を含む平面と交差する。第１方向及び第２方向を含む平面は、例えば、Ｘ−Ｙ平面である。例えば、第３方向は、第１方向及び第２方向を含む平面に対して垂直である。第３方向は、例えば、Ｚ軸方向である。例えば、第３方向は、第１半導体層１１及び第２半導体層１２の積層方向に対応する。
図１に示すように、第１ドレイン電極３３Ａは、第１方向（Ｙ軸方向）に沿って延びる。図１に示すように、第１ソース電極３１Ａは、第２方向（例えばＸ軸方向）において第３部分３２ｃと第１ドレイン電極３３Ａとの間にある。第４部分３２ｄは、第２方向において第１ソース電極３１Ａと第１ドレイン電極３３Ａとの間にある。
図１及び図２（ｃ）に示すように、第１ソース接続部３１ｃｎは、第１ソース電極３１Ａとソースパッド部３１Ｐとを電気的に接続する。この例では、第１ソース接続部３１ｃｎは、ソースビア導電部３１Ｖを介して第１ソース電極３１Ａと電気的に接続されている。
図２（ｃ）に示すように、絶縁部８０は、第１絶縁領域８１を含む。第１絶縁領域８１の少なくとも一部は、第３方向（例えばＺ軸方向）において、第１部分３２ａと第１ソース接続部３１ｃｎとの間にある。図１及び図２（ｃ）に示すように、第１ソース接続部３１ｃｎは、Ｚ軸方向において、第１ゲート電極３２Ａの第１部分３２ａと重なる。第１絶縁領域８１は、第１ソース電極３１Ａと第１部分３２ａとを互いに電気的に絶縁する。
第１ゲート電極３２Ａの電位を制御することで、第１ソース電極３１Ａと第１ドレイン電極３３Ａとの間に流れる電流が制御できる。例えば、第１半導体層１１の、第２半導体層１２の近傍に、２次元電子ガスが生成される。第１ゲート電極３２Ａの電位を制御することで、２次元電子ガスの状態が制御される。半導体装置１１０は、トランジスタである。
半導体装置１１０において、第１ソース電極３１Ａは、Ｙ軸方向において、第１ゲート電極３２Ａの第１部分３２ａと第２部分３２ｂとの間にある。第１ソース電極３１Ａは、Ｘ軸方向において、第１ゲート電極３２Ａの第３部分３２ｃと第４部分３２ｄとの間にある。例えば、第１ソース電極３１Ａと第１ドレイン電極３３Ａとの間の経路に、第１ゲート電極３２Ａが存在する。例えば、第１ソース電極３１Ａと第１ドレイン電極３３Ａとの間の経路に、第１ゲート電極３２Ａが存在しない場合に比べて、リーク電流が抑制できる。実施形態においては、例えば、リーク電流を抑制できる。実施形態によれば、特性を向上できる半導体装置を提供できる。
図１に示すように、例えば、第１ゲート電極３２Ａにおいて、第１部分３２ａは、３部分３２ｃ及び第４部分３２ｄと連続する。例えば、第１部分３２ａは、第３部分３２ｃ及び第４部分３２ｄの少なくともいずれかと連続しても良い。例えば、第２部分３２ｂは、３部分３２ｃ及び第４部分３２ｄと連続する。第２部分３２ｂは、第３部分３２ｃ及び第４部分３２ｄの少なくともいずれかと連続しても良い。例えば、リーク電流をより効果的に抑制できる。
例えば、第１ゲート電極３２Ａは、上記の平面内（Ｘ−Ｙ平面内）で第１ソース電極３１Ａを囲むことが好ましい。例えば、第１ソース電極３１Ａは、Ｘ−Ｙ平面内で、第１ゲート電極３２Ａに囲まれた領域内に設けられる。例えば、リーク電流をより効果的に抑制できる。
図１に示すように、半導体部材１５は、素子領域１６及び周辺領域１７を含む。素子領域１６は、例えば、アクティブ領域である。周辺領域１７は、例えば、非アクティブ領域である。周辺領域１７は、上記の平面（Ｘ−Ｙ平面）において、素子領域１６の周りにある。例えば、素子領域１６は、周辺領域１７に囲まれる。
周辺領域１７における結晶性は、素子領域１６における結晶性よりも低い。半導体部材１１の結晶性が劣化する。１つの例において、半導体部材１１の結晶性の劣化は、ＰＬ（Ｐｈｏｔｏ Ｌｕｍｉｎｅｓｓｅｎｃｅ）によって観測できる。ＰＬ評価の１つの例において、例えば、３２５ｎｍのピーク波長を有するＨｅ−Ｃｄレーザを照射したときに、周辺領域１７における励起光スペクトルは、素子領域１６における励起光スペクトルと異なる。例えば、周辺領域１７及び素子領域１６における励起光スペクトルにおいて、約３６０ｎｍの励起光（バンド端発光）の強度に、差異が観測される。例えば、周辺領域１７における約３６０ｎｍの光強度は、素子領域１６における、約３６０ｎｍの光強度よりも低い。例えば、周辺領域１７及び素子領域１６における励起光スペクトルにおいて、約５３０ｎｍ付近の励起光（イエロールミネッセンス）の強度に差が観測される。例えば、周辺領域１７における約５３０ｎｍの光強度は、素子領域１６における約５３０ｎｍの光強度よりも高い。
１つの例において、劣化は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観測できる。ＴＥＭ観察の１つの例において、周辺領域１７領域のＴＥＭ観察において、半導体部材１１の結晶格子の周期性に乱れが観測される。
１つの例において、例えば、周辺領域１７は、第１元素を含み、素子領域１６は、第１１元素を実質的に含まない。第１元素は、Ａｒ、Ｐ、Ｂ及びＮよりなる群から選択された少なくとも１つを含む。第１元素は、例えば、重元素でも良い。第１元素は、例えば、イオンプランテーションにより導入される。
例えば、周辺領域１７における第１元素の濃度は、素子領域１６における第１元素の濃度よりも高い。例えば、第１元素が周辺領域１７に導入される。第１元素が導入された領域において、第１元素の衝突ダメージにより、半導体部材１１の結晶性が劣化する。結晶性の劣化により、周辺領域１７には、２次元電子ガスが実質的に生成されない。周辺領域１７は、例えば、素子分離領域である。一方、第１元素が素子領域１６に実質的に導入されない。これにより、素子領域１６において２次元電子ガスが生成される。
図１、図２（ｂ）、図２（ｃ）及び図２（ｄ）に示すように、周辺領域１７は、第１周辺部分１７ａ及び第２周辺部分１７ｂを含む。第１周辺部分１７ａから第２周辺部分１７ｂへの方向は、第１方向（Ｙ軸方向）に沿う。
図１及び図２（ｃ）に示すように、半導体部材１５は、第１境界１８ａ及び第２境界１８ｂを含む。図２（ｃ）に示すように、第１境界１８ａは、素子領域１６と第１周辺部分１７ａとの間の境界である。第２境界１８ｂは、素子領域１６と第２周辺部分１７ｂとの間の境界である。第１境界１８ａから第２境界１８ｂへの方向は、第１方向（Ｙ軸方向）に沿う。
図１及び図２（ｃ）に示すように、第１部分３２ａの第１方向（Ｙ軸方向）における位置は、第１境界１８ａの第１方向における位置と、第２境界１８ｂの第１方向における位置と、の間にある。第２部分３２ｂの第１方向における位置は、第１ソース電極３１Ａの第１方向における位置と、第２境界１８ｂの第１方向における位置と、の間にある。
例えば、Ｙ軸方向において、第１境界１８ａと第２境界１８ｂとの間に、第１ゲート電極３２Ａ及び第１ソース電極３１Ａがある。第１ゲート電極３２Ａ及び第１ソース電極３１Ａは、素子領域１６の内部に設けられる。既に説明したように、第１ソース電極３１Ａと第１ドレイン電極３３Ａとの間の経路には、第１ゲート電極３２Ａが設けられている。上記のような周辺領域１７の構造により、リーク電流がより確実に低減できる。
図１に示すように、周辺領域１７は、第３周辺部分１７ｃ及び第４周辺部分１７ｄを含んでも良い。第３周辺部分１７ｃから第４周辺部分１７ｄへの方向は、第２方向（例えば、Ｘ軸方向）に沿う。半導体部材１５は、第３境界１８ｃ及び第４境界１８ｄを含む。第３境界１８ｃは、素子領域１６と第３周辺部分１７ｃとの間の境界である。第４境界１８ｄは、素子領域１６と第４周辺部分１７ｄとの間の境界である。第３境界１８ｃから第４境界１８ｄへの方向は、第２方向（例えばＸ軸方向）に沿う。
第３部分３２ｃの第２方向（Ｘ軸方向）における位置は、第３境界１８ｃの第２方向における位置と、第４境界１８ｄの第２方向における位置と、の間にある。第１ドレイン電極３３Ａの第２方向における位置は、第４部分３２ｄの第２方向における位置と、第４境界１８ｄの第２方向における位置と、の間にある。
例えば、Ｘ軸方向において、第３境界１８ｃと第４境界１８ｄとの間に、第１ゲート電極３２Ａ及び第１ソース電極３１Ａがある。第１ゲート電極３２Ａ及び第１ソース電極３１Ａは、素子領域１６の内部に設けられる。第１ソース電極３１Ａと第１ドレイン電極３３Ａとの間の経路には、第１ゲート電極３２Ａが設けられている。上記のような周辺領域１７の構造により、リーク電流がより確実に低減できる。
図１及び図２（ｃ）に示すように、第１周辺部分１７ａは、第３方向（Ｚ軸方向）においてソースパッド部３１Ｐと重なる。ソースパッド部３１Ｐを素子領域１６ではなく周辺領域１７に設けることで、より安定した動作が得られる。
図１及び図２（ｃ）に示すように、半導体装置１１０は、ドレインパッド部３３Ｐをさらに含んでも良い。ドレインパッド部３３Ｐは、第１ドレイン電極３３Ａと電気的に接続される。
図２（ｄ）に示すように、この例では、ドレインパッド部３３Ｐは、ドレインビア導電部３３Ｖを介して第１ドレイン配線部３３ｃｎと電気的に接続される。第１ドレイン配線部３３ｃｎは、第１ドレイン電極３３Ａと電気的に接続される。
図１に示すように、第１ゲート電極３２Ａの第２部分３２ｂの第１方向（Ｙ軸方向）における位置は、第１ソース電極３１Ａの第１方向における位置と、ドレインパッド部３３Ｐの第１方向における位置と、の間にある。例えば、第２境界１８ｂの第１方向（Ｙ軸方向）における位置は、第１ゲート電極３２Ａの第２部分３２ｂの第１方向における位置と、ドレインパッド部３３Ｐの第１方向における位置と、の間にある。
例えば、ドレインパッド部３３Ｐは、周辺領域１７の第２周辺部分１７ｂと重なる。ドレインパッド部３３Ｐを素子領域１６ではなく第２周辺部分１７ｂに設けることで、より安定した動作が得られる。
図１に示すように、半導体装置１１０は、ゲートパッド部３２Ｐをさらに含んでも良い。ゲートパッド部３２Ｐは、第１ゲート電極３２Ａと電気的に接続される。この例では、ゲートパッド部３２Ｐは、第１ゲート配線部３２ｃｎにより、第１ゲート電極３２Ａと電気的に接続される。１つの例において、第１ゲート配線部３２ｃｎは、例えば、Ｘ軸方向に沿って延びる。
図２（ｃ）に示すように、第１絶縁領域８１の少なくとも一部が第１ゲート配線部３２ｃｎと第１ソース接続部３１ｃｎとの間に設けられる。第１絶縁領域８１により、ゲートパッド部３２Ｐと第１ソース電極３１Ａとが、互いに電気的に絶縁される。
図１に示すように、半導体装置１１０は、複数のソース電極３１、複数のゲート電極３２及び複数のドレイン電極３３を含んでも良い。第１ソース電極３１Ａは、複数のソース電極３１の１つである。第１ゲート電極３２Ａは、複数のゲート電極３２の１つである。第１ドレイン電極３３Ａは、複数のドレイン電極３３の１つである。
複数のソース電極３１の別の１つ（例えば第２ソース電極３１Ｂ）は、第１ソース電極３１Ａと同様の構成を有して良い。複数のゲート電極３２の別の１つ（例えば第２ゲート電極３２Ｂ）は、第１ゲート電極３２Ａと同様の構成を有して良い。複数のドレイン電極３３の別の１つ（例えば第２ドレイン電極３３Ｂ）は、第１ドレイン電極３３Ａと同様の構成を有して良い。
図１に示すように、例えば、半導体装置１１０は、第２ソース電極３１Ｂ、第２ゲート電極３２Ｂ及び第２ソース接続部３１Ｂｃｎをさらに含む。
図１に示すように、第２ソース電極３１Ｂは、第１方向（Ｙ軸方向）に沿って延びる。第２ゲート電極３２Ｂは、第５部分３２ｅ、第６部分３２ｆ、第７部分３２ｇ及び第８部分３２ｈを含む。第２ソース電極３１Ｂは、第１方向（Ｙ軸方向）において第５部分３２ｅと第６部分３２ｆとの間にある。第２ソース電極３１Ｂは、第２方向（Ｘ軸方向）において第７部分３２ｇと第８部分３２ｈとの間にある。第７部分３２ｇ及び第８部分３２ｈは、第１方向（Ｙ軸方向）に沿って延びる。
図１に示すように、第７部分３２ｇは、第２方向（Ｘ軸方向）において第１ドレイン電極３３Ａと第８部分３２ｈとの間にある。第２ソース接続部３１Ｂｃｎは、第２ソース電極３１Ｂとソースパッド部３１Ｐとを電気的に接続する。
例えば、第２ゲート電極３２Ｂにおける第５部分３２ｅは、第１ゲート電極３２Ａにおける第１部分３２ａと同様の構成を有する。例えば、第２ソース接続部３１Ｂｃｎは、第１ソース接続部３１ｃｎと同様の構成を有する。例えば、図２（ｃ）に関して説明した構成と同様に、第１絶縁領域８１は、第３方向（Ｚ軸方向）において第５部分３２ｅと第２ソース接続部３１Ｂｃｎとの間にある。
この例では、第５部分３２ｅは、第７部分３２ｇ及び第８部分３２ｈと直接的に連続している。例えば、第５部分３２ｅは、第７部分３２ｇ及び第８部分３２ｈの少なくともいずれかと直接的に連続しても良い。
この例では、第６部分３２ｆは、第７部分３２ｇ及び第８部分３２ｈと直接的に連続している。例えば、第６部分３２ｆは、第７部分３２ｇ及び第８部分３２ｈの少なくともいずれかと直接的に連続しても良い。
例えば、第２ゲート電極３２Ｂは、上記の平面内（Ｘ−Ｙ平面内）で第２ソース電極３１Ｂを囲む。このような第２ゲート電極３２Ｂ及び第２ソース電極３１Ｂにより、第２ソース電極３１Ｂと第１ドレイン電極３３Ａとの間の経路において、リーク電流が抑制できる。
既に説明したように、半導体装置１１０において、第１ドレイン電極３３Ａと電気的に接続されたドレインパッド部３３Ｐが設けられる。第２部分３２ｂの第１方向（Ｙ軸方向）における位置は、第１ソース電極３１Ａの第１方向における位置と、ドレインパッド部３３Ｐの第１方向における位置と、の間にある。第６部分３２ｆの第１方向における位置は、第２ソース電極３１Ｂの第１方向における位置と、ドレインパッド部３３Ｐの第１方向における位置と、の間にある。
半導体装置１１０は、例えば、マルチフィンガー構造を有する横型トランジスタである。例えば、複数のゲート電極３２及び複数のソース電極３１が、素子分離領域（周辺領域１７）の内側の素子領域１６の閉鎖系内部に存在する。例えば、複数のソース電極３１の１つが、複数のゲート電極３２の１つに囲まれた閉鎖系内にある。複数のドレイン電極３３の例えば全てが、複数のゲート電極３２を境界線とする閉鎖系の外に存在する。半導体装置１１０においては、例えば、リーク電流が抑制できる。
例えば、ドレインパッド部３３Ｐの少なくとも一部は、素子分離境界の外（周辺領域１７）に存在する。ドレイン電極３３の一部が素子分離領域（周辺領域１７）にある。例えば、ドレインパッド部３３Ｐと、複数のドレイン電極３３Ａとは、ドレインビア導電部３３Ｖを介して接続されている。ソースパッド部３１Ｐは、ソースビア導電部３１Ｖを介して複数のソース電極３１の１つと電気的に接続されている。ゲートパッド部３２Ｐは、第１ゲート配線部３２ｃｎを介して、複数のゲート電極３２の１つと電気的に接続される。
図２（ａ）に示すように、第１半導体層１１は、第１部分領域１１ａ、第２部分領域１１ｂ、第３部分領域１１ｃ、第４部分領域１１ｄ、第５部分領域１１ｅ及び第６部分領域１１ｆを含む。第２半導体層１２は、第１半導体部分１２ａ及び第２半導体部分１２ｂを含む。第２方向（Ｘ軸方向）において、第２部分領域１１ｂは、第１部分領域１１ａと第５部分領域１１ｅとの間にある。第２方向において、第３部分領域１１ｃは、第１部分領域１１ａと第２部分領域１１ｂとの間にある。第２方向において、第４部分領域１１ｄは、第３部分領域１１ｃと第２部分領域１１ｂとの間にある。第２方向において、第６部分領域１１ｆは、第２部分領域１１ｂと第５部分領域１１ｅとの間にある。
第１部分領域１１ａから第３部分３２ｃへの方向は、第３方向（Ｚ軸方向）に沿う。第２部分領域１１ｂから第４部分３２ｄへの方向は、第３方向に沿う。第３部分領域１１ｃから第１ソース電極３１Ａへの方向は、第３方向に沿う。第４部分領域１１ｄから第１半導体部分１２ａへの方向は、第３方向に沿う。第５部分領域１１ｅから第１ドレイン電極３３Ａへの方向は、第３方向に沿う。第６部分領域１１ｆから第２半導体部分１２ａへの方向は、第３方向に沿う。
例えば、半導体装置１１０は、第１絶縁膜８５Ｆをさらに含んでも良い。第１絶縁膜８５Ｆは、第１半導体層１１と第１ゲート電極３２Ａとの間に設けられる。第１絶縁膜８５Ｆは。ゲート絶縁膜として機能する。第１絶縁膜８５Ｆは、例えば、酸化シリコンなどを含む。第１絶縁膜８５Ｆは、異なる材質の複数の膜を含む積層構造を有しても良い。例えば、第１絶縁膜８５Ｆは、窒化アルミニウム膜と酸化シリコン膜とを含む積層構造を有しても良い。
図２（ａ）に示すように、この例では、第３部分３２ｃと第４部分３２ｄとの間に、第２半導体層１２がある。半導体装置１１０は、例えばノーマリオフの半導体装置である。例えば、第３部分３２ｃと第４部分３２ｄとの間に、第１半導体層１１の一部があっても良い。
図２（ａ）に示すように、第２絶縁膜８５Ｇが設けられても良い。第２半導体層１２は、第１半導体層１１と第２絶縁膜８５Ｇとの間に設けられる。第２絶縁膜８５Ｇは、例えば、窒化シリコンなどを含む。第２絶縁膜８５Ｇは、例えば、第２半導体層１２の保護膜として機能する。
図２（ａ）〜図２（ｄ）に示すように、絶縁部８０は、第２絶縁領域８２をさらに含んでも良い。第２絶縁領域８２は、例えば、第１ゲート配線部３２ｃｎの一部と、第１部分３２ａとの間にある。
以下、半導体装置１１０の製造方法の例について説明する。
図３（ａ）〜図３（ｃ）、及び、図４（ａ）〜図４（ｃ）は、第１実施形態に係る半導体装置の製造方法を例示する模式的断面図である。
図３（ａ）に示すように、構造体ＳＢ１を準備する。構造体ＳＢ１は、第１半導体層１１となる第１半導体膜１１Ｆ、及び、第２半導体層１２となる第２半導体膜１２Ｆを含む。この例では、構造体ＳＢ１は、第２絶縁膜８５Ｇを含む。第１半導体膜１１Ｆと第２絶縁膜８５Ｇとの間に、第２半導体膜１２Ｆがある。
図３（ｂ）に示すように、第２絶縁膜８５Ｇに開口部８５ｏを設ける。開口部８５ｏにおいて、第２半導体膜１２Ｆの一部、及び、第１半導体膜１１Ｆの一部を除去する。除去では、例えばＲＩＥ（Reactive Ion Etching）などが行われる。これにより、リセスＲ１が形成される。第１半導体膜１１Ｆから第１半導体層１１が形成され、第２半導体膜１２Ｆから第２半導体層１２が形成される。これにより、半導体部材１５が形成される。
図３（ｃ）に示すように、第１絶縁膜８５Ｆを形成する。第１絶縁膜８５Ｆとして、例えば、酸化シリコン膜などが形成される。この後、熱処理（ＰＤＡ：Post Deposition Annealing）が行われる。
図４（ａ）に示すように、導電膜を形成することで、第１ゲート電極３２Ａが形成される。図４（ａ）では、第３部分３２ｃ及び第４部分３２ｄが示されている。第１ゲート電極３２Ａとなる導電膜は、例えば、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ａｕ及びＴａよりなる群から選択された少なくとも１つを含む。
図４（ｂ）に示すように、マスク８８を形成する。マスク８８は、例えば、レジストである。マスク８８は、開口部８８ｏを有する。開口部８８ｏにおいて露出した半導体部材１５に、第１元素Ｅ１を導入する。例えば、第１元素のイオンインプランテーションが行われる。第１元素Ｅ１は、例えば、Ａｒ、Ｐ、Ｂ及びＮよりなる群から選択された少なくとも１つを含む。第１元素Ｅ１が導入された部分では、半導体部材１５は、高い絶縁性が得られる。高い絶縁性は、第１元素Ｅ１の導入により半導体部材１５の結晶性が低下し、２次元電子ガスが生成されないことに起因する。第１元素Ｅ１が導入された部分が周辺領域１７となる。図４（ｂ）では、第３周辺部分１７ｃが図示されている。
図４（ｃ）に示すように、ソース電極３１（例えば、第１ソース電極３１Ａ）及びドレイン電極３３（例えば、第１ドレイン電極３３Ａ）を形成する。この後、絶縁部８０、ビア導電部、及び、パッド部などを形成する。これにより、半導体装置１１０が得られる。
例えば、熱処理（ＰＤＡ）により、高品質の第１絶縁膜８５Ｆが得られる。上記の製造方法において、第１元素Ｅ１の導入の後に、熱処理（ＰＤＡ）が行われると、半導体部材１５の結晶性が回復し、第１元素Ｅ１が導入された領域の絶縁性が低下する可能性がある。良好な絶縁性を得るために、熱処理の後に第１元素Ｅ１の導入が行われる。
さらに、第１絶縁膜８５Ｆの形成の後の熱処理（ＰＤＡ）の直後に導電膜を形成してゲート電極３２を形成することが好ましい。これにより、不純物が第１絶縁膜８５Ｆに付着することが抑制でき、良好な特性が得られる。
従って、第１元素Ｅ１の導入は、ゲート電極３２となる導電膜の形成の後に行われる。第１元素Ｅ１の導入の処理中において、マスク８８から導電膜が露出していると、処理のための装置が導電膜に含まれる元素により汚染される可能性がある。このため、第１元素Ｅ１の導入の処理中において、マスク８８から導電膜が露出していないことが好ましい。
マスク８８の形状（開口部８８ｏの形状）により、周辺領域１７と素子領域１６との間の境界の形状が変化する。以下、周辺領域１７と素子領域１６との間の境界の形状の例について説明する。
図５（ａ）及び図５（ｂ）は、半導体装置を例示する模式的平面図である。
図５（ａ）に例示する半導体装置１１９ａにおいては、周辺領域１７と素子領域１６との間の境界１７Ｅの内側に、ゲート電極３２がある。ゲート電極３２は、境界１７Ｅから離れている。ゲート電極３２と境界１７Ｅとの間に、素子領域１６の一部がある。この場合、ソース電極３１とドレイン電極３３との間の経路ｃｐに沿って、電荷（例えば電子）が移動できる。このため、半導体装置１１９ａにおいては、リーク電流が大きい。
半導体装置１１９ａにおいては、ゲート電極３２は境界１７Ｅの内側にある。第１元素Ｅ１の導入の処理中に、ゲート電極３２はマスク８８に覆われる。このため、半導体装置１１９ａにおいては、第１元素Ｅ１の導入の処理において、処理装置の汚染は抑制される。
図５（ｂ）に例示する半導体装置１１９ｂおいては、周辺領域１７と素子領域１６との間の境界１７Ｅの外に、ゲート電極３２の一部３２Ｘがある。ゲート電極３２は、周辺領域１７と重なっている。ソース電極３１とドレイン電極３３との間の経路ｃｐが存在しないため、半導体装置１１９ｂにおいては、リーク電流が抑制される。
半導体装置１１９ｂにおいては、ゲート電極３２の一部３２Ｘは境界１７Ｅの外側にある。第１元素Ｅ１の導入の処理中に、ゲート電極３２の一部３２Ｘがマスク８８に覆われていない。このため、半導体装置１１９ｂにおいては、第１元素Ｅ１の導入の処理において、処理装置の汚染が生じる。
図６（ａ）及び図６（ｂ）は、半導体装置を例示する模式的平面図である。
図６（ａ）に例示する半導体装置１１９ａにおいて、複数のゲート電極３２、複数のドレイン電極３３、及び、ソース電極３１が設けられる。半導体装置１１９ａにおいては、ゲート電極３２は、境界１７Ｅから離れている。ソース電極３１とドレイン電極３３との間の経路ｃｐに沿って電荷が移動でき、リーク電流が大きい。既に説明したように、半導体装置１１９ａにおいては、第１元素Ｅ１の導入の処理において、処理装置の汚染は抑制される。
図６（ｂ）に例示する半導体装置１１０において、ソース電極３１と、境界１７Ｅとの間に、ゲート電極３２の一部（この例では、第２部分３２ｂ）がある。例えば、ソース電極３１の周りに、ゲート電極３２（第２部分３２ｂ、第３部分３２ｃ及び第４部分３２ｄなど）が設けられる。ゲート電極３２の周りに、周辺領域１７と素子領域１６との間の境界１７Ｅがある。ソース電極３１とドレイン電極３３との間には、ゲート電極３２がある。このため、リーク電流が抑制される。半導体装置１１０においては、ゲート電極３２が素子領域１６にあるため、第１元素Ｅ１の導入の処理において、ゲート電極３２はマスクに覆われる。半導体装置１１０においては、処理装置の汚染は抑制される。
図７（ａ）及び図７（ｂ）は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図７（ａ）に示すように、半導体装置１１０においては、例えば、ゲート電極３２は、ソース電極３１を囲む。ゲート電極３２は、境界１７Ｅから離れている。
図７（ｂ）に示す半導体装置１１０ａにおいては、Ｘ軸方向において素子領域１６の１つの終端に設けられる電極は、複数のゲート電極３２の１つである。Ｘ軸方向において素子領域１６の別の終端に設けられる電極は、複数のゲート電極３２の１つである。
図８（ａ）〜図８（ｄ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図８（ａ）は、図１のＡ１−Ａ２線断面に対応する。図８（ｂ）は、図１のＢ１−Ｂ２線断面に対応する。図８（ｃ）は、図１のＣ１−Ｃ２線断面に対応する。図８（ｄ）は、図１のＤ１−Ｄ２線断面に対応する。
図８（ｂ）〜図８（ｄ）に示すように、半導体装置１１１においては、ソース接続配線３１ｃｃが設けられている。ソース接続配線３１ｃｃは、周辺領域１７にある。ソース接続配線３１ｃｃは、ソース接続ビア導電部３１Ｕを介して、ソースパッド部３１Ｐと接続される。
図８（ｂ）〜図８（ｄ）に示すように、ドレイン接続配線３３ｃｃが設けられている。ドレイン接続配線３３ｃｃは、周辺領域１７にある。図８（ｄ）に示すように、ドレイン接続配線３３ｃｃは、第１ドレイン配線部３３ｃｎを介して、ドレイン電極３３（例えば第１ドレイン電極３３Ａ）と電気的に接続される。ドレイン接続配線３３ｃｃは、ドレインビア導電部３３Ｖを介して、ドレインパッド部３３Ｐと接続される。ドレインビア導電部３３Ｖは、Ｘ軸方向に延びる帯状である。
半導体装置１１１においては、例えば、ソースパッド部３１Ｐ及びソース電極３１を含む導電部において、低い抵抗が得られる。半導体装置１１１においては、例えば、ドレインパッド部３３Ｐ及びドレイン電極３３を含む導電部において、低い抵抗が得られる。
図９（ａ）〜図９（ｄ）は、第１実施形態に係る半導体装置を例示する模式的断面図である。
図９（ａ）は、図１のＡ１−Ａ２線断面に対応する。図９（ｂ）は、図１のＢ１−Ｂ２線断面に対応する。図９（ｃ）は、図１のＣ１−Ｃ２線断面に対応する。図９（ｄ）は、図１のＤ１−Ｄ２線断面に対応する。
図９（ｂ）〜図９（ｄ）に示すように、半導体装置１１２においては、ドレイン接続配線３３ｃｃが設けられている。ドレイン接続配線３３ｃｃは、ドレインビア導電部３３Ｖを介して、ドレインパッド部３３Ｐと接続される。例えば、ドレインパッド部３３Ｐ及びドレイン電極３３を含む導電部において、低い抵抗が得られる。
図１０は、第１実施形態に係る半導体装置を例示する模式的平面図である。
図１０に示すように、実施形態に係る半導体装置１１３は、半導体部材１５、第１ソース電極３１Ａ、第２ソース電極３１Ｂ、第１ゲート電極３２Ａ、第２ゲート電極３２Ｂ、第１ドレイン電極３３Ａ、ソースパッド部３１Ｐ及び第１ソース接続部３１ｃｎを含む。半導体装置１１３は、ゲート接続部材３２ＣＮ、及び、絶縁部８０（図２（ｃ）参照）をさらに含む。半導体装置１１３における第１ゲート電極３２Ａ及び第２ゲート電極３２Ｂの構成は、半導体装置１１０におけるそれらの構成と異なる。これらを除く半導体装置１１３の構成は、例えば、半導体装置１１０の構成と同様である。以下、半導体装置１１３における第１ゲート電極３２Ａ、第２ゲート電極３２Ｂ及びゲート接続部材３２ＣＮの例について説明する。
半導体装置１１３において、第１ゲート電極３２Ａは、第１〜第４部分３２ａ〜３２ｄを含む。この場合も、第１ソース電極３１Ａは、第１方向（Ｙ軸方向）において、第１部分３２ａ及び第２部分３２ｂとの間にある。第１ソース電極３１Ａは、第２方向（例えばＸ軸方向）において、第３部分３２ｃと第４部分３２ｄとの間にある。第３部分３２ｃ及び第４部分３２ｄは、第１方向（Ｙ軸方向）に沿って延びる。
第２ゲート電極３２Ｂは、第５〜第８部分３２ｅ〜３２ｈを含む。第２ソース電極３１Ｂは、第１方向（Ｙ軸方向）において、第５部分３２ｅと第６部分３２ｆとの間にある。第２ソース電極３１Ｂは、第２方向（例えばＸ軸方向）において、第７部分３２ｇと第８部分３２ｈとの間にある。第７部分３２ｇ及び第８部分３２ｈは、第１方向（Ｙ軸方向）に沿って延びる。第７部分３２ｇは、第２方向において、第１ドレイン電極３３Ａと第８部分３２ｈとの間にある。ゲート接続部材３２ＣＮは、第５部分３２ｅを第１部分３２ａと電気的に接続する。
半導体装置１１３においても、例えば、第１ソース電極３１Ａと第１ドレイン電極３３Ａとの間の経路ｃｐに、第１ゲート電極３２Ａが存在する。例えば、第２ソース電極３１Ｂと第１ドレイン電極３３Ａとの間の経路ｃｐに、第２ゲート電極３２Ｂが存在する。例えば、リーク電流を抑制できる。特性を向上できる半導体装置を提供できる。半導体装置１１３においても、第１元素Ｅ１の導入の処理に用いられる処理装置の汚染が抑制される。
半導体装置１１３においても、第１ソース接続部３１ｃｎは、第１ソース電極３１Ａとソースパッド部３１Ｐとを電気的に接続する。図２（ｃ）に関して説明したように、絶縁部８０の第１絶縁領域８１の少なくとも一部は、第３方向（Ｚ軸方向）において、第１部分３２ａと第１ソース接続部３１ｃｎとの間にある。
半導体装置１１３において、第１ゲート電極３２Ａは、Ｘ−Ｙ平面内で第１ソース電極３１Ａを囲む。第２ゲート電極３２Ｂは、Ｘ−Ｙ平面内で第２ソース電極３１Ａを囲む。例えば、リーク電流をより効果的に抑制できる。
（第２実施形態）
図１１は、第２実施形態に係る半導体装置を例示する模式的平面図である。
図１１に示すように、第２実施形態に係る半導体装置１２０は、半導体部材１５、第１ソース電極３１Ａ、第２ソース電極３１Ｂ、第１ゲート電極３２Ａ、第２ゲート電極３２Ｂ、第１ドレイン電極３３Ａ、ソースパッド部３１Ｐ及び第１ソース接続部３１ｃｎを含む。半導体装置１１３は、絶縁部８０（図２（ｃ）参照）をさらに含む。半導体装置１２０における第１ゲート電極３２Ａ及び第２ゲート電極３２Ｂの構成は、半導体装置１１０におけるそれらの構成と異なる。これらを除く半導体装置１２０の構成は、例えば、半導体装置１１０の構成と同様である。以下、半導体装置１２０における第１ゲート電極３２Ａ及び第２ゲート電極３２Ｂの例について説明する。
半導体装置１２０において、第１ゲート電極３２Ａは、第１〜第９部分３２ａ〜３２ｉを含む。この場合も、第１ソース電極３１Ａは、第１方向（Ｙ軸方向）において、第１部分３２ａ及び第２部分３２ｂとの間にある。第１ソース電極３１Ａは、第２方向（例えばＸ軸方向）において、第３部分３２ｃと第４部分３２ｄとの間にある。第３部分３２ｃ及び第４部分３２ｄは、第１方向（Ｙ軸方向）に沿って延びる。第１ソース電極３１Ａは、第１方向（Ｙ軸方向）に沿って延びる。
第２ソース電極３１Ｂは、第１方向（Ｙ軸方向）において、第５部分３２ｅ及び第６部分３２ｆとの間にある。第２ソース電極３１Ｂは、第２方向（例えばＸ軸方向）において、第７部分３２ｇと第８部分３２ｈとの間にある。第７部分３２ｇ及び第８部分３２ｈは、第１方向に沿って延びる。第７部分３２ｇは、第２方向において、第１ドレイン電極３３Ａと第８部分３２ｈとの間にある。第９部分３２ｉは、第４部分３２ｄ及び第７部分３２ｇと接続される。第２ソース電極３１Ｂは、第１方向（Ｙ軸方向）に沿って延びる。
例えば、第１部分３２ａは、第５部分３２ｅと接続される。この際、図１１に示すように、第１ゲート電極３２Ａが第９部分３２ｊを含み、第９部分３２ｊが、第１部分３２ａと第５部分３２ｅとを接続すると見なしても良い。または、第１部分３２ａが延びて、第５部分３２ｅと接続されると見なしても良い。または、第５部分３２ｅが延びて、第１部分３２ａと接続されると見なしても良い。
半導体装置１２０において、複数のソース電極３１（第１ソース電極３１Ａ及び第２ソース電極３１Ｂ）と第１ドレイン電極３３Ａとの間の経路ｃｐに、第１ゲート電極３２Ａが存在する。例えば、リーク電流を抑制できる。特性を向上できる半導体装置を提供できる。半導体装置１２０においても、第１元素Ｅ１の導入の処理に用いられる処理装置の汚染が抑制される。
半導体装置１２０においては、例えば、第１ゲート電極３２Ａは、Ｘ−Ｙ平面内で第１ソース電極３１Ａ及び第２ソース電極３１Ｂを囲む。例えば、リーク電流をより効果的に抑制できる。
図２（ｃ）に関して説明した構成と同様に、半導体装置１２０において、第１ソース接続部３１ｃｎは、第１ソース電極３１Ａとソースパッド部３１Ｐとを電気的に接続する。図２（ｃ）に関して説明したように、絶縁部８０の第１絶縁領域８１の少なくとも一部は、第３方向（Ｚ軸方向）において、第１部分３２ａと第１ソース接続部３１ｃｎとの間にある。
図２（ｃ）に関して説明した第１ソース接続部３１ｃｎの構成と同様に、半導体装置１２０において、第２ソース接続部３１Ｂｃｎは、第２ソース電極３１Ｂとソースパッド部３１Ｐとを電気的に接続する。図２（ｃ）に関して説明した第１絶縁領域８１の構成と同様に、半導体装置１２０において、第１絶縁領域８１は、第３方向（Ｚ軸方向）において、第５部分３２ｅと第２ソース接続部３１Ｂｃｎとの間にある。
図１１に示すように、半導体装置１２０において、ドレインパッド部３３Ｐが設けられている。ドレインパッド部３３Ｐは、ドレイン電極３３（例えば第１ドレイン電極３３Ａ）と電気的に接続される。ドレインパッド部３３Ｐは、周辺領域１７に設けられる。
第１ドレイン電極３３Ａの第１方向（Ｙ軸方向）における位置は、第９部分３２ｉの第１方向における位置と、ドレインパッド部３３Ｐの第１方向における位置と、の間にある。第１ドレイン電極３３Ａは、例えば、第１ゲート電極３２Ａで囲まれた領域の外にある。
半導体装置１２０において、第２部分３２ａの第１方向（Ｙ軸方向）における位置は、第１ソース電極３１Ａの第１方向における位置と、ドレインパッド部３３Ｐの第１方向における位置と、の間にある。第６部分３２ｆの第１方向における位置は、第２ソース電極３１Ｂの第１方向における位置と、ドレインパッド部３３Ｐの第１方向における位置と、の間にある。
図１２は、第２実施形態に係る半導体装置を例示する模式的平面図である。
図１２に示すように、第２実施形態に係る半導体装置１２１は、半導体部材１５、第１ソース電極３１Ａ、第２ソース電極３１Ｂ、第１ゲート電極３２Ａ、第２ゲート電極３２Ｂ、第１ドレイン電極３３Ａ、ソースパッド部３１Ｐ、第１ソース接続部３１ｃｎ及びソース接続部材３１ＣＮを含む。半導体装置１２１は、絶縁部８０（図２（ｃ）参照）をさらに含む。半導体装置１２１におけるソース接続部材３１ＣＮを除く構成は、例えば、半導体装置１２１の構成と同様である。
ソース接続部材３１ＣＮは、第１ソース電極３１Ａを第２ソース電極３１Ｂと電気的に接続する。ソース接続部材３１ＣＮの第１方向（Ｙ軸方向）における位置は、第９部分３２ｉの第１方向における位置と、第１ドレイン電極３３Ａの第１方向における位置と、の間にある。ソース接続部材３１ＣＮは、例えば、複数のソース電極３１どうしを電気的に接続する。複数のソース電極３１及びソース接続部材３１ＣＮは、例えば、Ｘ−Ｙ平面において、ゲート電極３２（例えば第１ゲート電極３２Ａ）で囲まれた領域内にある。半導体装置１２１において、複数のソース電極３１（第１ソース電極３１Ａ及び第２ソース電極３１Ｂ）とドレイン電極３３（例えば第１ドレイン電極３３Ａ）との間の経路ｃｐに、ゲート電極３２（例えば第１ゲート電極３２Ａ）が存在する。例えば、リーク電流を抑制できる。特性を向上できる半導体装置を提供できる。半導体装置１２１においても、第１元素Ｅ１の導入の処理に用いられる処理装置の汚染が抑制される。
実施形態において、複数のソース電極３１の少なくともいずれかは、例えば、Ｔｉ、Ａｌ及びＷよりなる群から選択された少なくとも１つを含む。複数のドレイン電極３３の少なくともいずれかは、例えば、Ｔｉ、Ａｌ及びＷよりなる群から選択された少なくとも１つを含む。複数のゲート電極３２の少なくともいずれかは、例えば、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ａｕ及びＴａよりなる群から選択された少なくとも１つを含む。
上記の図で例示した構成においては、ゲート電極３２の一部（下部分）から第２半導体層１２への方向は、Ｘ軸方向に沿う。例えば、ゲート電極３２の一部（下部分）は、Ｘ軸方向において、第２半導体層１２と対向する。ゲート電極３２の一部（下部分）から第１半導体層１１への方向が、Ｘ軸方向に沿っても良い。これらの半導体装置は、例えば、リセス構造を有する半導体装置である。実施形態において、ゲート電極３２の一部がＸ軸方向において、第２半導体層１２に対向しなくても良い。実施形態は、例えば、横型のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ−ＦＥＴ）構造に適用されても良い。実施形態は、例えば、横型のノーマリオン構造に適用されても良い。
実施形態によれば、効率を向上できる半導体装置が提供できる。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体装置に含まれる半導体部材、半導体層、電極、絶縁部及び絶縁膜などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…第１半導体層、 １１Ｆ…第１半導体膜、 １１ａ〜１１ｆ…第１〜第６部分領域、 １２…第２半導体層、 １２Ｆ…第２半導体膜、 １５…半導体部材、 １６…素子領域、 １７…周辺領域、 １７Ｅ…境界、 １７ａ〜１７ｄ…第１〜第４周辺部分、 １８ａ〜１８ｄ…第１〜第４境界、 ３１…ソース電極、 ３１Ａ、３１Ｂ…第１、第２ソース電極、 ３１Ｂｃｎ…第２ソース接続部、 ３１ＣＮ…ソース接続部材、 ３１Ｐ…ソースパッド部、 ３１Ｕ…ソース接続ビザ導電部、 ３１Ｖ…ソースビア導電部、 ３１ｃｃ…ソース接続配線、 ３１ｃｎ…第１ソース接続部、 ３２…ゲート電極、 ３２Ａ、３２Ｂ…第１、第２ゲート電極、 ３２ＣＮ…ゲート接続部材、 ３２Ｐ…ゲートパッド部、 ３２Ｘ…一部、 ３２ａ〜３２ｊ…第１〜第１０部分、 ３２ｃｎ…第１ゲート配線部、 ３３…ドレイン電極、 ３３Ａ、３３Ｂ…第１、第２ドレイン電極、 ３３Ｐ…ドレインパッド部、 ３３Ｖ…ドレインビア導電部、 ３３ｃｃ…ドレイン接続配線、 ３３ｃｎ…第１ドレイン配線部、 ８０…絶縁部、 ８１、８２…第１、第２絶縁領域、 ８５Ｆ…第１絶縁膜、 ８５Ｇ…第２絶縁膜、 ８５ｏ…開口部、 ８８…マスク、 ８８ｏ…開口部、 １１０、１１０ａ、１１１、１１２、１１３、１１９ａ、１１９ｂ、１２０、１２１…半導体装置、 Ｅ１…第１元素、 Ｒ１…リセス、 ＳＢ１…構造体、 ｃｐ…経路

Claims (20)

  1. Ａｌｘ１Ｇａ１−ｘ１Ｎ（０≦ｘ１＜１）を含む第１半導体層と、Ａｌｘ２Ｇａ１−ｘ２Ｎ（０＜ｘ２≦１、ｘ１＜ｘ２）を含む第２半導体層と、を含む、半導体部材と、
    第１方向に沿って延びる第１ソース電極と、
    第１部分、第２部分、第３部分及び第４部分を含む第１ゲート電極であって、前記第１ソース電極は、前記第１方向において前記第１部分及び前記第２部分との間にあり、前記第１ソース電極は、前記第１方向と交差する第２方向において前記第３部分と前記第４部分との間にあり、前記第３部分及び前記第４部分は、前記第１方向に沿って延び、前記第１半導体層から前記第２半導体層への第３方向は、前記第１方向及び前記第２方向を含む平面と交差する、前記第１ゲート電極と、
    前記第１方向に沿って延びる第１ドレイン電極であって、前記第１ソース電極は、前記第２方向において前記第３部分と前記第１ドレイン電極との間にあり、前記第４部分は、前記第２方向において前記第１ソース電極と前記第１ドレイン電極との間にある、前記第１ドレイン電極と、
    ソースパッド部と、
    前記第１ソース電極と前記ソースパッド部とを電気的に接続する第１ソース接続部と、
    第１絶縁領域を含む絶縁部であって、前記第１絶縁領域の少なくとも一部は、前記第３方向において前記第１部分と前記第１ソース接続部との間にある、前記絶縁部と、
    を備えた半導体装置。
  2. 前記半導体部材は、
    素子領域と、
    前記平面において前記素子領域の周りの周辺領域と、
    を含み、
    前記周辺領域は、第１周辺部分及び第２周辺部分を含み、
    前記半導体部材は、
    前記素子領域と前記第１周辺部分との間の第１境界と、
    前記素子領域と前記第２周辺部分との間の第２境界と、
    を含み、
    前記第１境界から前記第２境界への方向は、前記第１方向に沿い、
    前記第１部分の前記第１方向における位置は、前記第１境界の前記第１方向における位置と、前記第２境界の前記第１方向における位置と、の間にあり、
    前記第２部分の前記第１方向における位置は、前記第１ソース電極の前記第１方向における前記位置と、前記第２境界の前記第１方向における前記位置と、の間にあり、
    前記周辺領域における結晶性は、前記素子領域における結晶性よりも低い、請求項１記載の半導体装置。
  3. 前記周辺領域は、第３周辺部分及び第４周辺部分を含み、
    前記半導体部材は、
    前記素子領域と前記第３周辺部分との間の第３境界と、
    前記素子領域と前記第４周辺部分との間の第４境界と、
    を含み、
    前記第３境界から前記第４境界への方向は、前記第２方向に沿い、
    前記第３部分の前記第２方向における位置は、前記第３境界の前記第２方向における位置と、前記第４境界の前記第２方向における位置と、の間にあり、
    前記第１ドレイン電極の前記第２方向における位置は、前記第４部分の前記第２方向における前記位置と、前記第４境界の前記第２方向における前記位置と、の間にある、請求項２記載の半導体装置。
  4. 前記第１周辺部分は、前記第３方向において前記ソースパッド部と重なる、請求項２または３に記載の半導体装置。
  5. 前記第１部分は、前記第３部分及び前記第４部分の少なくともいずれかと連続した、請求項２〜４のいずれか１つに記載の半導体装置。
  6. 前記第２部分は、前記第３部分及び前記第４部分の少なくともいずれかと連続した、請求項２〜５のいずれか１つに記載の半導体装置。
  7. 前記第１ゲート電極は、前記平面内で前記第１ソース電極を囲む、請求項２〜６のいずれか１つに記載の半導体装置。
  8. 前記第１ドレイン電極と電気的に接続されたドレインパッド部をさらに備え、
    前記第２部分の前記第１方向における位置は、前記第１ソース電極の前記第１方向における位置と、前記ドレインパッド部の前記第１方向における位置と、の間にある、請求項２〜７のいずれか１つに記載の半導体装置。
  9. 前記第２境界の前記第１方向における前記位置は、前記第２部分の前記第１方向における前記位置と、前記ドレインパッド部の前記第１方向における位置と、の間にある、請求項８記載の半導体装置。
  10. 前記第１方向に沿って延びる第２ソース電極と、
    第２ゲート電極と、
    第２ソース接続部と、
    をさらに備え、
    前記第２ゲート電極は、第５部分、第６部分、第７部分及び第８部分を含み、
    前記第２ソース電極は、前記第１方向において前記第５部分と前記第６部分との間にあり、
    前記第２ソース電極は、前記第２方向において前記第７部分と前記第８部分との間にあり、
    前記第７部分及び前記第８部分は、前記第１方向に沿って延び、
    前記第７部分は、前記第２方向において前記第１ドレイン電極と前記第８部分との間にあり、
    前記第２ソース接続部は、前記第２ソース電極と前記ソースパッド部とを電気的に接続し、
    前記第１絶縁領域は、前記第３方向において前記第５部分と前記第２ソース接続部との間にある、請求項２〜７のいずれか１つに記載の半導体装置。
  11. 前記第５部分は、前記第７部分及び前記第８部分の少なくともいずれかと直接的に連続した、請求項１０記載の半導体装置。
  12. 前記第６部分は、前記第７部分及び前記第８部分の少なくともいずれかと直接的に連続した、請求項１１記載の半導体装置。
  13. 前記第２ゲート電極は、前記平面内で前記第２ソース電極を囲む、請求項１０〜１２のいずれか１つに記載の半導体装置。
  14. 前記第１ドレイン電極と電気的に接続されたドレインパッド部をさらに備え、
    前記第２部分の前記第１方向における位置は、前記第１ソース電極の前記第１方向における位置と、前記ドレインパッド部の前記第１方向における位置と、の間にあり、
    前記第６部分の前記第１方向における位置は、前記第２ソース電極の前記第１方向における位置と、前記ドレインパッド部の前記第１方向における前記位置と、の間にある、請求項１０〜１３のいずれか１つに記載の半導体装置。
  15. ゲート接続部材をさらに備え、
    前記ゲート接続部材は、前記第５部分を前記第１部分と電気的に接続する、請求項１０〜１４のいずれか１つに記載の半導体装置。
  16. 前記第１方向に沿って延びる第２ソース電極と、
    第２ソース接続部と、
    前記第１ドレイン電極と電気的に接続されたドレインパッド部と、
    をさらに備え、
    前記第１ゲート電極は、第５部分、第６部分、第７部分、第８部分及び第９部分を含み、
    前記第２ソース電極は、前記第１方向において前記第５部分及び前記第６部分との間にあり、
    前記第２ソース電極は、前記第２方向において前記第７部分と前記第８部分との間にあり、
    前記第７部分及び前記第８部分は、前記第１方向に沿って延び、
    前記第７部分は、前記第２方向において前記第１ドレイン電極と前記第８部分との間にあり、
    前記第９部分は、前記第４部分及び前記第７部分と接続され、
    前記第２ソース接続部は、前記第２ソース電極と前記ソースパッド部とを電気的に接続し、
    前記第１絶縁領域は、前記第３方向において前記第５部分と前記第２ソース接続部との間にあり、
    前記第１ドレイン電極の前記第１方向における位置は、前記第９部分の前記第１方向における位置と、前記ドレインパッド部の前記第１方向における位置と、の間にある、請求項２〜７のいずれか１つに記載の半導体装置。
  17. 前記第１ゲート電極は、前記平面内で前記第１ソース電極及び前記第２ソース電極を囲む、請求項１６記載の半導体装置。
  18. 前記第２部分の前記第１方向における位置は、前記第１ソース電極の前記第１方向における位置と、前記ドレインパッド部の前記第１方向における位置と、の間にあり、
    前記第６部分の前記第１方向における位置は、前記第２ソース電極の前記第１方向における位置と、前記ドレインパッド部の前記第１方向における位置と、の間にある、請求項１６または１７に記載の半導体装置。
  19. ソース接続部材をさらに備え、
    前記ソース接続部材は、前記第１ソース電極を前記第２ソース電極と電気的に接続する、請求項１０〜１４のいずれか１つに記載の半導体装置。
  20. 前記第１半導体層は、第１部分領域、第２部分領域、第３部分領域、第４部分領域、第５部分領域及び第６部分領域を含み、
    前記第２半導体層は、第１半導体部分及び第２半導体部分を含み、
    前記第２方向において、前記第２部分領域は、前記第１部分領域と前記第５部分領域との間にあり、
    前記第２方向において、前記第３部分領域は、前記第１部分領域と前記第２部分領域との間にあり、
    前記第２方向において、前記第４部分領域は、前記第３部分領域と前記第２部分領域との間にあり、
    前記第２方向において、前記第６部分領域は、前記第２部分領域と前記第５部分領域との間にあり、
    前記第１部分領域から前記第３部分への方向は、前記第３方向に沿い、
    前記第２部分領域から前記第４部分への方向は、前記第３方向に沿い、
    前記第３部分領域から前記第１ソース電極への方向は、前記第３方向に沿い、
    前記第４部分領域から前記第１ドレイン電極への方向は、前記第３方向に沿い、
    前記第４部分領域から前記第１半導体部分への方向は、前記第３方向に沿い、
    前記第５部分領域から前記第１ドレイン電極への方向は、前記第３方向に沿い、
    前記第６部分領域から前記第２半導体部分への方向は、前記第３方向に沿う、請求項１〜１９のいずれか１つに記載の半導体装置。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009060049A (ja) * 2007-09-03 2009-03-19 Sanken Electric Co Ltd 窒化物系化合物半導体装置
JP2013058640A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置
JP2014175341A (ja) * 2013-03-06 2014-09-22 Transphorm Japan Inc 半導体装置とその製造方法
WO2014196187A1 (ja) * 2013-06-05 2014-12-11 パナソニックＩｐマネジメント株式会社 半導体装置
WO2016098391A1 (ja) * 2014-12-18 2016-06-23 シャープ株式会社 電界効果トランジスタ
JP2017037966A (ja) * 2015-08-10 2017-02-16 ローム株式会社 窒化物半導体デバイス
JP2017063120A (ja) * 2015-09-25 2017-03-30 サンケン電気株式会社 半導体装置
WO2018096537A1 (en) * 2016-11-24 2018-05-31 Visic Technologies Ltd. Transistor cell

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007064689A1 (en) * 2005-12-02 2007-06-07 Nitronex Corporation Gallium nitride material devices and associated methods
JP2009054632A (ja) 2007-08-23 2009-03-12 Fujitsu Ltd 電界効果トランジスタ
US9029866B2 (en) * 2009-08-04 2015-05-12 Gan Systems Inc. Gallium nitride power devices using island topography
JP5776143B2 (ja) 2010-07-06 2015-09-09 サンケン電気株式会社 半導体装置
JP2012043334A (ja) 2010-08-23 2012-03-01 Fuji Xerox Co Ltd 画像処理装置及び画像処理プログラム
JP5879694B2 (ja) 2011-02-23 2016-03-08 ソニー株式会社 電界効果トランジスタ、半導体スイッチ回路、および通信機器
JP2015082605A (ja) 2013-10-23 2015-04-27 シャープ株式会社 窒化物半導体装置
JP6458495B2 (ja) * 2014-12-26 2019-01-30 富士通株式会社 化合物半導体装置及びその製造方法
US9806182B2 (en) * 2015-09-08 2017-10-31 Macom Technology Solutions Holdings, Inc. Parasitic channel mitigation using elemental diboride diffusion barrier regions

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009060049A (ja) * 2007-09-03 2009-03-19 Sanken Electric Co Ltd 窒化物系化合物半導体装置
JP2013058640A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 半導体装置
JP2014175341A (ja) * 2013-03-06 2014-09-22 Transphorm Japan Inc 半導体装置とその製造方法
WO2014196187A1 (ja) * 2013-06-05 2014-12-11 パナソニックＩｐマネジメント株式会社 半導体装置
WO2016098391A1 (ja) * 2014-12-18 2016-06-23 シャープ株式会社 電界効果トランジスタ
JP2017037966A (ja) * 2015-08-10 2017-02-16 ローム株式会社 窒化物半導体デバイス
JP2017063120A (ja) * 2015-09-25 2017-03-30 サンケン電気株式会社 半導体装置
WO2018096537A1 (en) * 2016-11-24 2018-05-31 Visic Technologies Ltd. Transistor cell

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