JP2023106553A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2023106553A
JP2023106553A JP2023086281A JP2023086281A JP2023106553A JP 2023106553 A JP2023106553 A JP 2023106553A JP 2023086281 A JP2023086281 A JP 2023086281A JP 2023086281 A JP2023086281 A JP 2023086281A JP 2023106553 A JP2023106553 A JP 2023106553A
Authority
JP
Japan
Prior art keywords
region
electrode
regions
semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2023086281A
Other languages
English (en)
Inventor
健太郎 一関
Kentaro Ichinoseki
達也 西脇
Tatsuya Nishiwaki
慎吾 佐藤
Shingo Sato
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Publication of JP2023106553A publication Critical patent/JP2023106553A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2252—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase
    • H01L21/2253—Diffusion into or out of group IV semiconductors using predeposition of impurities into the semiconductor surface, e.g. from a gaseous phase by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Abstract

【課題】耐圧の向上及びオン抵抗を低減する半導体装置を提供する。【解決手段】半導体装置１００は、ドリフト領域１、ベース領域２、ソース領域３、ドレイン領域４、コンタクト領域５、ドレイン電極１１、ＦＰ電極１２、第３電極１３及びゲートパッド１４を有する。ドリフト領域は、ドレイン電極の上で電気的に接続され、第２電極は、第２方向Ｄ２と第３方向Ｄ３とにおいて複数設けられ、Ｄ２及びＤ３において絶縁層を介しドリフト領域の一部と対向する。第１方向に垂直であり第２方向及び第３方向と交差する第４方向における絶縁層同士間距離は、第２方向において隣り合う絶縁層同士間距離及び第３方向において隣り合う絶縁層同士間距離よりも長い。ドリフト領域は、複数の第１領域１ａと、複数の第１領域の周りに設けられた第２領域１ｂを有し、複数の第１領域における第１導電形不純物濃度は、第２領域における第１導電形不純物濃度よりも高い。【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
耐圧の向上又はオン抵抗の低減を可能とするために、フィールドプレート電極（以下ＦＰ電極という）を備えた半導体装置がある。この半導体装置について、さらなる耐圧の向上及びオン抵抗の低減が求められている。
特開２０１５－１３３３８０号公報
本発明が解決しようとする課題は、耐圧の向上及びオン抵抗の低減が可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２電極と、ゲート電極と、第２導電形の複数の第２半導体領域と、第１導電形の複数の第３半導体領域と、第３電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２電極は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり且つ前記第２方向と交差する第３方向と、において複数設けられ、前記第２方向及び前記第３方向において絶縁層を介して前記第１半導体領域の一部と対向する。前記ゲート電極は、前記複数の第２電極のそれぞれの周りに設けられている。前記複数の第２半導体領域は、前記複数の第２電極と前記ゲート電極との間にそれぞれ設けられ、前記ゲート電極とゲート絶縁層を介して対向する。前記複数の第３半導体領域は、前記複数の第２半導体領域の上にそれぞれ設けられている。前記第３電極は、前記複数の第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域、前記複数の第３半導体領域、及び前記複数の第２電極と電気的に接続されている。前記第１方向に垂直であり前記第２方向及び前記第３方向と交差する第４方向における前記絶縁層同士の間の距離は、前記第２方向において隣り合う前記絶縁層同士の間の距離及び前記第３方向において隣り合う前記絶縁層同士の間の距離よりも長い。前記第１半導体領域は、前記第２方向、前記第３方向、及び前記第４方向において前記複数の第２電極の周りにそれぞれ設けられた複数の第１領域と、前記複数の第１領域の周りに設けられた第２領域と、を有する。前記複数の第１領域のそれぞれにおける第１導電形の不純物濃度は、前記第２領域における第１導電形の不純物濃度よりも高い。
第１実施形態に係る半導体装置を表す平面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 第１実施形態に係る半導体装置の製造工程を表す工程断面図である。 半導体装置の特性を例示するグラフである。 第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 図１０のＡ１-Ａ２線及びＢ１-Ｂ２線におけるｎ形不純物濃度の分布を表すグラフである。 第１実施形態の第２変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第３変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第４変形例に係る半導体装置の一部を表す平面図である。 第２実施形態に係る半導体装置の一部を表す断面図である。 第２実施形態に係る半導体装置の一部を表す断面図である。 第２実施形態に係る半導体装置の一部を表す断面図である。 第２実施形態の変形例に係る半導体装置の一部を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置を表す平面図である。
図２～図５は、第１実施形態に係る半導体装置の一部を表す断面図である。
図２は、図４及び図５のII－II断面図である。図３は、図４及び図５のIII－III断面図である。図４は、図２及び図３のIV－IV断面図である。図５は、図２及び図３のV－V断面図である。
第１実施形態に係る半導体装置は、例えばMetal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）である。図１～図５に表したように、第１実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形ドレイン領域４、ｐ＋形コンタクト領域５、ドレイン電極１１（第１電極）、ＦＰ電極１２（第２電極）、ソース電極１３（第３電極）、及びゲートパッド１４を有する。
実施形態の説明では、第１方向Ｄ１、第２方向Ｄ２、及び第３方向Ｄ３を用いる。ドレイン電極１１からｎ－形ドリフト領域１に向かう方向を第１方向Ｄ１とする。第１方向Ｄ１に垂直な一方向を、第２方向Ｄ２とする。第１方向Ｄ１に垂直であり、且つ第２方向Ｄ２と交差する方向を、第３方向Ｄ３とする。また、説明のために、ドレイン電極１１からｎ－形ドリフト領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、ドレイン電極１１とｎ－形ドリフト領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、半導体装置１００の上面には、ソース電極１３及びゲートパッド１４が設けられている。ソース電極１３とゲートパッド１４は、互いに電気的に分離されている。半導体装置１００では、ゲートパッド１４に、ソース電極１３を囲むゲート配線１５が接続されている。
図２及び図３に表したように、半導体装置１００の下面には、ドレイン電極１１が設けられている。ドレイン電極１１の上には、ｎ＋形ドレイン領域４を介してｎ－形ドリフト領域１が設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域４を介してドレイン電極１１と電気的に接続されている。
図２～図５に表したように、ＦＰ電極１２は、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。複数のＦＰ電極１２は、互いに離れている。各ＦＰ電極１２の周りには、ゲート電極１０が設けられている。ゲート電極１０は、第２方向Ｄ２において隣り合うＦＰ電極１２同士の間を第３方向Ｄ３に延びている。また、ゲート電極１０は、第３方向Ｄ３において隣り合うＦＰ電極１２同士の間を第２方向Ｄ２に延びている。ゲート電極１０は、ゲート配線１５と電気的に接続されている。
図２、図３、及び図５に表したように、ＦＰ電極１２は、第２方向Ｄ２及び第３方向Ｄ３において、絶縁層１２ａを介してｎ－形ドリフト領域１の一部と対向している。図２及び図３に表したように、ｐ形ベース領域２は、ｎ－形ドリフト領域１の上に複数設けられている。複数のｐ形ベース領域２は、ゲート電極１０と複数のＦＰ電極１２との間にそれぞれ設けられている。複数のｎ＋形ソース領域３及び複数のｐ＋形コンタクト領域５は、複数のｐ形ベース領域２の上にそれぞれ選択的に設けられている。
各ｐ形ベース領域２は、第２方向Ｄ２及び第３方向Ｄ３において、ゲート絶縁層１０ａを介してゲート電極１０と対向している。半導体装置１００では、ゲート電極１０は、第２方向Ｄ２及び第３方向Ｄ３において、ｎ－形ドリフト領域１の一部及び複数のｎ＋形ソース領域３とさらに対向している。
ソース電極１３は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域５、ゲート電極１０、及びＦＰ電極１２の上に設けられている。ソース電極１３は、ｎ＋形ソース領域３、ｐ＋形コンタクト領域５、及びＦＰ電極１２と電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域５を介して、ソース電極１３と電気的に接続されている。ゲート電極１０とソース電極１３との間には絶縁層が設けられ、これらの電極は電気的に分離されている。
半導体装置１００の動作について説明する。
ソース電極１３に対してドレイン電極１１に正電圧が印加された状態で、ゲート電極１０に閾値以上の電圧を印加する。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極１３からドレイン電極１１へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ソース電極１３に対してドレイン電極１１に印加される正電圧が増大する。正電圧の増大により、ｎ－形ドリフト領域１と絶縁層１２ａとの界面からｎ－形ドリフト領域１に向けて、空乏層が広がる。この空乏層の広がりにより、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ－形ドリフト領域１におけるｎ形不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
また、ｎ－形ドリフト領域１に空乏層が広がった際、衝突電離等によって発生したキャリア（電子及び正孔）が空乏層中で加速され、アバランシェ降伏が発生する。アバランシェ降伏が発生したとき、電子は、ｎ＋形ドレイン領域４を通ってドレイン電極１１から排出される。正孔は、ｐ＋形コンタクト領域５を通ってソース電極１３へ排出される。
図２、図３、及び図５に表したように、ｎ－形ドリフト領域１は、複数の第１領域１ａ及び第２領域１ｂを有する。複数の第１領域１ａは、複数のＦＰ電極１２の周りにそれぞれ設けられている。第２領域１ｂは、複数のＦＰ電極１２の周りに設けられている。第２領域１ｂの少なくとも一部は、ゲート電極１０の下に位置している。各第１領域１ａにおけるｎ形不純物濃度は、第２領域１ｂにおけるｎ形不純物濃度よりも高く、ｐ形ベース領域２におけるｐ形不純物濃度よりも低い。図２に表したように、第２領域１ｂとＦＰ電極１２との間の第１領域１ａの厚さＴ１は、ＦＰ電極１２の周りにおいてほぼ一様である。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｎ＋形ドレイン領域４、及びｐ＋形コンタクト領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０及びＦＰ電極１２は、ポリシリコンなどの導電材料を含む。導電材料には、不純物が添加されていても良い。
ゲート絶縁層１０ａ及び絶縁層１２ａは、酸化シリコンなどの絶縁材料を含む。
ドレイン電極１１及びソース電極１３は、アルミニウム又は銅などの金属を含む。
第１実施形態に係る半導体装置１００の製造方法の一例を説明する。
図６～図８は、第１実施形態に係る半導体装置の製造工程を表す工程断面図である。図６～図８は、第１方向Ｄ１及び第２方向Ｄ２に平行な断面における製造工程を表す。
ｎ＋形半導体層４ｓと、その上に設けられたｎ－形半導体層１ｓと、を有する半導体基板Ｓを用意する。ｎ－形半導体層１ｓの一部を除去し、開口ＯＰを形成する。開口ＯＰは、第２方向Ｄ２及び第３方向Ｄ３において複数形成される。各開口ＯＰの内面に沿って、図６（ａ）に表したように、領域１ｒを形成する。領域１ｒにおけるｎ形不純物濃度は、ｎ－形半導体層１ｓにおけるｎ形不純物濃度よりも高く、ｎ＋形半導体層４ｓにおけるｎ形不純物濃度よりも低い。
例えば、各開口ＯＰの内面にｎ形不純物をイオン注入することで、領域１ｒを形成する。又は、ｎ形不純物を含む不純物層を各開口ＯＰの内側に形成しても良い。不純物層からｎ－形半導体層１ｓへｎ形不純物を拡散させることで、領域１ｒを形成する。ｎ－形半導体層１ｓをｎ形不純物のプラズマ雰囲気中に暴露することで、領域１ｒを形成しても良い。各開口ＯＰの内面に沿って、ｎ形不純物を含む半導体層をエピタキシャル成長させ、領域１ｒを形成しても良い。又は、これらの方法を適宜組み合わせて領域１ｒを形成しても良い。
上述したいずれかの方法により領域１ｒを形成した後は、熱酸化により、複数の開口ＯＰの内面及びｎ－形半導体層１ｓの上面に沿って、絶縁層ＩＬ１を形成する。絶縁層ＩＬ１の上に、複数の開口ＯＰを埋め込む導電層を形成する。例えば、導電層は、不純物が添加されたポリシリコンを含む。導電層の上面を後退させ、図６（ｂ）に表したように、それぞれの開口ＯＰの内側にＦＰ電極１２を形成する。
ｎ－形半導体層１ｓの上面が露出するように、絶縁層ＩＬ１の一部を除去する。開口ＯＰ同士の間を第２方向Ｄ２又は第３方向Ｄ３に延びるトレンチＴＲを形成する。トレンチＴＲは、開口ＯＰよりも浅く形成される。熱酸化により、図７（ａ）に表したように、トレンチＴＲの内面、ｐ形ベース領域２の上面、及びＦＰ電極１２の上面に沿って、絶縁層ＩＬ２を形成する。絶縁層ＩＬ２は、絶縁層ＩＬ１よりも薄く形成される。
ポリシリコンを含む導電層を絶縁層ＩＬ２の上に形成し、導電層の上面を後退させる。これにより、各ＦＰ電極１２の上部の周りにゲート電極１０が形成される。ｎ－形半導体層１ｓの上面にｐ形不純物をイオン注入する。これにより、複数のＦＰ電極１２の上部とゲート電極１０との間に、複数のｐ形ベース領域２がそれぞれ形成される。各ｐ形ベース領域２の一部にｎ形不純物をイオン注入し、図７（ｂ）に表したように、ｎ＋形ソース領域３を形成する。
絶縁層ＩＬ２及びゲート電極１０の上に絶縁層ＩＬ３を形成する。複数のｐ形ベース領域２の上面及び複数のＦＰ電極１２の上面が露出するように、絶縁層ＩＬ２の一部及び絶縁層ＩＬ３の一部を除去する。それぞれのｐ形ベース領域２の一部にｐ形不純物をイオン注入し、図８（ａ）に表したように、ｐ＋形コンタクト領域５を形成する。
複数のＦＰ電極１２及び絶縁層ＩＬ３の上に、金属層を形成する。この金属層をパターニングすることで、ソース電極１３が形成される。ｎ＋形半導体層４ｓが所定の厚みになるまで、ｎ＋形半導体層４ｓの裏面を研削する。その後、図８（ｂ）に表したように、ｎ＋形半導体層４ｓの裏面にドレイン電極１１を形成することで、図１～図５に表した半導体装置１００が製造される。
上述した製造工程において、各構成要素の形成には、化学気相堆積（ＣＶＤ）又はスパッタリングを用いることができる。各構成要素の一部の除去には、ウェットエッチング、ケミカルドライエッチング（ＣＤＥ）、又は反応性イオンエッチング（ＲＩＥ）を用いることができる。各構成要素の上面の後退又は平坦化には、ウェットエッチング、ＣＤＥ、又は化学機械研磨（ＣＭＰ）を用いることができる。
第１実施形態の効果を説明する。
上述したように、半導体装置１００がオン状態からオフ状態に切り替わったとき、各ＦＰ電極１２の周りに空乏層が広がる。このとき、図５に表したように、幅Ｗａの空乏層ＤＬが広がると、第２方向Ｄ２及び第３方向Ｄ３のそれぞれにおいて、ＦＰ電極１２同士の間のｎ－形ドリフト領域１が、完全に空乏化される。
ここで、第１方向Ｄ１に垂直であり、第２方向Ｄ２及び第３方向Ｄ３と交差する方向を第４方向Ｄ４とする。第２方向Ｄ２と第４方向Ｄ４との間の角度は、第３方向Ｄ３と第４方向Ｄ４との間の角度と等しい。第４方向Ｄ４において隣り合う絶縁層１２ａ同士の間の距離Ｄｉ１は、第２方向Ｄ２又は第３方向Ｄ３において隣り合う絶縁層１２ａ同士の間の距離Ｄｉ２よりも長い。従って、第４方向Ｄ４に幅Ｗａの空乏層が広がったとしても、第４方向Ｄ４で隣り合うＦＰ電極１２同士の間のｎ－形ドリフト領域１は、完全には空乏化されない。ＦＰ電極１２同士の間のｎ－形ドリフト領域１が完全には空乏化されない場合、半導体装置１００の耐圧が低下する。
第４方向Ｄ４でのＦＰ電極１２同士の間のｎ－形ドリフト領域１を完全に空乏化するために、ｎ－形ドリフト領域１におけるｎ形不純物を低下させる方法がある。しかし、この方法によれば、ｎ－形ドリフト領域１の電気抵抗が上昇する。このため、半導体装置１００のオン抵抗が上昇する。
上述した課題について、第１実施形態に係る半導体装置１００では、ｎ－形ドリフト領域１が、複数の第１領域１ａ及び第２領域１ｂを有する。複数の第１領域１ａは、複数のＦＰ電極１２の周りにそれぞれ設けられている。第２領域１ｂは、複数の第１領域１ａの周りに設けられている。このため、第４方向Ｄ４で隣り合うＦＰ電極１２同士の間における第２領域１ｂの長さＬ３は、第２方向Ｄ２で隣り合うＦＰ電極１２同士の間における第２領域１ｂの長さＬ１よりも長い。長さＬ３は、第３方向Ｄ３で隣り合うＦＰ電極１２同士の間における第２領域１ｂの長さＬ２よりも長い。
また、第１領域１ａにおけるｎ形不純物濃度は、第２領域１ｂにおけるｎ形不純物濃度よりも高い。従って、第２領域１ｂでは、第１領域１ａに比べて、空乏層が広がり易い。このため、第１実施形態によれば、長さＬ３が長さＬ１及びＬ２のそれぞれよりも長くても、ｎ－形ドリフト領域１のｎ形不純物濃度が一様であるときに比べて、第４方向Ｄ４でのＦＰ電極１２同士の間のｎ－形ドリフト領域１が空乏化され易くなる。
図９を参照しながら、第１実施形態の効果をより具体的に説明する。
図９（ａ）～図９（ｈ）は、半導体装置の特性を例示するグラフである。
図９（ａ）～図９（ｄ）は、第１実施形態に係る半導体装置の特性を表す。図９（ｅ）～図９（ｈ）は、参考例に係る２つの半導体装置の特性を表す。
参考例に係る半導体装置ｒｅｆ１及びｒｅｆ２では、ｎ－形ドリフト領域１におけるｎ形不純物濃度が一様である。例えば、半導体装置ｒｅｆ１では、ｎ－形ドリフト領域１の全体に第１領域１ａが設けられている。半導体装置ｒｅｆ２では、ｎ－形ドリフト領域１におけるｎ形不純物濃度が、第１領域１ａにおけるｎ形不純物濃度と、第２領域１ｂにおけるｎ形不純物濃度と、の中間値よりも低い。
図９（ａ）及び図９（ｅ）は、第２方向Ｄ２で隣り合うＦＰ電極１２同士の間のｎ－形ドリフト領域１におけるｎ形不純物濃度ＮＤを表す。図９（ｂ）及び図９（ｆ）は、第２方向Ｄ２で隣り合うＦＰ電極１２同士の間のｎ－形ドリフト領域１における電界強度Ｅを表す。図９（ｃ）及び図９（ｇ）は、第４方向Ｄ４で隣り合うＦＰ電極１２同士の間のｎ－形ドリフト領域１におけるｎ形不純物濃度ＮＤを表す。図９（ｄ）及び図９（ｈ）は、第４方向Ｄ４で隣り合うＦＰ電極１２同士の間のｎ－形ドリフト領域１における電界強度Ｅを表す。各半導体装置の耐圧は、電界強度の積分値で表される。
半導体装置ｒｅｆ１については、図９（ｅ）及び図９（ｇ）に表したように、ｎ－形ドリフト領域１におけるｎ形不純物濃度が一様に高い。このため、半導体装置ｒｅｆ１のオン抵抗は、半導体装置１００よりも低い。
一方で、図９（ｆ）に表したように、ｎ－形ドリフト領域１における電界強度は、一様に減少する。第４方向Ｄ４で隣り合うＦＰ電極１２同士の間のｎ－形ドリフト領域１では、図９（ｈ）に表したように、電界強度が減少して０となる。このため、半導体装置ｒｅｆ１の耐圧は、半導体装置１００に比べて大きく低下する。
半導体装置ｒｅｆ２については、図９（ｆ）及び図９（ｈ）に表したように、いずれの方向においても、ＦＰ電極１２同士の間のｎ－形ドリフト領域１が完全に空乏化する。このため、半導体装置ｒｅｆ２の耐圧は、半導体装置ｒｅｆ１の耐圧よりも高い。しかし、ｎ－形ドリフト領域１におけるｎ形不純物濃度が一様に低いため、半導体装置ｒｅｆ２のオン抵抗は、半導体装置１００のオン抵抗及び半導体装置ｒｅｆ２のオン抵抗に比べて大きく上昇する。
第１実施形態に係る半導体装置１００については、図９（ａ）に表したように、第１領域１ａにおけるｎ形不純物濃度が、第２領域１ｂにおけるｎ形不純物濃度よりも高い。このため、オン状態における第１領域１ａの電気抵抗率を、半導体装置ｒｅｆ１におけるｎ－形ドリフト領域１の電気抵抗率と同程度に低減できる。これにより、半導体装置１００のオン抵抗を、半導体装置ｒｅｆ２のオン抵抗よりも低減できる。
また、第２領域１ｂは、第１領域１ａに比べて空乏化し易い。このため、図９（ｂ）に表したように、第２領域１ｂにおける電界強度の減少を、半導体装置ｒｅｆ１のｎ－形ドリフト領域１における電界強度の減少よりも緩やかにできる。これにより、半導体装置１００の耐圧を、半導体装置ｒｅｆ１の耐圧よりも大きくできる。
すなわち、第１実施形態によれば、参考例に比べて、オン抵抗の大きな上昇及び耐圧の大きな低下を回避しつつ、耐圧の向上及びオン抵抗の低減が可能となる。
第１領域１ａは、第２方向Ｄ２及び第３方向Ｄ３においてのみ、ＦＰ電極１２の周りに設けられていても良い。すなわち、第１方向Ｄ１においてドレイン電極１１とＦＰ電極１２との間には第１領域１ａが設けられておらず、絶縁層１２ａの底部近傍には第２領域１ｂが設けられていても良い。この場合も、第４方向Ｄ４に向けて空乏層が広がり易いため、耐圧の向上及びオン抵抗の低減が可能となる。
ただし、半導体装置１００がオン状態のとき、絶縁層１２ａの底部近傍にも電子は流れる。絶縁層１２ａの底部近傍に第１領域１ａが設けられることで、電子の流れに対する電気抵抗を低減できる。すなわち、半導体装置１００のオン抵抗をさらに低減できる。
（第１変形例）
図１０は、第１実施形態の第１変形例に係る半導体装置の一部を表す断面図である。
図１１（ａ）及び図１１（ｂ）は、それぞれ、図１０のＡ１-Ａ２線及びＢ１-Ｂ２線におけるｎ形不純物濃度ＮＤの分布を表すグラフである。
第１変形例に係る半導体装置１１０では、ｎ－形ドリフト領域１が、第３領域１ｃをさらに有する。第３領域１ｃは、ｎ＋形ドレイン領域４と第１領域１ａとの間、ｎ＋形ドレイン領域４と第２領域１ｂとの間、及びｎ＋形ドレイン領域４とＦＰ電極１２との間に設けられている。
図１１（ｂ）に表したように、第３領域１ｃにおけるｎ形不純物濃度は、第２領域１ｂにおけるｎ形不純物濃度よりも高い。例えば図１１（ａ）に表したように、第３領域１ｃにおけるｎ形不純物濃度は、第１領域１ａにおけるｎ形不純物濃度と同じである。又は、第３領域１ｃにおけるｎ形不純物濃度は、第１領域１ａにおけるｎ形不純物濃度よりも低くても良い。
第１領域１ａ、第２領域１ｂ、及びＦＰ電極１２の下に、より高いｎ形不純物濃度を有する第３領域１ｃを設けることで、半導体装置１００に比べて、半導体装置１１０のオン抵抗を低減できる。
なお、第３領域１ｃを設けると、半導体装置１００に比べて、半導体装置１１０の耐圧が低下する。オン抵抗及び耐圧の低下量を調整するために、ｎ＋形ドレイン領域４と第１領域１ａとの間、ｎ＋形ドレイン領域４と第２領域１ｂとの間、及びｎ＋形ドレイン領域４とＦＰ電極１２との間に選択的に第３領域１ｃが設けられても良い。
（第２変形例）
図１２（ａ）～図１２（ｃ）は、第１実施形態の第２変形例に係る半導体装置の一部を表す平面図である。
図１２（ａ）～図１２（ｃ）は、ｎ－形ドリフト領域１及びＦＰ電極１２を通る、第２方向Ｄ２及び第３方向Ｄ３に平行な断面における構造を表している。
半導体装置１００及び１１０では、ＦＰ電極１２の形状が、第１方向Ｄ１から見たときに円状である。これに対して、図１２（ａ）に表した半導体装置１２１では、ＦＰ電極１２の形状が、第１方向Ｄ１から見たときに四角状である。図１２（ｂ）に表した半導体装置１２２では、ＦＰ電極１２の形状が、第１方向Ｄ１から見たときに六角状である。図１２（ｃ）に表した半導体装置１２３では、ＦＰ電極１２の形状が、第１方向Ｄ１から見たときに八角状である。
いずれの構造においても、複数のＦＰ電極１２の周りには、複数の第１領域１ａがそれぞれ設けられている。複数の第１領域１ａの周りには、第２領域１ｂが設けられている。これにより、オン抵抗の低減及び耐圧の向上が可能となる。換言すれば、第１領域１ａ及び第２領域１ｂが設けられていれば、ＦＰ電極１２の具体的構造は、適宜変更可能である。
（第３変形例）
図１３は、第１実施形態の第３変形例に係る半導体装置の一部を表す平面図である。
図１３は、ｎ－形ドリフト領域１及びＦＰ電極１２を通る、第２方向Ｄ２及び第３方向Ｄ３に沿う断面における半導体装置の構造を表している。
図１３に表した半導体装置１３０では、ＦＰ電極１２の配列方向である第２方向Ｄ２及び第３方向Ｄ３は、互いに直交していない。図１３の例では、第２方向Ｄ２と第３方向Ｄ３との間の角度が６０度であり、ＦＰ電極１２が千鳥状に並べられている。
半導体装置１３０において、幅Ｗａの空乏層ＤＬが広がると、第２方向Ｄ２又は第３方向Ｄ３では、ＦＰ電極１２同士の間のｎ－形ドリフト領域１が空乏化される。一方で、第２方向Ｄ２と第３方向Ｄ３と交差する第４方向Ｄ４では、幅Ｗａの空乏層が広がったとしても、ｎ－形ドリフト領域１が完全には空乏化されない。このため、半導体装置１３０に対しても、ｎ－形ドリフト領域１に第１領域１ａ及び第２領域１ｂを設けることが有効である。第１領域１ａ及び第２領域１ｂを設けることで、オン抵抗の上昇を抑制しつつ、第４方向Ｄ４に空乏層が広がり易くなる。オン抵抗の大きな上昇及び耐圧の大きな低下を回避しつつ、耐圧の向上及びオン抵抗の低減が可能となる。
（第４変形例）
図１４は、第１実施形態の第４変形例に係る半導体装置の一部を表す平面図である。
図１４は、ｎ－形ドリフト領域１及びＦＰ電極１２を通る、第２方向Ｄ２及び第３方向Ｄ３に沿う断面における半導体装置の構造を表している。
図１４に表した半導体装置１４０では、第２領域１ｂとＦＰ電極１２との間において、第１領域１ａの第２方向Ｄ２における厚さＴ１は、第１領域１ａの第４方向Ｄ４における厚さＴ３よりも大きい。また、第１領域１ａの第３方向Ｄ３における厚さＴ２は、厚さＴ３よりも大きい。
半導体装置１４０では、第４方向Ｄ４で隣り合うＦＰ電極１２同士の間の距離Ｄｉ１に対する第１領域１ａの厚さの割合が、半導体装置１００に比べて小さい。このため、半導体装置１４０では、半導体装置１００に比べて、空乏層が第４方向Ｄ４へ広がり易い。
半導体装置１００では、第１領域１ａの厚さが、ＦＰ電極１２の周りにおいて略一様である。このため、第１領域１ａにおけるｎ形不純物濃度を高めると、第４方向Ｄ４における空乏層の広がりが抑制される。これに対して、半導体装置１４０では、第４方向Ｄ４における第１領域１ａの厚さが小さい。このため、第１領域１ａにおけるｎ形不純物濃度を高めたとしても、第４方向Ｄ４における空乏層の広がりが抑制され難い。このため、第４変形例によれば、耐圧を維持したまま、半導体装置１４０のオン抵抗をさらに低減できる。
（第２実施形態）
図１５～図１７は、第２実施形態に係る半導体装置の一部を表す断面図である。
図１５は、図１６及び図１７のXV－XV断面図である。図１６は、図１５のXVI－XVI断面図である。図１７は、図１５のXVII－XVII断面図である。
第２実施形態に係る半導体装置２００は、図１５～図１７に表したように、ｎ－形ドリフト領域１（第１半導体領域）、ｐ形ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｎ＋形ドレイン領域４、ｐ＋形コンタクト領域５、ドレイン電極１１（第１電極）、ＦＰ電極１２（第２電極）、ソース電極１３（第３電極）、絶縁部２０、絶縁層２１及び２２、及び接続部３１～３３を有する。
半導体装置２００の上面の構造は、例えば図１に表した半導体装置１００と同様である。図１５に表したように、半導体装置２００の下面には、ドレイン電極１１が設けられている。ｎ＋形ドレイン領域４及びｎ－形ドリフト領域１は、ドレイン電極１１の上に設けられている。
絶縁部２０は、ｎ－形ドリフト領域１の一部の上に設けられている。ｐ形ベース領域２は、ｎ－形ドリフト領域１の別の一部の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域５は、ｐ形ベース領域２の上に選択的に設けられている。ｎ＋形ソース領域３は、第２方向Ｄ２及び第３方向Ｄ３において絶縁部２０の周りに位置している。
ゲート電極１０及びＦＰ電極１２は、絶縁部２０中に設けられている。ゲート電極１０は、第２方向Ｄ２及び第３方向Ｄ３において、絶縁部２０の一部であるゲート絶縁層１０ａを介して、ｐ形ベース領域２と対向している。
ＦＰ電極１２の一部は、第２方向Ｄ２及び第３方向Ｄ３において、ｎ－形ドリフト領域１と対向している。また、ＦＰ電極１２の別の一部は、第２方向Ｄ２及び第３方向Ｄ３において、ゲート電極１０と対向している。ゲート電極１０とＦＰ電極１２との間には、絶縁部２０の一部が設けられている。これにより、ゲート電極１０とＦＰ電極１２は、互いに電気的に分離されている。
配線層１６は、ゲート電極１０の上に絶縁層２１を介して設けられている。接続部３１は、ゲート電極１０と配線層１６との間に設けられ、ゲート電極１０と配線層１６を電気的に接続している。
ソース電極１３は、配線層１６の上に、絶縁層２２を介して設けられている。接続部３２は、ＦＰ電極１２とソース電極１３との間に設けられ、ＦＰ電極１２とソース電極１３とを電気的に接続している。接続部３３は、ｎ＋形ソース領域３とソース電極１３との間及びｐ＋形コンタクト領域５とソース電極１３との間に設けられ、ｎ＋形ソース領域３及びｐ＋形コンタクト領域５をソース電極１３と電気的に接続している。換言すると、接続部３３は、配線層１６が設けられていない位置において、ｎ＋形ソース領域３及びｐ＋形コンタクト領域５をソース電極１３と電気的に接続している。
図１６及び図１７に表したように、半導体装置２００では、ゲート電極１０、ＦＰ電極１２、及び絶縁部２０が、第２方向Ｄ２及び第３方向Ｄ３において複数設けられている。第１方向Ｄ１から見たときに、ゲート電極１０の形状は、環状である。ＦＰ電極１２は、ゲート電極１０の内側に位置する。ｐ形ベース領域２及びｎ＋形ソース領域３は、第２方向Ｄ２及び第３方向Ｄ３において各絶縁部２０の周りに設けられている。
図１５に表したように、配線層１６は、第３方向Ｄ３において複数設けられている。例えば、各配線層１６は第２方向Ｄ２に延び、第２方向Ｄ２に並んだゲート電極１０の上に設けられている。ソース電極１３は、複数の配線層１６の上に絶縁層２２を介して設けられている。
図１７に表したように、半導体装置２００において、ｎ－形ドリフト領域１は、半導体装置１００と同様に、複数の第１領域１ａ及び第２領域１ｂを有する。このため、第２実施形態によれば、第１実施形態と同様に、オン抵抗の大きな上昇及び耐圧の大きな低下を回避しつつ、耐圧の向上及びオン抵抗の低減が可能となる。
また、各第１領域１ａの一部は、第１方向Ｄ１においてドレイン電極１１と複数のＦＰ電極１２との間に設けられている。すなわち、各絶縁部２０の底部近傍にも第１領域１ａが設けられている。このため、オン状態でのｎ－形ドリフト領域１における電気抵抗が低減し、半導体装置１００のオン抵抗をさらに低減できる。
（変形例）
図１８は、第２実施形態の変形例に係る半導体装置の一部を表す断面図である。
図１８は、ｎ－形ドリフト領域１及びＦＰ電極１２を通る、第２方向Ｄ２及び第３方向Ｄ３に平行な断面における構造を表している。
図１８に表した半導体装置２１０では、第２領域１ｂと絶縁部２０との間において、第１領域１ａの第２方向Ｄ２における厚さＴ１は、第１領域１ａの第４方向Ｄ４における厚さＴ３よりも大きい。また、第１領域１ａの第３方向Ｄ３における厚さＴ２は、厚さＴ３よりも大きい。
半導体装置２１０では、第４方向Ｄ４で隣り合う絶縁部２０同士の間の距離Ｄｉ１に対する第１領域１ａの厚さの割合が、半導体装置２００に比べて小さい。このため、半導体装置２１０では、半導体装置２００に比べて、空乏層が第４方向Ｄ４へ広がり易い。従って、本変形例によれば、第１実施形態の第４変形例と同様に、耐圧を維持したまま、半導体装置２１０のオン抵抗をさらに低減できる。
また、第２実施形態に係る半導体装置２００又は２１０において、第１実施形態の第３変形例と同様に、ＦＰ電極１２の形状が、第１方向Ｄ１から見たときに、角状であっても良い。この場合、ゲート電極１０の形状は、例えば、ＦＰ電極１２の外縁に沿うように、角筒状となる。
又は、第２実施形態に係る半導体装置２００又は２１０において、第１実施形態の第４変形例と同様に、複数のＦＰ電極１２が千鳥状に設けられていても良い。この場合、複数のゲート電極１０も同様に千鳥状に配置される。
第２実施形態に係る半導体装置２００又は２１０において、第１領域１ａ及び第２領域１ｂが設けられていれば、ゲート電極１０及びＦＰ電極１２の具体的構造は、適宜変更可能である。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ－形ドリフト領域、 １ａ 第１領域、 １ｂ 第２領域、 １ｃ 第３領域、 １ｒ 領域、 １ｓ ｎ－形半導体層、 ２ ｐ形ベース領域、 ３ ｎ＋形ソース領域、 ４ ｎ＋形ドレイン領域、 ４ｓ ｎ＋形半導体層、 ５ ｐ＋形コンタクト領域、 １０ ゲート電極、 １０ａ ゲート絶縁層、 １１ ドレイン電極、 １２ フィールドプレート電極、 １２ａ 絶縁層、 １３ ソース電極、 １４ ゲートパッド、 １５ ゲート配線、 １６ 配線層、 ２０ 絶縁部、 ２１，２２ 絶縁層、 ３１～３３ 接続部、 １００～１４０，２００，２１０ 半導体装置、 Ｄ１ 第１方向、 Ｄ２ 第２方向、 Ｄ３ 第３方向、 Ｄ４ 第４方向、 ＤＬ 空乏層、 Ｄｉ１，Ｄｉ２ 距離、 ＩＬ１～ＩＬ３ 絶縁層、 Ｌ１～Ｌ３ 長さ、 ＯＰ 開口、 Ｓ 半導体基板、 Ｔ１～Ｔ３ 厚さ、 ＴＲ トレンチ

Claims (8)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり且つ前記第２方向と交差する第３方向と、において複数設けられ、前記第２方向及び前記第３方向において絶縁層を介して前記第１半導体領域の一部と対向する第２電極と、
    前記複数の第２電極のそれぞれの周りに設けられたゲート電極と、
    前記複数の第２電極と前記ゲート電極との間にそれぞれ設けられ、前記ゲート電極とゲート絶縁層を介して対向する第２導電形の複数の第２半導体領域と、
    前記複数の第２半導体領域の上にそれぞれ設けられた第１導電形の複数の第３半導体領域と、
    前記複数の第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域、前記複数の第３半導体領域、及び前記複数の第２電極と電気的に接続された第３電極と、
    を備え、
    前記第１方向に垂直であり前記第２方向及び前記第３方向と交差する第４方向における前記絶縁層同士の間の距離は、前記第２方向において隣り合う前記絶縁層同士の間の距離及び前記第３方向において隣り合う前記絶縁層同士の間の距離よりも長く、
    前記第１半導体領域は、
    前記第２方向、前記第３方向、及び前記第４方向において前記複数の第２電極の周りにそれぞれ設けられた複数の第１領域と、
    前記複数の第１領域の周りに設けられた第２領域と、
    を有し、
    前記複数の第１領域のそれぞれにおける第１導電形の不純物濃度は、前記第２領域における第１導電形の不純物濃度よりも高い半導体装置。
  2. 前記複数の第１領域は、さらに、前記第１方向において前記第１電極と前記複数の第２電極との間にそれぞれ設けられた請求項１記載の半導体装置。
  3. 前記第２方向における前記複数の第１領域のそれぞれの厚さは、前記第４方向における前記複数の第１領域のそれぞれの厚さよりも大きい請求項１又は２に記載の半導体装置。
  4. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の一部の上に設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向と、前記第１方向に垂直であり且つ前記第２方向と交差する第３方向と、において複数設けられた絶縁部と、
    前記第１半導体領域の別の一部の上に設けられた第２導電形の第２半導体領域と、
    前記複数の絶縁部中にそれぞれ設けられ、前記第１半導体領域と対向する部分を有する複数の第２電極と、
    前記複数の絶縁部中にそれぞれ設けられ、前記複数の第２半導体領域とそれぞれ対向する複数のゲート電極と、
    前記第２半導体領域の上に選択的に設けられ、前記複数のゲート電極の周りにそれぞれ位置する第１導電形の複数の第３半導体領域と、
    前記第２半導体領域及び前記複数の第３半導体領域の上に設けられ、前記複数の第２半導体領域、前記複数の第３半導体領域、及び前記複数の第２電極と電気的に接続された第３電極と、
    を備え、
    前記第１方向に垂直であり前記第２方向及び前記第３方向と交差する第４方向における前記絶縁部同士の間の距離は、前記第２方向において隣り合う前記絶縁部同士の間の距離及び前記第３方向において隣り合う前記絶縁部同士の間の距離よりも長く、
    前記第１半導体領域は、
    前記第２方向、前記第３方向、及び前記第４方向において前記複数の絶縁部の周りにそれぞれ設けられた複数の第１領域と、
    前記複数の第１領域の周りに設けられた第２領域と、
    を有し、
    前記複数の第１領域のそれぞれの一部は、前記第１方向において前記第１電極と前記複数の第２電極との間に位置し、
    前記複数の第１領域のそれぞれにおける第１導電形の不純物濃度は、前記第２領域における第１導電形の不純物濃度よりも高い半導体装置。
  5. 前記第１半導体領域は、前記第１電極と前記複数の第１領域との間、前記第１電極と前記第２領域との間、及び前記第１電極と前記複数の第２電極との間に設けられた第３領域をさらに有し、
    前記第３領域における第１導電形の不純物濃度は、前記第２領域における第１導電形の不純物濃度よりも高い請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記複数の第２電極のそれぞれの形状は、前記第１方向から見たときに円状である請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記ゲート電極は、前記第２方向において隣り合う前記第２電極同士の間を前記第３方向に延び、前記第３方向において隣り合う前記第２電極同士の間を前記第２方向に延びる請求項１～６のいずれか１つに記載の半導体装置。
  8. 前記第２領域と前記複数の絶縁部の１つとの間に位置する前記複数の第１領域の１つの厚さは、前記複数の絶縁部の前記１つの周りにおいて一様である請求項１～７のいずれか１つに記載の半導体装置。
JP2023086281A 2019-09-17 2023-05-25 半導体装置 Pending JP2023106553A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019168488 2019-09-17
JP2019168488 2019-09-17
JP2020049470A JP7297707B2 (ja) 2019-09-17 2020-03-19 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2020049470A Division JP7297707B2 (ja) 2019-09-17 2020-03-19 半導体装置

Publications (1)

Publication Number Publication Date
JP2023106553A true JP2023106553A (ja) 2023-08-01

Family

ID=74869051

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020049470A Active JP7297707B2 (ja) 2019-09-17 2020-03-19 半導体装置
JP2023086281A Pending JP2023106553A (ja) 2019-09-17 2023-05-25 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2020049470A Active JP7297707B2 (ja) 2019-09-17 2020-03-19 半導体装置

Country Status (2)

Country Link
US (3) US11322612B2 (ja)
JP (2) JP7297707B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11322612B2 (en) * 2019-09-17 2022-05-03 Kabushiki Kaisha Toshiba Semiconductor device with region of varying thickness
JP2022149838A (ja) 2021-03-25 2022-10-07 サトーホールディングス株式会社 情報処理装置、情報処理システム、情報処理方法、及び、プログラム

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3410949B2 (ja) 1998-02-12 2003-05-26 株式会社東芝 半導体装置
JP4528460B2 (ja) 2000-06-30 2010-08-18 株式会社東芝 半導体素子
US8653583B2 (en) 2007-02-16 2014-02-18 Power Integrations, Inc. Sensing FET integrated with a high-voltage transistor
US8373225B2 (en) * 2009-12-28 2013-02-12 Force Mos Technology Co., Ltd. Super-junction trench MOSFET with Resurf stepped oxides and split gate electrodes
WO2011087994A2 (en) * 2010-01-12 2011-07-21 Maxpower Semiconductor Inc. Devices, components and methods combining trench field plates with immobile electrostatic charge
JP5569162B2 (ja) * 2010-06-10 2014-08-13 富士電機株式会社 半導体装置および半導体装置の製造方法
JP5580150B2 (ja) 2010-09-09 2014-08-27 株式会社東芝 半導体装置
US9356133B2 (en) * 2012-02-01 2016-05-31 Texas Instruments Incorporated Medium voltage MOSFET device
US8975662B2 (en) * 2012-06-14 2015-03-10 Infineon Technologies Austria Ag Method of manufacturing a semiconductor device using an impurity source containing a metallic recombination element and semiconductor device
JP2014216572A (ja) 2013-04-26 2014-11-17 株式会社東芝 半導体装置
US10325988B2 (en) 2013-12-13 2019-06-18 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped field plates
US9543396B2 (en) 2013-12-13 2017-01-10 Power Integrations, Inc. Vertical transistor device structure with cylindrically-shaped regions
JP2015133380A (ja) 2014-01-10 2015-07-23 株式会社東芝 半導体装置
CN104319284A (zh) 2014-10-24 2015-01-28 矽力杰半导体技术(杭州)有限公司 一种半导体器件结构及其制造方法
JP6416142B2 (ja) * 2016-03-11 2018-10-31 株式会社東芝 半導体装置
US11658241B2 (en) * 2018-12-31 2023-05-23 Texas Instruments Incorporated Vertical trench gate MOSFET with integrated Schottky diode
US11322612B2 (en) * 2019-09-17 2022-05-03 Kabushiki Kaisha Toshiba Semiconductor device with region of varying thickness

Also Published As

Publication number Publication date
JP2021052161A (ja) 2021-04-01
JP7297707B2 (ja) 2023-06-26
US11322612B2 (en) 2022-05-03
US20210083108A1 (en) 2021-03-18
US11830945B2 (en) 2023-11-28
US20240072167A1 (en) 2024-02-29
US20220209011A1 (en) 2022-06-30

Similar Documents

Publication Publication Date Title
US8884364B2 (en) Semiconductor device with field-plate electrode
JP4453671B2 (ja) 絶縁ゲート型半導体装置およびその製造方法
JP6378220B2 (ja) 半導体装置
JP4883099B2 (ja) 半導体装置及び半導体装置の製造方法
US8212314B2 (en) Semiconductor device and method for manufacturing the same
JP7248541B2 (ja) 半導体装置
JP2023106553A (ja) 半導体装置
JP2016163004A (ja) 半導体装置および半導体装置の製造方法
JP7118914B2 (ja) 半導体装置及びその製造方法
US8482060B2 (en) Semiconductor device
JP7164497B2 (ja) 半導体装置
JP7370781B2 (ja) 半導体装置
JP7471403B2 (ja) 縦型電界効果トランジスタおよびその形成方法
JP7352360B2 (ja) 半導体装置
JP7295052B2 (ja) 半導体装置
JP7471250B2 (ja) 半導体装置
JP7013606B1 (ja) 半導体装置、及び半導体装置の製造方法
JP7337767B2 (ja) 半導体装置及びその製造方法
JP7405230B2 (ja) スイッチング素子
JP7123613B2 (ja) 半導体装置
JP2023140026A (ja) 半導体装置
JP2023039219A (ja) 半導体装置
JP2023140781A (ja) 半導体装置
JP2023140891A (ja) 半導体装置
JP2023130809A (ja) 半導体装置及び半導体パッケージ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230525

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20231115

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240501