JP2023140891A - 半導体装置 - Google Patents

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洋志 河野
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Abstract

Figure 2023140891000001
【課題】耐圧を向上可能な半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第２導電形の複数の第５半導体領域と、第２導電形の複数の第６半導体領域と、第２電極と、を備える。第１半導体領域は、第１領域及び第２領域を含む。第４半導体領域は、第１領域とゲート電極との間に設けられている。複数の第５半導体領域は、第１面に沿って第４半導体領域の周りに位置し、第１領域から第２領域に向かう第２方向において互いに離れている。複数の第６半導体領域は、第１面に沿って第２半導体領域の周りに位置し、第２方向において互いに離れている。複数の第６半導体領域のそれぞれは、複数の第５半導体領域のそれぞれよりも低い第２導電形の不純物濃度を有する。
【選択図】図４

Description

本発明の実施形態は、半導体装置に関する。
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置の耐圧は、高いことが望ましい。
特開２０２２－３７１１号公報
本発明が解決しようとする課題は、耐圧を向上可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第２導電形の第４半導体領域と、第２導電形の複数の第５半導体領域と、第２導電形の複数の第６半導体領域と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、第１領域と、前記第１領域の周りに設けられた第２領域と、を含む。前記第２半導体領域は、前記第１領域の上に設けられている。前記第３半導体領域は、前記第２半導体領域の一部の上に設けられている。前記ゲート電極は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な方向において、ゲート絶縁層を介して前記第２半導体領域と対面する。前記第４半導体領域は、前記第１領域と前記ゲート電極との間に設けられている。前記複数の第５半導体領域は、前記第１方向に垂直な第１面に沿って前記第４半導体領域の周りに位置し、前記第１領域から前記第２領域に向かう第２方向において互いに離れている。前記複数の第６半導体領域は、前記第１面に沿って前記第２半導体領域の周りに位置し、前記第２方向において互いに離れている。前記複数の第６半導体領域のそれぞれは、前記複数の第５半導体領域のそれぞれよりも低い第２導電形の不純物濃度を有する。前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられている。
第１実施形態に係る半導体装置を示す平面図である。 図１及び図３のＡ１－Ａ２断面図である。 第１実施形態に係る半導体装置を示す平面図である。 図１及び図３のＢ１－Ｂ２断面図である。 第１実施形態の第１変形例に係る半導体装置の一部を示す断面図である。 第１実施形態の第１変形例に係る半導体装置の一部を示す平面図である。 第２実施形態に係る半導体装置の一部を示す断面図である。 第２実施形態の第１変形例に係る半導体装置の一部を示す断面図である。 第３実施形態に係る半導体装置の一部を示す断面図である。 第３実施形態の第１変形例に係る半導体装置の一部を示す断面図である。 第３実施形態の第２変形例に係る半導体装置の一部を示す断面図である。 第３実施形態の第３変形例に係る半導体装置の一部を示す断面図である。 第３実施形態の第４変形例に係る半導体装置の一部を示す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐ、ｐ－の表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１及び図３は、第１実施形態に係る半導体装置を示す平面図である。図２は、図１及び図３のＡ１－Ａ２断面図である。図４は、図１及び図３のＢ１－Ｂ２断面図である。図３では、ｎ＋形ソース領域３、ｐ＋形コンタクト領域９ｂ、ゲート電極１０、絶縁層１５、及びソース電極２２などが省略されている。
第１実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１～図４に示すように、第１実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ形（第２導電形）ベース領域２（第２半導体領域）、ｎ＋形ソース領域３（第３半導体領域）、ｐ＋形半導体領域４（第４半導体領域）、ｐ＋形半導体領域５（第５半導体領域の一例）、ｐ－形半導体領域６（第６半導体領域の一例）、ｐ形半導体領域７（第７半導体領域の一例）、ｎ＋形ドレイン領域９ａ、ｐ＋形コンタクト領域９ｂ、ｎ＋形半導体領域９ｃ、ゲート電極１０、ドレイン電極２１（第１電極）、及びソース電極２２（第２電極）を含む。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極２１からｎ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向と直交する一方向をＸ方向とする。Ｘ方向及びＺ方向と直交する方向をＹ方向とする。また、ここでは、ドレイン電極２１からｎ－形ドリフト領域１に向かう方向を「上」と呼び、これと反対の方向を「下」と呼ぶ。これらの方向は、ドレイン電極２１とｎ－形ドリフト領域１との相対的な位置関係に基づく方向であり、重力の方向とは無関係である。
図１に示すように、半導体装置１００の上面には、ソース電極２２が設けられている。ソース電極２２の周囲は、絶縁層１５によって覆われている。
図２及び図４に示すように、半導体装置１００の下面には、ドレイン電極２１が設けられている。ｎ＋形ドレイン領域９ａは、ドレイン電極２１の上に設けられ、ドレイン電極２１と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域９ａの上に設けられている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域９ａを介してドレイン電極２１と電気的に接続されている。
図１～図４に示すように、ｎ－形ドリフト領域１は、第１領域Ｒ１及び第２領域Ｒ２を含む。第２領域Ｒ２は、Ｘ－Ｙ面（第１面）に沿って第１領域Ｒ１の周りに設けられている。第１領域Ｒ１は、半導体装置１００の素子領域に対応する。第２領域Ｒ２は、半導体装置１００の終端領域に対応する。
図２に示すように、ｐ形ベース領域２は、第１領域Ｒ１の上に設けられている。ｎ＋形ソース領域３及びｐ＋形コンタクト領域９ｂは、ｐ形ベース領域２の上に選択的に設けられている。
ゲート電極１０は、Ｘ方向において、ゲート絶縁層１１を介してｐ形ベース領域２と対面している。図示した例では、ゲート電極１０は、さらに、ｎ－形ドリフト領域１の一部及びｎ＋形ソース領域３の一部ともゲート絶縁層１１を介して対面している。ｐ＋形半導体領域４は、Ｚ方向においてｎ－形ドリフト領域１とゲート電極１０との間に設けられている。ｐ＋形半導体領域４のｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも高い。ｐ＋形半導体領域４は、ｐ形ベース領域２から離れている。
図示したように、ｎ－形ドリフト領域１は、ｎ形不純物濃度が互いに異なる部分１ａ及び１ｂを含んでいても良い。部分１ｂは、Ｚ方向において、部分１ａとｐ形ベース領域２との間に設けられ、Ｘ方向においてゲート電極１０と並んでいる。部分１ｂのｎ形不純物濃度は、部分１ａのｎ形不純物濃度よりも高い。
部分１ｂ、ｎ＋形ソース領域３、ｐ＋形半導体領域４、ｐ＋形コンタクト領域９ｂ、及びゲート電極１０のそれぞれは、Ｙ方向に延び、Ｘ方向において複数設けられている。図２～図４に示すように、ｐ形ベース領域２は、ゲート電極１０同士の間及び複数のゲート電極１０の周りに設けられている。
図１及び図２に示すように、ソース電極２２は、第１領域Ｒ１の上に設けられ、複数のｎ＋形ソース領域３及び複数のｐ＋形コンタクト領域９ｂの上に位置する。ソース電極２２は、複数のｎ＋形ソース領域３及び複数のｐ＋形コンタクト領域９ｂと電気的に接続されている。ｐ形ベース領域２は、ｐ＋形コンタクト領域９ｂを介してソース電極２２と電気的に接続されている。ゲート電極１０は、絶縁層１５により、ソース電極２２とは電気的に分離されている。
図４に示すように、ｐ＋形半導体領域５は、第２領域Ｒ２中に設けられている。図３及び図４に示すように、ｐ－形半導体領域６、ｎ＋形半導体領域９ｃは、第２領域Ｒ２の上に設けられている。ｐ－形半導体領域６は、Ｘ－Ｙ面に沿ってｐ形ベース領域２の周りに位置する。ｐ－形半導体領域６のｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも低い。ｐ－形半導体領域６は、第１領域Ｒ１から第２領域Ｒ２に向かう方向（径方向：第２方向）において複数設けられている。径方向は、Ｘ－Ｙ面に平行である。各ｐ－形半導体領域６は互いに離れており、隣り合うｐ－形半導体領域６同士の間隔は径方向に向かうほど広がっている。
ｐ＋形半導体領域５は、Ｘ－Ｙ面に沿って複数のｐ＋形半導体領域４の周りに位置する。ｐ＋形半導体領域５のｐ形不純物濃度は、ｐ＋形半導体領域４のｐ形不純物濃度と同じでも良いし、異なっていても良い。ｐ＋形半導体領域５のｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも高く、ｐ－形半導体領域６のｐ形不純物濃度よりも高い。ｐ＋形半導体領域５は、ｐ－形半導体領域６と同様に、径方向において複数設けられている。各ｐ＋形半導体領域５は互いに離れ、隣り合うｐ＋形半導体領域５同士の間隔は径方向に向かうほど広がっている。また、複数のｐ－形半導体領域６は、複数のｐ＋形半導体領域５とＺ方向において離れている。
ｎ＋形半導体領域９ｃは、Ｘ－Ｙ面に沿って複数のｐ－形半導体領域６の周りに位置する。ｎ＋形半導体領域９ｃは、複数のｐ－形半導体領域６から離れており、半導体装置１００の外周に沿って設けられている。ｎ＋形半導体領域９ｃのｎ形不純物濃度は、部分１ｂのｎ形不純物濃度よりも高い。部分１ｂの一部、複数のｐ－形半導体領域６及びｎ＋形半導体領域９ｃの上には、絶縁層１５が設けられている。すなわち、第２領域Ｒ２の上では、部分１ｂの一部、複数のｐ－形半導体領域６及びｎ＋形半導体領域９ｃは絶縁層１５によって覆われている。
図４に示すように、複数のｐ＋形半導体領域４のうち、Ｘ方向の端に位置するｐ＋形半導体領域４ａは、ｐ形ベース領域２と接しても良い。この場合、ｐ＋形半導体領域４ａに囲まれた電極１０ａは、ゲート電極として機能しても良いし、ゲート電極として機能しなくても良い（例えば、フローティング電極）。電極１０ａは、ゲート電極１０と電気的に接続されても良いし、ゲート電極１０とは電気的に分離されても良い。複数のｐ＋形半導体領域５のうち、最も第１領域Ｒ１に近いｐ＋形半導体領域５ａが、ｐ＋形半導体領域４ａと接しても良い。この場合、ｐ＋形半導体領域５ａは、ｐ＋形半導体領域４ａ及びｐ形ベース領域２を介して、ソース電極２２と電気的に接続される。複数のｐ－形半導体領域６のうち、最も第１領域Ｒ１に近いｐ－形半導体領域６ａは、ｐ形ベース領域２と接しても良いし、ｐ形ベース領域２から離れていても良い。
半導体装置１００の動作を説明する。
ソース電極２２に対してドレイン電極２１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域２にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、ソース電極２２からチャネルを通ってｎ－形ドリフト領域１へ流れ、ドレイン電極２１に向けて移動する。これにより、第１領域Ｒ１に電流が流れる。ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２のチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形半導体領域４、ｐ＋形半導体領域５、ｐ－形半導体領域６、ｎ＋形ドレイン領域９ａ、ｐ＋形コンタクト領域９ｂ、及びｎ＋形半導体領域９ｃは、半導体材料を含む。半導体材料として、炭化シリコン、シリコン、窒化ガリウム、又はガリウムヒ素を用いることができる。ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。ゲート電極１０には、ｎ形又はｐ形の不純物が添加されても良い。ゲート絶縁層１１及び絶縁層１５は、電気的な絶縁材料を含む。例えば、ゲート絶縁層１１及び絶縁層１５は、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。ドレイン電極２１及びソース電極２２は、チタン、タングステン、又はアルミニウムなどの金属を含む。
第１実施形態の利点を説明する。
半導体装置１００では、ｎ－形ドリフト領域１とゲート電極１０との間に、ｐ＋形半導体領域４が設けられている。ｐ＋形半導体領域４を設けることで、半導体装置１００のオフ時、ゲート絶縁層１１下端近傍での電界集中を緩和し、ゲート絶縁層１１の破壊を抑制できる。一方、ｐ＋形半導体領域４を設けた場合、ｎ－形ドリフト領域１とｐ＋形半導体領域４との間で電界集中が生じる。半導体装置１００の耐圧を高めるためには、ｐ＋形半導体領域４近傍の電界集中も緩和できることが好ましい。
特に、各半導体領域が炭化珪素を含む半導体装置１００では、絶縁破壊電界が酸化シリコン等の絶縁材料の絶縁破壊電界よりも高い。このため、ｐ＋形半導体領域４が設けられていないと、オフ時の半導体装置１００に高電圧が印加された際に、ゲート絶縁層１１に過剰な電圧が加わり、ゲート絶縁層１１が絶縁破壊する可能性がある。このため、炭化珪素を用いた半導体装置１００では、シリコンを用いた半導体装置１００に比べて、ｐ＋形半導体領域４を設けることがより望ましい。
第１実施形態に係る半導体装置１００では、ｐ＋形半導体領域４の周りに複数のｐ＋形半導体領域５が設けられている。終端領域である第２領域Ｒ２にｐ＋形半導体領域５を設けることで、電界分布を半導体装置１００の外周に向けて広げることができ、ｐ＋形半導体領域４近傍での電界集中を緩和できる。また、ｐ形ベース領域２の周りにおいて、第２領域Ｒ２の上にも複数のｐ－形半導体領域６を設けることで、ｐ形ベース領域２の外周での電界集中も緩和できる。
特に、半導体装置１００では、ｐ＋形半導体領域５のｐ形不純物濃度がｐ－形半導体領域６のｐ形不純物濃度よりも高い。ｐ＋形半導体領域５のｐ形不純物濃度を高めることで、ｐ＋形半導体領域４が設けられた位置において、電界分布を半導体装置１００の外周に向けてさらに広げることができる。この結果、電界集中をさらに緩和でき、半導体装置１００の耐圧をより一層高めることができる。
また、ｐ＋形半導体領域５は、半導体層の表面ではなく半導体層の内部に位置し、且つ半導体装置１００のオフ時に完全には空乏化しない。このため、半導体装置１００のオフ時には、ｐ＋形半導体領域５近傍で電界集中が発生する。換言すると、半導体領域（ｐ－形半導体領域６や部分１ｂ）と絶縁層１５との界面から離れた箇所で電界集中が発生する。
半導体領域と絶縁層１５との界面には、キャリアのトラップ準位が存在する。この界面近傍で電界集中が発生すると、電界によって加速されたキャリアがトラップされ、第２領域Ｒ２における電界分布に影響を与える可能性がある。ｐ＋形半導体領域５を設けることで、半導体領域と絶縁層１５との界面近傍での電界集中を抑制できる。複数のｐ－形半導体領域６によって半導体装置１００の外周に向けて広げた電界分布を安定させることができ、半導体装置１００の耐圧の変動を抑制できる。
（第１変形例）
図５は、第１実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
第１変形例に係る半導体装置１１０は、ｐ形半導体領域７をさらに備える点で、半導体装置１００と異なる。図５に示すように、ｐ形半導体領域７は、第２領域Ｒ２に設けられ、Ｘ－Ｙ面においてゲート電極１０の周りに位置する。ｐ形半導体領域７は、ｐ＋形半導体領域５よりも上方に位置し、ｐ－形半導体領域６よりも下方に位置する。ｐ形半導体領域７は、ｐ＋形半導体領域５及びｐ－形半導体領域６と同様に、Ｘ方向及びＹ方向において複数設けられている。各ｐ形半導体領域７は、互いに離れている。
ｐ形半導体領域７のｐ形不純物濃度は、ｐ＋形半導体領域５のｐ形不純物濃度よりも低く、ｐ－形半導体領域６のｐ形不純物濃度よりも高い。ｐ形半導体領域７のｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度と同じでも良いし、異なっていても良い。また、複数のｐ形半導体領域７の少なくともいずれかは、ｐ形ベース領域２に接しても良い。複数のｐ形半導体領域７のいずれかは、複数のｐ＋形半導体領域５のいずれか又は複数のｐ－形半導体領域６のいずれかと接しても良い。
第１変形例によれば、複数のｐ形半導体領域７が設けられることで、ｐ形ベース領域２の外周において、空乏層がＺ方向により広がり易くなる。半導体装置１００に比べて、ｐ形ベース領域２の外周でのＺ方向における電界強度をさらに低減でき、半導体装置１１０の耐圧をさらに高めることができる。
図６（ａ）及び図６（ｂ）は、第１実施形態の第１変形例に係る半導体装置の一部を示す平面図である。
図６（ａ）及び図６（ｂ）は、ｐ形半導体領域７が設けられた位置での平面構造を示す。図６（ａ）に示すように、複数のｐ形半導体領域７のそれぞれが、複数のゲート電極１０の周りに連続的に設けられていても良い。図６（ｂ）に示すように、複数のゲート電極１０の周りにおいて、ｐ形半導体領域７が周方向に複数配列されていても良い。また、ｐ＋形半導体領域５についても同様に、複数のｐ＋形半導体領域５のそれぞれが、複数のゲート電極１０の周りに連続的に設けられていても良い。複数のゲート電極１０の周りにおいて、ｐ＋形半導体領域５が周方向に複数配列されていても良い。
図６（ａ）に示す構造の場合、図６（ｂ）に示す構造と比べて、第２領域Ｒ２における電界分布をより安定させ、半導体装置１１０の耐圧を安定させることができる。図６（ｂ）に示す構造の場合、第２領域Ｒ２における電界強度に応じてｐ形半導体領域７の密度を変えることで、図６（ａ）に示す構造と比べて、径方向における第２領域Ｒ２の長さを短くできる。例えば、図６（ｂ）に示したＺ方向から見たときのｐ形ベース領域２の角部近傍では、その他の領域に比べて、電界強度が高くなり易い。角部近傍でのｐ形半導体領域７の密度を、他の領域でのｐ形半導体領域７の密度よりも高めることで、第２領域Ｒ２の長さの増加を抑えつつ、半導体装置１１０の耐圧を向上できる。
（第２実施形態）
図７は、第２実施形態に係る半導体装置の一部を示す断面図である。
図７に示した第２実施形態に係る半導体装置２００は、半導体装置１００と比べた場合に、ｐ－形半導体領域６に代えてｐ－形半導体領域６ｂ（第６半導体領域の別の一例）を含む。ｐ－形半導体領域６ｂは、Ｘ－Ｙ面に沿ってｐ形ベース領域２の周りに設けられ、ｐ形ベース領域２と接している。ｐ－形半導体領域６ｂは、第１部分６ｂ１及び第２部分６ｂ２を含む。第１部分６ｂ１のｐ形不純物濃度は、第２部分６ｂ２のｐ形不純物濃度よりも高い。第１部分６ｂ１と第２部分６ｂ２は、径方向において、交互に設けられている。
第１部分６ｂ１と第２部分６ｂ２のそれぞれのｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも低く、ｐ＋形半導体領域５のｐ形不純物濃度よりも低い。また、図示した例では、第１部分６ｂ１及び第２部分６ｂ２を含むｐ－形半導体領域６ｂの単位面積あたりのｐ形不純物濃度が半導体装置２００の外周に向けて低下するように、それぞれの第１部分６ｂ１の幅が径方向に向かうほど狭くなっている。「幅」は、径方向における長さに対応する。
ｐ－形半導体領域６ｂの単位面積あたりのｐ形不純物濃度が半導体装置２００の外周に向けて低下していれば、半導体装置２００の外周に向けて、第２部分６ｂ２の幅が狭くなっていても良い。
半導体装置２００の耐圧を向上させるためには、第２領域Ｒ２における局所的な電界強度の増大を抑制することが有効である。ｐ形ベース領域２の周囲の領域で、径方向におけるｐ形不純物濃度の勾配が緩やかであるほど、局所的な電界集中を緩和でき、電界集中した箇所での電界強度を低減できる。半導体装置２００では、ｐ形不純物濃度が相対的に高い第１部分６ｂ１の幅が、径方向に向かうほど減少する。第１部分６ｂ１の幅が減少することで、ｐ－形半導体領域６ｂの単位面積あたりのｐ形不純物濃度が、径方向に向かうほど小さくなる。第１部分６ｂ１の数を増加させ、隣り合う第１部分６ｂ１の幅の差を小さくすることで、単位面積あたりのｐ形不純物濃度の勾配をさらに緩やかにできる。第２実施形態によれば、第２領域Ｒ２における電界強度の増大を抑制し、半導体装置２００の耐圧を向上させることができる。
また、単位面積あたりのｐ形不純物濃度を変化させるために、それぞれの第１部分６ｂ１のｐ形不純物濃度を異ならせる方法もある。しかし、この方法では、ｐ形不純物濃度の異なる第１部分６ｂ１の数だけ、イオン注入工程を実施する必要がある。互いに幅の異なる複数の第１部分６ｂ１は、マスクを用いた１回のイオン注入により形成できる。それぞれの第１部分６ｂ１の幅は、マスクの開口幅を調整することで制御できる。同様に、複数の第２部分６ｂ２は、マスクを用いた１回のイオン注入により形成できる。それぞれの第１部分６ｂ１の幅を変化させて単位面積あたりのｐ形不純物濃度を調整することで、不純物濃度の勾配の緩やかなｐ－形半導体領域６ｂを、より容易に形成できる。
（第１変形例）
図８は、第２実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図８に示す第２変形例に係る半導体装置２１０は、半導体装置２００と比べた場合に、複数のｐ＋形半導体領域５に代えて、ｐ－形半導体領域５ｂ（第５半導体領域の別の一例）を含む。ｐ－形半導体領域５ｂは、Ｘ－Ｙ面に沿って複数のｐ＋形半導体領域４の周りに設けられている。ｐ－形半導体領域５ｂのｐ形不純物濃度は、ｐ＋形半導体領域４のｐ形不純物濃度よりも低い。
ｐ－形半導体領域５ｂは、ｐ形不純物濃度の互いに異なる複数の部分５ｂ１及び５ｂ２を含む。部分５ｂ２は、Ｘ－Ｙ面に沿って部分５ｂ１の周りに位置する。部分５ｂ２のｐ形不純物濃度は、部分５ｂ１のｐ形不純物濃度よりも低い。部分５ｂ２の厚さは、部分５ｂ１の厚さよりも小さい。「厚さ」は、Ｚ方向における長さに対応する。図示した例では、ｐ－形半導体領域５ｂは、ｐ形不純物濃度及び厚さが互いに異なる２つの部分５ｂ１及び５ｂ２を含む。ｐ－形半導体領域５ｂは、ｐ形不純物濃度及び厚さが互いに異なるより多くの部分を含んでいても良い。
ｐ＋形半導体領域５に代えてｐ－形半導体領域５ｂを設けた場合でも、ｐ＋形半導体領域４が設けられた位置において、電界分布を半導体装置２１０の外周に向けて広げることができ、ｐ＋形半導体領域４近傍の電界集中を緩和できる。これにより、半導体装置２１０の耐圧を向上できる。
ただし、ｐ＋形半導体領域４近傍での電界集中のさらなる緩和のためには、ｐ－形半導体領域５ｂに比べて、半導体装置１００又は１１０に設けたｐ＋形半導体領域５が好ましい。また、上述したように、ｐ＋形半導体領域５を設けることで、半導体領域と絶縁層１５との界面近傍での電界集中を抑制でき、半導体装置１００の耐圧をより安定させることができる。
（第３実施形態）
図９は、第３実施形態に係る半導体装置の一部を示す断面図である。
図９に示す第３実施形態に係る半導体装置３００では、第２領域Ｒ２に、ｐ－形半導体領域５ｂ、ｐ－形半導体領域６ｃ（第６半導体領域の別の一例）、及びｐ＋形半導体領域７ａ（第７半導体領域の別の一例）が設けられている。
半導体装置３００のｐ－形半導体領域５ｂは、半導体装置２１０のｐ－形半導体領域５ｂと同様に、Ｘ－Ｙ面に沿って複数のｐ＋形半導体領域４の周りに設けられている。ｐ＋形半導体領域７ａは、Ｘ－Ｙ面においてゲート電極１０の周りに位置する。ｐ＋形半導体領域７ａは、ｐ＋形半導体領域５よりも上方に位置する。ｐ＋形半導体領域７ａのｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも高く、ｐ－形半導体領域５ｂのｐ形不純物濃度よりも高い。ｐ＋形半導体領域７ａは、Ｘ方向及びＹ方向において複数設けられている。各ｐ＋形半導体領域７ａは、互いに離れている。
複数のｐ＋形半導体領域７ａの１つ以上は、ｐ－形半導体領域５ｂ又はｐ形ベース領域２と接していても良い。複数のｐ＋形半導体領域７ａは、ｐ－形半導体領域５ｂ及びｐ形ベース領域２から離れていても良い。
ｐ－形半導体領域６ｃは、Ｘ－Ｙ面に沿ってｐ形ベース領域２の周りに設けられ、ｐ形ベース領域２と接している。ｐ－形半導体領域６ｃは、複数のｐ＋形半導体領域７ａよりも上方に位置する。ｐ－形半導体領域６ｃは、複数のｐ＋形半導体領域７ａの１つ以上と接しても良いし、複数のｐ形半導体領域７から離れていても良い。ｐ－形半導体領域６ｃのｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも低く、ｐ形半導体領域７のｐ形不純物濃度よりも低い。
ｐ－形半導体領域６ｃは、ｐ形不純物濃度の互いに異なる複数の部分６ｃ１及び６ｃ２を含む。部分６ｃ２は、Ｘ－Ｙ面に沿って部分６ｃ１の周りに位置する。部分６ｃ２のｐ形不純物濃度は、部分６ｃ１のｐ形不純物濃度よりも低い。部分６ｃ２の厚さは、部分６ｃ１の厚さよりも小さい。ｐ－形半導体領域６ｃは、図示した例に比べて、ｐ形不純物濃度及び厚さが互いに異なるより多くの部分を含んでいても良い。
半導体装置３００では、ｐ－形半導体領域５ｂとｐ－形半導体領域６ｃとの間に、これらの半導体領域よりもｐ形不純物濃度の高い複数のｐ＋形半導体領域７ａが設けられている。ｐ＋形半導体領域７ａが設けられることで、第２領域Ｒ２において、空乏層がＺ方向により広がり易くなる。第２領域Ｒ２でのＺ方向における電界強度を低減でき、半導体装置３００の耐圧をさらに高めることができる。
（第１変形例）
図１０は、第３実施形態の第１変形例に係る半導体装置の一部を示す断面図である。
図１０に示した第１変形例に係る半導体装置３１０は、半導体装置３００と比べた場合に、ｐ－形半導体領域５ｂに代えて、複数のｐ＋形半導体領域５を含む。半導体装置３１０におけるｐ＋形半導体領域５の具体的構造には、半導体装置１００、１１０、又は２００におけるｐ＋形半導体領域５の具体的構造を適用可能である。
ｐ＋形半導体領域７ａのｐ形不純物濃度は、ｐ＋形半導体領域５のｐ形不純物濃度と同じでも良いし、異なっていても良い。複数のｐ＋形半導体領域７ａの１つ以上は、複数のｐ＋形半導体領域５の１つ以上と接しても良いし、複数のｐ＋形半導体領域５から離れていても良い。
ｐ－形半導体領域５ｂに代えて複数のｐ＋形半導体領域５が設けられる場合、上述した通り、半導体領域と絶縁層１５との界面近傍での電界集中を抑制し、半導体装置３１０の耐圧をより安定させることができる。
（第２変形例）
図１１は、第３実施形態の第２変形例に係る半導体装置の一部を示す断面図である。
図１１に示した第２変形例に係る半導体装置３２０は、半導体装置３００と比べた場合に、ｐ－形半導体領域６ｃに代えて、ｐ＋形半導体領域６ｄ（第６半導体領域の別の一例）を含む。
ｐ＋形半導体領域６ｄは、Ｘ－Ｙ面に沿ってｐ形ベース領域２の周りに位置する。ｐ＋形半導体領域６ｄのｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも高い。ｐ＋形半導体領域６ｄのｐ形不純物濃度は、ｐ＋形半導体領域７ａのｐ形不純物濃度と同じでも良いし、異なっていても良い。ｐ＋形半導体領域６ｄは、Ｘ方向及びＹ方向において複数設けられている。各ｐ＋形半導体領域６ｄは互いに離れており、隣り合うｐ＋形半導体領域６ｄ同士の間隔は径方向に向かうほど広がっている。
複数のｐ＋形半導体領域６ｄのうち、最も第１領域Ｒ１に近いｐ＋形半導体領域６ｄは、ｐ形ベース領域２と接しても良いし、ｐ形ベース領域２から離れていても良い。複数のｐ＋形半導体領域６ｄの１つ以上は、複数のｐ＋形半導体領域７ａの１つ以上と接しても良いし、複数のｐ＋形半導体領域７ａから離れていても良い。
ｐ＋形半導体領域６ｄのｐ形不純物濃度は、ｐ形ベース領域２のｐ形不純物濃度よりも高く、ｐ－形半導体領域５ｂのｐ形不純物濃度よりも高い。例えば、ｐ＋形半導体領域６ｄは、半導体装置３２０のオフ時に、完全には空乏化しない。このため、半導体装置３２０のオフ時に、ｐ＋形半導体領域６ｄの底部近傍で電界集中が発生し、アバランシェ降伏が発生し易くなる。特定の箇所でアバランシェ降伏が発生し易くなることで、意図しない箇所でアバランシェ降伏が発生して半導体装置３２０が破壊されることを抑制できる。
（第３変形例）
図１２は、第３実施形態の第３変形例に係る半導体装置の一部を示す断面図である。
図１２に示した第３変形例に係る半導体装置３３０は、半導体装置３１０と比べた場合に、ｐ－形半導体領域６ｃに代えて、ｐ－形半導体領域６ｂを含む。半導体装置３３０におけるｐ－形半導体領域６ｂの具体的構造には、半導体装置２００におけるｐ－形半導体領域６ｂの具体的構造を適用可能である。
（第４変形例）
図１３は、第３実施形態の第４変形例に係る半導体装置の一部を示す断面図である。
図１３に示した第４変形例に係る半導体装置３４０は、半導体装置３００と比べた場合に、ｐ－形ピラー領域８（第８半導体領域）をさらに含む。ｐ－形ピラー領域８は、ｎ－形ドリフト領域１中に設けられ、ｐ＋形半導体領域４及びｐ－形半導体領域５ｂよりも下方に位置する。ｐ－形ピラー領域８は、ｐ＋形半導体領域４又はｐ－形半導体領域５ｂと接する。ｎ－形ドリフト領域１は、ｐ－形ピラー領域８とＸ方向において並ぶｎ－形ピラー領域１ｃをさらに含む。ｎ－形ピラー領域１ｃとｐ－形ピラー領域８は、Ｘ方向において交互に設けられている。各ｎ－形ピラー領域１ｃ及び各ｐ－形ピラー領域８は、ゲート電極１０に沿ってＹ方向に延びている。
ｎ－形ピラー領域１ｃとｐ－形ピラー領域８がＸ方向において交互に設けられることで、半導体装置３４０のオフ時に、ｎ－形ピラー領域１ｃとｐ－形ピラー領域８とのｐｎ接合からＸ方向に空乏層を広げることができる。これにより、半導体装置３４０の耐圧を高めることができる。
ここでは、半導体装置３００の構造に、複数のｐ－形ピラー領域８をさらに設ける例を説明した。この例に限らず、半導体装置１００、１１０、２００、２１０、又は３１０～３３０のいずれかに、複数のｐ－形ピラー領域８をさらに設けても良い。いずれの半導体装置においても、複数のｐ－形ピラー領域８を設けることで、耐圧を向上させることができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：ｎ－形ドリフト領域、 １ａ，１ｂ：部分、 １ｃ：ｎ－形ピラー領域、 ２：ｐ形ベース領域、 ３：ｎ＋形ソース領域、 ４，４ａ：ｐ＋形半導体領域、 ５，５ａ：ｐ＋形半導体領域、 ５ｂ：ｐ－形半導体領域、 ５ｂ１，５ｂ２：部分、 ６，６ａ、６ｂ：ｐ－形半導体領域、 ６ｂ１：第１部分、 ６ｂ２：第２部分、 ６ｃ：ｐ－形半導体領域、 ６ｃ１，６ｃ２：部分、 ６ｄ：ｐ＋形半導体領域、 ７：ｐ形半導体領域、 ７ａ：ｐ＋形半導体領域、 ８：ｐ－形ピラー領域、 ９ａ：ｎ＋形ドレイン領域、 ９ｂ：ｐ＋形コンタクト領域、 ９ｃ：ｎ＋形半導体領域、 １０：ゲート電極、 １０ａ：電極、 １１：ゲート絶縁層、 １５：絶縁層、 ２１：ドレイン電極、 ２２：ソース電極、 １００，１１０，２００，２１０，３００～３４０：半導体装置、 Ｒ１：第１領域、 Ｒ２：第２領域

Claims (9)

  1. 第１電極と、
    前記第１電極の上に設けられ、第１領域と、前記第１領域の周りに設けられた第２領域と、を含む第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
    前記第１領域と前記ゲート電極との間に設けられた第２導電形の第４半導体領域と、
    前記第２領域中に設けられ、前記第１方向に垂直な第１面に沿って前記第４半導体領域の周りに位置し、前記第１領域から前記第２領域に向かう第２方向において互いに離れた第２導電形の複数の第５半導体領域と、
    前記第２領域の上に設けられ、前記第１面に沿って前記第２半導体領域の周りに位置し、前記第２方向において互いに離れ、それぞれが前記複数の第５半導体領域のそれぞれよりも低い第２導電形の不純物濃度を有する、第２導電形の複数の第６半導体領域と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
    を備えた半導体装置。
  2. 前記複数の第６半導体領域のそれぞれの第２導電形の不純物濃度は、前記第２半導体領域の第２導電形の不純物濃度よりも低い、請求項１記載の半導体装置。
  3. 前記第１面に沿って前記ゲート電極の周りに位置する第２導電形の複数の第７半導体領域をさらに備え、
    前記複数の第７半導体領域は、前記複数の第５半導体領域よりも上方に位置し、前記複数の第６半導体領域よりも下方に位置する、請求項１又は２に記載の半導体装置。
  4. 前記複数の第７半導体領域のそれぞれの第２導電形の不純物濃度は、前記複数の第５半導体領域のそれぞれの第２導電形の不純物濃度よりも低く、前記複数の第６半導体領域のそれぞれの第２導電形の不純物濃度よりも高い、請求項３記載の半導体装置。
  5. 第１電極と、
    前記第１電極の上に設けられ、第１領域と、前記第１領域の周りに設けられた第２領域と、を含む第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
    前記第１領域と前記ゲート電極との間に設けられた第２導電形の第４半導体領域と、
    前記第２領域中に設けられ、前記第１方向に垂直な第１面に沿って前記第４半導体領域の周りに位置する第２導電形の第５半導体領域と、
    前記第２領域の上に設けられ、前記第１面に沿って前記第２半導体領域の周りに位置し、前記第１領域から前記第２領域に向かう第２方向において交互に設けられた第１部分及び第２部分を含み、前記第１部分の第２導電形の不純物濃度は前記第２部分の第２導電形の不純物濃度よりも低く、前記第２方向に向けて複数の前記第１部分のそれぞれの長さが減少する、第２導電形の第６半導体領域と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
    を備えた半導体装置。
  6. 前記第１面に沿って前記ゲート電極の周りに位置する第２導電形の複数の第７半導体領域をさらに備え、
    前記複数の第７半導体領域は、前記第２方向において互いに離れ、
    前記複数の第７半導体領域は、前記第５半導体領域よりも上方に位置し、前記第６半導体領域よりも下方に位置する、請求項５記載の半導体装置。
  7. 前記複数の第７半導体領域のそれぞれの第２導電形の不純物濃度は、前記第１部分の第２導電形の不純物濃度よりも高く、前記第２部分の第２導電形の不純物濃度よりも高い、請求項５又は６に記載の半導体装置。
  8. 第１電極と、
    前記第１電極の上に設けられ、第１領域と、前記第１領域の周りに設けられた第２領域と、を含む第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の一部の上に設けられた第１導電形の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向に垂直な方向において、ゲート絶縁層を介して前記第２半導体領域と対面するゲート電極と、
    前記第１領域と前記ゲート電極との間に設けられた第２導電形の第４半導体領域と、
    前記第２領域中に設けられ、前記第１方向に垂直な第１面に沿って前記第４半導体領域の周りに位置する第２導電形の第５半導体領域と、
    前記第２領域の上に設けられ、前記第１面に沿って前記第２半導体領域の周りに位置する第２導電形の第６半導体領域と、
    前記第１面に沿って前記ゲート電極の周りに位置し、前記第１領域から前記第２領域に向かう第２方向において互いに離れ、前記第５半導体領域よりも上方に位置し、前記第６半導体領域よりも下方に位置する、第２導電形の複数の第７半導体領域と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられた第２電極と、
    を備えた半導体装置。
  9. 前記第１半導体領域の中に設けられ、前記垂直な方向において互いに離れた第２導電形の複数の第８半導体領域をさらに備えた、請求項１～８のいずれか１つに記載の半導体装置。
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