JP7417497B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、n+、n-、n--及びp、p-の表記は、各不純物濃度の相対的な高低を表す。すなわち、「+」が付されている表記は、「+」及び「-」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「-」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にp形不純物とn形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。同じ表記が付された半導体領域同士の間において、不純物濃度に差があっても良い。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1は、第1実施形態に係る半導体装置を表す断面図である。
第1実施形態に係る半導体装置100は、MOSFETである。半導体装置100は、図1に表したように、n+形(第1導電形)ドレイン領域1(第1半導体領域)、p-形(第2導電形)ピラー領域2(第2半導体領域)、n-形ピラー領域3(第3半導体領域)、p形ベース領域4(第4半導体領域)、n+形ソース領域5(第5半導体領域)、n-形バッファ領域6(中間領域)、ゲート電極10、ドレイン電極21(第1電極)、ソース電極22(第2電極)、及び絶縁部30を含む。
図3は、第1実施形態に係る半導体装置を表す断面図である。
図1は、図2及び図3のI-I断面図である。図3は、図1のIII-III断面図である。図2では、ゲート絶縁層11及びソース電極22が省略されている。
ソース電極22に対して正の電圧がドレイン電極21に印加された状態で、ゲート電極10に閾値より高い電圧を印加する。p形ベース領域4にチャネル(反転層)が形成される。これにより、半導体装置100がオン状態になる。オン状態では、電子は、チャネル及びn-形ピラー領域3を通ってドレイン電極21へ流れる。その後、ゲート電極10に印加される電圧が閾値よりも低くなると、p形ベース領域4におけるチャネルが消滅し、半導体装置100がオフ状態になる。半導体装置100がオフ状態になると、n-形ピラー領域3とp形ベース領域4とのpn接合面からZ方向に沿って空乏層が広がり、且つn-形ピラー領域3とp-形ピラー領域2とのpn接合面からX方向に沿って空乏層が広がる。
n+形ドレイン領域1、p-形ピラー領域2、n-形ピラー領域3、p形ベース領域4、n+形ソース領域5、及びn-形バッファ領域6は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、n形不純物として、ヒ素、リン、またはアンチモンを用いることができる。p形不純物として、ボロンを用いることができる。ゲート電極10は、ポリシリコンなどの導電材料を含む。ゲート絶縁層11及び絶縁部30は、酸化シリコンなどの絶縁材料を含む。ドレイン電極21及びソース電極22は、チタン、タングステン、又はアルミニウムなどの金属を含む。
まず、n+形半導体層81(第1半導体層)及びn--形半導体層82(第2半導体層)を含む半導体基板80を用意する。n--形半導体層82は、n+形半導体層81の上に設けられている。化学気相堆積(CVD)により、n--形半導体層82の上に絶縁層91を形成する。フォトリソグラフィ及び反応性イオンエッチング(RIE)により、絶縁層91をパターニングする。絶縁層91をマスクとして用いて、RIEにより、n--形半導体層82の上面に開口OP1を形成する。図4(a)に表したように、開口OP1は、X方向において複数形成される。各開口OP1は、Y方向に沿って延伸している。
半導体装置100の耐圧を向上させるためには、p-形ピラー領域2に含まれるp形不純物量と、n-形ピラー領域3に含まれるn形不純物量と、の差が小さいことが好ましい。差を小さくすることで、半導体装置100がオフ状態のときに、p-形ピラー領域2とn-形ピラー領域3を完全に空乏化できる。
耐圧の他に、半導体装置100については、オン抵抗の低減が望まれる。半導体装置100のオン抵抗を低減するためには、n-形ピラー領域3におけるn形不純物濃度が高いことが好ましい。しかし、n-形ピラー領域3におけるn形不純物濃度が高くなるほど、n-形ピラー領域3は空乏化し難くなる。このため、n-形ピラー領域3におけるn形不純物濃度が高くなるほど、n-形ピラー領域3の幅(X方向における長さ)を狭くする必要がある。n-形ピラー領域3におけるn形不純物濃度を高くし、且つn-形ピラー領域3の幅を狭くすることで、半導体装置100の耐圧を維持しつつ、半導体装置100のオン抵抗を低減できる。
一方で、n-形ピラー領域3におけるn形不純物濃度が高いと、n-形ピラー領域3の幅がばらついた際に、n-形ピラー領域3に含まれるn形不純物量のばらつきが大きくなる。このため、半導体装置100の耐圧のばらつきも大きくなり、半導体装置100の信頼性が低下する。
第1領域3aにおけるn形不純物濃度は、第2領域3bにおけるn形不純物濃度よりも低い。このため、第1領域3aの幅がばらついたとしても、第2領域3bの幅がばらついた場合に比べて、n-形ピラー領域3に含まれるn形不純物量のばらつきが小さい。第1実施形態によれば、n-形ピラー領域3の幅のばらつきに起因するn-形ピラー領域3のn形不純物量のばらつきを低減できる。この結果、半導体装置100の耐圧のばらつきを低減でき、半導体装置100の信頼性を向上できる。
図7(a)は、第1実施形態に係る半導体装置の一部を表す断面図である。
図7(b)は、図7(a)のA1-A2線における不純物濃度を表すグラフである。
図7(b)において、横軸は、X方向における位置Pを表す。縦軸は、不純物濃度Cを表す。実線は、n形不純物濃度を表す。破線は、p形不純物濃度を表す。
図8は、第1実施形態の第1変形例に係る半導体装置を表す断面図である。
図8に表した半導体装置110は、n-形バッファ領域6を含まない点で、半導体装置100と異なる。半導体装置110では、半導体装置100と同様に、n-形ピラー領域3が、第1領域3a及び第2領域3bを含む。n-形バッファ領域6が設けられていない場合でも、第1領域3a及び第2領域3bが設けられることで、n-形ピラー領域3におけるn形不純物濃度が一様である場合に比べて、n-形ピラー領域3の幅のばらつきに起因するn-形ピラー領域3のn形不純物量のばらつきを低減できる。
図9は、第1実施形態の第2変形例に係る半導体装置を表す断面図である。
図9に表した半導体装置120では、n-形ピラー領域3のX方向におけるn形不純物濃度の変化が、半導体装置100と比べて小さい。半導体装置120において、n-形ピラー領域3におけるn形不純物濃度は、一様であっても良い。半導体装置120では、半導体装置100と同様に、n-形バッファ領域6が、第1部分6a及び第2部分6bを含む。n-形ピラー領域3のX方向におけるn形不純物濃度の変化が小さい場合でも、第1部分6a及び第2部分6bが設けられることで、n-形バッファ領域6におけるn形不純物濃度が一様である場合に比べて、半導体装置120の耐圧を向上できる。
図10は、第1実施形態の第3変形例に係る半導体装置を表す断面図である。
図10に表した半導体装置130のように、ゲート電極10は、ゲート絶縁層11を介して、p形ベース領域4とX方向において対向していても良い。ゲート電極10は、第1領域3aの上に位置している。半導体装置130では、半導体装置100と同様に、n-形ピラー領域3が、第1領域3a及び第2領域3bを含む。これにより、半導体装置130の耐圧のばらつきを低減でき、半導体装置130の信頼性を向上できる。また、n-形バッファ領域6が、第1部分6a及び第2部分6bを含む。これにより、半導体装置130の耐圧を向上できる。
図11及び図13は、第2実施形態に係る半導体装置を表す断面図である。
図12は、第2実施形態に係る半導体装置を表す平面図である。
図11は、図12及び図13のXI-XI断面図である。図13は、図11のXIII-XIII断面図である。図12では、ゲート絶縁層11及びソース電極22が省略されている。
図14は、図13の一部を拡大した断面図である。
例えば、複数のp-形ピラー領域2は、第1p-形ピラー領域2a、第2p-形ピラー領域2b、及び第3p-形ピラー領域2cを含む。第2p-形ピラー領域2bは、第1p-形ピラー領域2aとX方向において隣り合う。第3p-形ピラー領域2cは、第1p-形ピラー領域2aとY方向において隣り合う。
Claims (9)
- 第1電極と、
前記第1電極の上に設けられ、前記第1電極と電気的に接続された第1導電形の第1半導体領域と、
前記第1半導体領域の一部の上に設けられた第2導電形の第2半導体領域と、
前記第1電極から前記第1半導体領域に向かう第1方向に垂直な第2方向において、前記第2半導体領域から離れた第1領域と、
前記第1領域と前記第2半導体領域との間に設けられ、前記第1領域よりも高い第1導電形の不純物濃度を有する第2領域と、
を含み、前記第1半導体領域の別の一部の上に設けられた第1導電形の第3半導体領域と、
前記第2半導体領域の上に設けられ、前記第2半導体領域よりも高い第2導電形の不純物濃度を有する第2導電形の第4半導体領域と、
前記第4半導体領域の一部の上に設けられた第1導電形の第5半導体領域と、
前記第4半導体領域とゲート絶縁層を介して対向するゲート電極と、
前記第4半導体領域及び前記第5半導体領域の上に設けられ、前記第4半導体領域及び前記第5半導体領域と電気的に接続された第2電極と、
前記第1半導体領域と前記第2半導体領域との間及び前記第1半導体領域と前記第3半導体領域との間に設けられた第1導電形の中間領域と、
を備え、
前記中間領域における第1導電形の不純物濃度は、前記第1半導体領域における第1導電形の不純物濃度よりも低く、
前記中間領域は、
前記第1半導体領域と前記第2半導体領域との間及び前記第1半導体領域と前記第2領域との間に設けられた第1部分と、
前記第1半導体領域と前記第1領域との間に設けられ、前記第1領域よりも低い第1導電形の不純物濃度を有する第2部分と、
を含む半導体装置。 - 前記第2半導体領域における第2導電形の不純物濃度は、前記第3半導体領域における第1導電形の不純物濃度よりも高く、
前記第3半導体領域の前記第2方向における長さは、前記第2半導体領域の前記第2方向における長さよりも長い請求項1記載の半導体装置。 - 前記第1領域における第1導電形の不純物濃度は、前記第2領域における第1導電形の不純物濃度の0.5倍未満である請求項1又は2に記載の半導体装置。
- 前記第1領域は、前記第2方向と、前記第1方向に垂直であり前記第2方向と交差する第3方向と、において前記第2半導体領域から離れ、
前記第2領域は、前記第2方向及び前記第3方向において、前記第2半導体領域と前記第1領域との間に設けられた請求項1~3のいずれか1つに記載の半導体装置。 - 第1電極と、
前記第1電極の上に設けられ、前記第1電極と電気的に接続された第1導電形の第1半導体領域と、
前記第1半導体領域の一部の上に設けられた第1部分と、
前記第1半導体領域の別の一部の上に設けられ、前記第1部分よりも低い第1導電形の不純物濃度を有する第2部分と、
を含み、前記第1半導体領域よりも低い第1導電形の不純物濃度を有する中間領域と、
前記第1部分の一部の上に設けられた第2導電形の第2半導体領域と、
前記第1部分の別の一部及び前記第2部分の上に設けられた第1導電形の第3半導体領域と、
前記第2半導体領域の上に設けられ、前記第2半導体領域よりも高い第2導電形の不純物濃度を有する第2導電形の第4半導体領域と、
前記第4半導体領域の上に設けられた第1導電形の第5半導体領域と、
前記第4半導体領域とゲート絶縁層を介して対向するゲート電極と、
前記第4半導体領域及び前記第5半導体領域の上に設けられ、前記第4半導体領域及び前記第5半導体領域と電気的に接続された第2電極と、
を備え、
前記第2部分の上に設けられた前記第3半導体領域の不純物濃度は、前記第2部分における不純物濃度よりも高い半導体装置。 - 絶縁部をさらに備え、
前記第2半導体領域は、前記第1電極から前記第1半導体領域に向かう第1方向に垂直な第2方向において、前記絶縁部の周りに設けられた請求項1~5のいずれか1つに記載の半導体装置。 - 前記絶縁部は、空隙を含む請求項6記載の半導体装置。
- 前記第2部分は、前記第1方向において前記第1部分よりも突出した請求項1~4、6及び7のいずれか1つに記載の半導体装置。
- 第1導電形の第1半導体層と、
前記第1半導体層の上に設けられ、前記第1半導体層よりも低い第1導電形の不純物濃度を有する第1導電形の第2半導体層と、
を含み、前記第2半導体層の上面に開口が形成された構造体に対して、プラズマドーピング又は固相拡散により前記開口の内面に第1導電形の不純物をドープすることで、前記第1半導体層から前記第2半導体層に向かう第1方向に垂直な第2方向において前記内面から離れた第1領域と、前記内面と前記第1領域との間に位置し、前記第1領域よりも高い第1導電形の不純物濃度を有する第2領域と、を含む第1導電形の第1拡散領域を形成し、
プラズマドーピング又は固相拡散により前記内面に沿って第2導電形の不純物をドープすることで、前記内面に沿う第2導電形の第2拡散領域を形成する、半導体装置の製造方法。
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