JP7013606B1 - 半導体装置、及び半導体装置の製造方法 - Google Patents

半導体装置、及び半導体装置の製造方法 Download PDF

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Abstract

【課題】破壊発生を抑制できる半導体装置、及び半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置は、第１電極と、第２電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、導電部と、第１絶縁部と、ゲート電極と、第２絶縁部と、第３絶縁部と、を有する。第１半導体領域は、第１電極と第２電極との間に設けられる。第２半導体領域は、第１半導体領域と第２電極との間に設けられる。第３半導体領域は第２半導体領域と第２電極との間に設けられる。導電部は、第１導電部と、第２電極側に設けられ、第１導電部よりも小さい不純物濃度を有する第２導電部と、を有する。第１絶縁部は、第１導電部と１半導体領域との間に設けられる。ゲート電極は、第２半導体領域と第２導電部との間に設けられる。第２絶縁部は、第２導電部とゲート電極との間に設けられる。第３絶縁部は、第２半導体領域とゲート電極との間に設けられる。【選択図】図１

Description

本発明の実施形態は、半導体装置、及び半導体装置の製造方法に関する。
金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）などの半導体装置は、スイッチング素子として用いられる。半導体装置においては、破壊発生の抑制やオン動作時の抵抗低減などが求められている。
特開２０１３－６９８５２号公報
本発明が解決しようとする課題は、破壊発生を抑制できる半導体装置、及び半導体装置の製造方法を提供することである。
実施形態の半導体装置は、第１電極と、第２電極と、第１導電型の第１半導体領域と、第２導電型の複数の第２半導体領域と、第１導電型の第３半導体領域と、導電部と、第１絶縁部と、ゲート電極と、第２絶縁部と、第３絶縁部と、を有する。第１半導体領域は、第１電極と第２電極との間に設けられ、第１電極と電気的に接続されている。複数の第２半導体領域は、第１半導体領域と第２電極との間に設けられる。第３半導体領域は第２半導体領域と第２電極との間に設けられ、第２電極と電気的に接続される。導電部は、第１電極から第１半導体領域に向かう第１方向において第１電極側に設けられた第１導電部と、第１方向において第２電極側に設けられ、第１方向と交わる第２方向において第２半導体領域間に位置し、第１導電部よりも小さい不純物濃度を有する第２導電部と、を有する。第１絶縁部は、第１導電部と１半導体領域との間に設けられる。ゲート電極は、第２方向において、第２半導体領域と第２導電部との間に設けられる。第２絶縁部は、第２導電部とゲート電極との間に設けられる。第３絶縁部は、第２半導体領域とゲート電極との間に設けられる。
また、実施形態の半導体装置の製造方法は、第１方向において、第１導電型の第１半導体領域の表面から第１半導体領域中にトレンチを形成する工程と、トレンチの表面に第１絶縁部を形成する工程と、トレンチ内に第１絶縁部を介して第１導電部を形成する工程と、を有する。また、第１方向において第１絶縁部との間に第１導電部が位置するように設けられ、第１導電部と接し、且つ第１導電部の不純物濃度よりも小さい不純物濃度を有する第２導電部を形成する工程と、第１絶縁部の一部を除去し、第１方向と交わる第２方向において第２導電部の一部とトレンチの内壁の一部を露出する工程と、を有する。さらにまた、第２導電部の表面を酸化することで第２絶縁部を形成する工程と、露出したトレンチの内壁を酸化することで第３絶縁部を形成する工程と、第２絶縁部と第３絶縁部との間にゲート電極を形成する工程と、第２方向において、第１半導体領域中に第３絶縁部を介してゲート電極と対向する第２導電型の第２半導体領域を形成する工程と、表面と第２半導体領域との間に第１導電型の第３半導体領域を形成する工程と、を有する。
（ａ）第１の実施形態に係る半導体装置１００の断面図。（ｂ）図１（ａ）の鎖線Ａ部を示す断面図。（ｃ）第１の実施形態に係る半導体装置１００の断面図。 （ａ）第１の実施形態に係る半導体装置１００の平面図。（ｂ）図２（ａ）のＣ－Ｃ’における断面図。（ｃ）図２（ａ）のＤ－Ｄ’における断面図。 （ａ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。（ｂ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。 （ａ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。（ｂ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。 （ａ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。（ｂ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。 （ａ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。（ｂ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。 （ａ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。（ｂ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。 （ａ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。（ｂ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。 （ａ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。（ｂ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。 （ａ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。（ｂ）第１の実施形態に係る半導体装置１００の製造方法を示す断面図。 比較例に係る半導体装置４００の断面図。 （ａ）第１の実施形態の変形例に係る半導体装置１０１の断面図。（ｂ）図１２（ａ）の鎖線Ｅ部を示す断面図。 （ａ）第１の実施形態の変形例に係る半導体装置１０１の製造方法を示す断面図。（ｂ）第１の実施形態の変形例に係る半導体装置１０１の製造方法を示す断面図。 （ａ）第１の実施形態の変形例に係る半導体装置１０１の製造方法を示す断面図。（ｂ）第１の実施形態の変形例に係る半導体装置１０１の製造方法を示す断面図。 （ａ）第２の実施形態に係る半導体装置２００の断面図。（ｂ）図１５（ａ）の鎖線Ｆ部を示す断面図。 （ａ）第２の実施形態に係る半導体装置２００の製造方法を示す断面図。（ｂ）第２の実施形態に係る半導体装置２００の製造方法を示す断面図。 （ａ）比較例に係る半導体装置４００の平面図。（ｂ）図１７（ａ）のＨ－Ｈ’における断面図。（ｃ）図１７（ａ）のＩ－Ｉ’における断面図。 （ａ）第２の実施形態に係る半導体装置２００の平面図。（ｂ）図１８（ａ）のＪ－Ｊ’における断面図。 ドットトレンチ型のフィールドプレート構造を有する半導体装置２０１の平面図。 （ａ）第３の実施形態に係る半導体装置３００の断面図。（ｂ）図２０（ａ）の鎖線Ｍ部を示す断面図。 （ａ）第３の実施形態に係る半導体装置３００の製造方法を示す断面図。（ｂ）第３の実施形態に係る半導体装置３００の製造方法を示す断面図。 （ａ）第３の実施形態に係る半導体装置３００の製造方法を示す断面図。（ｂ）第３の実施形態に係る半導体装置３００の製造方法を示す断面図。 第３の実施形態に係る半導体装置３００の他の製造方法を示す断面図。
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
［第１の実施形態］
（半導体装置１００の構造）
第１の実施形態に係る半導体装置１００の詳細な構造について、図１、及び図２を参照して説明する。図１（ａ）は第１の実施形態に係る半導体装置１００の断面図、図１（ｂ）は図１（ａ）の鎖線Ａ部を示す断面図、図１（ｃ）は第１の実施形態に係る半導体装置１００の断面図である。図２（ａ）は第１の実施形態に係る半導体装置１００の平面図、図２（ｂ）は図２（ａ）のＣ－Ｃ’における断面図、図２（ｃ）は図２（ａ）のＤ－Ｄ’における断面図を示している。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
半導体領域における不純物濃度は、例えば、Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ－Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＴＯＦ－ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＴＯＦ－ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ（ＡＦＭ）像との合成画像から求めることが可能である。
また、絶縁層に含まれる不純物濃度は、例えば、Ｅｎｅｒｇｙ ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ（ＥＤＸ）により測定することが可能である。
図１に表す第１の実施形態に係る半導体装置１００は、ＭＯＳＦＥＴである。半導体装置１００は、ドレイン電極１０（第１電極）と、ゲート電極１３と、ソース電極１４（第２電極）と、ｎ型の第１半導体領域２０と、ｐ型の第２半導体領域２３と、ｎ＋型の第３半導体領域２６と、導電部３０と、絶縁層４０と、を有する。
ドレイン電極１０からｎ型の第１半導体領域２０に向かう方向をＺ方向（第１方向）とする。また、Ｚ方向と直交する方向をＸ方向（第２方向）、Ｘ方向及びＺ方向と直交する方向をＹ方向（第３方向）とする。図１（ａ）、図１（ｂ）及び図１（ｃ）に示す半導体装置１００はＸ－Ｚ平面における断面図を示している。なお、Ｘ方向、Ｙ方向、及びＺ方向は本実施形態では直交関係で示しているが直交に限定されず、互いに交差する関係であればよい。また、説明のために、ドレイン電極１０からｎ型の第１半導体領域２０に向かう方向を「上」と言い、その反対方向を「下」と言う。
ｎ型の第１半導体領域２０と、ｐ型の第２半導体領域２３と、ｎ＋型の第３半導体領域２６とは、半導体材料として、シリコン（Ｓｉ）又は炭化シリコン（ＳｉＣ）を含む。半導体材料としてシリコンが用いられる場合、ｎ型不純物として、ヒ素（Ａｓ）、リン（Ｐ）、またはアンチモン（Ｓｂ）を用いることができる。ｐ型不純物として、ボロン（Ｂ）を用いることができる。
ｎ型の第１半導体領域２０は、ｎ＋型のドレイン領域２１と、ｎ－型のドリフト領域２２と、を有する。ｎ＋型のドレイン領域２１は、ドレイン電極１０上に設けられ、ドレイン電極１０と電気的に接続されている。ｎ－型のドリフト領域２２は、Ｚ方向においてｎ＋型のドレイン領域２１の上に設けられている。ｎ－型のドリフト領域２２は、ｎ＋型のドレイン領域２１を介してドレイン電極１０と電気的に接続されている。
ｐ型の第２半導体領域２３は、ｐ型のベース領域２４と、ｐ＋型のコンタクト領域２５と、を有し、複数設けられている。複数のｐ型のベース領域２４は、Ｘ方向において離間してｎ－型のドリフト領域２２の上に設けられる。ｐ＋型のコンタクト領域２５は各ｐ型のベース領域２４の上に設けられる。ｎ＋型の第３半導体領域２６はｎ＋型のソース領域であり、ｐ型のベース領域２４の上に設けられている。
図１（ｂ）は、図１（ａ）の鎖線Ａ部で示した領域を拡大した断面図である。
絶縁層４０は、第１絶縁部４１、第２絶縁部４２、第３絶縁部４３、及び第４絶縁部４４を有する。図１（ｂ）において、第１絶縁部４１は２点鎖線、第２絶縁部４２、及び第３絶縁部４３は鎖線、第４絶縁部４４は１点鎖線で示しており、一体に形成されている。絶縁層４０は、酸化シリコンなどの絶縁材料を含む。第１絶縁部４１、第２絶縁部４２、第３絶縁部４３、及び第４絶縁部４４は、不純物（例えばボロン）を含んでいても良い。絶縁層４０の具体的な構造については、後述する。
導電部３０及びゲート電極１３は、ポリシリコンなどの導電材料を含む。導電材料には、例えばリンなどの不純物が添加されている。導電部３０は、フィールドプレート電極であり、第１導電部３１と、第２導電部３２と、を有する。第１導電部３１はｎ－型のドリフト領域２２中に第１絶縁部４１を介して設けられ、Ｚ方向において、ドレイン電極１０側に設けられる。第２導電部３２は、第１導電部３１の上に設けられる。第２導電部３２の下部はｎ－型のドリフト領域２２中に第１絶縁部４１を介して設けられ、第２導電部３２の上部はｎ－型のドリフト領域２２中に第２絶縁部４２を介して設けられる。第２導電部３２の不純物濃度は、第１導電部３１の不純物濃度に比べて低い。第１絶縁部４１はフィールドプレート絶縁膜であり、第１導電部３１、及び第２導電部３２の下部と、第１半導体領域２０との間に設けられる。第１絶縁部４１、及び第２絶縁部４２は導電部３０と、ゲート電極１３、第１半導体領域２０、第２半導体領域２３、及び第３半導体領域２６とを絶縁する。ゲート電極１３は、第１絶縁部４１の上に設けられている。ゲート電極１３近傍の具体的な構造については、後述する。
ソース電極１４は、ｎ＋型のソース領域２６及びｐ＋型のコンタクト領域２５の上に設けられる。ソース電極１４は、導電部３０、ｎ＋型のソース領域２６、及びｐ＋型のコンタクト領域２５と電気的に接続される。第４絶縁部４４は、ゲート電極１３とソース電極１４との間に設けられる。ゲート電極１３とソース電極１４とは、第４絶縁部４４によって電気的に分離される。
図１（ａ）及び図１（ｂ）に示すように、ゲート電極１３は、Ｘ方向において、ｐ型のベース領域２４、及びｐ型のベース領域２４の上に設けられたｎ＋型のソース領域２６と、第２導電部３２との間に設けられている。ｐ型のベース領域２４、及びｎ＋型のソース領域２６と、ゲート電極１３間には第３絶縁部４３が設けられており、互いに電気的に分離されている。ゲート電極１３と第２導電部３２との間には第２絶縁部４２が設けられており、互いに電気的に分離されている。
また、図１に示すように、ゲート電極１３は複数設けられていてもよい。この場合、前述したｐ型のベース領域２４とは異なるｐ型のベース領域２４、及び前述したｎ＋型のソース領域２６とは異なるｎ＋型のソース領域２６と、第２導電部３２、との間に設けられている。第２導電部３２と、ゲート電極１３間には第２絶縁部４２が設けられており、互いに電気的に分離されている。ｐ型のベース領域２４、及びｎ＋型のソース領域２６の間には第３絶縁部４３が設けられており、互いに電気的に分離されている。
以上のように、図１に示す半導体装置１００は、Ｘ方向においてｐ型のベース領域２４（またはｎ＋型のソース領域２６）、第３絶縁部４３、ゲート電極１３、第２絶縁部４２、第２導電部３２、第２絶縁部４２、ゲート電極１３、第３絶縁部４３、ｐ型のベース領域２４（またはｎ＋型のソース領域２６）の順に並ぶ領域を有する。なお、半導体装置１００は、上述した構造が図１（ｃ）のようにＸ方向において繰り返し設けられている。
図２（ａ）は半導体装置１００の平面図を示しており、図１で示したソース電極１４は省略されている。また、ｐ型のベース領域２４（またはｎ＋型のソース領域２６）と第３絶縁部４３との境界部分を鎖線にて示している。図２（ａ）に示すように、ｐ＋型のコンタクト領域２５はＹ方向に延在している。ｐ＋型のコンタクト領域２５と同様に、半導体装置１００に設けられている各領域、例えば、ｐ型のベース領域２４、ｎ＋型のソース領域２６、導電部３０、及びゲート電極１３は、それぞれがＹ方向に延在している。
なお、図２（ａ）のＢ－Ｂ’における断面図は、図１（ａ）で示したような構造を有しており、電流を流す素子領域となる。半導体装置１００の一部には、外部電源（またはゲートコントローラー）と接続されるゲートパッド５３が、素子領域とは離間して設けられる。素子領域を囲み、電流を流さない領域を終端領域と呼ぶ。ゲートパッド５３にはゲート配線（図２（ｃ）の第４絶縁部４４上に位置するゲート電極１３）が電気的に接続され、ゲート配線はソース電極１４とは電気的に分離されながら半導体装置１００の表面に設けられる。
図２（ａ）のＣ－Ｃ’における断面図は図２（ｂ）である。Ｙ方向に延在した導電部３０は、半導体装置１００の終端領域において、ソースコンタクト領域５１を介して半導体装置１００の表面側に引き出され、ソース電極１４と電気的に接続されている。
また、図２（ａ）のＤ－Ｄ’における断面図は図２（ｃ）である。Ｙ方向に延在したゲート電極１３は、半導体装置１００の終端領域において、ゲートコンタクト領域５２を介して半導体装置１００の表面側に引き出され、ゲート配線（すなわち、ゲートパッド５３）と電気的に接続されている。
なお、本実施形態では、ソースコンタクト領域５１が、ゲートコンタクト領域５２よりも半導体装置１００の終端領域側に位置している。ソースコンタクト領域５１とゲートコンタクト領域５２が形成される位置はゲート電極１３や第２導電部３２の設計を適宜変更することで変更可能であり、ゲートコンタクト領域５２の方がソースコンタクト領域５１よりも終端領域側に位置していても構わない。
（半導体装置１００の動作）
半導体装置１００の動作について説明する。
まず、ターンオン動作について説明する。ドレイン電極１０に正電圧が印加された状態で、ゲート電極１３に閾値以上の電圧が印加される。これにより、第３絶縁部４３を介してゲート電極１３に隣接するｐ型のベース領域２４にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極１４からドレイン電極１０へ流れる。すなわち、半導体装置１００がオン状態では、電流はドレイン電極１０からソース電極１４へ流れる。
次に、ターンオフ動作について説明する。ゲート電極１３に閾値よりも低い電圧が印加されると、ｐ型のベース領域２４におけるチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００がオフ状態に切り替わると、ドレイン電極１０に印加される正電圧が増大する。一方で、ソース電極１４にはドレイン電極１０と相対的に負電圧（例えば、接地）が印加されている。その結果、フィールドプレート電極の役割を有する導電部３０の周りに設けられた第１絶縁部４１と、ｎ－型のドリフト領域２２との界面からｎ－型のドリフト領域２２に向けて、空乏層が広がる。この空乏層の広がりにより、ｎ－型のドリフト領域２２内における電界集中が抑制され、半導体装置１００の耐圧を高めることができる。又は、半導体装置１００の耐圧を維持したまま、ｎ－型のドリフト領域２２におけるｎ型不純物濃度を高め、半導体装置１００のオン抵抗を低減できる。
（半導体装置１００の製造方法）
図３～図１０は、第１の実施形態に係る半導体装置１００の製造工程を表す工程断面図である。図３～図１０を参照して、第１の実施形態に係る半導体装置１００の製造方法の一例を説明する。
まず、ｎ＋型の半導体基板２１を用意する。半導体基板２１はｎ＋型の半導体領域２１である。図３（ａ）に表すように、Ｚ方向において、ｎ＋型の半導体領域２１の上にエピタキシャル成長させることで、ｎ－型の半導体領域２２を形成する。なお、ｎ－型の半導体領域２２のｎ型不純物濃度は、例えば、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下である。
反応性イオンエッチング（ＲＩＥ）により、図３（ｂ）に表すように、Ｙ方向に沿って延伸する複数のトレンチＴを、ｎ－型の半導体領域１ａの上面に形成する。
図４（ａ）に表すように、ｎ－型の半導体領域２２の上面及びトレンチＴの内面に沿って、第１絶縁層４１ａを形成する。第１絶縁層４１ａは、ｎ－型の半導体領域２２を熱酸化することで形成される。又は、化学気相成長法（ＣＶＤ）により第１絶縁層４１ａを堆積することにより形成しても良い。第１絶縁層４１ａは、酸化シリコンを含む。
図４（ｂ）に表すように、トレンチＴを埋め込むように、導電層３１ａがＣＶＤにより第１絶縁層４１ａの上に形成される。導電層３１ａは例えばポリシリコンであり、導電性不純物として、例えばリンやボロンを含んでいる。
反応性イオンエッチング（ＲＩＥ）により、図５（ａ）に表すように、第１絶縁層４１ａの上に形成された導電層３１ａを一部除去し、第１導電部３１が形成される。
図５（ｂ）に表すように、第１導電部３１及び第１絶縁層４１ａの上に、ＣＶＤにより導電層３２ａが形成される。この導電層３２ａは、例えばポリシリコンである。導電層３２ａは、導電性不純物（例えばリン）を含んでも良く、導電層３２ａの導電性不純物濃度は第１導電部３１の不純物濃度よりも小さい。
導電層３２ａの上面一部は、ケミカルドライエッチング（ＣＤＥ）などで除去される。これにより、図６（ａ）に表すように、第２導電部３２が形成され、第１導電部３１と第２導電部３２とからなる導電部３０が、複数のトレンチＴ内にそれぞれ設けられる。なお、導電部３０の不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ウェットエッチング又はＣＤＥにより、第１絶縁層４１ａの一部を除去し、第１絶縁層４１ａの上面を後退させ、第１絶縁部４１を形成する。これにより、図６（ｂ）に表すように、上面と側面を含む第２導電部３２の上部、及びｎ－型の半導体領域２２の上面が露出する。ｎ－型の半導体領域２２の側面は、トレンチＴの内壁に露出する。
酸化処理により、ｎ－型の半導体領域２２の上面と側面、及び第２導電部３２の上面と側面を酸化する。図７（ａ）に表すように、第２導電部３２の一部が酸化されることにより第２絶縁部４２が形成され、酸化されなかった第２導電部３２の一部は、幅の小さくなった導電層として残る。ｎ－型の半導体領域２２の表面の酸化により第３絶縁部４３が形成される。
図７（ｂ）に表すように、第１絶縁部４１の上、ｎ－型のドリフト領域２２の上、及び第２絶縁部４２と第３絶縁部４３との間に、ＣＶＤにより、導電層１３ａを形成する。この導電層は、ポリシリコンを含む。導電層１３ａは、導電性不純物（例えばリン）を含んでも良い。
導電層１３ａの一部を、ＣＤＥなどで除去し、導電層１３ａの上面を後退させる。これにより、図８（ａ）に表すように、トレンチＴ内にゲート電極１３が形成される。
図８（ｂ）に表すように、ｎ－型の半導体領域２２の上部に、ｐ型不純物及びｎ型不純物を順次イオン注入し、ｐ型のベース領域２４、及びｎ＋型のソース領域２６を形成する。
図９（ａ）に表すように、ゲート電極１３、第２絶縁部４２、第３絶縁部４３、及びｎ＋型のソース領域２６を覆う第４絶縁層４４ａを形成する。
図９（ｂ）に表すように、ｎ＋型のソース領域２６の一部、ｐ＋型のコンタクト領域２５の一部、ｎ＋型のソース領域２６の上部の第４絶縁層４４ａの一部を除去する。これにより、ｎ＋型のソース領域２６を通ってｐ型のベース領域２４に達する開口ＯＰを形成し、ｎ＋型のソース領域２６の一部、ｐ型のベース領域２４の一部を露出させる。
図１０（ａ）に表すように、露出したｐ型のベース領域２４にｐ型不純物をイオン注入し、ｐ＋型コンタクト領域２５を形成する。
図１０（ｂ）に表すように、第４絶縁部４４の上に、開口ＯＰに埋め込まれるソース電極１４を形成する。ｎ＋型ドリフト領域の下にドレイン電極１０を形成する。以上の工程により、図１に表す半導体装置１００が製造される。
前述したように、第２絶縁部４２は例えばリンなどの不純物が含まれる第２導電部３２を酸化して形成され、第２導電部３２に含まれる不純物濃度は、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。一方、第１絶縁部４１、及び第３絶縁部４３はｎ－型の半導体領域２２を酸化して形成され、ｎ－型の半導体領域２２のｎ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１６ｃｍ－３以下である。したがって、第２絶縁部４２に含まれる不純物濃度は、第１絶縁部４１または第３絶縁部４３のいずれかに含まれる不純物濃度よりも大きくなっている。
（第１の実施形態の効果）
第１の実施形態に係る半導体装置１００の効果について、図１１に示す比較例に係る半導体装置４００を用いて説明する。
第１の比較例に係る半導体装置４００は、導電部３０が第１導電部３１のみで形成されている点で、第１の実施形態に係る半導体装置１００と異なる。
第１の実施形態に係る半導体装置１００と第１の比較例に係る半導体装置４００は共に、Ｘ方向において導電部３０の一部がゲート電極１３間に位置する構造を有する。例えば１００Ｖ以上の耐圧を有する半導体装置の場合、Ｘ方向における絶縁層４０の幅を大きくするために、前述した製造工程で示した図３におけるトレンチＴの幅を広くする必要がある。その際、１つのトレンチＴ内にゲート電極１３が１つしか設けられない構造（すなわち、Ｘ方向において導電部３０の一部がゲート電極１３間に位置していない構造）の場合、Ｘ方向におけるゲート電極１３の幅が広くなるため、ゲート電極１３の埋め込み形成が不十分となる恐れがある。一方、Ｘ方向において導電部３０の一部がゲート電極１３間に位置する構造、すなわち、１つのトレンチＴ内にゲート電極１３が２つ形成される構造とすることで、１つ当たりのゲート電極１３の幅が小さくなるため、ゲート電極１３の埋め込み精度を向上できる。
比較例において、ゲート電極１３と導電部３０の間の第２絶縁部４２は、例えば導電部３０の酸化によって形成される。前述したように、導電部３０はソース電極１４と電気的に接続されているため、導電部３０にはソース電極１４との接続抵抗（配線抵抗）を小さくするために高濃度の不純物が含まれている。
しかしながら、不純物濃度が高いポリシリコンはグレイン（粒子）サイズが不均一になりやすく、大きいサイズと小さいサイズのグレインが混在して形成されやすい。グレインサイズが不均一なポリシリコンを酸化させると、大きいサイズのグレインが比較的サイズの小さいグレインを押し出すことによって、比較的小さいサイズのグレインが酸化膜中に取り込まれる可能性がある。小さいグレインが入りこんだ箇所はグレインサイズ分だけ絶縁膜（酸化膜）が薄く形成されてしまう。そのため、第２絶縁部４２の膜厚が不均一となり、ゲート電極１３と導電部３０との間の絶縁膜耐量が低下する。その結果、半導体装置４００のオンオフ動作を繰り返すうちにゲート電極１３と導電部３０との間の第２絶縁部４２に破壊が生じ、ゲート電極－ソース電極間でのショートに繋がる可能性がある。
第２絶縁部４２の膜厚を均一にして絶縁膜耐量を確保する一例として、Ｘ方向において導電部３０の幅を小さくする方法が考えられる。Ｘ方向における導電部３０の幅を小さくすると、導電部３０を形成する際、ポリシリコンのグレインはトレンチ幅までしか成長できない。グレインサイズが不均一であるポリシリコンの発生と成長が抑制されるため、ポリシリコンのグレインサイズが揃いやすい。結果として、小さいサイズのシリコングレインが相対的に形成されにくくなることで、小さいグレインが酸化膜へ取り込まれる可能性は低くなる。しかしながら、導電部３０がＣＶＤにより形成される場合、Ｘ方向における導電部３０の厚さを小さくするとポリシリコンの埋め込み性が悪化し、ボイド発生の原因となりうる。そのため、導電部３０はＸ方向において一定の厚さを確保することが、半導体装置の信頼性の観点から望ましい。
以上の内容を踏まえ、第１の実施形態に係る半導体装置１００の効果について説明する。半導体装置１００において、ゲート電極１３と第２導電部３２の間の第２絶縁部４２は、第２導電部３２の酸化によって形成される。第２導電部３２の不純物濃度は、第１導電部３１の不純物濃度よりも小さいため、ポリシリコンのグレインサイズの不均一形成が抑制される。そのため、第２導電部３２の一部を酸化する際に、第２絶縁部４２内へのグレインが取り込まれるのを抑制できる。
その結果、第１の実施形態に係る半導体装置１００は、導電部３０のＸ方向における幅を維持しつつ、ゲート電極１３と第２導電部３２の間の第２絶縁部４２の膜厚ばらつきを抑制することができる。さらに、第１導電部３１は不純物濃度が高いため、導電部３０とソース電極１４との接続抵抗を小さくすることができる。したがって、半導体装置１００は、ゲート電極１３と導電部３０の間の絶縁膜耐量を維持できるため、動作時における素子破壊を抑制することが可能となる。また、半導体装置１００は、導電部３０とソース電極１４との接続抵抗を小さくできるため、オフ動作時における空乏層の形成を促進され、耐圧の確保が可能となる。
［第１の実施形態の変形例］
第１の実施形態の変形例に係る半導体装置１０１について、図１２を参照して説明する。図１２（ａ）は第１の実施形態の変形例に係る半導体装置１０１の断面図、図１２（ｂ）は図１２（ａ）の鎖線Ｅ部を示す断面図である。
第１の実施形態の変形例に係る半導体装置１０１は、第１の実施形態に対して複数の第３導電部３３をさらに有する。複数の第３導電部３３は、第２導電部３２の下部周囲に設けられ、Ｘ方向に互いに離間して設けられている。また、第３導電部３３は第１導電部３１、及び第１絶縁部４１との間に隣接している。第３導電部３３はポリシリコンから成る。また、第３導電部３３は窒化シリコン（ＳｉＮ）のような絶縁層に置き換えも可能である。ここで、第１の実施形態に係る半導体装置１００と重複する点については、記載を省略する。
第１の実施形態の変形例に係る半導体装置１０１の製造方法について説明する。第１の実施形態に係る半導体装置１００の製造方法において、図４（ａ）に表したように第１導電部３１を形成した後、図１３（ａ）に表すように、第１絶縁層４１ａの表面、及び第１導電部３１の一部表面に導電層３３ａをＣＶＤによって形成する。
図１３（ｂ）に表すように、ウェットエッチング又はＣＤＥにより、トレンチＴの外部に形成され、且つ第１絶縁層４１ａの表面に形成された導電層３３ａ、及び第１導電部３１の上に形成された導電層３３ａの一部を除去する。
図１４（ａ）に表すように、第１導電部３１の上、及び導電層３３ａの間に、ＣＶＤにより、トレンチＴに埋め込まれる導電層３２ａを形成する。
図１４（ｂ）に表すように、ウェットエッチング又はＣＤＥにより、第１絶縁層４１ａ、及び導電層３３ａの一部を除去し、第１絶縁層４１ａ、及び導電層３３ａの上面を後退させる。これにより、第２導電部３２、及び第３導電部３３を形成する。
図７（ａ）に表した、第２導電部３２の酸化により第２絶縁部４２が形成される工程以降の工程は第１の実施形態に係る半導体装置１００の製造方法と同様である。
第１の実施形態の変形例に係る半導体装置１０１の構造、及び半導体装置１０１の製造方法は、以上説明した点以外は、第１実施形態に係る半導体装置１００の構造、及び半導体装置１００の製造方法と同様である。また、第１の実施形態の変形例に係る半導体装置１０１は、第１実施形態に係る半導体装置１００と同様の効果を有する。半導体装置１０１は、導電部３０の上部のみＸ方向における幅が小さくなっているため、第２導電部３２のポリシリコンのグレインサイズのばらつきをさらに抑制することができる。よって、第２導電部３２の一部を酸化させて形成された第２絶縁部４２の膜厚ばらつきをさらに抑制することができる。これにより、半導体装置１０１は、ゲート電極１３と導電部３０の間の絶縁膜耐量を維持できるため、動作時における素子破壊を抑制することが可能となる。
さらに、第１導電部３１はＸ方向において一定の幅を維持できるため、製造工程において埋め込み形成がしやすく、且つ不純物濃度を高く保つことができる。よって、ゲート電極１３と導電部３０の間の絶縁膜耐量が確保され、且つ導電部３０とソース電極１４との接続抵抗の小さい半導体装置１０１を製造することができる。
［第２の実施形態］
第２の実施形態に係る半導体装置２００について、図１５を参照して説明する。図１５（ａ）は第２の実施形態に係る半導体装置２００の断面図、図１５（ｂ）は図１５（ａ）の鎖線Ｆ部を示す断面図である。
第２の実施形態に係る半導体装置２００は、第２導電部３２の直上領域とソース電極１４が直接接続されている点で、第１の実施形態に係る半導体装置１００と異なる。より詳細には、Ｘ方向において隣接するｎ＋型のソース領域２６間に、第２導電部３２と接続されているソース電極１４の一部が形成されている。第１の実施形態に係る半導体装置１００と重複する点については、記載を省略する。ゲート電極１３は、第２絶縁部４２を介して、第２導電部３２、またはソース電極１４、あるいは第２導電部３２とソース電極１４のどちらとも隣接している。
第２の実施形態の半導体装置２００の製造方法について説明する。
第１の実施形態に係る半導体装置１００の製造方法において、図９（ａ）に表したようにゲート電極１３を覆う第４絶縁部４４を形成した後、図１６（ａ）に示すように、第４絶縁層４４ａの一部を除去する。このとき、ｎ＋型のソース領域２６の上部の第４絶縁層４４ａの一部、ｎ＋型のソース領域２６の一部、及びｐ＋型のコンタクト領域２５の一部に加え、第２導電部３２の上部に形成された第４絶縁層４４ａの一部を除去する。これにより、第４絶縁部４４が形成され、ｎ＋型の半導体領域２６を通ってｐ型の半導体領域２４に達する第１開口ＯＰ１、及び第４絶縁部４４を通って第２導電部３２に達する第２開口ＯＰ２を形成する。
図１６（ｂ）に示すように、第１開口ＯＰ１を通してｐ型の半導体領域２４にｐ型不純物をイオン注入し、ｐ＋型の半導体領域２５を形成する。
第４絶縁部４４の上に、第１開口ＯＰ１と第２開口ＯＰ２を埋め込むようにソース電極１４を形成する。ｎ＋型のドレイン領域２１の下にドレイン電極１０を形成する。以上の工程により、図１５に表す半導体装置２００が製造される。
第２の実施形態に係る半導体装置２００の構造、及び半導体装置２００の製造方法は、以上説明した点以外は、第１実施形態に係る半導体装置１００の構造、及び半導体装置１００の製造方法と同様である。また、半導体装置２００は、半導体装置１００と同様の効果を有する。
ここで、ＭＯＳＦＥＴがオフ動作する際、排出されずに半導体層内に残ったホールが集中し、ＭＯＳＦＥＴの耐圧が減少するダイナミックアバランシェという現象が生じる可能性がある。加えて、ダイナミックアバランシェが生じたＭＯＳＦＥＴは、電流損失やスイッチング効率悪化も引き起こす。
一方、例えば、比較例に係る半導体装置４００で示したように、半導体層中にフィールドプレート電極を設けることで、ＭＯＳＦＥＴがオフ動作した際、半導体層中に空乏層を広げて耐圧を維持させる構造がある。しかしながら、ＭＯＳＦＥＴがオフ動作した際に急激に電圧が変動すると、サージ電流が絶縁層４０を介してドレイン電極１０から導電部３０に流れる可能性がある。その場合、導電部３０に印加される電圧が上昇する。本来であればソース電極（フィールドプレート電極）に印加される電圧が０Ｖであるために、ＭＯＳＦＥＴのオフ動作時に空乏層形成が促進されるが、導電部３０に印加される電圧が上昇すると空乏層の形成が抑制されてしまう。そのため、前述したダイナミックアバランシェの発生がより顕著となってしまう。
第２の実施形態に係る半導体装置２００の場合、第２導電部３２の直上領域とソース電極１４が直接接続されているため、Ｚ方向における導電部３０の抵抗を小さくすることができる。すなわち、オフ動作時に導電部３０に入ってきたホールを効率的にソース電極１４から排出することが可能となる。これにより、オフ動作時における半導体装置２００のダイナミックアバランシェの発生を抑制できる。したがって、半導体装置２００は、耐圧の向上、電流損失の低減、及びスイッチング効率の向上をすることが可能である。
第２の実施形態に係る半導体装置２００の効果について、前述した比較例に係る半導体装置４００を用いて説明する。
図１７（ａ）は比較例に係る半導体装置４００の平面図を示しており、図１１で示したソース電極１４は省略されている。図１７（ｂ）は図１７（ａ）のＨ－Ｈ’における断面図、図１７（ｃ）は図１７（ａ）のＩ－Ｉ’における断面図を示している。図１７（ａ）のＧ－Ｇ’における断面図は、図１１に示した比較例に係る半導体装置４００の断面図である。なお、図１７（ａ）において、ｐ型のベース領域２４（またはｎ＋型のソース領域２６）と第３絶縁部４３との境界部分を鎖線にて示している。
図１７（ｂ）に示したように、比較例に係る半導体装置４００はフィールドプレート電極３０がストライプ状に形成された半導体装置であるため、フィールドプレート電極３０とソース電極１４とを電気的に接続するために、ソースコンタクト領域５１を形成する必要がある。ソースコンタクト領域５１はフィールドプレート電極３０の終端領域に設けられる。
図１８（ａ）は第２の実施形態に係る半導体装置２００の平面図を示しており、図１５で示したソース電極１４は省略されている。図１８（ｂ）は図１８（ａ）のＪ－Ｊ’における断面図を示している。図１８（ａ）のＫ－Ｋ’における断面図は、図１５に示した第２の実施形態に係る半導体装置２００の断面図である。
第２の実施形態に係る半導体装置２００の場合、第２導電部３２の上部とソース電極１４がＺ方向において直接接続されている。これにより、図１７（ａ）に示す比較例に係る半導体装置４００のように、ソースコンタクト領域５１を設ける必要がない。ｐ型のベース領域２４、ｎ＋型のソース領域２６、及びｐ＋型のコンタクト領域２５は、ソースコンタクト領域５１には形成されない。したがって、ソースコンタクト領域５１はオン動作時に電流が流れない無効領域となる。第２の実施形態に係る半導体装置２００はソースコンタクト領域５１を設ける必要が無いため、オン動作時に電流が流れる有効面積を大きくすることができる。したがって、第２の実施形態に係る半導体装置２００は、オン抵抗を小さくすることができる。
［第２の実施形態の変形例］
第２の実施形態の変形例に係る半導体装置２０１について、図１９を参照して説明する。図１９は、ドットトレンチ型のフィールドプレート構造を有する半導体装置２０１の平面図を示しており、図１５で示したソース電極１４は省略されている。また、図１９のＬ－Ｌ’における断面図は、図１５に示した第２の実施形態に係る半導体装置２００の断面図と同様である。
第２の実施形態の変形例に係る半導体装置２０１は、ドットトレンチ型のフィールドプレート構造を有する。半導体装置２００と同様に、半導体装置２０１は第２導電部３２の上部とソース電極１４がＺ方向において直接接続されているため、本変形例のようなドットトレンチ型のフィールドプレート構造とすることが可能である。
第２の実施形態に係る半導体装置２００と同様に、第２の実施形態の変形例に係る半導体装置２０１もオン動作時に電流が流れる有効面積を大きくすることができる。
［第３の実施形態］
第３の実施形態に係る半導体装置３００について、図２０を参照して説明する。図２０（ａ）は第３の実施形態に係る半導体装置３００の断面図、図２０（ｂ）は図２０（ａ）の鎖線Ｍ部を示す断面図である。
第３の実施形態に係る半導体装置３００は、第２の実施形態に対して第４導電部３４をさらに有する。第４導電部３４は、第１導電部３１の上部からＺ方向に延在して設けられている。また、第２導電部３２は、Ｘ方向において、第４導電部３４と第１絶縁部４１との間、及び第４導電部３４とゲート電極１３（第２絶縁部４２）との間に設けられている。第２導電部３２はポリシリコン、もしくは窒化シリコン（ＳｉＮ）から成り、第２導電部３２の不純物濃度は、第４導電部３４の不純物濃度よりも低くなるように設けられている。
さらにまた、半導体装置２００と同様に、半導体装置３００の第２導電部３２の直上領域とソース電極１４とは直接接続されている。ここで、第２の実施形態に係る半導体装置１００と重複する点については、記載を省略する。
第３の実施形態の半導体装置３００の製造方法について説明する。
図２１（ａ）は第３の実施形態に係る半導体装置３００の製造方法を示す断面図、図２１（ｂ）は第３の実施形態に係る半導体装置３００の製造方法を示す断面図である。また、図２２（ａ）は第３の実施形態に係る半導体装置３００の製造方法を示す断面図、図２２（ｂ）は第３の実施形態に係る半導体装置３００の製造方法を示す断面図である。さらにまた、図２３は第３の実施形態に係る半導体装置３００の他の製造方法を示す断面図である。 第１の実施形態に係る半導体装置１００の製造方法において、図５（ａ）に表したように第１導電部３１を形成した後、図２１（ａ）に示すように、導電層３２ａをＣＶＤによって形成し、さらに導電層３２ａの上に導電層３４ａをＣＶＤによって形成する。
導電層３２ａ、及び導電層３４ａの上面一部は、ケミカルドライエッチング（ＣＤＥ）などで除去される。これにより、図２１（ｂ）に表すように、第２導電部３２、及び第４導電部３４が形成され、第１導電部３１と第２導電部３２と第４導電部３４とからなる導電部３０が、複数のトレンチＴ内にそれぞれ設けられる。
ウェットエッチング又はＣＤＥにより、第１絶縁層４１ａの一部を除去し、第１絶縁層４１ａの上面を後退させ、第１絶縁部４１を形成する。これにより、図２２（ａ）に表すように、上面と側面を含む第２導電部３２の上部、及び第４導電部３４の上部、及びｎ－型の半導体領域２２の上面が露出する。ｎ－型の半導体領域２２の側面は、トレンチＴの内壁に露出する。
酸化処理により、ｎ－型の半導体領域２２の上面と側面、及び第２導電部３２の上面と側面を酸化する。図２２（ｂ）に表すように、第２導電部３２の一部、及び第４導電部３４の一部が酸化されることにより第２絶縁部４２が形成され、酸化されなかった第２導電部３２の一部、及び第４導電部３４が形成される。
なお、第４導電部３４は、第２導電部３２に不純物を打ち込んでＸ方向において広く形成させてもよい。この場合、第２の実施形態に係る半導体装置２００の製造方法において、図１６（ｂ）に表したように、第２導電部３２（及び第４導電部３４）の上部に形成された第４絶縁層４４ａ一部を除去し開口ＯＰ２を形成した後、図２３に示すように、開口ＯＰ２より第２導電部３２（及び第４導電部３４）に不純物を打ち込むことによって、ソース電極１４と電気的に接続される部分の第４導電部３４を大きく形成することができる。
第３の実施形態に係る半導体装置３００、及び半導体装置３００の製造方法は、以上説明した点以外は、第２実施形態に係る半導体装置２００の構造、半導体装置２００の製造方法と同様である。
第３の実施形態に係る半導体装置３００は、第２実施形態に係る半導体装置２００と同様に、第４導電部３４の上部とソース電極１４がＺ方向において直接接続されている。よって、第３の実施形態に係る半導体装置３００は、ソースコンタクト領域５１を設ける必要が無いため、オン動作時に電流が流れる有効面積を大きくすることができ、オン抵抗を小さくすることができる。
さらに、第３の実施形態に係る半導体装置３００は、Ｘ方向において、第４導電部３４とゲート電極１３（第２絶縁部４２）との間に、第４導電部３４より不純物濃度の小さい第２導電部３２が設けられている。そのため、第２導電部３２のポリシリコンのグレインサイズのばらつきをさらに抑制することができる。よって、第２導電部３２の一部を酸化させて形成された第２絶縁部４２の膜厚ばらつきをさらに抑制することができる。これにより、半導体装置３００は、ゲート電極１３と導電部３０の間の絶縁膜耐量を維持と、オン抵抗を低減できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１００、１０１、２００、２０１、３００、４００ 半導体装置
１０ ドレイン電極
１３ ゲート電極
１４ ソース電極
２０ 第１半導体領域
２１ ドレイン領域（半導体基板）
２２ ドリフト領域
２３ 第２半導体領域
２４ ベース領域
２５ コンタクト領域
２６ ソース領域
３０ 導電部（フィールドプレート電極）
３１ 第１導電部
３２ 第２導電部
３３ 第３導電部
３４ 第４導電部
４０ 絶縁層
４１ 第１絶縁部
４２ 第２絶縁部
４３ 第３絶縁部
４４ 第４絶縁部
５１ ソースコンタクト領域
５２ ゲートコンタクト領域
５３ ゲートパッド

Claims (10)

  1. 第１電極と、
    第２電極と、
    前記第１電極と前記第２電極との間に設けられ、前記第１電極と電気的に接続された第１導電型の第１半導体領域と、
    前記第１半導体領域と前記第２電極との間に設けられた第２導電型の複数の第２半導体領域と、
    前記第２半導体領域と前記第２電極との間に設けられ、前記第２電極と電気的に接続された第１導電型の第３半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向において前記第１電極側に設けられた第１導電部と、
    前記第１方向において前記第２電極側に設けられ、前記第１方向と交わる第２方向において前記第２半導体領域間に位置し、前記第１導電部よりも小さい不純物濃度を有する第２導電部と、
    を有する導電部と、
    前記第１導電部と前記第１半導体領域との間に設けられた第１絶縁部と、
    前記第２方向において、前記第２半導体領域と前記第２導電部との間に設けられたゲート電極と、
    前記第２導電部と前記ゲート電極との間に設けられた第２絶縁部と、
    前記第２半導体領域と前記ゲート電極との間に設けられた第３絶縁部と、
    を有する半導体装置。
  2. 前記第２電極と、前記ゲート電極及び前記第３半導体領域との間に設けられた第４絶縁部をさらに有し、
    前記第２電極の一部は、前記第２方向において前記第４絶縁部を介して前記第３半導体領域と隣接する領域にも設けられ、前記第２電極の一部は前記第２導電部と接続されている請求項１に記載の半導体装置。
  3. 前記第１半導体領域は、素子領域と、前記素子領域を囲む終端領域を有し、
    前記素子領域において、前記第２電極と前記第２導電部とが接続されている請求項１に記載の半導体装置。
  4. 前記第１方向において前記第１電極側の第２導電部の一部は前記第１絶縁部と隣接し、前記第２導電部の一部と前記第１絶縁部との間に設けられた第３導電部をさらに有する請求項１乃至３のいずれか１つに記載の半導体装置。
  5. 前記第２方向における前記第２導電部と前記第３導電部の幅の和は、前記ゲート電極間における前記第２方向における前記第２導電部の幅よりも大きい請求項４に記載の半導体装置。
  6. 前記第２導電部の不純物濃度よりも大きい不純物濃度を有する第４導電部をさらに有し、
    前記第４導電部は前記第２電極と接続され、
    前記第２方向において、前記第２導電部は前記第２絶縁部と前記第４導電部との間に位置している請求項２または３に記載の半導体装置。
  7. 前記第２導電部は、前記第１絶縁部と隣接する部分を有するように前記第１方向に延在し、
    前記第１絶縁部と隣接する前記第２導電部の前記第２方向における幅は、前記第２絶縁部と隣接する前記第２導電部の前記第２方向における幅はよりも大きい請求項６に記載の半導体装置。
  8. 前記第２絶縁部に含まれる不純物濃度は、前記第１絶縁部または前記第３絶縁部に含まれる不純物濃度よりも大きい請求項１乃至７のいずれか１つに記載の半導体装置。
  9. 第１方向において、第１導電型の第１半導体領域の表面から前記第１半導体領域中にトレンチを形成する工程と、
    前記トレンチの表面に第１絶縁部を形成する工程と、
    前記トレンチ内に前記第１絶縁部を介して第１導電部を形成する工程と、
    前記第１方向において前記第１絶縁部との間に前記第１導電部が位置するように設けられ、前記第１導電部と接し、且つ前記第１導電部の不純物濃度よりも小さい不純物濃度を有する第２導電部を形成する工程と、
    前記第１絶縁部の一部を除去し、前記第１方向と交わる第２方向において前記第２導電部の一部と前記トレンチの内壁の一部を露出する工程と、
    前記第２導電部の表面を酸化することで第２絶縁部を形成する工程と、
    露出した前記トレンチの前記内壁を酸化することで第３絶縁部を形成する工程と、
    前記第２絶縁部と前記第３絶縁部との間にゲート電極を形成する工程と、
    前記第２方向において、第１半導体領域中に前記第３絶縁部を介して前記ゲート電極と対向する第２導電型の第２半導体領域を形成する工程と、
    前記表面と前記第２半導体領域との間に第１導電型の第３半導体領域を形成する工程と、
    を有する半導体装置の製造方法。
  10. 前記第２導電部はポリシリコンから成り、且つ前記第２絶縁部は前記第２導電部の熱酸化によって形成される請求項９に記載の半導体装置の製造方法。
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