JP2013069852A - 半導体装置 - Google Patents

Abstract

【課題】ゲート−ソース間容量を低減することが可能な半導体装置を提供する。
【解決手段】一の実施の形態に係る半導体装置は、ＭＯＳＦＥＴのドレイン電極と、半導体基板と、第１半導体層と、第１半導体層の上面側から形成された複数のトレンチと、第１半導体層の表面に形成されトレンチに隣接する第２半導体層と、第２半導体層の表面に形成されトレンチに隣接する第３半導体層と、トレンチの内壁に沿って形成された第１絶縁層と、第１絶縁層中に設けられて第１絶縁層を介して第２半導体層に対向し、ＭＯＳＦＥＴのゲート電極として機能するゲート電極層と、第１絶縁層を介してトレンチを埋めるように形成されたトレンチソース電極層と、第３半導体層に接し且つトレンチソース電極層に電気的に接続されたソース電極とを備える。トレンチソース電極層とゲート電極層との間の第１絶縁層の厚さは、第２半導体層とゲート電極層との間の第１絶縁層の厚さよりも厚い。
【選択図】図１

Description

本明細書に記載の実施の形態は、半導体装置に関する。

近年、大電流、高耐圧のスイッチング電源の市場に加え、ノート型パソコンをはじめとする移動体通信機器等の省エネルギー用スイッチング電源の市場において、パワーＭＯＳＦＥＴの需要が高まっている。パワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータや、同期整流用途に使用される。

ここで、パワーＭＯＳＦＥＴのオン抵抗を低減させる技術として、トレンチＭＯＳ構造のＭＯＳＦＥＴが知られている。このトレンチＭＯＳ構造のＭＯＳＦＥＴは、チャネル領域となる半導体層に所定の間隔で複数のトレンチを有する。このトレンチの内壁には、ゲート絶縁膜となる絶縁膜が形成され、この絶縁膜を介して、ゲート電極となる導電膜がトレンチ内に埋め込まれる。このトレンチの幅やトレンチ間の半導体層の幅を微細化することにより、素子内部でのチャネル密度を向上させることができる。

このような構造のパワーＭＯＳＦＥＴでは、低電圧駆動化、低オン抵抗化、及びスイッチング損失低減のため、パワーＭＯＳＦＥＴのゲート−ドレイン間容量やゲート−ソース間容量の低減が求められる。

特表２００７−５２９１１５号公報

以下に記載の実施の形態は、ゲート−ソース間容量を低減することが可能な半導体装置を提供するものである。

本発明の一の実施の形態に係る半導体装置は、ＭＯＳＦＥＴとして機能する素子領域に設けられたＭＯＳＦＥＴのドレイン電極と、ドレイン電極と電気的に接続される第１導電型の半導体基板と、半導体基板上に形成される第１導電型の第１半導体層と、第１半導体層の上面側から形成された複数のトレンチと、第１半導体層の表面に形成されトレンチに隣接する第２導電型の第２半導体層と、第２半導体層の表面に形成されトレンチに隣接する第１導電型の第３半導体層と、トレンチの内壁に沿って形成された第１絶縁層と、第１絶縁層中に設けられて第１絶縁層を介して第２半導体層に対向し、ＭＯＳＦＥＴのゲート電極として機能するゲート電極層と、第１絶縁層を介してトレンチを埋めるように形成されたトレンチソース電極層と、第３半導体層に接し且つトレンチソース電極層に電気的に接続されたＭＯＳＦＥＴのソース電極とを備える。トレンチソース電極層とゲート電極層との間の第１絶縁層の厚さは、第２半導体層とゲート電極層との間の第１絶縁層の厚さよりも厚い。

第１の実施の形態に係る半導体装置の断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 第１の実施の形態に係る半導体装置の製造工程を示す断面図である。 第２の実施の形態に係る半導体装置の断面図である。 比較例に係る半導体装置の断面図である。

以下、図面を参照して、実施の形態に係る半導体装置について説明する。まず、比較例に係る半導体装置の概略構成を説明した後、実施の形態に係る半導体装置について説明する。

［比較例］
まず、図１０を参照して、比較例に係る半導体装置を説明する。図１０に示すように、比較例に係る半導体装置は、ＭＯＳＦＥＴとして機能する素子領域を有する。なお、図１０には図示しないが、半導体装置は素子領域の外周部に設けられる終端領域も有する。

図１０に示すように、半導体装置の素子領域は、ドレイン電極１１、Ｎ＋型半導体基板１２、Ｎ−型エピタキシャル層１３、及びＸ方向に所定の間隔で設けられた複数のトレンチ１４を有する。

Ｎ＋型半導体基板１２は、ドレイン電極１１上に設けられ、ドレイン電極１１と電気的に接続される。Ｎ＋型半導体基板１２は、例えば、１×１０^１９〜１×１０^２１［ａｔｏｍｓ／ｃｍ^３］程度の不純物濃度を有する。Ｎ−型エピタキシャル層１３は、Ｎ＋型半導体基板１２上に形成される。Ｎ−型エピタキシャル層１３は、Ｎ＋型半導体基板１２よりも小さい、例えば、１×１０^１３〜１×１０^１６［ａｔｏｍｓ／ｃｍ^３］程度の不純物濃度を有する。トレンチ１４は、各々Ｎ−型エピタキシャル層１３の上面側から底面側へ、Ｙ方向に延びる。

また、図１０に示すように、素子領域は、Ｐ型ベース層１５、Ｎ＋型ソース層１６、及びＰ＋型コンタクト層１７を有する。Ｐ型ベース層１５は、トレンチ１４に隣接し、Ｎ−型エピタキシャル層１３上に形成される。Ｐ型ベース層１５は、例えば、１×１０^１３〜１×１０^１６［ａｔｏｍｓ／ｃｍ^３］程度の不純物濃度を有する。Ｐ型ベース層１５は、ＭＯＳＦＥＴのチャネルとして機能する。Ｎ＋型ソース層１６は、トレンチ１４に隣接し、Ｐ型ベース層１５上に形成される。Ｎ＋型ソース層１６は、例えば、１×１０^１９〜１×１０^２１［ａｔｏｍｓ／ｃｍ^３］程度の不純物濃度を有する。Ｐ＋型コンタクト層１７は、Ｐ型ベース層１５上に形成される。Ｐ＋型コンタクト層１７は、トレンチ１４間においてＮ＋型ソース層１６に隣接する。Ｐ＋型コンタクト層１７は、Ｐ型ベース層１５よりも大きい、例えば、１×１０^１９〜１×１０^２１［ａｔｏｍｓ／ｃｍ^３］程度の不純物濃度を有する。

また、図１０に示すように、素子領域は、絶縁層１８、ゲート電極層１９、トレンチソース電極層２０、及びソース電極２１を有する。絶縁層１８は、例えば、酸化シリコン（ＳｉＯ_２）を材料として、各トレンチ１４の内壁に沿って形成される。ゲート電極層１９は、絶縁層１８中に設けられ、絶縁層１８を介してＰ型ベース層１５の側面に接する。ゲート電極層１９は、ＭＯＳＦＥＴのゲートとして機能する。ゲート電極層１９は、例えばポリシリコンにて構成されている。トレンチソース電極層２０は、絶縁層１８を介して各トレンチ１４を埋めるように形成される。トレンチソース電極層２０の上面は、絶縁層１８により覆われている。トレンチソース電極層２０は、例えばポリシリコンにて構成されている。ソース電極２１は、Ｎ＋型ソース層１６の上面及びＰ＋型コンタクト層１７の上面に接する。ソース電極２１は、トレンチソース電極層２０に電気的に接続される（図示略）。すなわち、トレンチソース電極層２０は、ソース電極２１と同電位とされる。これにより、電界集中が緩和されて素子領域の耐圧が向上する。

比較例の半導体装置のゲート電極層１９とトレンチソース電極層２０との間の絶縁層１８（ゲート−ソース間絶縁層１８Ｂ）は、ゲート電極層１９とＰ型ベース層１５との間の絶縁層１８（ゲート−ベース間絶縁層１８Ａ）と同時に形成されており、ほぼ同じ厚さとなっている。図１０に示す比較例のＭＯＳＦＥＴの構造によれば、ゲート電極層１９とＮ−型エピタキシャル層１３との対向面積が少ないためゲート−ドレイン間容量は低減される。しかし、ゲート電極層１９とトレンチソース電極層２０との間の絶縁層１８（ゲート−ソース間絶縁層１８Ｂ）が薄いためゲート−ソース間容量が増大し、スイッチング損失が増大する等の問題が生じる。

この比較例の半導体装置の問題に鑑み、第１の実施の形態に係る半導体装置は、以下に示すような構成を採用する。

［第１の実施の形態］
図１を参照して、第１の実施の形態に係る半導体装置を説明する。図１に示すように、第１の実施の形態に係る半導体装置も、ＭＯＳＦＥＴとして機能する素子領域を有する。なお、図１に示す第１の実施の形態において、比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。

第１の実施の形態の半導体装置は、トレンチソース電極層２０の一部（図１中のドット部分）に不純物、例えばヒ素が注入されている点において比較例の半導体装置と異なる。この不純物（ヒ素）は、トレンチソース電極層２０が絶縁層１８（ゲート−ソース間絶縁層１８Ｂ）を介してゲート電極層１９と対向する部分に注入されている。すなわち、不純物（ヒ素）は、トレンチソース電極層２０のＸ方向の上部の不純物濃度が、下部の不純物濃度より大きくなるように注入されている。

また、第１の実施の形態の半導体装置は、ゲート−ソース間絶縁層１８Ｂの厚さＷｂが、ゲート−ベース間絶縁層１８Ａの厚さＷａよりも厚くなるように形成されている点においても比較例の半導体装置と異なる。後述する製造方法で説明するように、高い濃度でヒ素を含むトレンチソース電極層２０の表面の酸化速度が速いため、不純物（ヒ素）が含まれるトレンチソース電極層２０と、ゲート電極層１９とが対向する部分のゲート−ソース間絶縁層１８Ｂの厚さＷｂが厚くなっている。

［効果］
第１の実施の形態の半導体装置は、ゲート電極層１９とＮ−型エピタキシャル層１３との対向面積が少ないためゲート−ドレイン間容量は低減される。また、本実施の形態の半導体装置は、ゲート−ソース間絶縁層１８Ｂの厚さＷｂが、ゲート−ベース間絶縁層１８Ａの厚さＷａよりも厚くなるように形成されている。そのため、比較例の半導体装置に比べてゲート−ソース間容量を低減することができる。これにより、スイッチング時の電力損失を抑制することができる。

なお、トレンチソース電極層２０に対するヒ素の注入方法は、例えば以下のような手順によって行われる。図２乃至図８は、本実施の形態に係る半導体装置の製造工程を示す断面図である。まず、トレンチ１４を形成した後、熱酸化により後の工程を経て絶縁層１８となる酸化膜を形成する。ＣＶＤ法により後の工程を経てトレンチソース電極層２０となるポリシリコンを堆積する（図２参照）。次に、堆積したポリシリコンを電極化するため、ＰＯＣｌ_３雰囲気による熱拡散等の方法を用いてトレンチソース電極層２０となるポリシリコン中にリン拡散を行う。その後、ポリシリコンを所望の位置までエッチングしてトレンチソース電極層２０を形成する（図３参照）。次にイオン注入法により不純物、例えばヒ素を注入する。ヒ素は、リンよりも原子量が大きいため拡散速度が遅く、後の拡散工程を経てもトレンチソース電極層２０の上部の不純物濃度が高くなるように、トレンチソース電極層２０を形成することができる（図４参照）。ヒ素の注入量は、任意に設定することができるが、例えば１×１０^１４［ａｔｏｍｓ／ｃｍ^３］以上の高濃度であることが望ましい。

次に、注入したヒ素をトレンチソース電極層２０中に深く拡散させるため窒素雰囲気にて拡散を行った後、酸化膜を所望の位置までエッチングする（図５参照）。次に、ＨＣｌ等の雰囲気にて熱酸化を行い、トレンチソース電極層２０表面に絶縁層１８を形成する（図６参照）。このとき、ヒ素が注入されたトレンチソース電極層２０の表面の酸化速度は、通常のポリシリコンの酸化速度と比較して数倍の速度を持つため、厚いゲート−ソース間絶縁層１８Ｂが形成される。次に、ＣＶＤ法により後の工程を経てゲート電極層１９となるポリシリコンを堆積する（図７参照）。リン拡散等によって電極化した後、ポリシリコンを所望の位置までエッチングすることによりゲート電極層１９を形成することができる（図８参照）。この後、周知の製造工程により、絶縁層１８、ソース電極２１及びドレイン電極１１を形成して図１に示す半導体装置を形成する。

［第２の実施の形態］
次に、図９を参照して、第２の実施の形態について説明する。図９に示すように、第２の実施の形態に係る半導体装置も、ＭＯＳＦＥＴとして機能する素子領域を有する。なお、図９に示す第２の実施の形態において、比較例と同一の構成を有する箇所には、同一の符号を付して重複する説明を省略する。

図９に示すように、第２の実施の形態は、トレンチソース電極層２０は、絶縁層１８を介してＮ−型エピタキシャル層１３に対向するように、トレンチ１４の下部に形成されている点において第１の実施の形態と異なる。また、ゲート電極層１９は、絶縁層１８を介してＰ型ベース層１５に対向するように、トレンチ１４の上部に形成されている点においても第１の実施の形態と異なる。

ここで、本実施の形態の半導体装置も、トレンチソース電極層２０の一部（図９中のドット部分）に不純物、例えばヒ素が注入されている。この不純物（ヒ素）は、トレンチソース電極層２０が絶縁層１８（ゲート−ソース間絶縁層１８Ｂ）を介してゲート電極層１９と対向する部分に注入されている。すなわち、不純物（ヒ素）は、トレンチソース電極層２０のＸ方向の上部の不純物濃度が、下部の不純物濃度より大きくなるように注入されている。

また、本実施の形態の半導体装置は、ゲート−ソース間絶縁層１８Ｂの厚さＷｂが、ゲート−ベース間絶縁層１８Ａの厚さＷａよりも厚くなるように形成されている。前述したように、高い濃度でヒ素を含むトレンチソース電極層２０の表面の酸化速度が速いため、不純物（ヒ素）が含まれるトレンチソース電極層２０と、ゲート電極層１９とが対向する部分のゲート−ソース間絶縁層１８Ｂの厚さＷｂが厚くなっている。

［効果］
第２の実施の形態の半導体装置も、ゲート−ソース間絶縁層１８Ｂの厚さＷｂが、ゲート−ベース間絶縁層１８Ａの厚さＷａよりも厚くなるように形成されている。そのため、比較例の半導体装置に比べてゲート−ソース間容量を低減することができる。これにより、スイッチング時の電力損失を抑制することができる。本実施の形態の半導体装置は、トレンチ内において、トレンチソース電極層２０の上部にゲート−ソース間絶縁層１８Ｂを介してゲート電極層１９が形成されている。この構造によれば、第１の実施の形態の半導体装置よりもトレンチ１４の幅を細く形成することが可能となる。

［その他］
本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１・・・ドレイン電極、 １２・・・Ｎ＋型半導体基板、 １３・・・Ｎ−型エピタキシャル層、 １４・・・トレンチ、 １５・・・Ｐ型ベース層、 １６・・・Ｎ＋型ソース層、 １７・・・Ｐ＋型コンタクト層、 １８・・・絶縁層、 １９・・・ゲート電極層、 ２０・・・トレンチソース電極層、 ２１・・・ソース電極。

Claims (5)

1. ＭＯＳＦＥＴとして機能する素子領域に設けられた前記ＭＯＳＦＥＴのドレイン電極と、
   前記ドレイン電極と電気的に接続される第１導電型の半導体基板と、
   前記半導体基板上に形成される第１導電型の第１半導体層と、
   前記第１半導体層の上面側から形成された複数のトレンチと、
   前記第１半導体層の表面に形成され前記トレンチに隣接する第２導電型の第２半導体層と、
   前記第２半導体層の表面に形成され前記トレンチに隣接する第１導電型の第３半導体層と、
   前記トレンチの内壁に沿って形成された第１絶縁層と、
   前記第１絶縁層中に設けられて前記第１絶縁層を介して前記第２半導体層に対向し、前記ＭＯＳＦＥＴのゲート電極として機能するゲート電極層と、
   前記第１絶縁層を介して前記トレンチを埋めるように形成されたトレンチソース電極層と、
   前記第３半導体層に接し且つ前記トレンチソース電極層に電気的に接続された前記ＭＯＳＦＥＴのソース電極とを備え、
   前記トレンチソース電極層と前記ゲート電極層との間の前記第１絶縁層の厚さは、前記第２半導体層と前記ゲート電極層との間の前記第１絶縁層の厚さよりも厚い
   ことを特徴とする半導体装置。
2. 前記トレンチソース電極層は、前記トレンチソース電極層の上部の不純物濃度が、下部の不純物濃度より大きくなるように不純物が注入された半導体材料により形成されている
   ことを特徴とする請求項１記載の半導体装置。
3. 前記半導体材料はポリシリコンであり、前記不純物はヒ素である
   ことを特徴とする請求項２記載の半導体装置。
4. 前記トレンチソース電極層は、前記第１絶縁層を介して前記第１半導体層に対向するように、前記トレンチの下部に形成され、
   前記ゲート電極層は、前記第１絶縁層を介して前記第２半導体層に対向するように、前記トレンチの上部に形成されている
   ことを特徴とする請求項１乃至３のいずれか１項記載の半導体装置。
5. 前記不純物は、前記トレンチソース電極層が前記第１絶縁層を介して前記ゲート電極層と対向する部分に注入されている
   ことを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。

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