JP2012248760A - トレンチゲートパワー半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】n−型ドリフト層114と、p型ボディ層120と、n−型ドリフト層114に達して形成してなる溝130と、少なくとも一部を溝130の内周面に露出させて形成してなるn+型ソース領域140と、溝130の内周面に形成してなるゲート絶縁膜132と、ゲート絶縁膜132の内周面に形成してなるゲート電極層134と、ゲート電極層134と絶縁されるとともに、n+型ソース領域140と接して形成してなるソース電極層150とを備え、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置Pが、p型ボディ層120の表面の深さ位置P1と底面の深さ位置P2との中間に位置する深さ位置P3よりも深い位置にあるトレンチゲートパワーMOSFET100。
【選択図】図1
Description
1.実施形態1に係るトレンチゲートパワーMOSFET100
図1は、実施形態1に係るトレンチゲートパワーMOSFET100を説明するために示す図である。図1(a)はトレンチゲートパワーMOSFET100の断面図であり、図1(b)はp型ボディ層120におけるp型不純物及びn型不純物の濃度プロファイルを示す図である。
実施形態1に係るトレンチゲートパワーMOSFET100によれば、上記したように、p型ボディ層120におけるp型不純物の濃度が最大値を示す深さ位置Pが、p型ボディ層120の表面の深さ位置P1とp型ボディ層120の底面の深さ位置P2との中間に位置する深さ位置P3よりも深い位置にあるため、スイッチオフ時にゲート寄生発振が発生し易くなってしまうという問題を軽減できる。
実施形態1に係るトレンチゲートパワーMOSFET100は、以下のような方法により製造することができる。
図4(a)に示すように、n+型ドレイン層112となるn+型半導体基板と、n−型ドリフト層114及びp型ボディ層120となるn−型エピタキシャル層113とが積層された構造の半導体基体110を準備する。
その後、図4(b)に示すように、n−型エピタキシャル層113の表面から所定深さの溝130を形成する。溝の深さは例えば2.5μmとする。
その後、酸化性雰囲気の下で半導体基体110に熱処理を施して、図4(c)に示すように、n−型エピタキシャル層113の表面及び溝130の内周面(底面及び側面)に熱酸化膜131を形成する。当該熱酸化膜131のうち溝130の内周面(底面及び側面)に形成された熱酸化膜がゲート絶縁膜132となる。
その後、図5(a)に示すように、n−型エピタキシャル層113の表面側から、溝130を埋めるようにドープトポリシリコン膜133を形成する。
その後、図5(b)に示すように、ポリシリコン膜133のエッチバックを行い、溝130の内部にのみポリシリコン膜133を残した状態でポリシリコン膜133を除去する。これにより、溝130の内周面にゲート電極層134が形成される。
その後、図5(c)に示すように、n−型エピタキシャル層113の表面側から多段階イオン注入法によりp型不純物(例えばボロンイオン)をイオン注入する。この工程は、まず、比較的高い加速電圧(例えば200keV)かつ比較的高ドーズ量(例えば1×1013cm−2)の条件でボロンイオンを注入し、その後、比較的低い加速電圧(例えば70keV)かつ比較的低ドーズ量(例えば1×1012cm−2)の条件でボロンイオンを注入することにより行う。
次に、半導体基体110に熱処理(例えば1000℃、2時間)を施してp型不純物を活性化させることにより、p型ボディ層120を形成する。
これにより、図6(a)に示すように、上述したような濃度プロファイルを有するp型ボディ層120が形成される(図1参照。)。
その後、図6(b)に示すように、p型ボディ層120の表面における所定領域に図示しないマスクM1を形成した後、当該マスクM1を介してp型不純物(例えばボロンイオン)のイオン注入を行い、さらにその後、半導体基体110に熱処理を施してp型不純物を活性化させる。これにより、p型ボディ層120の表面にp+型コンタクト領域142が形成される。
その後、図6(c)に示すように、p型ボディ層120の表面における所定領域に図示しないマスクM2を形成した後、当該マスクM2を介してn型不純物(例えばリンイオン)のイオン注入を行い、さらにその後、半導体基体110に熱処理を施してn型不純物を活性化させる。これにより、p型ボディ層120内に、少なくとも一部が溝130の内周面に露出するようにn+型ソース領域140が形成される。
その後、p型ボディ層120の表面における熱酸化膜131を除去した後、半導体基体110に熱処理を施してp型ボディ層120の表面及び溝130上部の内周面にシリコンの熱酸化膜を形成し、その後、p型ボディ層120の表面側から気相法によりPSG膜を形成することにより積層膜135を形成する(図7(a)参照。)。さらにその後、ゲート電極層134の上部を残して積層膜135をエッチングにより除去する。これにより、図7(b)に示すように、ゲート電極層134の上部に保護絶縁膜136が形成される。
その後、図7(c)に示すように、p型ボディ層120及び保護絶縁膜136を覆うようにソース電極層150を形成し、n+型ドレイン層112の表面にドレイン電極層160を形成する。
実施形態1に係るトレンチゲートパワーMOSFET100は、以下のような方法によっても製造することができる。
図8(a)に示すように、n+型ドレイン層112となるn+型半導体基板、n−型ドリフト層114となる第1エピタキシャル層及びp型ボディ層120となる第2エピタキシャル層119を備えこれらがこの順序で積層された構造の半導体基体110を準備する。
その後、図9(a)に示すように、p型ボディ層120の表面からn−型ドリフト層114に達するように溝130を形成する。溝の深さは例えば2.5μmとする。
その後、酸化性雰囲気の下で半導体基体110に熱処理を施して、図9(b)に示すように、第2エピタキシャル層119の表面及び溝130の内周面(底面及び側面)に熱酸化膜131を形成する。当該熱酸化膜131のうち溝130の内周面(底面及び側面)に形成された熱酸化膜がゲート絶縁膜132となる。
その後、図9(c)に示すように、p型ボディ層120の表面側から、溝130を埋めるようにドープトポリシリコン膜133を形成する。
その後、ポリシリコン膜133のエッチバックを行い、溝130の内部にのみポリシリコン膜133を残した状態でポリシリコン膜133を除去する。これにより、溝130の内周面にゲート電極層134が形成され、前述した図6(a)に示したものと同じ構造のものが得られる。
実施形態1に係るトレンチゲートパワーMOSFET100は、以下のような方法によっても製造することができる。
図10は、実施形態2に係るトレンチゲートIGBT200を説明するために示す図である。
Claims (10)
- 第1導電型のドリフト層と、
前記ドリフト層上に位置し、前記第1導電型とは反対の第2導電型のボディ層と、
前記ボディ層を開口し、前記ドリフト層に達して形成してなる溝と、
前記ボディ層内に配置されるとともに、少なくとも一部を前記溝の内周面に露出させて形成してなる第1導電型の第1半導体領域と、
前記溝の内周面に形成してなるゲート絶縁膜と、
前記ゲート絶縁膜の内周面に形成してなるゲート電極層と、
前記ゲート電極層と絶縁されるとともに、前記第1半導体領域と接して形成してなる第1電極層とを備え、
前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置にあることを特徴とするトレンチゲートパワー半導体装置。 - 請求項1に記載のトレンチゲートパワー半導体装置において、
前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置から0.2μm以上深い位置にあることを特徴とするトレンチゲートパワー半導体装置。 - 請求項1又は2に記載のトレンチゲートパワー半導体装置において、
前記トレンチゲートパワー半導体装置は、トレンチゲートパワーMOSFETであり、
前記第1半導体領域は、ソース領域であり、
前記第1電極層は、ソース電極層であり、
前記第1導電型のドリフト層は、第1導電型のドレイン層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。 - 請求項1に記載のトレンチゲートパワー半導体装置において、
前記トレンチゲートパワー半導体装置は、トレンチゲートIGBTであり、
前記第1半導体領域は、エミッタ領域であり、
前記第1電極層は、エミッタ電極層であり、
前記第1導電型のドリフト層は、第2導電型のコレクタ層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。 - 請求項1に記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
前記ドリフト層となる第1導電型の第1半導体層を備える半導体基体を準備する半導体基体準備工程と、
前記第1半導体層に溝を形成する溝形成工程と、
前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、
多段階イオン注入法により前記第1半導体層に第2導電型不純物をイオン注入して、前記ボディ層となる第2導電型の第2半導体層を形成する第2半導体層形成工程と、
前記第2半導体層内に、少なくとも一部が前記溝の内周面に露出するように第1導電型の第1半導体領域を形成する第1半導体領域形成工程と、
前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、
前記第2半導体層及び前記保護絶縁膜を覆うように前記第1電極層を形成する第1電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、
前記第2半導体層形成工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在することとなるように第2導電型不純物をイオン注入することを特徴とするトレンチゲートパワー半導体装置。 - 請求項5に記載のトレンチゲートパワー半導体装置の製造方法において、
前記第2半導体層形成工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも0.2μm以上深い位置に存在することとなるように第2導電型不純物をイオン注入することを特徴とするトレンチゲートパワー半導体装置。 - 請求項1に記載のトレンチゲートパワー半導体装置を製造するためのトレンチゲートパワー半導体装置の製造方法であって、
前記ドリフト層となる第1導電型の第1半導体層及び前記ボディ層となる第2導電型の第2半導体層を備え、前記第1半導体層上に前記第2半導体層が積層された構造の半導体基体を準備する半導体基体準備工程と、
前記第2半導体層の表面から前記第1半導体層に達するように溝を形成する溝形成工程と、
前記溝の内周面にゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜の内周面にゲート電極層を形成するゲート電極層形成工程と、
前記第2半導体層内に、少なくとも一部が前記溝の内周面に露出するように第1導電型の第1半導体領域を形成する第1半導体領域形成工程と、
前記ゲート電極層を覆うように保護絶縁膜を形成する保護絶縁膜形成工程と、
前記第2半導体層及び前記保護絶縁膜を覆うように前記第1電極層を形成する第1電極層形成工程とをこの順序で含むトレンチゲートパワー半導体装置の製造方法であって、
前記半導体基体準備工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも深い位置に存在する半導体基体を準備することを特徴とするトレンチゲートパワー半導体装置。 - 請求項7に記載のトレンチゲートパワー半導体装置の製造方法において、
前記第2半導体層準備工程においては、前記ボディ層における第2導電型不純物の濃度が最大値を示す深さ位置が、前記ボディ層の表面の深さ位置と前記ボディ層の底面の深さ位置との中間に位置する深さ位置よりも0.2μm以上深い位置に存在する半導体基体を準備することを特徴とするトレンチゲートパワー半導体装置。 - 請求項5〜8のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、
前記トレンチゲートパワー半導体装置は、トレンチゲートパワーMOSFETであり、
前記第1半導体領域は、ソース領域であり、
前記第1電極層は、ソース電極層であり、
前記第1導電型のドリフト層は、第1導電型のドレイン層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。 - 請求項5〜8のいずれかに記載のトレンチゲートパワー半導体装置の製造方法において、
前記トレンチゲートパワー半導体装置は、トレンチゲートIGBTであり、
前記第1半導体領域は、エミッタ領域であり、
前記第1電極層は、エミッタ電極層であり、
前記第1導電型のドリフト層は、第2導電型のコレクタ層上に配置されていることを特徴とするトレンチゲートパワー半導体装置。
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