JP2001250947A - 電力用半導体素子およびその製造方法 - Google Patents

電力用半導体素子およびその製造方法

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Abstract

(57)【要約】 【課題】低オン電圧を維持し、高い負荷短絡耐量を有す
るIGBTを提供する。 【解決手段】nベース層1 と、nベース層の一方の表面
に選択的に形成されたpベース層7,11と、pベース層の
表面に選択的に形成されたnエミッタ層8 と、nエミッ
タ層とnベース層の間のpベース層上にゲート絶縁膜5
を介して設けられたゲート電極6 と、nベース層の他方
の表面上に形成されたコレクタ層3 と、コレクタ層上に
設けられたコレクタ電極9 と、nエミッタ層上に設けら
れるとともにpベース層上に設けられたエミッタ電極10
とを具備し、pベース層7,11のチャネル領域におけるp
型不純物濃度分布は、nエミッタ層とpベース層との接
合部よりもnベース層寄りの位置に最高濃度を持つ。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、電力変換装置(イ
ンバータ)などに使用されるMOSFET(絶縁ゲート
型電界効果トランジスタ)を有する電力用半導体素子お
よびその製造方法に係り、特に負荷短絡耐量を向上させ
る素子構造とその製造方法に関するもので、例えばIG
BT(Insulated Gate Bipolar Transistor ;絶縁ゲー
ト型バイポーラトランジスタ)、パワーMOSFET、
MCT(MOS制御型サイリスタ)、IEGT(Inject
ion Enhanced Gate Transistor;電子注入促進効果を有
するMOSトランジスタ)などに使用される。
【0002】
【従来の技術】近年のパワーエレクトロニクス分野にお
ける電源機器の小型化、高性能化への要求を受けて、電
力用半導体素子(スイッチング素子)では、高耐圧化、
大電流化と共に、低損失化、高破壊耐量化、高速化に対
する性能改善が注力されている。特に高耐圧化、高電流
化という点で、300V程度以上の耐圧を有する電力用
半導体素子として、パワーMOSFETよりも低オン電
圧を得ることができるパワーIGBTが用いられてい
る。
【0003】パワーIGBTは、MOSゲートにより駆
動されるものであり、MOSゲートを平板状に設けたプ
レーナ構造およびMOSゲートを構内に埋め込み形成し
たトレンチ構造の2種類が広く知られている。トレンチ
IGBTは、トレンチ側壁をチャネル領域とするトレン
チIGBTセルを半導体基板上に多数並設したトレンチ
・ゲート構造を有するものであり、一般的には、トレン
チIGBTはチャネル抵抗の低減により性能を向上(低
損失化)させやすい点でプレーナIGBTよりも有利と
されている。
【0004】図63(a)は、従来のトレンチIGBT
の一部を取り出して概略的に示す断面図である。
【0005】図63(a)に示す構造のトレンチIGB
Tにおいて、101 は高抵抗のn型ベース層であり、この
n型ベース層101 の表面側にはp型ベース層107 が形成
され、この表面からn型ベース層101 に達する深さのト
レンチ104 が形成され、このトレンチ104 の内部には、
ゲート絶縁膜105 を介してトレンチ・ゲート電極106が
埋め込み形成されている。各トレンチ104 で挟まれた領
域のp型ベース層107の表面には、トレンチ104 の側面
に接するように選択的に高不純物濃度のn型エミッタ層
108 が形成されている。なお、各トレンチ・ゲート電極
106 は、例えばゲート電極コンタクト用の広いパッド
(図示せず)まで引き出されている。
【0006】上記n型エミッタ層108 およびp型ベース
層107 上にはエミッタ電極110 が設けられており、この
エミッタ電極110 によってn型エミッタ層108 とp型ベ
ース層107 は短絡している。また、前記トレンチ・ゲー
ト電極106 上には層間絶縁膜112 が設けられており、ト
レンチ・ゲート電極106 とエミッタ電極110 とは接しな
いようになっている。
【0007】前記n型ベース層101 、p型ベース層107
、n型エミッタ層108 、ゲート絶縁膜105 およびトレ
ンチ・ゲート電極106 は、p型ベース層107 のトレンチ
104 に接する表面部分に形成されるチャネル領域CHを
通じてn型エミッタ層108 からn型ベース層101 に電子
を注入するMOSFETを構成している。
【0008】一方、n型ベース層101 の裏面側には、n
型バッファ層102 を介して高不純物濃度のp型コレクタ
層103 が形成され、p型コレクタ層103 上にはコレクタ
電極109 が設けられている。なお、上記n型バッファ層
102 は、必要とする耐圧が別の方法で満たされる場合に
は省略される。
【0009】図63(b)は、図63(a)中のX−X
´ に沿うチャネル領域CHを含む活性領域における不
純物濃度分布を示す。ここで、121 はn型ベース層101
のn型不純物濃度分布、122 はp型ベース層107 のp型
不純物濃度分布、123 はn型エミッタ層108 のn型不純
物濃度分布を示している。上記p型不純物濃度分布122
の最高濃度Cp0 の位置は、n型エミッタ層108 とp型ベ
ース層107 との接合付近にあり、p型ベース層107 とn
型ベース層101 の接合に近づくほどp型不純物濃度は徐
々に下がっていく。
【0010】次に、図63(a)に示した構造のトレン
チIGBTの製造工程の概要を説明する。まず、p型ベ
ース層107 上にn型バッファ層102 を介して形成された
n型ベース層101 の表層部に拡散によりp型ベース層10
7 を形成する。そして、このp型ベース層107 の表層部
に多数のストライプ状の平面パターンを有するようにn
型エミッタ層(ソース領域)108 を拡散により形成す
る。これにより、p型ベース層107 の露出部も多数のス
トライプ状の平面パターンを有するようになる。
【0011】次に、各エミッタ層108 中に、ストライプ
状の平面パターンを有するトレンチ104 をn型ベース層
101 に達する深さ(つまり、n型エミッタ層108 とp型
ベース層107 を貫通する深さ)まで形成した後、トレン
チ104 の内壁面および基板上にゲート絶縁膜(SiO膜
等)105 を形成する。
【0012】次に、CVD(化学気相成長)法により、
トレンチ・ゲート電極用のP(リン)を含有させたポリ
シリコン106 をトレンチ104 の内部および基板上のゲー
ト絶縁膜105 上に堆積させる。
【0013】この後、トレンチ・ゲート引き出しパター
ンに基づいてトレンチ・ゲート電極106 を引き出すため
のパターニングを行ってゲート電極コンタクト用の広い
パッド(図示せず)を形成するとともに、トレンチ内部
のポリシリコン106 の上面をエッチバックして基板表面
と同一面内となるようにする。
【0014】次に、基板上の全面に層間絶縁膜112 を堆
積させた後、ゲート電極コンタクト用のパッド上で層間
絶縁膜112 にゲート電極引き出し用の大きなコンタクト
ホールを開口するとともに、トレンチ開口周辺部の層間
絶縁膜112 およびその下の基板表面のゲート絶縁膜105
にエミッタ・ベース引き出し用のコンタクトホールを開
口する。
【0015】次に、基板上の全面に金属配線層(例えば
アルミ配線層)をスパッタ法により形成し、所要のパタ
ーニングを行ってエミッタ電極(ソース・ベース電極)
110およびゲート電極(図示せず)を形成する。さら
に、基板裏面にはコレクタ電極109 を形成する。
【0016】次に、図63(a)のトレンチIGBTの
動作について説明する。
【0017】素子がターンオンする時には、コレクタ電
極109 とエミッタ電極110 との間にコレクタ電圧VCE
が印加された状態で、トレンチ・ゲート電極106 とエミ
ッタ電極110 との間に所定の正のゲート電圧VGEを印
加する。これにより、p型ベース層107 のゲート電極10
6 に接したチャネル領域CHがn型に反転して反転層
(n型チャネル)が形成されるので、エミッタ電極110
から電子が反転層を通じてn型ベース層101 に注入さ
れ、n型バッファ層102 を介してp型コレクタ層103 に
達する。この際、p型コレクタ層103 とn型ベース層10
1 との間がn型バッファ層102 を介して順バイアスさ
れ、p型コレクタ層103 より正孔がn型バッファ層102
を経由してn型ベース層101 に注入される。このよう
に、n型ベース層101 に電子と正孔の両方が注入される
結果、n型ベース層101 領域で伝導率変調が起こり、n
型ベース層101 の抵抗が大幅に低減し、素子が通電(タ
ーンオン)する。
【0018】一方、素子がターンオフする時には、トレ
ンチ・ゲート電極106 にエミッタ電極110 に対して負の
電圧が印加されることによって、前記反転層が消失し
て、電子注入が停止する。一方、n型ベース層101 内
に蓄積されていた正孔は、その一部がp型ベース層107
を介してエミッタ電極110 に排出され、残りの正孔が電
子と再結合して消滅し、素子がターンオフする。
【0019】ここで、素子が負荷短絡状態になった場
合、素子は導通状態でコレクタ電極109 に電源電圧が印
加され、これによって素子には短絡ピーク電流Icp が流
れ、ある一定時間tsc で素子が破壊する。負荷が短絡し
てから素子破壊に至るまでの時間が負荷短絡耐量tsc で
ある。ここで、IGBTの短絡ピーク電流Icp が大きく
なると負荷短絡耐量tsc は小さくなることが確認されて
いる。この理由は、短絡ピーク電流による熱破壊であ
る。
【0020】上記した従来のトレンチIGBTは、チャ
ネル密度を大きくすることができ、オン電圧を低減する
ことができたが、一方では、チャネル密度の増加は電流
を流し易くなる結果、短絡ピーク電流Icp が大きくな
り、負荷短絡耐量tsc が小さくなるという問題があっ
た。
【0021】なお、図63(a)に示した構造のトレン
チIGBTにおいて、トレンチ・ゲート電極106 の間隔
(セルピッチ)Pが比較的広く、コンタクト開口幅が加
工精度に比べてある程度広い場合には、エミッタ層108
とベース層107 とをトレンチ104 に平行な方向の全面で
エミッタ電極110 により短絡する。
【0022】一方、セルピッチを縮小していくと、コン
タクト開口幅が小さくなり、エミッタ層108 とベース層
107 とをトレンチ平行方向の全面でエミッタ電極110 に
より短絡することが困難になる。この問題を解決するた
めには、トレンチIGBTのエミッタ層108 が梯子状の
平面パターンを有するように、つまり、ベース層107の
方形状の露出部が点在するように形成することが提案さ
れている。
【0023】さらに、エミッタ層108 が全体としてメッ
シュ(格子)あるいはオフセットを有するメッシュ(千
鳥模様の格子)状の平面パターンを有するように、つま
り、トレンチ104 に沿って帯状のエミッタ層108 とベー
ス層107 の帯状の露出部が交互に存在するように形成す
ることが提案されている。
【0024】さらに、隣り合うエミッタ層108 間のベー
ス層107 にエミッタコンタクト用のトレンチを形成し、
このトレンチ内部でエミッタ層108 の側面およびベース
層107 にコンタクトするようにエミッタ電極110 を形成
するトレンチコンタクト構造も提案されている。
【0025】上記したような各種の構造のトレンチIG
BTにおいても、図63(a)に示した構造のトレンチ
IGBTと同様の問題がある。
【0026】図64(a)は、従来のプレーナゲート構
造のIGBTの一例を概略的に示す断面図である。
【0027】図中、201 はn型ベース層、202 はp型基
板、203 はゲート絶縁膜、205 はプレーナゲート電極、
206 はp型ベース層、207 はn型エミッタ層、208 はコ
レクタ電極、209 はエミッタ電極である。
【0028】図64(b)は、図64(a)中のY−Y
´ に沿うチャネル領域CHを含む活性領域のチャネル
長方向における不純物濃度分布を示す。ここで、212 は
n型エミッタ層207 のn型不純物濃度分布、211 はp型
ベース層206 のp型不純物濃度分布、210 はn型ベース
層201 のn型不純物濃度分布である。
【0029】図64(a)に示す構造のプレーナIGB
Tは、図63(a)に示したトレンチIGBTと比べ
て、ゲート構造が異なるが、動作は基本的に同じである
ので、その詳細な説明を省略する。このようなプレーナ
IGBTにおいても、図63(a)に示した構造のトレ
ンチIGBTと同様の問題がある。
【0030】
【発明が解決しようとする課題】以上述べたように、従
来のトレンチIGBTは、オン電圧を低減することはで
きるが、短絡ピーク電流Icp が大きくなり、負荷短絡耐
量tsc が小さくなるという問題がある。
【0031】本発明は上記の問題点を解決すべくなされ
たもので、低いオン電圧を維持しつつ、負荷短絡時に生
じる短絡ピーク電流を抑えることによって高い負荷短絡
耐量を実現し得る電力用半導体素子およびその製造方法
を提供することを目的とする。
【0032】
【課題を解決するための手段】本発明の第1の電力用半
導体素子は、第1導電型ベース層と、前記第1導電型ベ
ース層の一方の表面に選択的に形成された第2導電型ベ
ース層と、前記第2導電型ベース層の表面に選択的に形
成された第1導電型エミッタ層またはソース層と、前記
第1導電型エミッタ層またはソース層と前記第1導電型
ベース層の間の前記第2導電型ベース層上にゲート絶縁
膜を介して設けられたゲート電極と、前記第1導電型ベ
ース層の他方の表面上に形成された、あるいは一方の表
面上に選択的に形成されたコレクタ層またはドレイン層
と、前記コレクタ層またはドレイン層上に設けられた第
1の主電極と、前記第1導電型エミッタ層またはソース
層上に設けられるとともに前記第2導電型ベース層上に
設けられた第2の主電極とを具備し、前記第2導電型ベ
ース層のうちで前記ゲート電極と第2の主電極との間に
所定のゲート電圧を印加することによって前記第2導電
型ベース層と前記ゲート絶縁膜との界面に形成されるチ
ャネル領域における第2導電型の不純物濃度分布は、前
記第1導電型エミッタ層またはソース層と前記第2導電
型ベース層との接合部よりも第1導電型ベース層寄りの
位置に最高濃度を持つことを特徴とする。
【0033】本発明の第2の電力用半導体素子は、第1
導電型ベース層と、前記第1導電型ベース層の一方の表
面に選択的に形成された第2導電型ベース層と、前記第
2導電型ベース層の表面に選択的に形成された第1導電
型エミッタ層またはソース層と、前記第1導電型エミッ
タ層またはソース層と前記第1導電型ベース層の間の前
記第2導電型ベース層上にゲート絶縁膜を介して設けら
れたゲート電極と、前記第1導電型ベース層の他方の表
面上に形成された、あるいは一方の表面上に選択的に形
成されたコレクタ層またはドレイン層と、前記コレクタ
層またはドレイン層上に設けられた第1の主電極と、前
記第1導電型エミッタ層またはソース層上に設けられる
とともに前記第2導電型ベース層上に設けられた第2の
主電極とを具備し、前記ゲート電極と第2の主電極との
間に所定のゲート電圧を印加することによって前記第2
導電型ベース層と前記ゲート絶縁膜との界面に形成され
るチャネル領域における第2導電型の不純物濃度は、チ
ャネル長方向において一定であることを特徴とする。
【0034】本発明の第1の電力用半導体素子の製造方
法は、第1導電型ベース層を形成する工程と、前記第1
導電型ベース層の一方の表面に選択的に第2導電型ベー
ス層を形成する工程と、前記第2導電型ベース層の表面
に選択的に第1導電型エミッタ層またはソース層を形成
する工程と、前記第1導電型エミッタ層またはソース層
と前記第1導電型ベース層との間の第2導電型ベース層
の表面上にゲート絶縁膜を介してゲート電極を設ける工
程と、前記第1導電型ベース層の他方の表面上に、ある
いは前記第1導電型ベース層の一方の表面上に選択的に
コレクタ層またはドレイン層を形成する工程と、前記コ
レクタ層またはドレイン層上に第1の主電極を形成する
工程と、前記第1導電型エミッタ層またはソース層およ
び前記第2導電型ベース層の両方にコンタクトする第2
の主電極を形成する工程とを具備し、前記第2導電型ベ
ース層を形成する際、少なくともチャネル領域となる部
分における第2導電型の不純物濃度分布は、前記第1導
電型エミッタ層またはソース層と前記第2導電型ベース
層との接合部よりも第1導電型ベース層寄りの位置に最
高濃度を持つように形成することを特徴とする。
【0035】本発明の第2の電力用半導体素子の製造方
法は、第1導電型ベース層を形成する工程と、前記第1
導電型ベース層の一方の表面に選択的に第2導電型ベー
ス層を形成する工程と、前記第2導電型ベース層の表面
に選択的に第1導電型エミッタ層またはソース層を形成
する工程と、前記第1導電型エミッタ層またはソース層
と前記第1導電型ベース層との間の第2導電型ベース層
の表面上にゲート絶縁膜を介してゲート電極を設ける工
程と、前記第1導電型ベース層の他方の表面上に、ある
いは前記第1導電型ベース層の一方の表面上に選択的に
コレクタ層またはドレイン層を形成する工程と、前記コ
レクタ層またはドレイン層上に第1の主電極を形成する
工程と、前記第1導電型エミッタ層またはソース層およ
び前記第2導電型ベース層の両方にコンタクトする第2
の主電極を形成する工程とを具備し、前記第2導電型ベ
ース層を形成する際、前記第1導電型ベース層の表面に
深さ方向に一定の第1の濃度でエピタキシャル成長を行
わせ、引き続き、表面に深さ方向に一定の第1の濃度以
下の第2の濃度でエピタキシャル成長を行わせることを
特徴とする。
【0036】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態(以下、実施形態という)を詳細に説明する。
【0037】<第1の実施形態>(ベース底にP+層が
ある構造) 図1(a)は、本発明の電力用半導体素子の第1の実施
形態に係るトレンチIGBTを示す断面図である。
【0038】図1(a)中、1は高抵抗の第1導電型
(本例ではn型)のベース層(本例ではn- ベース層)
であり、このn型ベース層1の表面側には高不純物濃度
の第2導電型(本例ではp型)のベース層(本例ではp
+ ベース層)11が形成されており、このp型ベース層
11の表面にはp型ベース層11の濃度より低い不純物
濃度のp型ベース層7が形成されている。上記p型ベー
ス層7の表面からp型ベース層11を貫通してn型ベー
ス層1に達する深さのトレンチ4が形成されており、各
トレンチ4で挟まれた領域のp型ベース層7の表面に
は、トレンチ4の側面に接するように選択的に高不純物
濃度のn型エミッタ層(本例ではn+ エミッタ層)8が
形成されている。そして、各トレンチ4の内部には、ゲ
ート絶縁膜5を介してトレンチ・ゲート電極6がそれぞ
れ埋め込み形成されている。
【0039】この場合、p型ベース層7中におけるn型
エミッタ層8(MOSトランジスタのソース領域)は、
例えば複数列のストライプ状の平面パターンを有するよ
うに形成されており、各n型エミッタ層8の幅方向中央
部にトレンチ4が形成されている。換言すれば、トレン
チ4およびトレンチ・ゲート電極6は複数列のストライ
プ状のパターンを有するように形成されている。
【0040】上記n型エミッタ層8およびp型ベース層
7上には、ゲート電極6とは接しないように、かつ、n
型エミッタ層8とp型ベース層7を短絡するための例え
ばアルミ配線からなるエミッタ(E)電極10が設けら
れている。この場合、p型ベース層7上およびトレンチ
・ゲート電極6上には層間絶縁膜12が堆積されてお
り、この層間絶縁膜12に開口されたソース・ベース引
き出し用のコンタクトホールを通じてn型エミッタ層8
の一部およびp型ベース層7の一部に共通にコンタクト
するように前記エミッタ電極10が設けられている。
【0041】なお、前記各トレンチ・ゲート電極6は例
えばゲートコンタクトパッド(図示せず)まで引き出さ
れており、このゲートコンタクトパッドにコンタクトす
るようにゲート(G)電極が設けられている。
【0042】前記n型ベース層1、p型ベース層7、p
型ベース層11、n型エミッタ層8、ゲート絶縁膜5お
よびゲート電極6は、p型ベース層7およびp型ベース
層11のトレンチ4に接する表面部分に形成されるチャ
ネル領域CHを通じてn型エミッタ層8からn型ベース
層1に電子を注入するMOSFETを構成している。
【0043】一方、前記n型ベース層1の裏面側には、
n型バッファ層2を介して高不純物濃度のp型コレクタ
層3が形成され、p型コレクタ層3上にはコレクタ
(C)電極9が設けられている。なお、上記n型バッフ
ァ層2は、必要とする耐圧が別の方法で満たされる場合
には省略される。このことは、以下の実施形態において
も同様である。
【0044】なお、前記n型ベース層1、n型バッファ
層2、p型コレクタ層3は、p型コレクタ層3(半導体
基板)上にn型バッファ層2、n型ベース層1を順次エ
ピタキシャル成長させたものである。
【0045】図1(b)は、図1(a)中のA−A´線
に沿って、チャネル領域CHを含む活性領域の深さ方向
における不純物濃度分布を示す。ここで、21はn型エ
ミッタ層8のn型不純物濃度分布、22はp型ベース層
7のp型不純物濃度分布、23はp型ベース層11のp
型不純物濃度分布、24はn型ベース層1のn型不純物
濃度分布、Cp1 はp型不純物濃度分布の最高濃度位置を
示している。
【0046】次に、図1(a)の構成のIGBT素子の
動作について説明する。
【0047】素子がターンオンする時には、コレクタ電
極9とエミッタ電極10との間にコレクタ電圧VCEが
印加された状態で、ゲート電極6とエミッタ電極10と
の間に所定の正のゲート電圧VGEを印加する。これに
より、チャネル領域CHがn型に反転して反転層(n型
チャネル)が形成されるので、エミッタ電極10から電
子が反転層を通じてn型ベース層1に注入され、n型バ
ッファ層2を介してp型コレクタ層3に達する。この
際、p型コレクタ層3とn型ベース層1との間がn型バ
ッファ層2を介して順バイアスされ、p型コレクタ層3
より正孔がn型バッファ層2を経由してn型ベース層1
に注入される。このように、n型ベース層1に電子と正
孔の両方が注入される結果、n型ベース層1領域で伝導
率変調が起こり、n型ベース層1の抵抗が大幅に低減
し、素子が通電(ターンオン)する。
【0048】一方、素子がターンオフする時には、ゲー
ト電極6にエミッタ電極10に対して負の電圧が印加さ
れることによって、チャネル領域CHに形成されていた
反転層が消失して、電子注入が停止する。そして、n型
ベース層1内に蓄積されていた正孔は、その一部がp型
ベース層11およびp型ベース層7を介してエミッタ電
極10に排出され、残りの正孔が電子と再結合して消滅
し、素子がターンオフする。
【0049】ここで、素子が負荷短絡状態になった場
合、素子は導通状態でコレクタ電極9に電源電圧が印加
され、これによって素子には短絡ピーク電流Icp が流
れ、ある一定時間tsc で素子が破壊する。負荷が短絡し
てから素子破壊に至るまでの時間が負荷短絡耐量tsc で
ある。IGBTの短絡ピーク電流Icp が大きくなると負
荷短絡耐量tsc は小さくなることが確認されている。こ
の理由は、短絡ピーク電流による熱破壊である。
【0050】図1(a)の構造のI GBTによれば、短
絡ピーク電流とほぼ同じ静特性での電流の飽和値を小さ
くすることによって負荷短絡耐量を大きくすることがで
きるようになる。この負荷短絡耐量が向上する理由を以
下に述べる。
【0051】一般に、オン状態にあるI GBTのコレク
タ電圧VCEをさらに増大すると、それに伴ってp型ベ
ース層11のチャネル領域CHの点Qでの電位も上昇
し、ゲート電位と点Qでのベース電位との電位差が閾値
電圧よりも小さくなる。これにより、反転層を維持する
ことができなくなって空乏化(ピンチオフ)し、チャネ
ル領域の抵抗が無限大となり、IGBTの電流が飽和す
る。
【0052】本実施形態では、チャネル領域CHにおい
て閾値電圧はp型ベース層7よりも高濃度のp型ベース
層11の部分で決まることから、ピンチオフも高濃度の
p型ベース層11で起こる。
【0053】次に、図1(a)のトレンチIGBTの電
流の飽和値が従来のトレンチIGBTの電流の飽和値よ
りも小さくなることを説明する。
【0054】図2(a)は、図1中のチャネル領域CH
の深さ方向における電圧分布と、図63(a)に示した
トレンチIGBTの電圧分布を対比して示している。
【0055】なお、図2(a)において、縦軸は、n型
エミッタ層8とエミッタ電極10の境界を原点にとって
エミッタ電極10からコレクタ電極9への距離を示し、
横軸は、エミッタ電極10を基準(接地)とした電圧を
示す。
【0056】図2(b)は、図1(a)のトレンチIG
BTのコレクタ電圧対コレクタ電流静特性をシミュレー
ションした結果と、図63(a)に示したトレンチIG
BTのシミュレーション結果を対比して示している。
【0057】図2(a)から分かるように、従来のトレ
ンチIGBTのコレクタ電圧VCEは、ピンチオフする
電圧Vpin と、ピンチオフ点からn型ベース層1までの
チャネル領域CHの抵抗による電圧Vpin-chと、n型ベ
ース層1とp型コレクタ層3との電圧Vch-coll を足し
合わせたVCE(1)(=Vpin +Vpin-ch+Vch-coll)で
ある。
【0058】これに対して、本実施形態では、ピンチオ
フ点を高濃度のp型ベース層11に持ってくることによ
り、ピンチオフ点からn型ベース層1までのチャネル領
域CHの抵抗による電圧Vpin-chを取り除いているの
で、コレクタ電圧VCEは、ピンチオフする電圧Vpin
と、n型ベース層1とp型コレクタ層3との電圧Vch-c
oll を足し合わせたVCE(2)(=Vpin +Vch-coll )
であり、従来のコレクタ電圧VCE(1) よりも小さくな
る。
【0059】また、IGBTの飽和電流の飽和値は、コ
レクタ電圧VCEの二乗で変化するので、本実施形態に
おけるコレクタ電圧VCE(2) は従来のコレクタ電圧VCE
(1)よりも小さいことから、図2(b)から分かるよう
に、本実施形態の方が従来のIGBTよりも小さくな
る。したがって、負荷短絡耐量とIGBTの電流の飽和
値との関係から、本実施形態は、電流の飽和値が小さく
なることによって、負荷短絡耐量が大きくなる。
【0060】具体的には、従来のトレンチIGBTでの
p型ベース層7の濃度ピークがエミッタ側から0.5μ
mの深さにあり、これに対するIGBTの電流の飽和値
は2300A/cm2 であり、負荷短絡耐量が1μs以
下であった。
【0061】これに対して、本実施形態では、高濃度p
型ベース層11をエミッタ側から3μmの深さに設ける
ことによって、IGBTの電流の飽和値が800A/c
2になることを確認でき、負荷短絡耐量は20μsを
持つことが可能となった。
【0062】なお、上記例では、トレンチIGBTのエ
ミッタ領域、ベース領域の露出部(エミッタ電極とのコ
ンタクト領域)の平面パターンは、前述した図63
(a)に示した従来例としてものと同様であるもの場合
を示したが、これに限らず、各種の変形が可能である。
【0063】(第2の実施形態)(pベース層の途中に
p+ピークがある場合) 図3(a)は、本発明の電力用半導体素子の第2の実施
形態に係るトレンチIGBTを示す断面図である。
【0064】図3(a)のトレンチIGBTは、前述し
た図1(a)のトレンチIGBTと比べて、p型ベース
層7の不純物濃度分布22のピークCp2 よりも深い位置
に不純物濃度分布のピークCp1 を持つp型ベース層11
が形成されており、例えばp型ベース層7の深さ方向の
途中に高濃度p型ベース層11が形成されている点が異
なり、その他は同じであるので図1(a)中と同一符号
を付している。
【0065】図3(b)は、図3(a)中のB−B´線
に沿って、チャネル領域CHを含む活性領域の深さ方向
における不純物濃度分布を示す。ここで、21はn型エ
ミッタ層8の不純物濃度分布、22はp型ベース層7の
不純物濃度分布、23はp型ベース層11の不純物濃度
分布、24はn型ベース層1の不純物濃度分布を示して
いる。
【0066】図3(a)のトレンチIGBTの動作は、
前述した図1(a)のトレンチIGBTの動作と比べ
て、基本的には同じであり、チャネル領域CHにおいて
閾値電圧は高濃度のp型ベース層11で決まることか
ら、ピンチオフは高濃度のp型ベース層11の点Qで起
こる。
【0067】上記したようにピンチオフ点を高濃度のp
型ベース層11の点Qに持ってくることにより、本実施
形態のIGBTのコレクタ電圧VCEは従来のコレクタ
電圧VCEよりも小さく、飽和の電流値も従来の飽和の
電流値より小さくなる。
【0068】なお、本実施形態では、p型ベース層7の
不純物濃度分布22のピークCp2 よりも深い位置に不純
物濃度分布のピークCp1 を持つp型ベース層11を形成
することを特徴とするものであり、p型ベース層11の
不純物濃度分布のピークCp1を図4、図5、図6、図7
に示すように変更することも可能である。
【0069】筆者らの研究の結果、表1に示すように、
p型ベース層7の表面からp型ベース層7とn型ベース
層1の接合までの間で高濃度p型ベース層11の位置あ
るいは高濃度p型ベース層11のp型不純物濃度分布の
濃度ピークCp1 を0.5μm間隔で順に深くした結果、
表面から1μm以下では所望の負荷短絡耐量(短絡ピー
ク電流Icp が流れてから素子の短絡保護回路の動作が開
始するまでの所要時間、例えば14μs以上)が得られ
ることを確認した。
【0070】
【表1】
【0071】なお、高濃度p型ベース層11をイオン注
入およびアニールにより形成することによって形成する
場合には、加速電圧(エネルギー、eV)を大きくする
と、p型不純物濃度分布の濃度ピークが変化することに
着目し、所望の負荷短絡耐量が得られるように加速電圧
を設定するようにしてもよい。この加速電圧と負荷短絡
耐量との関係をシミュレーションした結果を表2に示
す。
【0072】
【表2】
【0073】本実施形態においては、前記第1の実施形
態と同様に、チャネル領域CHにおける不純物濃度分布
は、エミッタ層8とベース層7との接合部よりもn型ベ
ース層1寄りの位置に最高濃度位置を持っている。しか
も、図8に示すように、n型ベース層1表面のp型ベー
ス層およびn型エミッタ層の不純物濃度分布は、p型ベ
ース層のp型不純物濃度分布23とn型エミッタ層のn
型不純物濃度分布21の重ね合わせによって形成される
n型エミッタ層とp型ベース層との接合部の不純物濃度
勾配aよりも小さい不純物濃度勾配bを、前記接合部と
p型不純物濃度分布の最高濃度位置Cp1 との間に持つこ
とを特徴とするものである。
【0074】また、本実施形態におけるチャネル領域C
Hの特徴をチャネルコンダクタンスに着目すると、以下
のように表現できる。ここで、p型ベース層11の点Q
を境目として、点Qとn型エミッタ層8の間のチャネル
コンダクタンスをg1、点Qとn型ベース層1の間のチ
ャネルコンダクタンスをg2と定義する。チャネルコン
ダクタンスが大きいほど電圧降下が小さくなるというこ
とを考慮すると、従来の構造においてはg2よりもg1
が大きかった(g2<g1)が、本実施形態において
は、前述したようにピンチオフ点を高濃度のp型ベース
層11の点Qに持ってくることによってピンチオフ点か
らn型ベース層1との間のチャネル領域の抵抗による電
圧Vpin-ch を取り除くというのことは、g2をg1以上
(g2≧g1)の大きさにすることである。
【0075】(第3の実施形態)(チャネル側壁付近の
みにP+がある場合) 上記第2の実施形態においては、隣接するトレントの相
互間にp型ベース層11が存在する例を図示したが、p
型ベース層11がチャネル側壁付近のみに存在する構造
である場合にも、p型ベース層11が例えば前述した図
1(b)、図3(b)、図4、図5、図6、図7に示し
たような不純物濃度分布を有することによって、第2の
実施形態の効果と同様の効果が得られるものであり、以
下、その一例に係る第3の実施形態を説明する。
【0076】図9は、本発明の電力用半導体素子の第3
の実施形態に係るトレンチIGBTを示す断面図であ
る。
【0077】図9のトレンチIGBTは、前述した図1
(a)のトレンチIGBTと比べて、p型ベース層7内
でチャネル側壁付近のみに高濃度のp型ベース層11が
形成されている点が異なり、その他は同じであるので図
1(a)中と同一符号を付している。ここでは、p型ベ
ース層11は、n型ベース層1に接し、且つ、トレンチ
4に接し、なお且つ、トレンチ4の近傍にのみ形成され
ている。この場合におけるp型ベース層11の不純物濃
度分布は、図1(b)あるいは図4、図7に示したよう
なものとなる。
【0078】なお、本実施形態では、p型ベース層7内
にそれよりも高濃度のp型ベース層11を形成する点に
特徴があり、p型ベース層11を、n型ベース層1に接
しないようにその近傍で、且つ、トレンチ4に接し、な
お且つ、トレンチ4近傍にのみ形成してもよい。この場
合におけるp型ベース層11の不純物濃度分布は、図3
(b)あるいは図5、図6に示したようなものとなる。
【0079】図9のトレンチIGBTの動作は、前述し
た図1(a)のトレンチIGBTの動作と比べて、基本
的には同じであり、チャネル領域CHにおいて閾値電圧
は高濃度のp型ベース層11で決まることから、ピンチ
オフは高濃度のp型ベース層11の点Qで起こる。
【0080】上記したように本実施形態のIGBTは、
ピンチオフ点を高濃度のp型ベース層11の点Qに持っ
てくることにより、前述した第2の実施形態と同様にチ
ャネルコンダクタンスをg2≧g1に設定している。こ
れにより、コレクタ電圧VCEは従来のコレクタ電圧V
CEよりも小さく、飽和の電流値も従来の飽和の電流値
より小さくなり、負荷短絡耐量が従来よりも大きくな
る。
【0081】(第4の実施形態)(トレンチコンタク
ト) 図10は、本発明の電力用半導体素子の第4の実施形態
に係るトレンチIGBTを示す断面図である。
【0082】図10のトレンチIGBTは、前述した図
1(a)のトレンチIGBTと比べて、p型ベース層7
を貫通してp型ベース層11に接するかあるいはp型ベ
ース層11の途中の深さまで達するトレンチ13が形成
されており、エミッタ電極10は、n型エミッタ層8と
p型ベース層7の表面に設けられるとともにトレンチ1
3内部に埋め込まれることによってp型ベース層7だけ
でなくp型ベース層11にも接している(トレンチコン
タクト)点が異なり、その他は同じであるので図1
(a)中と同一符号を付している。
【0083】図10中のp型ベース層7およびp型ベー
ス層11のトレンチ4に接した部分(チャネル領域C
H)を含む活性領域の深さ方向における不純物濃度分布
の一例は、図1(a)あるいは図4、図7に示したよう
なものとなる。
【0084】図10のトレンチIGBTの動作は、前述
した図1(a)のトレンチIGBTの動作と比べて、基
本的には同じであり、チャネル領域CHにおいて閾値電
圧は、トレンチ13の底面より下の高濃度のp型ベース
層11の不純物濃度分布の濃度ピークCp1 で決まる(従
来のトレンチコンタクトでは、p型ベース層7の不純物
濃度分布23の濃度ピークCp2 で決まる)ことから、ピ
ンチオフは高濃度のp型ベース層11の点Qで起こる。
【0085】上記したように本実施形態のIGBTは、
トレンチコンタクトによる耐ラッチアップ特性の向上が
可能であり、ピンチオフ点を高濃度のp型ベース層11
の点Qに持ってくることにより、前述した実施形態と同
様にチャネルコンダクタンスをg2≧g1に設定してい
る。これにより、コレクタ電圧VCEは従来のコレクタ
電圧VCEよりも小さく、飽和の電流値も従来の飽和の
電流値より小さくなり、負荷短絡耐量が従来よりも大き
くなる。
【0086】(第5の実施形態)(トレンチコンタクト
の変形例) 図11は、本発明の電力用半導体素子の第5の実施形態
に係るトレンチIGBTを示す断面図である。
【0087】図11のトレンチIGBTは、前述した図
10のトレンチIGBTと比べて、n型エミッタ層8は
p型ベース層7の表面全面に設けられており、エミッタ
電極10はトレンチ13内部でn型エミッタ層8の側面
にも接している点が異なり、その他は同じであるので図
10中と同一符号を付している。
【0088】図11のトレンチIGBTの動作は、前述
した図10のトレンチIGBTの動作と比べて基本的に
同様である。
【0089】図11のトレンチIGBTの効果は、前述
した図10のトレンチIGBTの動作と比べて、基本的
に同様であるが、エミッタ電極10とn型エミッタ層8
の接触面積を稼ぐこができるので、トレンチ間隔ひいて
はセルピッチをさらに縮小することができるという利点
がある。
【0090】<第6の実施形態>(エピタキシャル) 図12(a)は、本発明の電力用半導体素子の第6の実
施形態に係るトレンチIGBTを示す断面図である。
【0091】図12(a)のトレンチIGBTは、前述
した図1(a)のトレンチIGBTと比べて、p型ベー
ス層7の全てがp型ベース層11に置き換えられている
点が異なり、その他は同じであるので図1(a)中と同
一符号を付している。つまり、n型ベース層1の表面の
ベース層として不純物濃度が一様のp型ベース層11の
みが形成されている。
【0092】図12(b)は、図12(a)中のC−C
´に沿うチャネル領域CHを含む活性領域の深さ方向に
おける不純物濃度分布を示す。ここで、21はn型エミ
ッタ層8の不純物濃度分布、23はp型ベース層11の
不純物濃度分布、24はn型ベース層1の不純物濃度分
布を示している。
【0093】図12(a)のトレンチIGBTの動作
は、前述した図1(a)のトレンチIGBTの動作と比
べて、基本的には同じであるが、n型ベース層1の表面
のベース層として不純物濃度が一様のp型ベース層11
のみが形成されているので、次の点が異なる。
【0094】オン状態にあるI GBTのコレクタ電圧V
CEをさらに増大すると、それに伴ってp型ベース層1
1のチャネル領域CHの点Qでの電位も上昇し、ゲート
電位と点Qでのベース電位との電位差が閾値電圧よりも
小さくなる。これにより、反転層を維持することができ
なくなって空乏化(ピンチオフ)し、チャネル領域CH
の抵抗が無限大となり、IGBTの電流が飽和する。こ
の際、本実施形態では、チャネル領域CHにおいて閾値
電圧は一定の濃度のp型ベース層11で決まることか
ら、ピンチオフはp型ベース層11の点Qで起こる。
【0095】これにより、図2(a)中に示したよう
に、ピンチオフ点からn型ベース層1までのチャネル領
域の抵抗による電圧Vpin-chを取り除いているので、コ
レクタ電圧VCEは、ピンチオフする電圧Vpin と、n
型ベース層1とp型コレクタ層3との電圧Vch-coll を
足し合わせたVCE(2) (=Vpin +Vch-coll )にな
る。
【0096】したがって、図12(a)のトレンチIG
BTによれば、前述した図1(a)のトレンチIGBT
と基本的に同じ効果が得られる。即ち、図12(a)の
トレンチIGBTは、コレクタ電圧VCEおよび飽和の
電流値がそれぞれ従来のコレクタ電圧VCEおよび飽和
の電流値よりも小さくなり、負荷短絡耐量が従来よりも
大きくなる。
【0097】<第7の実施形態>(プレーナIGBT) 図13(a)は、本発明の電力用半導体素子の第7の実
施形態に係るプレーナIGBTを示す断面図である。
【0098】図13(a)中、301は高抵抗のn型ベ
ース層であり、このn型ベース層301の一方の面には
高不純物濃度のp型コレクタ層302が形成されてお
り、このp型コレクタ層302上にはコレクタ電極30
8が設けられている。
【0099】前記n型ベース層301の他方の面には、
選択的にp型ベース層306が形成されており、このp
型ベース層306の表面には選択的に高不純物濃度のn
型エミッタ層307が形成される。
【0100】前記n型ベース層301上とp型ベース層
306上の一部およびn型エミッタ層307上の一部に
ゲート酸化膜304が設けられており、このゲート酸化
膜304上にプレーナ型のゲート電極305が設けられ
ている。
【0101】このゲート電極305上には層間絶縁膜3
03が設けられており、それに開口されたコンタクトホ
ールを介して前記p型ベース層306の一部とn型エミ
ッタ層307の一部にコンタクトするようにエミッタ電
極309が設けられている。
【0102】なお、前記ゲート電極305は、ゲート酸
化膜304と層間絶縁膜303によって、エミッタ電極
309およびn型ベース層301およびp型ベース層3
06とは絶縁されている。
【0103】さらに、p型ベース層306内には、p型
ベース層306の濃度より高い不純物濃度のp型ベース
層310が設けられている。本例では、p型ベース層3
10は、p型ベース層306内において、n型ベース層
301に接する部分(あるいは、n型ベース層301の
近傍でもよい)に部分的に形成されている。
【0104】前記n型ベース層301、p型ベース層3
06、p型ベース層310、n型エミッタ層307、ゲ
ート酸化膜304およびゲート電極305は、p型ベー
ス層306、p型ベース層310のゲート酸化膜304
に接する表面部分に形成されるチャネル領域CHを通じ
てn型エミッタ層307からn型ベース層301に電子
を注入するMOSFETを構成している。
【0105】図13(b)は、図13(a)中のl−l
´線に沿ってチャネル領域CHを含む活性領域の深さ方
向における不純物濃度分布を示す。ここで、314はn
型エミッタ層307の不純物濃度分布、313はp型ベ
ース層306の不純物濃度分布、312はp型ベース層
310の不純物濃度分布、311はn型ベース層301
の不純物濃度分布を示しており、Cp3 は不純物濃度分布
312の濃度ピークを表し、Cp4 は不純物濃度分布31
3の濃度ピークを表わしている。
【0106】図13(a)中のチャネル領域CHのチャ
ネル長方向における電圧分布および従来のプレーナIG
BTのチャネル領域の深さ方向における電圧分布は、図
2(a)中に示したものと同様である。
【0107】次に、図13(a)の構成のIGBTの動
作について説明する。
【0108】素子がターンオンする時には、コレクタ電
極308とエミッタ電極309との間にコレクタ電圧V
CEが印加された状態で、ゲート電極305とエミッタ
電極309との間に所定の正のゲート電圧VGEを印加
する。これにより、チャネル領域CHがn型に反転して
反転層(n型チャネル)が形成されるので、エミッタ電
極309から電子が反転層を通じてn型ベース層301
に注入され、p型コレクタ層302に達する。この際、
p型コレクタ層302とn型ベース層301との間が順
バイアスされ、p型コレクタ層302より正孔がn型ベ
ース層301に注入される。このように、n型ベース層
301に電子と正孔の両方が注入される結果、n型ベー
ス層301領域で伝導率変調が起こり、n型ベース層3
01の抵抗が大幅に低減し、素子が通電(ターンオン)
する。
【0109】一方、素子がターンオフする時には、ゲー
ト電極305にエミッタ電極309に対して負の電圧が
印加されることによって、チャネル領域CHに形成され
ていた反転層が消失して、電子注入が停止する。そし
て、n型ベース層301内に蓄積されていた正孔は、そ
の一部がp型ベース層306およびp型ベース層310
を介してエミッタ電極309に排出され、残りの正孔が
電子と再結合して消滅し、素子がターンオフする。
【0110】ここで、素子が負荷短絡状態になった場
合、第1の実施形態で説明したのと同様に、素子は導通
状態でコレクタ電極308に電源電圧が印加され、これ
によって素子には短絡ピーク電流Icp が流れ、ある一定
時間tsc で素子が破壊する。負荷が短絡してから素子破
壊に至るまでの時間が負荷短絡耐量tsc である。IGB
Tの短絡ピーク電流Icp が大きくなると負荷短絡耐量ts
c は小さくなることが確認されている。この理由は、短
絡ピーク電流による熱破壊である。
【0111】図13(a)の構造のプレーナIGBTに
よれば、短絡ピーク電流とほぼ同じ静特性での電流の飽
和値を小さくすることによって負荷短絡耐量を大きくす
ることができるようになる。この負荷短絡耐量が向上す
る理由を以下に述べる。
【0112】一般に、オン状態にあるIGBTのコレク
タ電圧VCEをさらに増大すると、それに伴ってp型ベ
ース層310の点Qでの電位も上昇し、ゲート電位と点
Qでのベース電位との電位差が閾値電圧よりも小さくな
る。これにより、反転層を維持することができなくなっ
て空乏化(ピンチオフ)し、チャネル領域の抵抗が無限
大となり、IGBTの電流が飽和する。
【0113】本実施形態では、チャネル領域CHにおい
て閾値電圧はp型ベース層306よりも高濃度のp型ベ
ース層310の部分で決まることから、ピンチオフも高
濃度のp型ベース層310で起こる。
【0114】上記したように本実施形態のプレーナIG
BTは、ピンチオフ点を高濃度のp型ベース層310の
点Qに持ってくることにより、図2(a)中に示した電
圧分布のようにピンチオフ点からn型ベース層1までの
チャネル領域CHの抵抗による電圧Vpin-chを取り除い
ている。換言すると、p型ベース層310の点Qとn型
エミッタ層307の間のチャネルコンダクタンスをg
1、点Qとn型ベース層301の間のチャネルコンダク
タンスをg2と定義した場合、チャネルコンダクタンス
をg2≧g1に設定している(従来はg2<g1)。こ
れにより、前述した各実施形態と同様に、コレクタ電圧
VCEは従来のコレクタ電圧VCEよりも小さく、飽和
の電流値も従来の飽和の電流値より小さくなり、負荷短
絡耐量が従来よりも大きくなる。
【0115】<第8の実施形態>(プレーナIGBTの
変形例) 図14(a)は、本発明の電力用半導体素子の第8の実
施形態に係るプレーナIGBTを示す断面図である。
【0116】図14(a)のプレーナIGBTは、前述
した図13(a)のプレーナIGBTと比べて、p型ベ
ース層310は、p型ベース層306内において、ゲー
ト酸化膜304に接し、かつ、n型エミッタ層307と
n型ベース層301に挟まれる全域に形成されている点
が異なり、その他は同じであるので図13(a)中と同
一符号を付している。なお、p型ベース層306、p型
ベース層310のゲート酸化膜303の表面に接した表
面部分にチャネル領域CHが形成される。
【0117】図14(b)は、図14(a)中のm1 −
m1´線に沿う基板深さ方向における不純物濃度分布を
示している。図14(c)は、図14(a)中のm2 −
m2´線に沿うチャネル領域CHを含む活性領域の深さ
方向における不純物濃度分布を示している。
【0118】ここで、314はn型エミッタ層307の
不純物濃度分布、313はp型ベース層306の不純物
濃度分布、312はp型ベース層310の不純物濃度分
布、311はn型ベース層301の不純物濃度分布を示
している。また、Cp3 は不純物濃度分布312の濃度ピ
ークを表し、Cp4 は不純物濃度分布313の濃度ピーク
を表わしている。
【0119】図14(a)のプレーナIGBTによれ
ば、前述した図13(a)のプレーナIGBTと基本的
に同様の動作により同様の効果が得られる。即ち、上記
したように本実施形態のプレーナIGBTは、ピンチオ
フ点を高濃度のp型ベース層310の点Qに持ってくる
ことにより、図2(a)中に示した電圧分布のようにピ
ンチオフ点からn型ベース層1までのチャネル領域CH
の抵抗による電圧Vpin-chを取り除いている。
【0120】換言すると、p型ベース層310の点Qと
n型エミッタ層307の間のチャネルコンダクタンスを
g1、点Qとn型ベース層301の間のチャネルコンダ
クタンスをg2と定義した場合、チャネルコンダクタン
スをg2≧g1に設定している(従来はg2<g1)。
これにより、前述した各実施形態と同様に、コレクタ電
圧VCEは従来のコレクタ電圧VCEよりも小さく、飽
和の電流値も従来の飽和の電流値より小さくなり、負荷
短絡耐量が従来よりも大きくなる。
【0121】<第9の実施形態>(横型IGBT) 図15(a)は、本発明の電力用半導体素子の第9の実
施形態に係る横型IGBTを示す断面図である。
【0122】図15(a)中、401は高抵抗のn型ベ
ース層であり、このn型ベース層401の一方の面に
は、p型基板層404が形成されており、このp型基板
層404上にはエミッタ電極410が設けられている。
また、n型ベース層401の他方の面には、選択的にp
型ベース層407が形成されており、このp型ベース層
407の表面には選択的に高不純物濃度のn型エミッタ
層409が形成される。また、前記n型ベース層401
の他方の面には、選択的にn型バッファ層403が形成
されており、このn型バッファ層403の表面には選択
的に高不純物濃度のp型コレクタ層402が形成され、
このp型コレクタ層402に接してコレクタ電極411
が形成されている。
【0123】前記p型ベース層407内には、p型ベー
ス層407の濃度より高い不純物濃度のp型ベース層4
08が設けられている。本例では、p型ベース層408
は、p型ベース層407内において、n型ベース層40
1に接する部分(あるいは、n型ベース層401に接し
ない近傍でもよい)に部分的に形成されている。
【0124】さらに、前記p型ベース層407上の一
部、p型ベース層408上、n型ベース層401上の一
部およびn型バッファ層403上にゲート酸化膜412
が設けられており、このゲート酸化膜412上にゲート
電極406が設けられている。このゲート電極406上
には層間絶縁膜405が設けられており、それに開口さ
れたコンタクトホールを介して前記n型エミッタ層40
9上の一部およびp型ベース層407上の一部にコンタ
クトするようにエミッタ電極410が設けられている。
【0125】なお、前記ゲート電極406は、ゲート酸
化膜412と層間絶縁膜405によって、エミッタ電極
410、コレクタ電極411、n型ベース層401およ
びp型ベース層407とは絶縁されている。
【0126】前記n型ベース層401、p型ベース層4
07、p型ベース層408、n型エミッタ層409、ゲ
ート酸化膜412およびゲート電極406は、p型ベー
ス層407、p型ベース層408のゲート酸化膜412
に接する表面部分に形成されるチャネル領域CHを通じ
てn型エミッタ層409からn型ベース層401に電子
を注入するMOSFETを構成している。
【0127】図15(b)は、図15(a)中のO−O
´線に沿うチャネル領域CHを含む活性領域における不
純物濃度分布を示している。図15(c)は、p型ベー
ス層407内において、n型ベース層401に接しない
近傍に部分的にp型ベース層408を形成した場合にお
けるO−O´線に沿う不純物濃度分布の一例を示してい
る。
【0128】図15(b)、(c)において、450は
n型エミッタ層409の不純物濃度分布、451はp型
ベース層407の不純物濃度分布、452はp型ベース
層408の不純物濃度分布、453はn型ベース層40
1の不純物濃度分布を示している。また、Cp5 は、p型
ベース層407の不純物濃度分布451の濃度ピークを
表し、Cp6 は、p型ベース層408の不純物濃度分布4
52の濃度ピークを示している。
【0129】次に、図15(a)の横型IGBTの動作
について説明する。
【0130】この横型IGBTの動作は、第1の実施形
態のトレンチIGBTの動作と基本的に同様であるが、
トレンチIGBTでは電子電流と正孔電流が縦方向に流
れていたのに対して、本実施形態においては、電子電流
と正孔電流は横方向に流れ、n型エミッタ層409、p
型ベース層407、p型ベース層408と同一面に形成
されているp型コレクタ層402に流れる。
【0131】素子が負荷短絡状態になった場合、第1の
実施形態で説明したのと同様に、素子は導通状態でコレ
クタ電極411に電源電圧が印加される。このように、
オン状態にあるI GBTのコレクタ電圧VCEが増大す
ると、それに伴ってチャネル領域CHのp型ベース層4
08の点Qでの電圧も上昇し、ゲート電圧と点Qでのベ
ース電位との電位差が閾値電圧よりも小さくなり、反転
層を維持することができなくなりピンチオフが起こる。
【0132】本実施形態では、チャネル領域CHにおい
て閾値電圧はp型ベース層407よりも高濃度のp型ベ
ース層408の部分で決まることから、ピンチオフも高
濃度のp型ベース層408で起こる(従来のIGBTで
は、n型エミッタ層409の近傍でピンチオフが起こっ
ていた)。
【0133】これにより、例えば図2(a)中に示した
電圧分布のように、ピンチオフ点からn型ベース層40
1までのチャネル領域CHの抵抗による電圧Vpin-chを
取り除いている。換言すると、p型ベース層408の点
Qとn型エミッタ層409の間のチャネルコンダクタン
スをg1、点Qとn型ベース層401の間のチャネルコ
ンダクタンスをg2と定義した場合、チャネルコンダク
タンスをg2≧g1に設定している(従来はg2<g
1)。これにより、前述した各実施形態と同様に、コレ
クタ電圧VCEは従来のコレクタ電圧VCEよりも小さ
く、飽和の電流値も従来の飽和の電流値より小さくな
り、負荷短絡耐量が従来よりも大きくなる。
【0134】なお、カソード側のゲート部分を第1の実
施形態と同様にトレンチ4とゲート絶縁膜5とゲート電
極6と層間絶縁膜12によって構成しても本発明を適用
することができる。
【0135】<第10の実施形態>(パワーMOSFE
T) 図16は、本発明の電力用半導体素子の第10の実施形
態に係るパワーMOSFETを示す断面図である。
【0136】図16のパワーMOSFETは、前述した
図3(a)のトレンチIGBTと比べて、p型コレクタ
層3が省略され、コレクタ電極9がドレイン電極509
となり、n型エミッタ層8がn型ソース層508とな
り、エミッタ電極10がソース電極507となっている
点が異なり、その他は同じである。
【0137】即ち、図16中、501は高抵抗のn型ベ
ース層であり、このn型ベース層501の一方の面に
は、高不純物濃度のn型ドレイン層502が形成されて
おり、このn型ドレイン層502にはドレイン電極50
9が設けられている。また、n型ベース層501の他方
の面には、p型ベース層503が形成されており、この
p型ベース層503の表面には選択的に高不純物濃度の
n型ソース層508が形成される。上記p型ベース層5
03の不純物濃度分布の濃度ピークCp7 よりも深い位置
に不純物濃度分布のピークCp8 を持つp型ベース層51
1が形成される。
【0138】また、前記n型ソース層508の表面から
n型ベース層501に達する深さに形成されたトレンチ
504の内部には、ゲート絶縁膜505を介してゲート
電極506が埋め込み形成されている。
【0139】また、n型ソース層508およびp型ベー
ス層503上にはソース電極507が設けられており、
このソース電極507によってn型ソース層508とp
型ベース層503が短絡している。また、ゲート電極5
06上には、層間絶縁膜510が設けられていて、ソー
ス電極507と接しないようになっている。
【0140】前記n型ベース層501、p型ベース層5
03、p型ベース層511、n型ソース層508、ゲー
ト絶縁膜505およびゲート電極506は、p型ベース
層503およびp型ベース層511のトレンチ504に
接した表面部分をチャネル領域CHとし、n型ソース層
508からn型ベース層501に電子を注入してn型ド
レイン層502に電子が流れるパワーMOSFETを構
成している。
【0141】上記p型ベース層503の不純物濃度分布
の濃度ピークCp7 よりも深い位置に不純物濃度分布のピ
ークCp8 を持つp型ベース層511が形成される。
【0142】図17(a)は、図16中のp型ベース層
511がp型ベース層503の深さ方向の中間部に形成
された場合のチャネル領域CHを含む活性領域の深さ方
向における不純物濃度分布を示す。
【0143】図17(b)は、図16中のp型ベース層
511がp型ベース層503の深さ方向の底辺部に形成
された場合のチャネル領域CHを含む活性領域の深さ方
向におけるn型不純物濃度分布およびp型不純物濃度分
布を示す。
【0144】なお、図17(a)、(b)において、5
12はn型ソース層508の不純物濃度分布、513は
p型ベース層503の不純物濃度分布、514はp型ベ
ース層511の不純物濃度分布、515はn型ベース層
501の不純物濃度分布を表わしており、Cp7 はp型ベ
ース層の不純物濃度分布513の濃度ピーク、Cp8 はp
型ベース層の不純物濃度分布514の濃度ピークを表わ
している。
【0145】図17(c)は、図16中のチャネル領域
CHの深さ方向における電圧分布と、従来のパワーMO
SFETの電圧分布を対比して示している。ここで、縦
軸は、n型ソース層508とソース電極507の境界を
原点Oにとってソース電極507からドレイン電極50
9への距離Yを示し、横軸は、ソース電極507を基準
(接地)とした電圧Vを示す。
【0146】次に、図16のパワーMOSFETの動作
について説明する。
【0147】このパワーMOSFETの動作は、第1の
実施形態のトレンチIGBTの動作と基本的に同様であ
る。
【0148】即ち、素子がターンオンする時には、ドレ
イン電極509とソース電極507との間にドレイン電
圧VDSが印加された状態で、ソース電極507とゲー
ト電極506との間に所定の正のゲート電圧VGSを印
加すると、チャネル領域CHがn型に反転し、反転層が
形成される。この反転層を通じてソース電極507から
電子がn型ベース層501に注入される。この注入され
た電子はドレイン層502を通りドレイン電極509に
流れる。
【0149】一方、素子がターンオフする時には、ゲー
ト電極506にソース電極507に対して負の電圧が印
加される。これによって、チャネル領域CHに形成され
ていた反転層が消失して、電子注入が停止する。
【0150】素子が負荷短絡状態になった場合、素子は
導通状態でドレイン電極509に電源電圧が印加され
る。このように、オン状態にあるパワーMOSFETの
ドレイン電圧VDSが増大すると、それに伴ってチャネ
ル領域CHのp型ベース層511の点Qでの電圧も上昇
し、ゲート電圧と点Qでのベース電位との電位差が閾値
電圧よりも小さくなり、反転層を維持することができな
くなりピンチオフが起こる。
【0151】本実施形態では、チャネル領域CHにおい
て閾値電圧はp型ベース層503よりも高濃度のp型ベ
ース層511の部分で決まることから、ピンチオフも高
濃度のp型ベース層511で起こる(従来のパワーMO
SFETでは、n型ソース層508の近傍でピンチオフ
が起こっていた)。
【0152】これにより、図17(c)中に示した電圧
分布のように、ピンチオフ点からn型ベース層501ま
でのチャネル領域CHの抵抗による電圧Vpin-chを取り
除いている。換言すると、p型ベース層511の点Qと
n型ソース層508の間のチャネルコンダクタンスをg
3、点Qとn型ベース層501の間のチャネルコンダク
タンスをg4と定義した場合、チャネルコンダクタンス
をg4≧g3に設定している(従来はg4<g3)。
【0153】即ち、図17(c)から分かるように、従
来のパワーMOSFETのドレイン電圧VDSは、ピン
チオフする電圧Vpin と、ピンチオフ点からn型ベース
層501までのチャネル領域の抵抗による電圧Vpin-ch
と、n型ベース層501とn型ドレイン層502との電
圧Vch-Dを足し合わせたVDS(1) (=Vpin +Vpin-ch
+Vch-D)である。
【0154】これに対して、本実施形態では、ピンチオ
フ点を高濃度のp型ベース層501に持ってくることに
より、ピンチオフ点からn型ベース層501までのチャ
ネル領域CHの抵抗による電圧Vpin-chを取り除いてい
るので、ドレイン電圧VDSは、ピンチオフする電圧V
pin と、n型ベース層501とn型ドレイン層502と
の電圧Vch-Dを足し合わせたVDS(2)(=Vpin +Vch-
D)であり、従来のドレイン電圧VDS(1) よりも小さく
なる。
【0155】また、パワーMOSFETの飽和電流の飽
和値は、ドレイン電圧VDSの二乗で変化するので、本
実施形態におけるドレイン電圧VDS(2) は従来のドレイ
ン電圧VDS(1) よりも小さいことから、図17(c)か
ら分かるように、本実施形態の方が従来のパワーMOS
FETよりも小さくなる。
【0156】したがって、負荷短絡耐量とパワーMOS
FETの電流の飽和値との関係から、本実施形態は、電
流の飽和値が小さくなることによって、負荷短絡耐量が
大きくなる。
【0157】なお、n型ドレイン層502およびドレイ
ン電極509がn型ソース層508およびソース電極5
07と同一面内に設けられる場合も、本発明を適用する
ことができる。
【0158】<トレンチIGBTの製造方法の第1の実
施形態)(カウンタードープ) 図18乃至図27は、本発明のトレンチIGBTの製造
方法の第1の実施形態における各工程での素子部分を示
す断面図である。
【0159】まず、図18に示すように、p+ シリコン
基板31の上にn+ バッファ層32およびn- ベース層
33をエピタキシャル成長によって形成する。次に、n
- ベース層33の表面に、例えばボロンなどのp型不純
物をイオン注入し、熱拡散する。これによって、図19
(a)に示すようにpベース層30が形成される。この
pベース層30の不純物プロファイルは、図19(b)
に示すようになる。続いて、例えばリンなどのn型不純
物をpベース層30の表面にイオン注入して熱拡散す
る。
【0160】これによって、図20(a)に示すよう
に、pべ−ス層30の表面近傍ではp型不純物とn型不
純物が互いに相殺し合って低濃度のpベース層35にな
り、n- 層側33ではpベース層35に比べて高濃度の
p+ ベース層34が形成される。このpベース層35お
よびpベース層34の不純物プロファイルは、図20
(b)に示すようになる。
【0161】次に、図21に示すように、pベース層3
5の表面にレジストを積層し、写真製版工程により、帯
状開口を複数並列して設けたレジストパターン37を形
成し、このレジストパターン37をマスクとしてpベー
ス層35の表面にn型不純物を高濃度に注入して熱拡散
することによってn+ エミッタ層36を形成する。
【0162】この後、レジストパターン37を剥離し、
図22に示すように、pベース層35およびn+ エミッ
タ層36の表面上に遮蔽膜として酸化膜38を形成し、
この酸化膜38でn+ エミッタ層36の表面にn+ エミ
ッタ領域36より狭い幅で帯状の開口を設けたシリコン
エッチング用マスクを形成する。そして、このシリコン
エッチング用マスクをマスクとしてRIE(Reactive I
on Etching;反応性イオンエッチング)によりシリコン
エッチングを行い、n+ エミッタ領域36表面からn-
層33まで貫通するトレンチ39を形成する。その後、
酸化膜38をエッチングにより除去する。
【0163】次に、図23に示すように、pベース層3
5、n+ エミッタ領域36およびトレンチ39の表面上
に熱酸化膜40を形成し、この酸化膜40の上に、n型
不純物がドープされたポリシリコン41を積層するとと
もにトレンチ39内に埋設する。
【0164】次に、前記積層されたポリシリコン41に
対して、トレンチ・ゲート引き出しパターンに基づいて
トレンチ・ゲート電極6を引き出すためのパターンニン
グを行ってゲート電極コンタクト用パッド(図示せず)
を形成するとともに、図24に示すように、トレンチ3
9の開口部までエッチバックする。
【0165】この後、図25に示すように、pベース層
35とn+ エミッタ領域36との表面上の酸化膜40表
面およびトレンチ39内に埋設されたポリシリコン41
の表面上に層間絶縁膜42を積層する。
【0166】次に、図26に示すように、酸化膜42の
表面上にレジストを積層し、写真製版工程により、隣接
するトレンチ39相互間のpベース層35表面とn+ エ
ミッタ領域36の一部を覆い、トレンチ39に並列する
帯状の開口を設けたレジストパターン43を形成する。
この後、レジストパターン43をマスクとして、層間絶
縁膜42および酸化膜40のエッチングを行い、pベー
ス層35とn+ エミッタ領域37の一部を露出させると
ともに、前記ゲート電極コンタクト用パッド(図示せ
ず)を露出させる。
【0167】次に、全面にAl- Si(アルミニウム-
シリコン)を積層し、パターンニングを行って、図27
に示すように、前記エッチングで露出したpベース層3
5とn+ エミッタ領域37とにコンタクトするエミッタ
電極44を形成すると同時に、前記ゲート電極コンタク
ト用パッドにコンタクトするゲート電極(図示せず)を
形成する。さらに、p+ 基板31の表面上にコレクタ電
極45を形成する。
【0168】このように製造工程を採ることにより、前
述した図1(a)に示したようなトレンチIGBTを製
造することができる。
【0169】<トレンチIGBTの製造方法の第2の実
施形態)(吸い出し) 図28乃至図30は、本発明のトレンチIGBTの製造
方法の第2の実施形態におけるn- ベース層上のp型ベ
ース層の形成工程を示す断面図である。
【0170】まず、図28に示すように、p+ シリコン
基板31の上にn+ バッファ層32およびn- ベース層
33をエピタキシャル成長によって形成する。次に、n
- 層33の表面にp型不純物(例えばボロン)を注入し
て熱拡散することによって、図29(a)に示すように
pベース層30を形成する。このpベース層30の不純
物プロファイルは図29(b)に示すようになる。
【0171】その後、例えばN2 やO2 雰囲気で熱源H
を用いて熱拡散を行うと、前記pベース層30のp型不
純物の外方拡散(吸い出し、アウトディフュージョン)
が起こり、表面近傍のp型不純物濃度は下がり、n- 層
33側で不純物濃度がピークになり、図30(a)に示
すようにpベース層34とpベース層35が形成され
る。このpベース層34とpベース層35の不純物プロ
ファイルは図30(b)に示すようになる。
【0172】<トレンチIGBTの製造方法の第3の実
施形態)(トレンチコンタクト) 図31乃至図36は、本発明のトレンチIGBTの製造
方法の第3の実施形態におけるp型ベース層およびトレ
ンチコンタクトの形成工程を示す断面図である。
【0173】まず、図31に示すように、p+ シリコン
基板31の上にn+ バッファ層32およびn- ベース層
33をエピタキシャル成長によって形成する。次に、n
- ベース層33の表面に、例えばボロンなどのp型不純
物をイオン注入して熱拡散することによって、pベース
層35を形成する。
【0174】次に、図21乃至図26を参照して前述し
たのと同様の工程を行う。即ち、図32乃至図34に示
すように、n+ エミッタ層36、遮蔽膜としての酸化膜
38を形成し、トレンチ39を形成した後、酸化膜38
を除去する。さらに、熱酸化膜40を形成し、n型不純
物がドープされたポリシリコン41をトレンチ39内に
埋設する。さらに、積層されたポリシリコン41をトレ
ンチ39開口部までエッチバックするとともにゲート電
極コンタクト用パッド(図示せず)を形成した後、層間
絶縁膜42を積層する。さらに、エッチングにより層間
絶縁膜42および酸化膜40のパターンニングを行う。
この後、表面上に酸化膜パターン43を形成する。
【0175】この後、上記酸化膜パターン43をマスク
としてpベース層35の途中までトレンチ51を形成
し、このトレンチ51を通してボロンなどのp型不純物
をイオン注入する。続いて、熱拡散することによって、
図35に示すようにp+ ベース層34が形成される。こ
の場合、時間とか温度を制御してp+ ベース層34がチ
ャネル領域CHに届くように形成する。
【0176】その後、図36に示すように、酸化膜パタ
ーン43を除去し、全面にAl- Siを積層してパター
ンニングを行うことにより、エミッタ電極44およびゲ
ート電極(図示せず)を形成する。上記エミッタ電極4
4は、n+ エミッタ領域36の上面にコンタクトすると
ともに、エミッタ電極44、pベース層35およびp+
ベース層34にトレンチ51内でコンタクト(トレンチ
コンタクト)する。さらに、p+ 基板31の表面上にコ
レクタ電極(図示せず)を形成する。
【0177】なお、トレンチコンクタト用のトレンチを
形成する際、従来はn+ エミッタ層36より若干深い程
度のトレンチを形成していたが、本実施形態では従来よ
りもかなり深いトレンチ51を形成する。このトレンチ
コンタクトは、トレンチ51が深い程、負荷短絡耐量が
向上する。
【0178】このように製造工程を採ることにより、図
11に示したようなトレンチIGBTを製造することが
できる。
【0179】<トレンチIGBTの製造方法の第4の実
施形態)(トレンチコンタクト)図37乃至図42は、
本発明のトレンチIGBTの製造方法の第4の実施形態
におけるp型ベース層およびトレンチコンタクトの形成
工程を示す断面図である。
【0180】まず、図37に示すように、p+ シリコン
基板31の上にn+ バッファ層32およびn- ベース層
33をエピタキシャル成長によって形成する。
【0181】次に、図32乃至図33を参照して前述し
たのと同様の工程を行う。即ち、図38乃至図39に示
すように、n+ エミッタ層36、遮蔽膜としての酸化膜
を形成し、トレンチ39を形成した後、上記酸化膜を除
去する。さらに、熱酸化膜40を形成し、n型不純物が
ドープされたポリシリコン41をトレンチ39内に埋設
する。さらに、積層されたポリシリコン41をトレンチ
39開口部までエッチバックするとともにゲート電極コ
ンタクト用パッド(図示せず)を形成した後、層間絶縁
膜42を積層する。さらに、エッチングにより層間絶縁
膜42および酸化膜40のパターンニングを行う。この
後、表面上に酸化膜パターン43を形成する。
【0182】この後、図40に示すように、酸化膜パタ
ーン43をマスクとして、n- ベース層33の途中まで
トレンチ51を形成し、このトレンチ51を通してボロ
ンなどのp型不純物をイオン注入する。
【0183】続いて、熱拡散することによって、図41
に示すようにpベース層52が形成される。続いて、ボ
ロン等のp型不純物をトレンチ51を通してイオン注入
して熱拡散することによって、図42に示すようにp+
ベース層53を形成する。
【0184】その後、酸化膜パターン43を除去し、全
面にAl- Siを積層してパターンニングを行うことに
より、pベース層52とp+ ベース層53とn+ エミッ
タ領域36にコンタクトしたエミッタ電極およびゲート
電極(図示せず)を形成する。さらに、p+ 基板31の
表面上にコレクタ電極(図示せず)を形成する。
【0185】このように製造工程を採ることにより、図
11に示したようなトレンチIGBTを製造することが
できる。
【0186】<トレンチIGBTの製造方法の第5の実
施形態)(トレンチ内インプラ) 図43乃至図46は、本発明のトレンチIGBTの製造
方法の第5の実施形態におけるp型ベース層およびトレ
ンチコンタクトの形成工程を示す断面図である。
【0187】図43に示す工程までは、図31乃至図3
2を参照して前述したのと同様の工程を行う。
【0188】続いて、図44に示すように、酸化膜38
のパターンを形成し、これをマスクとしてトレンチ39
をn- ベース層33に達するまで形成し、ボロン等のp
型不純物をイオン注入する。
【0189】その後、熱拡散することによって、図45
に示すようにn- ベース層33の表面に選択的にp+ ベ
ース層54が形成される。次に、図46に示すように、
前記p+ ベース層54を貫通してn- ベース層に達する
ようにトレンチ39を形成する。その後、図23乃至図
27を参照して前述したのと同様の工程を行う。
【0190】このように製造工程を採ることにより、図
9の変形例として前述したようなトレンチIGBTを製
造することができる。
【0191】<トレンチIGBTの製造方法の第6の実
施形態)(トレンチ固相拡散) 図47乃至図50は、本発明のトレンチIGBTの製造
方法の第6の実施形態におけるp型ベース層およびトレ
ンチコンタクトの形成工程での素子部分を示す断面図で
ある。
【0192】図47に示す工程までは、図31乃至図3
2を参照して前述したのと同様の工程を行う。
【0193】続いて、図48に示すように、酸化膜38
のパターンを形成し、これをマスクとしてトレンチ39
をpベース層30の途中まで形成し、その後、酸化する
ことによって酸化膜56を形成する。続いて、トレンチ
底面の酸化膜のみをRIEによって除去する。
【0194】次に、図49に示すように、p型不純物を
高濃度にドープしたポリシリコン55を堆積して前記ト
レンチ39内に埋設し、熱拡散することによって高濃度
のp型ベース層54を形成する。
【0195】その後、図50に示すように、前記ポリシ
リコン55をRIEによって除去し、さらに、前記した
ようにp型ベース層30の途中の深さまで形成していた
トレンチ39をn型ベース層33の途中の深さまでトレ
ンチRIEによって掘り下げる。
【0196】その後、図23乃至図27を参照して前述
したのと同様の工程を行い、トレンチ酸化膜、トレンチ
・ゲートおよびゲートコンタクト用パッド、層間絶縁
膜、エミッタ電極、ゲート電極、コレクタ電極などを形
成する。
【0197】このように製造工程を採ることにより、図
9の変形例として前述したようなトレンチIGBTを製
造することができる。
【0198】<トレンチIGBTの製造方法の第7の実
施形態)(トレンチコンタクト固相拡散) 図51乃至図54は、本発明のトレンチIGBTの製造
方法の第7の実施形態におけるp型ベース層およびトレ
ンチコンタクトの形成工程での素子部分を示す断面図で
ある。
【0199】図51に示す工程までは、図37乃至図3
9を参照して前述したのと同様の工程を行う。続いて、
図52に示すように、p型ベース層30にトレンチ51
を形成して酸化することによって、酸化膜52を形成す
る。その後、RIEによって、トレンチ51の底面の酸
化膜52を除去する。
【0200】続いて、図53に示すように、酸化膜パタ
ーン43を除去し、高濃度にp型不純物をドープしたポ
リシリコン55をトレンチ51および層間絶縁膜42、
n型エミッタ層36上に堆積する。そして、熱拡散する
ことによって、図54に示すように、p型ベース層30
内にp型ベース層54を形成する。
【0201】その後、前記ポリシリコン55をRIEに
よって除去し、さらに、pベース層30とp+ ベース層
54とn+ エミッタ領域36にコンタクトするエミッタ
電極およびゲート電極を同時に形成し、さらに、p+ 基
板31の表面上にコレクタ電極を形成する。
【0202】このように製造工程を採ることにより、図
11に示したようなトレンチIGBTを製造することが
できる。
【0203】<トレンチIGBTの製造方法の第8の実
施形態)(エピタキシャル) 図55乃至図58は、本発明のトレンチIGBTの製造
方法の第8の実施形態におけるp型ベース層およびトレ
ンチコンタクトの形成工程での素子部分を示す断面図で
ある。
【0204】まず、図55に示すように、p+ シリコン
基板31の上にn+ バッファ層32およびn- ベース層
33をエピタキシャル成長によって形成する。次に、n
- ベース層33の表面に、p型不純物をエピタキシャル
成長させて不純物濃度が一様で高濃度のp+ ベース層5
6を形成する。続いて、p+ ベース層56の表面に例え
ばリンなどのn型不純物をイオン注入して熱拡散する。
【0205】次に、図56に示すように、p+ ベース層
56の表面にn+ エミッタ層36を形成する。この後、
図57に示すように、n+ エミッタ層36の表面上に遮
蔽膜として酸化膜38を形成し、n+ エミッタ領域36
表面からn- 層33まで貫通するトレンチ39を形成す
る。その後、酸化膜38をエッチングにより除去する。
その後、図23乃至図27を参照して前述したのと同
様の工程を行い、図58に示すように、トレンチ酸化膜
40、トレンチ・ゲート電極41、層間絶縁膜42、エ
ミッタ電極42、ゲート電極を形成し、さらに、p+ 基
板31の表面上にコレクタ電極を形成する。
【0206】このように製造工程を採ることにより、図
12(a)に示したようなトレンチIGBTを製造する
ことができる。
【0207】<トレンチIGBTの製造方法の第9の実
施形態)(2段インプラ) 図59乃至図62は、本発明のトレンチIGBTの製造
方法の第9の実施形態におけるn- ベース層上のp型ベ
ース層の形成工程を示す断面図である。
【0208】まず、図59に示すように、p+ シリコン
基板31の上にn+ バッファ層32およびn- ベース層
33をエピタキシャル成長によって形成する。次に、n
- ベース層33の表面にp型不純物(例えばボロン)を
低いドーズ量でイオン注入する。その後、熱拡散を行う
ことによって、図60(a)に示すようにp型ベース層
30を形成する。
【0209】図60(a)中のZ−Z´に沿うp型ベー
ス層30の不純物濃度分布は図60(b)に示すように
なる。ここで、30−1はp型ベース層30の不純物濃
度分布を表わし、33−1はn- ベース層33の不純物
濃度分布を表わしている。
【0210】その後、図61に示すように、p型ベース
層30の表面に例えばボロンなどのp型不純物をMOS
ゲートの閾値が所望の値になるようなドーズ量でイオン
注入を行い、熱拡散をする。これにより、前記p型ベー
ス層30に、図62(a)に示すように、p+ ベース層
34とp型ベース層35が形成される。
【0211】図62(a)中のZ−Z´に沿うp+ ベー
ス層34とp型ベース層35の不純物濃度分布は図62
(b)に示すようになる。ここで、35−1はp型ベー
ス層35の不純物濃度分布を表わし、34−1はp+ ベ
ース層34の不純物濃度分布を表わし、33−1はn-
ベース層33の不純物濃度分布を表わしている。また、
Cp10は前記不純物濃度分布35−1のピークを表わし、
Cp11は前記不純物濃度分布34−1のピークを表わして
いる。
【0212】なお、Cp11を境目としてCp11とp型ベース
35の表面との間のコンダクタンスg5と、p型ベース
層35およびn- ベース層33の接合部分とCp11との間
のコンダクタンスg6とを比べた場合、g6がg5以上
になるように2回目のイオン注入における加速エネルギ
ーを決める。
【0213】前記表1から分かるように、筆者らの研究
では、p+ ベース層34の不純物濃度分布のピークCp11
をp型ベース35の表面から1μm以上の深さにするこ
とによって所望の負荷短絡耐量を持たせることができ
た。この1μm以上の深さに本実施形態におけるp+ ベ
ース層34を形成するためには、500keV以上の加
速エネルギーでボロンなどのp型不純物を注入すればよ
い。
【0214】その後、図21乃至図27を参照して前述
したのと同様の工程を行い、n+ エミッタ層、トレン
チ、トレンチ酸化膜、トレンチ・ゲート、層間絶縁膜、
エミッタ電極、ゲート電極を形成し、さらに、p+ 基板
31の表面上にコレクタ電極を形成する。
【0215】
【発明の効果】上述したように本発明によれば、低いオ
ン電圧を維持しつつ、負荷短絡時に生じる短絡ピーク電
流を抑えることによって高い負荷短絡耐量を実現し得る
電力用半導体素子およびその製造方法を提供することが
できる。
【図面の簡単な説明】
【図1】本発明の電力用半導体素子の第1の実施形態に
係るトレンチIGBTを示す断面図およびチャネル領域
CHの深さ方向における不純物濃度分布を示す図。
【図2】図1中のチャネル領域CHの深さ方向における
電圧分布を従来のトレンチIGBTの電圧分布と対比し
て示す図および図1のトレンチIGBTのコレクタ電圧
対コレクタ電流静特性をシミュレーションした結果を従
来のトレンチIGBTのコレクタ電圧対コレクタ電流静
特性をシミュレーションした結果と対比して示す図。
【図3】本発明の電力用半導体素子の第2の実施形態に
係るトレンチIGBTを示す断面図およびチャネル領域
CHの深さ方向における不純物濃度分布の一例を示す
図。
【図4】図3中のチャネル領域CHの深さ方向における
不純物濃度分布の他の例を示す図。
【図5】図3中のチャネル領域CHの深さ方向における
不純物濃度分布の他の例を示す図。
【図6】図3中のチャネル領域CHの深さ方向における
不純物濃度分布の他の例を示す図。
【図7】図3中のチャネル領域CHの深さ方向における
不純物濃度分布の他の例を示す図。
【図8】図3中のチャネル領域CHの深さ方向における
不純物濃度分布の他の例を示す図。
【図9】本発明の電力用半導体素子の第3の実施形態に
係るトレンチIGBTを示す断面図。
【図10】本発明の電力用半導体素子の第4の実施形態
に係るトレンチIGBTを示す断面図。
【図11】本発明の電力用半導体素子の第5の実施形態
に係るトレンチIGBTを示す断面図。
【図12】本発明の電力用半導体素子の第6の実施形態
に係るトレンチIGBTを示す断面図およびチャネル領
域CHの深さ方向における不純物濃度分布の一例を示す
図。
【図13】本発明の電力用半導体素子の第7の実施形態
に係るプレーナIGBTを示す断面図およびチャネル領
域CHのチャネル長方向における不純物濃度分布を示す
図。
【図14】本発明の電力用半導体素子の第8の実施形態
に係るプレーナIGBTを示す断面図およびチャネル領
域CHのチャネル長方向における不純物濃度分布を示す
図。
【図15】本発明の電力用半導体素子の第9の実施形態
に係る横型IGBTを示す断面図およびチャネル領域C
Hのチャネル長方向における不純物濃度分布の相異なる
例を示す図。
【図16】本発明の電力用半導体素子の第10の実施形
態に係るパワーMOSFETを示す断面図。
【図17】図16のパワーMOSFETのチャネル領域
CHの深さ方向における不純物濃度分布、電圧分布を示
す図。
【図18】本発明のトレンチIGBTの製造方法の第1
の実施形態に係るカウンタードープを用いる工程の一部
を示す断面図。
【図19】図18の工程に続く工程を示す断面図。
【図20】図19の工程に続く工程を示す断面図。
【図21】図20の工程に続く工程を示す断面図。
【図22】図21の工程に続く工程を示す断面図。
【図23】図22の工程に続く工程を示す断面図。
【図24】図23の工程に続く工程を示す断面図。
【図25】図24の工程に続く工程を示す断面図。
【図26】図25の工程に続く工程を示す断面図。
【図27】図26の工程に続く工程を示す断面図。
【図28】本発明のトレンチIGBTの製造方法の第2
の実施形態に係るアウトディフュージョンを用いる工程
の一部を示す断面図。
【図29】図28の工程に続く工程を示す断面図。
【図30】図29の工程に続く工程を示す断面図。
【図31】本発明のトレンチIGBTの製造方法の第3
の実施形態に係るトレンチコンタクトを用いる工程の一
部を示す断面図。
【図32】図31の工程に続く工程を示す断面図。
【図33】図32の工程に続く工程を示す断面図。
【図34】図33の工程に続く工程を示す断面図。
【図35】図34の工程に続く工程を示す断面図。
【図36】図35の工程に続く工程を示す断面図。
【図37】本発明のトレンチIGBTの製造方法の第4
の実施形態に係るトレンチコンタクトを用いる工程の一
部を示す断面図。
【図38】図37の工程に続く工程を示す断面図。
【図39】図38の工程に続く工程を示す断面図。
【図40】図39の工程に続く工程を示す断面図。
【図41】図40の工程に続く工程を示す断面図。
【図42】図41の工程に続く工程を示す断面図。
【図43】本発明のトレンチIGBTの製造方法の第5
の実施形態に係るトレンチ内インプラを用いる工程の一
部を示す断面図。
【図44】図43の工程に続く工程を示す断面図。
【図45】図44の工程に続く工程を示す断面図。
【図46】図45の工程に続く工程を示す断面図。
【図47】本発明のトレンチIGBTの製造方法の第6
の実施形態に係るトレンチ固相拡散を用いる工程の一部
を示す断面図。
【図48】図47の工程に続く工程を示す断面図。
【図49】図48の工程に続く工程を示す断面図。
【図50】図49の工程に続く工程を示す断面図。
【図51】本発明のトレンチIGBTの製造方法の第7
の実施形態に係るトレンチコンタクト固相拡散を用いる
工程の一部を示す断面図。
【図52】図51の工程に続く工程を示す断面図。
【図53】図52の工程に続く工程を示す断面図。
【図54】図53の工程に続く工程を示す断面図。
【図55】本発明のトレンチIGBTの製造方法の第8
の実施形態に係るエピタキシャル成長によるベース層形
成を用いる工程の一部を示す断面図。
【図56】図55の工程に続く工程を示す断面図。
【図57】図56の工程に続く工程を示す断面図。
【図58】図57の工程に続く工程を示す断面図。
【図59】本発明のトレンチIGBTの製造方法の第9
の実施形態に係る2段インプラによるベース層形成を用
いる工程の一部を示す断面図。
【図60】図59の工程に続く工程を示す断面図。
【図61】図60の工程に続く工程を示す断面図。
【図62】図61の工程に続く工程を示す断面図。
【図63】従来のトレンチIGBTの一例を示す断面図
および不純物濃度分布を示す図。
【図64】従来のプレーナIGBTの一例を示す断面図
および不純物濃度分布を示す図。
【符号の説明】
1…n型ベース層、 2…n型バッファ層、 3…p型コレクタ層、 4…トレンチ、 5…ゲート絶縁膜、 6…ゲート電極、 7…p型ベース層、 8…n型エミッタ層、 9…コレクタ電極、 10…エミッタ電極、 11…p型ベース層、 12…層間絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78 653 H01L 29/74 601A 29/749 29/78 301W 301J Fターム(参考) 5F005 AA02 AA03 AB03 AC02 AE09 AF01 BA02 5F040 DA21 DA22 DC01 EB13 EB14 EC20 ED09

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 第1導電型ベース層と、 前記第1導電型ベース層の一方の表面に選択的に形成さ
    れた第2導電型ベース層と、 前記第2導電型ベース層の表面に選択的に形成された第
    1導電型エミッタ層またはソース層と、 前記第1導電型エミッタ層またはソース層と前記第1導
    電型ベース層の間の前記第2導電型ベース層上にゲート
    絶縁膜を介して設けられたゲート電極と、 前記第1導電型ベース層の他方の表面上に形成された、
    あるいは一方の表面上に選択的に形成されたコレクタ層
    またはドレイン層と、 前記コレクタ層またはドレイン層上に設けられた第1の
    主電極と、 前記第1導電型エミッタ層またはソース層上に設けられ
    るとともに前記第2導電型ベース層上に設けられた第2
    の主電極とを具備し、 前記第2導電型ベース層のうちで前記ゲート電極と第2
    の主電極との間に所定のゲート電圧を印加することによ
    って前記第2導電型ベース層と前記ゲート絶縁膜との界
    面に形成されるチャネル領域における第2導電型の不純
    物濃度分布は、前記第1導電型エミッタ層またはソース
    層と前記第2導電型ベース層との接合部よりも第1導電
    型ベース層寄りの位置に最高濃度を持つことを特徴とす
    る電力用半導体素子。
  2. 【請求項2】 前記チャネル領域における第2導電型の
    不純物濃度分布は、前記第2導電型の不純物濃度分布と
    前記第1導電型エミッタ層またはソース層の不純物濃度
    分布の重ね合わせによって形成される前記第1導電型エ
    ミッタ層またはソース層と前記第2導電型ベース層との
    接合部の不純物濃度勾配よりも小さい不純物濃度勾配
    を、前記接合部と前記第2導電型の不純物濃度分布の最
    高濃度位置との間に持つことを特徴とする請求項1記載
    の電力用半導体素子。
  3. 【請求項3】 前記チャネル領域のチャネルコンダクタ
    ンスは、前記第1導電型エミッタ層またはソース層と前
    記第2導電型ベース層における第2導電型の不純物濃度
    分布の最高濃度位置との間に形成されるチャネルコンダ
    クタンスよりも、前記第1導電型ベース層と前記第2導
    電型ベース層における第2導電型の不純物濃度分布の最
    高濃度位置との間に形成されるチャネルコンダクタンス
    が大きいことを特徴とする請求項1または2記載の電力
    用半導体素子。
  4. 【請求項4】 前記第2導電型ベース層は、第1の第2
    導電型ベース層と、前記第1の第2導電型ベース層内に
    選択的に形成され、第1の第2導電型ベース層の不純物
    濃度よりも濃い不純物濃度を有する第2の第2導電型ベ
    ース層とによって構成されることを特徴とする請求項1
    乃至3のいずれか1項に記載の電力用半導体素子。
  5. 【請求項5】 前記第2の第2導電型ベース層は、前記
    第1導電型ベース層に接して形成されることを特徴とす
    る請求項4記載の電力用半導体素子。
  6. 【請求項6】 前記第2の第2導電型ベース層の不純物
    の最高濃度の位置が、前記第2導電型ベース層内の前記
    ゲート絶縁膜に接する側の界面およびその近傍にのみ選
    択的に形成されていることを特徴とする請求項4記載の
    電力用半導体素子。
  7. 【請求項7】 第1導電型ベース層と、 前記第1導電型ベース層の一方の表面に選択的に形成さ
    れた第2導電型ベース層と、 前記第2導電型ベース層の表面に選択的に形成された第
    1導電型エミッタ層またはソース層と、 前記第1導電
    型エミッタ層またはソース層と前記第1導電型ベース層
    の間の前記第2導電型ベース層上にゲート絶縁膜を介し
    て設けられたゲート電極と、 前記第1導電型ベース層の他方の表面上に形成された、
    あるいは一方の表面上に選択的に形成されたコレクタ層
    またはドレイン層と、 前記コレクタ層またはドレイン層上に設けられた第1の
    主電極と、 前記第1導電型エミッタ層またはソース層上に設けられ
    るとともに前記第2導電型ベース層上に設けられた第2
    の主電極とを具備し、 前記ゲート電極と第2の主電極との間に所定のゲート電
    圧を印加することによって前記第2導電型ベース層と前
    記ゲート絶縁膜との界面に形成されるチャネル領域にお
    ける第2導電型の不純物濃度は、チャネル長方向におい
    て一定であることを特徴とする電力用半導体素子。
  8. 【請求項8】 前記ゲート電極は、前記第1導電型エミ
    ッタ層またはソース層の表面から前記第2導電型ベース
    層を貫通して前記第1導電型ベース層の途中の深さまで
    達するように形成されたトレンチの内部に前記ゲート絶
    縁膜を介して埋め込まれているトレンチ構造を有するこ
    とを特徴とする請求項1乃至7のいずれか1項に記載の
    電力用半導体素子。
  9. 【請求項9】 前記第2の主電極は、前記第1の第2導
    電型ベース層を貫通し、前記第2の第2導電型ベース層
    の途中の深さまで達するように形成された溝の底面ある
    いは側面あるいはその両方において、前記第2の第2導
    電型ベース層にコンタクトしていることを特徴とする請
    求項4乃至8のいずれか1項に記載の電力用半導体素
    子。
  10. 【請求項10】 前記ゲート電極は、前記第2導電型ベ
    ース層の表面上に形成された前記ゲート絶縁膜上に形成
    されたプレーナ構造を有することを特徴とする請求項1
    乃至7のいずれか1項に記載の電力用半導体素子。
  11. 【請求項11】 第1導電型ベース層を形成する工程
    と、 前記第1導電型ベース層の一方の表面に選択的に第2導
    電型ベース層を形成する工程と、 前記第2導電型ベース層の表面に選択的に第1導電型エ
    ミッタ層またはソース層を形成する工程と、 前記第1導電型エミッタ層またはソース層と前記第1導
    電型ベース層との間の第2導電型ベース層の表面上にゲ
    ート絶縁膜を介してゲート電極を設ける工程と、 前記第1導電型ベース層の他方の表面上に、あるいは前
    記第1導電型ベース層の一方の表面上に選択的にコレク
    タ層またはドレイン層を形成する工程と、 前記コレクタ層またはドレイン層上に第1の主電極を形
    成する工程と、 前記第1導電型エミッタ層またはソース層および前記第
    2導電型ベース層の両方にコンタクトする第2の主電極
    を形成する工程とを具備し、 前記第2導電型ベース層を形成する際、少なくともチャ
    ネル領域となる部分における第2導電型の不純物濃度分
    布は、前記第1導電型エミッタ層またはソース層と前記
    第2導電型ベース層との接合部よりも第1導電型ベース
    層寄りの位置に最高濃度を持つように形成することを特
    徴とする電力用半導体素子の製造方法。
  12. 【請求項12】 前記第2導電型ベース層を形成する工
    程は、 第1の第2導電型ベース層を形成する工程と、 前記第1の第1導電型ベース層内に選択的に、前記第1
    の第2導電型ベース層の不純物濃度よりも濃い不純物濃
    度を有する第2の第2導電型ベース層を形成する工程と
    を具備することを特徴とする請求項11記載の電力用半
    導体素子の製造方法。
  13. 【請求項13】 前記第2導電型ベース層を形成する工
    程は、 前記第1導電型ベース層の表面に第2導電型の不純物を
    注入して熱拡散する工程と、 引き続き、前記第1導電型ベース層の表面に第1導電型
    の不純物を注入して熱拡散する工程とを具備することを
    特徴とする請求項12記載の電力用半導体素子の製造方
    法。
  14. 【請求項14】 前記第2導電型ベース層を形成する工
    程は、 前記第1導電型ベース層の表面に第2導電型の不純物を
    注入して熱拡散する工程と、 引き続き、熱処理することによって表面近傍の前記第2
    導電型の不純物を熱処理雰囲気中に排出する工程とを具
    備することを特徴とする請求項12記載の電力用半導体
    素子の製造方法。
  15. 【請求項15】 前記第2導電型ベース層を形成する工
    程は、 前記第1導電型ベース層の表面に第1のドーズ量の第2
    導電型不純物を第1の加速エネルギーを用いて注入する
    工程と、 前記第2の第2導電型ベース層を形成する工程は、前記
    第1導電型ベース層の表面に前記第1のドーズ量より高
    い第2のドーズ量の第2導電型不純物を前記第1の加速
    エネルギーよりも高い第2の加速エネルギーを用いて注
    入する工程と、 前記注入された第2導電型不純物を熱拡散する工程とを
    具備することを特徴とする請求項12記載の電力用半導
    体素子の製造方法。
  16. 【請求項16】 前記ゲート電極を形成する工程は、 前記第1導電型エミッタ層またはソース層の表面から前
    記第2導電型ベース層を貫通して前記第1導電型ベース
    層の途中の深さまで達したトレンチを形成する工程と、 前記トレンチの内部に前記ゲート絶縁膜を介してゲート
    電極を埋め込み形成する工程とを具備することを特徴と
    する請求項11乃至15のいずれか1項に記載の電力用
    半導体素子の製造方法。
  17. 【請求項17】 前記第2導電型ベース層を形成する工
    程は、 前記第1導電型ベース層の表面に第1の第2導電型ベー
    ス層を形成する工程と、 前記第1の第2導電型ベース
    層の途中の深さ、あるいは、前記第1の第2導電型ベー
    ス層を貫通して前記第1導電型ベース層に達する深さま
    でトレンチコンタクト用の溝を形成する工程と、 前記トレンチコンタクト用の溝の底面に第2導電型の不
    純物を注入して熱拡散することにより、前記第1の第2
    導電型ベース層内のゲート酸化膜上にある前記第1の第
    2導電型ベース層の不純物濃度分布の最高点とは別の第
    2導電型の不純物濃度分布の最高点を持つ第2の第2導
    電型ベース層を形成する工程とを具備し、 前記第2の主電極は、前記溝の底面、あるいは側面、あ
    るいはその両方において、前記第2の第2導電型ベース
    層にコンタクトさせるように形成することを特徴とする
    請求項12記載の電力用半導体素子の製造方法。
  18. 【請求項18】 前記第2導電型ベース層を形成する工
    程および前記ゲート電極を形成する工程は、 前記第1導電型ベース層の表面に第1の第2導電型ベー
    ス層を形成する工程と、 前記第1の第2導電型ベース層の途中の深さまで達した
    溝を形成する工程と、 前記溝内に酸化膜を形成する工程と、 前記溝内の底面の酸化膜を除去する工程と、 前記溝内に高い濃度の第2導電型の不純物をドープした
    多結晶シリコンを堆積して熱拡散する工程と、 前記多結晶シリコンを前記溝内より除去する工程と、 さらに、前記溝を前記第1導電型ベース層の途中の深さ
    まで達するように掘り下げてトレンチ・ゲート用の溝を
    形成する工程と、 この後、前記トレンチ・ゲート用の溝内に前記ゲート絶
    縁膜を形成し、さらに、前記ゲート電極を埋め込み形成
    する工程とを具備することを特徴とする請求項11乃至
    16のいずれか1項に記載の電力用半導体素子の製造方
    法。
  19. 【請求項19】 前記第2導電型ベース層を形成する工
    程は、 前記第1導電型ベース層の表面に第1の第2導電型ベー
    ス層を形成する工程と、 前記第1の第2導電型ベース層を貫通して前記第1導電
    型ベース層に達する深さまで溝を形成する工程と、 前記溝内に酸化膜を形成する工程と、 前記溝内の底面の酸化膜を除去する工程と、 前記溝内に高い濃度の第2導電型の不純物をドープした
    多結晶シリコンを堆積して熱拡散し、第2の第2導電型
    ベース層を形成する工程と、 前記多結晶シリコンを除去する工程とを具備し、 前記第2の主電極は、前記溝の底面、あるいは側面、あ
    るいはその両方において、前記第2の第2導電型ベース
    層にコンタクトさせるように形成することを特徴とする
    請求項12記載の電力用半導体素子の製造方法。
  20. 【請求項20】 第1導電型ベース層を形成する工程
    と、 前記第1導電型ベース層の一方の表面に選択的に第2導
    電型ベース層を形成する工程と、 前記第2導電型ベース層の表面に選択的に第1導電型エ
    ミッタ層またはソース層を形成する工程と、 前記第1導電型エミッタ層またはソース層と前記第1導
    電型ベース層との間の第2導電型ベース層の表面上にゲ
    ート絶縁膜を介してゲート電極を設ける工程と、 前記第1導電型ベース層の他方の表面上に、あるいは前
    記第1導電型ベース層の一方の表面上に選択的にコレク
    タ層またはドレイン層を形成する工程と、 前記コレクタ層またはドレイン層上に第1の主電極を形
    成する工程と、 前記第1導電型エミッタ層またはソース層および前記第
    2導電型ベース層の両方にコンタクトする第2の主電極
    を形成する工程とを具備し、 前記第2導電型ベース層を形成する際、前記第1導電型
    ベース層の表面に深さ方向に一定の第1の濃度でエピタ
    キシャル成長を行わせ、引き続き、表面に深さ方向に一
    定の第1の濃度以下の第2の濃度でエピタキシャル成長
    を行わせることを特徴とする電力用半導体素子の製造方
    法。
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