KR100449182B1 - 전력용 반도체장치 - Google Patents

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Abstract

n형 베이스층(1)의 한쪽의 표면에는 p형 베이스층(7)이 형성되어 있다. p형 베이스층(7)의 표면에는 n형 이미터층(8)이 형성되어 있다. n형 베이스층(1)의 다른쪽의 표면 상에는 p형 컬렉터층(2)이 형성되어 있다. n형 이미터층(8) 상과 p형 베이스층(7) 상에는 이미터(E)전극(9)이 형성되어 있다. n형 이미터층(8)에 대해 p형 베이스층(7)을 관통하여 n형 베이스층(1)에 달하는 트렌치(4)가 형성되고, 이 트렌치(4) 내에는 트렌치 게이트전극(6)이 형성되어 있다. 그리고, n형 베이스층(1)은 p형 베이스층(7)과 접하는 측의 농도가 낮고 p형 컬렉터층(2)과 접하는 측의 농도가 높아지도록 두께방향으로 연속적으로 변화하는 농도 기울기를 갖고, p형 컬렉터층(2)의 두께는 1㎛ 이하로 되어 있다.

Description

전력용 반도체장치{A SEMICONDUCTOR DEVICE FOR ELECTRIC POWER}
본 발명은, 전력용 반도체장치에 관한 것으로, 특히 IGBT(Insulated Gate Bipolar Transistor)에 관한 것으로, 전력변환 인버터장치(전력변환장치) 등에 사용된다.
최근의 파워 일렉트로닉스 분야에서의 전원기기의 소형화, 고성능화에 대한 요구에 따라, 전력용 반도체장치에서는 고내압화, 대전류화와 함께, 저손실화, 고파괴내량화, 고속화에 대한 성능개선이 주력되고 있다. 그리고, 300V정도 이상의 내압을 갖고, 고전력화가 가능한 전력용 반도체장치로서, 파워 IGBT가 이용되고 있다.
파워 IGBT는, 절연게이트, 예컨대 MOS게이트를 갖추고, MOS게이트를 평판형상으로 설치한 플레너 게이트 구조 및 MOS게이트를 트렌치 내에 매립형성한 트렌치 구조의 2종류가 널리 알려져 있다. 트렌치 IGBT는, 트렌치 측벽을 채널영역으로 하는 트렌치 IGBT셀을 반도체기판 상에 다수 병렬설치한 트렌치 게이트 구조를 갖는다. 일반적으로는, 트렌치 IGBT는 채널저항의 감소에 의해, 성능, 예컨대 저손실화 성능을 향상시키기 쉬운 점에서 플레너 IGBT 보다도 유리하게 되어 있다.
도 1은, 종래의 트렌치 IGBT의 일부를 취출하여 개략적으로 나타낸 단면도이다. 이 트렌치 IGBT에 있어서, 고저항의 n-형 베이스층(101)의 표면측에는 p형 베이스층(107)이 형성되어 있다. 이 p형 베이스층(107)의 표면으로부터 n-형 베이스층(101)에 달하는 깊이의 트렌치(104)가 복수 형성되어 있다. 이들 트렌치(104)의 내부에는, 게이트절연막(105)을 매개로 트렌치 게이트전극(106)이 매립형성되어 있다. 각 트렌치(104)로 끼워진 영역의 p형 베이스층(107)의 표면에는, 트렌치(104)의 측면에 접하도록 고불순물 농도의 n+형 이미터층(108)이 형성되어 있다. 더욱이, 각 트렌치 게이트전극(106)은, 예컨대 게이트전극 콘택트용의 광패드까지 인출되어 있다.
상기 n+형 이미터층(108) 및 p형 베이스층(107) 상에는, 그 양쪽에 접하도록 이미터전극(109)이 설치되어 있다. 이 이미터전극(109)에 의해 n+형 이미터층(108)과 p형 베이스층(107)이 단락되어 있다. 또한, 트렌치 게이트전극(106) 상에는 층간절연막(111)이 설치되어 있다. 이 층간절연막(111)에 의해 간격됨으로써, 트렌치 게이트전극(106)과 이미터전극(109)은 쇼트되지 않는다.
상기 n-형 베이스층(101), p형 베이스층(107), n+형 이미터층(108), 게이트절연막(105) 및 트렌치 게이트전극(106)은 MOSFET를 구성하고 있다. 그리고, p형 베이스층(107)의 트렌치(104)에 접하는 표면부분에 형성되는 이 MOSFET의 채널영역을 통해 n+형 이미터층(108)으로부터 n-형 베이스층(101)에 전자가 주입된다.
한편, n-형 베이스층(101)의 이면측에는, n+형 버퍼층(102)을 매개로 고불순물 농도의 p+형 컬렉터층(103)이 형성되어 있다. 이 p+형 컬렉터층(103) 상에는 컬렉터전극(110)이 설치되어 있다.
더욱이, 상기 n+형 버퍼층(102)은, 필요로 하는 내압이 별도의 방법으로 만족될 경우에는 형성이 생략되는 일이 있다. 또한, 도면중 E는 이미터단자, G는 게이트단자, C는 컬렉터단자이다.
도 2는, 도 1중의 2-2선에 걸친 단면에서의 불순물 농도분포의 일예를 나타낸다. 도 2에 나타낸 바와 같이, n-형 베이스층(101)의 두께방향에서의 n형의 불순물 농도는 일정하다.
그런데, 상기 구조의 IGBT에서는, 턴오프 손실을 작게함에 따라 정상상태에서의 온전압의 극단적인 증대가 있고, 역으로 온전압을 감소시키려 하면 턴오프 손실의 극단적인 증대가 생긴다는 문제가 있다.
그래서, 원하는 최소의 턴오프 손실과 온전압을 얻기 위해, (1) 전자선조사 등에 의해 라이프타임(소수 캐리어가 재결합하기까지의 시간)을 짧게하도록 콘트롤을 행하는 방법과, (2) 얇은 투과형 컬렉터층을 이용하는 방법이 있다.
이들의 방법을 이용할 경우, 특히 n-형 베이스층(101) 및 n+형 버퍼층(102)을 갖춘 펀치스루형 IGBT에 있어서, 턴오프 손실과 정상상태에서의 온전압을 가능한한 작게하려 하면, 원하는 내압을 얻기 위해 최소 두께의 n-형 베이스층(101)이 필요로 된다. 예컨대, n-형 베이스층(101)의 두께는 통상은 약 10㎛/100V의 관계로 선정된다.
전자의 라이프타임 콘트롤을 행하는 방법에서는, 고농도의 p+형 기판에 에픽택셜성장에 의해 고농도의 n+형 버퍼층이 형성되고, 더욱이 에픽택셜성장에 의해 비교적 고저항의 n-형 베이스층이 형성됨으로써 얻어진 n-/n+/p+로 이루어진 3층구조의 웨이퍼를 이용하여 상기 구조의 IGBT가 형성된다.
이와 같은 라이프타임 콘트롤을 행하는 방법에 의해, 충분히 낮은 턴오프 손실을 갖는 펀치스루형 IGBT를 얻을 수 있다. 그러나, p형 기판에 에픽택셜성장법에 의해 n+형 버퍼층(102)과 n+형 베이스층(101)이 순차 형성되기 때문에, 웨이퍼의 구조 비용이 증대한다는 문제가 있다.
후자의 얇은 투과형 컬렉터층을 이용하는 방법에서는, 플로팅·존(FZ)법 또는 쵸크랄스키·존(CZ)법에 의해 제작된 웨이퍼가 원하는 내압이 얻어지는 두께로 되기까지 연마되고, 이 웨이퍼의 한쪽 면에 보론 등의 p형의 불순물의 주입에 의해 두께 1㎛정도의 투과형 p컬렉터층이 형성되고, 웨이퍼의 다른쪽 면에 MOS구조가 형성된다.
그러나, 이와 같은 얇은 투과형 컬렉터층을 이용하는 방법은, 온전압과 턴오프 손실을 가능한한 작게하려 하면, 웨이퍼의 두께가 상당히 얇아져 제조상 큰 어려움이 생긴다.
예컨대, 내압 1200V용의 트렌치 IGBT의 제조방법을 일예로 들면, 반도체기판 상에 p형 베이스층(107), n+형 이미터층(108), 트렌치(104), 게이트절연막(105), 트렌치 게이트전극(106) 및 이미터전극(109)이 형성된 후, 반도체기판이 120㎛까지 깍여지고, n형 불순물 및 p형 불순물이 각각 이온 주입되어 n+형 버퍼층(102) 및 p+형 컬렉터층(103)이 형성된다. 이 때, 이온 주입된 n형 불순물 및 p형 불순물을 활성화시켜 도너 및 어셉터로서 작용시키기 위해서는, 확산로 안에서 800℃ 이상의 열처리를 할 필요가 있다. 이 열처리에 의해, 표면의 패터닝된 예컨대 알루미늄으로 이루어진 이미터전극(109)이 녹아, 전극의 패턴이 삭감되 버린다는 문제가 있다. 또한, 열처리하기 전에 이미터전극(109)의 패터닝을 할 경우에, 상기한 바와 같이 깍여진 웨이퍼의 휘어짐이 상당히 커져, 전극을 패터닝하는 것이 극히 곤란하다.
더욱이, 상기 모두의 방법에 있어서도, 열처리할 경우에 열응력의 변화에 의해 웨이퍼가 파손한다는 문제가 있다. 또한, 확산로에 의한 열처리 대신에, 예컨대 펄스 레이저와 같은 에너지선의 조사에 의한 어닐로 불순물의 활성화를 행하는 방법에서는, 웨이퍼 표면으로부터 1㎛정도밖에 불순물을 활성화하는 것이 불가능하다. 따라서, 웨이퍼 표면으로부터 ㎛ 이상의 깊이를 필요로 하는 n형 불순물을 활성화 및 확산시켜 n+형 버퍼층(102)을 형성하는 것은 극히 곤란하다. 결국, 상기와 같은 얇은 반도체기판을 이용한 펀치스루형 IGBT는, 제조상 극히 곤란한 문제가 있다.
더욱이, 도 1에 나타낸 구조의 트렌치 IGBT에 있어서, 트렌치 게이트전극(106)의 간격(셀 피치)이 비교적 넓고, 콘택트 개구폭이 가공정도에 비해 어느정도 넓을 경우에는, n+형 이미터층(108)과 p형 베이스층(107)을 트렌치(104)에 평행한 방향의 전면에서 이미터전극(109)에 의해 단락하는 것이 행해진다.
한편, 셀 피치를 축소해 가면, 콘택트 개구폭이 작아지고, n+형 이미터층(108)과 p형 베이스층(107)을 트렌치(104)에 평행한 방향의 전면에서 이미터전극(109)에 의해 단락하는 것이 곤란해진다. 이 문제를 해결하기 위해서는, 트렌치 IGBT의 n+형 이미터층(108)이 사다리형상의 평면패턴을 갖도록, 즉 p형 베이스층(107)이 사각형상으로 다수 노출하도록 형성하는 것이 제안되고 있다.
더욱이, n+형 이미터층(108)이 전체로서 매쉬(mesh; 格子) 또는 오프셋을 갖는 매쉬형상의 평면패턴을 갖도록, 즉 트렌치(104)에 걸쳐 띠형상의 n+형 이미터층(108)과 p형 베이스층(107)의 띠형상의 노출부가 번갈아 존재하도록 형성하는 것이 제안되고 있다.
더욱이, 이웃하는 n+형 이미터층(108) 상호간의 p형 베이스층(107)에 이미터 콘택트용의 트렌치를 형성하고, 이 트렌치 내부에 n+형 이미터층(108)의 측면 및 p형 베이스층(107)에 접촉하도록 이미터전극(109)을 형성하는 트렌치 콘택트 구조도 제안되고 있다.
상기한 바와 같은 각종 구조의 트렌치 IGBT에 있어서도, 도 1에 나타낸 구조의 트렌치 IGBT와 동일한 문제가 있다. 또한, 플레너 IGBT에 있어서도, 상술한 트렌치 IGBT와 동일한 문제가 있다.
또한, 플레너 IGBT로서, 예컨대 특개평11-40808호에 기재된 것이 알려져 있다. 여기에 기재된 플레너 IGBT에서는, 전체의 두께 증가, 온전압이나 누설전류의 증가를 수반하지 않고 스위치 오프시 특성을 개선하기 위해, n형 드리프트층중 n+형 버퍼층의 부분에, 불순물 농도를 연속적으로 변화시킨 경사분포영역을 형성하고 있다.
그러나, 이 플레너 IGBT는, 고농도의 p+형 기판에 에픽택셜성장에 의해 고농도의 n+형 버퍼층이 형성되고, 더욱이 에픽택셜성장에 의해 비교적 고저항의 n-형 베이스층이 형성됨으로써 얻어진 n-/n+/p+로 이루어진 3층구조의 웨이퍼를 이용하여 형성된다.
이와 같은 플레너 IGBT에 대해 라이프타임 콘트롤을 행함으로써, 낮은 턴오프 손실을 얻을 수 있다. 그러나, p형 기판에 에픽택셜성장법에 의해 n+형 버퍼층과 n-형 베이스층이 순차 형성되기 때문에, 웨이퍼의 제조비용이 증대한다는 문제가 있다. 또한, p형 컬렉터층의 두께가 어느정도 두꺼워져 버려, 전체의 두께를 보다 얇게할 수 없다.
이상과 같이, 종래의 펀치스루형 IGBT는, 원하는 최소의 턴오프 손실과 온전압을 얻기 위해 라이프타임 콘트롤을 행하는 방법에서는 반도체기판의 제조비용이 증대한다는 문제가 있고, 얇은 투과형 컬렉터층을 이용하는 방법에서는 반도체기판이 상당히 얇아져, 제조상 큰 어려움이 생긴다는 문제가 있다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 전력용 반도체장치, 특히 전력변환 인버터장치 등에 사용되는 IGBT를 제공하는 것에 그 목적이 있다.
도 1은 종래의 트렌치 IGBT의 일부를 취출하여 개략적으로 나타낸 단면도,
도 2는 도 1중의 2-2선에 걸친 단면의 불순물 농도분포의 일예를 나타낸 도면,
도 3은 본 발명의 제1실시예에 따른 트렌치 IGBT를 나타낸 단면도,
도 4는 도 1중의 4-4선에 걸친 단면의 불순물 농도분포의 일예를 나타낸 도면,
도 5a, 5b는 본 발명의 제1실시예에 따른 트렌치 IGBT의 n형 베이스층으로 이루어진 반도체기판의 이미터층측 부분의 비저항이 다른 경우의 깊이방향에서의 불순물 농도분포의 일예를 나타낸 도면,
도 6은 제1실시예에 따른 IGBT와 종래의 펀치스루형 IGBT의 각각에 대해 온전압과 풀타임을 시뮬레이션에 의해 구한 결과를 나타낸 도면,
도 7은 도 3의 IGBT의 제조공정의 일부를 나타낸 단면도,
도 8은 도 7의 공정에 이어진 공정을 나타낸 단면도,
도 9는 도 8의 공정에 이어진 공정을 나타낸 단면도,
도 10은 본 발명의 전력용 반도체장치의 제2실시예에 따른 플레너 IGBT를 나타낸 단면도이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명에 의하면, 두께방향으로 거의 연속적으로 변화하는 농도 기울기를 갖도록 제1도전형의 불순물을 포함하는 제1베이스층과, 상기 제1베이스층의 한쪽의 표면에 형성된 제2도전형의 불순물을 포함하는 제2베이스층, 상기 제2베이스층의 표면으로부터 상기 제2베이스층을 관통하여 상기 제1베이스층에 달하는 깊이의 트렌치, 상기 트렌치에 접하도록 상기 제2베이스층의 표면에 형성된 제1도전형의 불순물을 포함하는 이미터층, 상기 트렌치의 내부에 형성된 게이트전극, 상기 제1베이스층의 다른쪽의 표면 상에 형성되고, 제2도전형의 불순물을 포함하며, 두께가 1㎛ 이하로 된 컬렉터층, 상기 이미터층 상과 상기 제2베이스층 상에 연속하여 형성된 제1주전극 및, 상기 컬렉터층 상에 형성된 제2주전극으로 이루어진 전력용 반도체장치가 제공된다.
본 발명에 의하면, 반도체기판의 한쪽의 표면으로부터 제1도전형의 불순물을 도입하여 두께방향으로 연속적으로 변화하는 농도 기울기를 갖도록 제1베이스층을 형성하고, 상기 제1베이스층의 한쪽의 표면으로부터 제2도전형의 불순물을 도입하여 제2베이스층을 형성하고, 상기 제2베이스층의 표면으로부터 제1도전형의 불순물을 도입하여 이미터층을 형성하고, 상기 이미터층에 대해, 상기 제2베이스층을 관통하여 상기 제1베이스층에 달하는 깊이의 트렌치를 형성하고, 상기 트렌치의 내부에 게이트전극을 형성하고, 전면에 도전층을 형성하고, 이를 패터닝하여 상기 제2베이스층 상 및 상기 이미터층 상에서 연속하는 제1주전극을 형성하고, 상기 제1베이스층을 다른쪽 면으로부터 깍아 원하는 두께로 되도록 상기 제1베이스층을 남기고, 상기 제1베이스층의 다른쪽 면으로부터 제2도전형의 불순물을 도입하여 컬렉터층을 형성하며, 상기 컬렉터층의 노출면에 제2주전극을 형성하는 전력용 반도체장치의 제조방법이 제공된다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
도 3에 나타낸 제1실시예에 따른 트렌치 IGBT에 있어서, 1은 제1도전형(본 예에서는 n형)의 베이스층(n형 베이스층)이다. 이 n형 베이스층(1)의 표면측에제2도전형(본 예에서는 p형)의 베이스층(p형 베이스층; 7)이 형성되어 있다. 상기 p형 베이스층(7)의 표면으로부터 p형 베이스층(7)을 관통하여 n형 베이스층(1)에 달하는 깊이의 트렌치(4)가 복수 형성되어 있다. 각 트렌치(4)로 끼워진 영역의 p형 베이스층(7)의 표면에는, 트렌치(4)의 측면에 접하도록 고불순물 농도의 n형 이미터층(n+형 이미터층; 8)이 형성되어 있다. 그리고, 각 트렌치(4)의 내부에는, 게이트절연막(5)을 매개로 트렌치 게이트전극(6)이 매립되어 있다.
상기 n+형 이미터층(8) 및 p형 베이스층(7) 상에는, 트렌치 게이트전극(6)과는 접하지 않도록, 또 n+형 이미터층(8)과 p형 베이스층(7)을 단락하기 위한 예컨대 알루미늄 배선으로 이루어진 이미터(E)전극(9)이 설치되어 있다. 상기 p형 베이스층(7) 상 및 트렌치 게이트전극(6) 상에는 층간절연막(10)이 퇴적되어 있으며, 이 층간절연막(10)에 개구된 소스·베이스 인출용의 콘택트홀을 통해 n+형 이미터층(8)의 일부 및 p형 베이스층(7)의 일부에 공통으로 접촉하도록 이미터전극(9)이 형성되어 있다.
각 트렌치 게이트전극(6)은, 예컨대 게이트 콘택트 패드까지 인출되어 있다. 이 게이트 콘택트 패드에 접촉하도록 게이트(G)전극이 설치되어 있다.
상기 n형 베이스층(1), p형 베이스층(7), n+형 이미터층(8), 게이트절연막(5) 및 트렌치 게이트전극(6)은, 트렌치(4) 내의 게이트절연막(5)에 접하는 p형 베이스층(7)의 표면부분에 형성되는 채널영역을 통해 n+형 이미터층(8)으로부터 베이스층(1)에 전자를 주입하는 MOSFET를 구성하고 있다.
한편, 상기 n형 베이스층(1)의 이면측에는, 고불순물 농도의 p형컬렉터층(p+형 컬렉터층; 2)이 형성되어 있다. 이 p+형 컬렉터층(2) 상에는 컬렉터(C)전극(3)이 형성되어 있다.
다음에, 도 3의 트렌치 IGBT의 동작에 대해 간단히 설명한다.
턴온시킬 경우에는, 컬렉터전극(2)과 이미터전극(9)과의 사이에, 컬렉터전극(2)측이 정으로 되도록 하는 전압이 인가된 상태로, 트렌치 게이트전극(6)과 이미터전극(9)과의 사이에 트렌치 게이트전극(6)이 정으로 되도록 하는 전압을 인가한다. 이에 의해, p형 베이스층(7)의 게이트절연막(5)에 접한 표면이 n형으로 반전하여 반전층, 즉 n형 채널이 형성되고, 이 n형 채널을 통해 이미터전극(9)으로부터 전자가 n형 베이스층(1)으로 주입되어, p형 컬렉터층(2)에 도달한다. 이 경우, p형 컬렉터층(2)과 n형 베이스층(1)과의 사이가 차례로 바이어스 되어, p형 컬렉터층(2)으로부터 정공이 n형 베이스층(1)으로 주입된다. 이와 같이, n형 베이스층(1)에 전자와 정공의 양쪽이 주입되는 결과, n형 베이스층(1)에서 전도율 변조가 일어나고, n형 베이스층(1)의 저항이 대폭 감소되어, 소자가 턴온된다.
한편, 턴오프시킬 경우에는, 트렌치 게이트전극(6)에 이미터전극(9)에 대해 부의 전압을 인가한다. 이에 의해, 상기 n형 채널이 소실되어, 전자주입이 정지된다. n형 베이스층(1) 내에 축적되어 있던 정공은, 그 일부가 p형 베이스층(7)을 매개로 이미터전극(9)으로 배출되고, 나머지의 정공이 전자와 재결합하여 감소되어, 턴오프된다.
도 4는 도 3중의 4-4선에 걸친 단면에서의 불순물 농도분포의 일예를 나타낸다.
여기서, 본 발명자의 연구에 의해, n형 베이스층(1)으로서, 이미터층측 부분 보다도 컬렉터층측 부분의 쪽이 농도가 짙게 되는 불순물 농도의 경사를 갖게 하고, n형 베이스층(1)의 이미터층측 부분의 비저항을 100Ω·cm 이상으로 하여, n형 베이스층(1)의 컬렉터층측 부분의 농도피크(최고농도)를 1e15/cm3이상, 또 5e16/cm3이하로 설정하면, n형 베이스층(1)의 두께를 약 10㎛/100V의 비율로 선정 가능해지는 것을 판명했다.
이 경우, n형 베이스층(1)을 형성하기 위한 웨이퍼로의 불순물 확산에 의해, n형 베이스층(1)의 불순물 농도는 n형 베이스층(1)의 이미터층측 부분부터 컬렉터층측 부분까지 거의 연속적으로 변화하고 있는 것으로 된다.
종래의 펀치스루형 IGBT에서는, 도 1에 나타낸 p형 베이스층(107)으로부터의 공핍층의 넓어짐을 n+형 버퍼층(102)에서 정지시키는 방법, 또는 n-형 베이스층(101)을 충분히 두껍게 함으로써 p+형 컬렉터층(103)에 공핍층이 도달하지 않도록 하는 방법중 어느 하나를 채용하고 있었다.
이에 대해, 상기 실시예의 IGBT는, 포아송 방정식으로부터 도출되는 공핍층의 폭이 불순물 농도경사에 반비례한다는 원리를 이용함으로써, n형 베이스층(1)의 불순물 농도경사에 의해 공핍층의 넓어짐을 적극적으로 정지시켜, 공핍층이 p+형 컬렉터층(2)에 도달하지 않도록 하는 것을 특징으로 하고 있다.
그리고, 상기 실시예의 IGBT는, p형 컬렉터층(2)의 두께를 종래의 펀치스루형 IGBT에서의 p형 컬렉터층(103)의 두께 보다도 대폭 얇게하는 것이 가능해지기 때문에, 전체의 두께를 종래의 펀치스루형 IGBT의 두께 보다도 대폭 얇게하는 것이 가능해진다.
이하, 시뮬레이션을 이용하여 조사한 구체예를 나타낸다.
(시뮬레이션1)
표 1은, n형 베이스층(1)의 컬렉터측 부분의 농도피크를 소정 값으로 고정하여, n형 베이스층(1)의 이미터측 부분의 비저항과 내압과의 관계를 시뮬레이션을 이용하여 조사한 결과이다.
[표 1]
비저항(Ω·cm) 40k 900 400 100
내압(V) 720 671 645 607
표 1로부터, 상기 실시예의 IGBT에서는, n형 베이스층(1)의 이미터측 부분의 비저항을 100Ω·cm 이상으로 하면, 내압 600V 이상으로 되어, n형 베이스층(1)의 두께를 약 10㎛/100V의 비율로 선정 가능해지는 것을 알 수 있다.
즉, 상기 실시예의 IGBT에서의 n형 베이스층(1)의 두께는, 종래의 펀치스루형 IGBT와 마찬가지로 약 10㎛/100V의 비율로 선정 가능해진다. 이와 관련하여, 종래의 비저항 일정의 n-형 베이스층을 갖춘 펀치스루형 IGBT에서는, 두께 60㎛에 의해 600V 이상의 내압이 얻어지고, 약 10㎛/100V의 비율로 두께가 결정되는 것이알려져 있다.
(시뮬레이션2)
표 2는, 상기 실시예의 IGBT에 대해, n형 베이스층(1)의 두께를 60㎛로 한 경우에, n형 베이스층(1)의 이미터측 부분의 비저항을 40kΩ·cm로 고정하여, n형 베이스층(1)의 컬렉터측 부분의 농도피크와 내압과의 관계를 시뮬레이션을 이용하여 조사한 결과이다.
[표 2]
농도피크(/cm3) 8e14 1e15 2e15 6e15 2e16 5e16
내압(V) 365 602 720 673 659 610
표 2로부터, 상기 실시예의 IGBT에서는, n형 베이스층(1)의 컬렉터측 부분의 농도피크를 8e14/cm3부터 2e15/cm3까지 하나하나 상승시켜 가면, 내압이 최대치까지 하나하나 상승해 간다. 그리고, 농도피크를 상기 2e15/cm3부터 더 상승해 가면, 내압이 최대치로부터 저하해 가고, 농도피크가 5e16/cm3보다 초과하면 내압이 600V 이하로 되는 것을 알 수 있다.
여기서, n형 베이스층(1)의 컬렉터측 부분의 농도피크를 1e15/cm3이상이면서 5e16/cm3이하의 범위로 설정하면, 내압이 600V 이상으로 되어, n형 베이스층(1)의 두께를 약 10㎛/100V의 비율로 선정 가능해지는 것을 알 수 있다.
다시 말해서, n형 베이스층(1)의 컬렉터측 부분의 불순물 농도의 경사와 내압의 관계로 보면, 내압이 600V 이상이기 위한 불순물 농도의 경사는, 1e18/cm4에서 5e19/cm4의 범위이다.
더욱이, 시뮬레이션2에서의 n형 베이스층(1)의 이미터층측 부분의 비저항 40kΩ·cm를, 2kΩ·cm, 100Ω·cm로 각각 변경한 경우에도, n형 베이스층(1)의 컬렉터층측 부분의 농도피크와 내압과의 관계는 거의 동일한 것이 확인되었다.
더욱이, 상기 실시예의 IGBT에 있어서, n형 베이스층(1)의 이미터층측 부분의 비저항이 일정해지는 영역이 나타날 경우가 있다. 이는, n형 반도체기판의 편면측에 n형 베이스층(1)을 형성하기 위한 n형 불순물을 확산할 경우에, n형 반도체기판의 두께, 비저항, n형 불순물의 표면농도 및 확산시간 등의 확산조건의 오차에 의해 n형 불순물의 확산층의 두께가 오차가 나기 때문이다.
도 5a, 도 5b는, 상기 실시예의 IGBT의 n형 베이스층(1)을 형성하기 위한 반도체기판의 두께가 90㎛에 있어서, 이미터층측 부분의 비저항이 다른 경우의 깊이방향에서의 불순물 농도분포의 일예를 나타내고 있다.
양 불순물 농도분포로부터, n형 베이스층(1)의 이미터층측 부분에 나타나는 비저항이 일정해지는 영역은, 반도체기판의 비저항에 따라 다른 것을 알 수 있다. 이 일정영역은, 전기특성을 고려하면 30㎛정도로 억제하는 것이 바람직하다.
다시 말해서, 반도체기판에 대한 불순물 확산량의 오차 등에 의해, n형 베이스층(1)의 이미터층측 부분에서는 표면으로부터 깊이 30㎛ 이내에서 비저항이 일정해도 된다.
상술한 바와 같이, 상기 실시예의 IGBT는, 포아송 방정식으로부터 도출되는 공핍층의 폭이 불순물 농도경사에 반비례 한다는 원리를 이용함으로써, n형 베이스층(1)의 불순물 농도경사에 의해 공핍층의 넓어짐을 적극적으로 정지시켜, 공핍층이 p+형 컬렉터층(2)에 도달하지 않도록 하는 것을 특징으로 하고 있다.
이에 대해, 종래의 IGBT는, p형 베이스층(107)으로부터의 공핍층의 넓어짐을 n+형 버퍼층(102)에서 정지시키는 방법, 또는 n-형 베이스층(101)을 충분히 두껍게 함으로써 p+형 컬렉터층(103)에 공핍층이 도달하지 않도록 하는 방법중 어느 하나를 채용하고 있었다.
따라서, 상기 실시예의 IGBT는, n형 베이스층(1)의 이미터측 부분의 비저항이 일정해지는 영역은, 종래의 펀치스루형 IGBT에서의 비저항이 일정한 n-형 베이스층(101)에 비해 극단적으로 짧다.
다음에, 내압 600V를 갖는 상기 실시예의 IGBT와 종래의 펀치스루형 IGBT에 대해, 온전압과 풀타임을 비교한다.
도 6은, 상기 실시예의 IGBT와 종래의 펀치스루형 IGBT의 각각에 대해 온전압과 풀타임을 시뮬레이션에 의해 구한 결과를 횡축에 전압, 종축에 시간을 취해 나타내고 있다.
이 도면에서, 온전압과 풀타임의 트레이드오프 곡선은, 상기 실시예의 IGBT의 트레이드오프 곡선 쪽이 종래의 IGBT의 트레이드오프 곡선 보다도 개선되어 있는 것을 알 수 있다.
즉, 상기 실시예의 IGBT는, n형 베이스층(1)의 깊이방향에서의 불순물 농도분포에 경사를 갖게함으로써, 원하는 내압을 유지시키면서, 턴오프 손실과 온전압을 최소화 할 수 있어, 반도체기판의 두께를 크게 감소시켜, 결국 최소화 할 수 있다.
다음에, 도 3에 나타낸 구조를 갖는 IGBT의 제조방법에 대해 설명한다.
도 7 내지 도 9는, 도 3에 나타낸 실시예의 IGBT의 주요한 제조공정을 나타낸 단면도이다.
우선, n형 베이스층(1)을 형성하기 위한 n형 반도체기판을 준비한다. 이 경우, 비저항 100Ω·cm 이상의 반도체기판에 n형 불순물을 열확산시켜, 예컨대 도 5a에 나타낸 바와 같이 기판의 한쪽 면측 보다도 다른쪽 면측의 쪽이 불순물 농도가 짙어지게 하는 경사를 갖게 한다.
이와 같은 불순물 농도분포를 갖는 n형 반도체기판을 n형 베이스층(1)의 소재로서 이용하고, 이 n형 기판의 한쪽의 표면에 p형 베이스층(7)을 확산에 의해 형성한다. 그리고, 이 p형 베이스층(7)의 표층부에 다수의 스트라이프형상의 평면패턴을 갖도록 n+형 이미터층(8)을 확산에 의해 형성한다. 이에 의해, p형 베이스층(7)의 노출부도 다수의 스트라이프형상의 평면패턴을 갖게 된다.
다음에, 각 n+형 이미터층(8) 중에, 스트라이프형상의 평면패턴을 갖고, n형 베이스층(1)에 달하는 깊이의 트렌치(4)를 형성한다. 즉, n+형 이미터층(8)의 표면으로부터 n+형 이미터층(8) 및 p형 베이스층(7)을 관통하여 n형 베이스층(1)에달하는 깊이의 트렌치(4)를 형성한다.
다음에, 트렌치(4)의 내벽면 및 기판 상의 전면에 SiO2막 등의 게이트절연막(5)을 형성한다. 다음에, 화학기상성장법(CVD법)에 의해, P(인)를 함유시킨 폴리실리콘(6)을 퇴적시킴과 더불어 트렌치(4) 내의 트렌치 게이트전극으로서 매립한다.
이 후, 트렌치 게이트 인출패턴에 따라 트렌치 게이트전극(6)을 인출하기 위한 패터닝을 행해, 게이트전극 콘택트용의 광패드를 형성함과 더불어, 트렌치 내부의 폴리실리콘(6)의 상면을 에치백하여 기판 표면과 동일면 내로 한다.
다음에, 기판 상의 전면에 층간절연막(10)을 퇴적시킨 후, 게이트전극 콘택트용의 패드 상에 층간절연막(10)에 게이트전극 인출용의 큰 콘택트홀을 개구함과 더불어, 트렌치 개구 주변부의 층간절연막(10) 및 그 아래의 기판 표면의 게이트절연막(5)에 이미터·베이스 인출용의 콘택트홀을 개구한다.
다음에, 기판 상의 전면에 예컨대 알루미늄막을 스퍼터법에 의해 형성하고, 원하는 패터닝을 행해 이미터전극(9) 및 게이트전극을 형성한다.
한편, n형 베이스층(1)은, 예컨대 600V의 내압을 얻는데는 두께가 약 60㎛ 필요하기 때문에, 도 8에 나타낸 바와 같이, n형 기판의 다른쪽의 표면, 즉 기판 이면으로부터 n형 베이스층(1)의 두께가 60㎛로 되기까지 깍는다. 이 경우, n형 베이스층(1)의 깊이방향에서의 불순물 농도분포는 예컨대 도 4에 나타낸 바와 같은 것으로 한다.
다음에, 도 9에 나타낸 바와 같이, n형 베이스층(1)의 깍여진 면에 예컨대 보론 등의 p형 불순물을 이온 주입하고, 예컨대 펄스 레이저의 조사 등에 의한 어닐을 행해, p형 불순물을 활성화시킴으로써 p형 컬렉터층(2)을 형성한다. 이 후, 컬렉터전극(3)을 형성한다.
상기 p형 컬렉터층(2)은 두께가 1㎛ 이하이고, 또 컬렉터 전극(3)측에서의 불순물의 표면농도가 1e17/cm3이상으로 한다.
이상에 의해, 도 3에 나타낸 바와 같은 두께가 60㎛의 n형 베이스층(1)을 갖고, 1㎛ 이하 두께의 얇은 p형 컬렉터층(2)을 갖는 트렌치 IGBT가 제조된다.
더욱이, 상기한 비저항이 100Ω·cm 이상의 비저항의 일예로서 비저항이 46kΩ·cm의 n형 반도체기판을 실현하는 것은, 기술적으로는 가능하지만, 비용이 높아진다.
또한, 도 3에 나타낸 구조의 트렌치 IGBT에 있어서, 셀 피치를 축소해도 n+형 이미터층(8)과 p형 베이스층(7)을 충분히 이미터전극(9)에 의해 쇼트할 수 있도록, 종래 제안되고 있는 것과 같은 동일한 수법을 이용해도 된다.
즉, n+형 이미터층(8)이 사다리형상의 평면패턴을 갖도록, 즉 p형 베이스층(7)이 사각형상으로 다수 노출하도록 형성해도 된다. 더욱이, n+형 이미터층(8)이 전체로서 매쉬 또는 오프셋을 갖는 매쉬형상의 평면패턴을 갖도록, 즉 트렌치(4)에 걸쳐 띠형상의 n+형 이미터층(8)과 p형 베이스층(7)의 띠형상의 노출부가 번갈아 존재하도록 형성해도 된다.
더욱이, 이웃하는 n+형 이미터층(8) 상호간의 p형 베이스층(7)에 이미터 콘택트용의 트렌치를 형성하고, 이 트렌치 내부에 n+형 이미터층(8)의 측면 및 p형 베이스층(7)에 접촉하도록 이미터전극(9)을 형성하는 트렌치 콘택트 구조를 채용해도 된다.
다음에, 본 발명의 제2실시예에 대해 설명한다.
제1실시예에서는 본 발명을 트렌치 IGBT로 실시한 경우를 설명했지만, 제2실시예에서는, 플레너 게이트 구조를 갖는 플레너 IGBT로 실시한 것이다.
플레너 IGBT는, p형 베이스층의 표면 상에 형성된 게이트절연막 상에 게이트전극이 형성된 플레너 게이트 구조를 갖는 것이고, 도 3에 나타낸 트렌치 IGBT와 비교하여 게이트 구조가 다르고, 그 소자 구조를 도 10의 단면도로 나타냈다. 더욱이, 도 10에서 도 3과 대응하는 장소에는 동일한 부호를 붙이고 그 설명은 생략한다.
본 실시예의 IGBT의 경우에도, n형 베이스층(1)으로서, 이미터층측 부분 보다도 컬렉터층측 부분의 쪽이 불순물 농도가 짙어지게 하는 경사를 갖게 하고, n형 베이스층(1)의 이미터층측 부분의 비저항을 100Ω·cm 이상으로 하고, n형 베이스층(1)의 컬렉터층측 부분의 농도피크를 1e15/cm3이상이면서 5e16/cm3이하로 설정되어 있다. 더욱이, p형 컬렉터층(2)은 두께가 1㎛ 이하이고, 컬렉터전극(3)측에서의 불순물의 표면농도는 1e17/cm3이상이다.
이와 같은 플레너 IGBT에 있어서도, 도 3에 나타낸 트렌치 IGBT와 동일한 효과가 얻어진다.
더욱이, 상기 각 실시예에 있어서, 컬렉터전극은, 컬렉터층 상에 직접 형성할 경우를 설명했지만, 이는 컬렉터층과 전기적으로 접속된 배선을 컬렉터층과는 다른 장소로 인출한 데다가 컬렉터전극을 설치하도록 해도 된다.
상술한 바와 같은 실시예로 본 발명을 기술했지만, 상기 실시예로 본 발명을 한정하는 것이 아니라, 본 발명의 목적 및 배경을 이탈하지 않는 범위 내에서 다양하게 변형하여 실시할 수 있는 것은 물론이다.
이상 설명한 바와 같이 본 발명에 의하면, 제조가 용이하면서 저렴한 전력용 반도체장치, 특히 전력변환 인버터장치 등에 사용되는 IGBT를 제공할 수 있다.

Claims (18)

  1. 두께방향으로 연속적으로 변화하는 농도 기울기를 갖도록 제1도전형의 불순물을 포함하는 제1베이스층과,
    상기 제1베이스층의 한쪽의 표면에 형성된 제2도전형의 불순물을 포함하는 제2베이스층,
    상기 제2베이스층의 표면으로부터 상기 제2베이스층을 관통하여 상기 제1베이스층에 달하는 깊이의 트렌치,
    상기 트렌치에 접하도록 상기 제2베이스층의 표면에 형성된 제1도전형의 불순물을 포함하는 이미터층,
    상기 트렌치의 내부에 형성된 게이트전극,
    상기 제1베이스층의 다른쪽의 표면 상에 형성되고, 제2도전형의 불순물을 포함하며, 두께가 1㎛ 이하로 된 컬렉터층,
    상기 이미터층 상과 상기 제2베이스층 상에 연속하여 형성된 제1주전극 및,
    상기 컬렉터층 상에 형성된 제2주전극으로 이루어진 것을 특징으로 하는 전력용 반도체장치.
  2. 제1항에 있어서, 상기 제1베이스층의 상기 컬렉터층측에 위치하는 한쪽의 단부에서의 상기 불순물의 농도가 1e15/cm3에서 5e16/cm3의 범위이고, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 다른쪽의 단부에서의 상기 불순물의 농도가 1e11/cm3인 것을 특징으로 하는 전력용 반도체장치.
  3. 제1항에 있어서, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 한쪽의 단부에서의 비저항이 100Ω·cm 이상 및 40kΩ·cm 이하인 것을 특징으로 하는 전력용 반도체장치.
  4. 제1항에 있어서, 상기 컬렉터층의 상기 제2주전극측에서의 불순물의 표면농도가 1e17/cm3이상인 것을 특징으로 하는 전력용 반도체장치.
  5. 제1항에 있어서, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 한쪽의 단부로부터 30㎛의 깊이 이하에서 비저항이 100Ω·cm 이상 및 40kΩ·cm 이하로 일정한 것을 특징으로 하는 전력용 반도체장치.
  6. 제1항에 있어서, 상기 제1도전형이 n형이고, 상기 제2도전형이 p형인 것을 특징으로 하는 전력용 반도체장치.
  7. 두께방향으로 연속적으로 변화하는 농도 기울기를 갖도록 제1도전형의 불순물을 포함하는 제1베이스층과,
    상기 제1베이스층의 한쪽의 표면에 형성된 제2도전형의 불순물을 포함하는제2베이스층,
    상기 제2베이스층의 표면에 형성된 제1도전형의 불순물을 포함하는 이미터층,
    적어도 상기 제2베이스층 상과 상기 이미터층 상과의 사이에 연속하여 형성된 게이트전극,
    상기 제1베이스층의 다른쪽의 표면 상에 형성되고, 제2도전형의 불순물을 포함하며, 두께가 1㎛ 이하로 된 컬렉터층,
    상기 제2베이스층 상에 형성된 제1주전극 및,
    상기 컬렉터층 상에 형성된 제2주전극으로 이루어진 것을 특징으로 하는 전력용 반도체장치.
  8. 제7항에 있어서, 상기 제1베이스층의 상기 컬렉터층측에 위치하는 한쪽의 단부에서의 상기 불순물의 농도가 1e15/cm3에서 5e16/cm3의 범위이고, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 다른쪽의 단부에서의 상기 불순물의 농도가 1e11/cm3인 것을 특징으로 하는 전력용 반도체장치.
  9. 제7항에 있어서, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 한쪽의 단부에서의 비저항이 100Ω·cm 이상 및 40kΩ·cm 이하인 것을 특징으로 하는 전력용 반도체장치.
  10. 제7항에 있어서, 상기 컬렉터층의 상기 제2주전극측에서의 불순물의 표면농도가 1e17/cm3이상인 것을 특징으로 하는 전력용 반도체장치.
  11. 제7항에 있어서, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 한쪽의 단부로부터 30㎛의 깊이 이하에서 비저항이 100Ω·cm 이상 및 40kΩ·cm 이하로 일정한 것을 특징으로 하는 전력용 반도체장치.
  12. 제7항에 있어서, 상기 제1도전형이 n형이고, 상기 제2도전형이 p형인 것을 특징으로 하는 전력용 반도체장치.
  13. 반도체기판의 한쪽의 표면으로부터 제1도전형의 불순물을 도입하여 두께방향으로 연속적으로 변화하는 농도 기울기를 갖도록 제1베이스층을 형성하고,
    상기 제1베이스층의 한쪽의 표면으로부터 제2도전형의 불순물을 도입하여 제2베이스층을 형성하고,
    상기 제2베이스층의 표면으로부터 제1도전형의 불순물을 도입하여 이미터층을 형성하고,
    상기 이미터층에 대해, 상기 제2베이스층을 관통하여 상기 제1베이스층에 달하는 깊이의 트렌치를 형성하고,
    상기 트렌치의 내부에 게이트전극을 형성하고,
    전면에 도전층을 형성하고, 이를 패터닝하여 상기 제2베이스층 상 및 상기 이미터층 상에서 연속하는 제1주전극을 형성하고,
    상기 제1베이스층을 다른쪽 면으로부터 깍아 원하는 두께로 되도록 상기 제1베이스층을 남기고,
    상기 제1베이스층의 다른쪽 면으로부터 제2도전형의 불순물을 도입하여 컬렉터층을 형성하며,
    상기 컬렉터층의 노출면에 제2주전극을 형성하는 것을 특징으로 하는 전력용 반도체장치의 제조방법.
  14. 제13항에 있어서, 상기 제1베이스층의 상기 컬렉터층측에 위치하는 한쪽의 단부에서의 상기 불순물의 농도가 1e15/cm3에서 5e16/cm3의 범위이고, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 다른쪽의 단부에서의 상기 불순물의 농도가 1e11/cm3으로 되도록 상기 제1베이스층이 형성되는 것을 특징으로 하는 전력용 반도체장치의 제조방법.
  15. 제13항에 있어서, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 한쪽의 단부에서의 비저항이 100Ω·cm 이상 및 40kΩ·cm 이하로 되도록 상기 제1베이스층이 형성되는 것을 특징으로 하는 전력용 반도체장치의 제조방법.
  16. 제13항에 있어서, 상기 컬렉터층의 상기 제2주전극측에서의 불순물의 표면농도가 1e17/cm3이상으로 되도록 상기 컬렉터층이 형성되는 것을 특징으로 하는 전력용 반도체장치의 제조방법.
  17. 제13항에 있어서, 상기 제1베이스층의 상기 제2베이스층측에 위치하는 한쪽의 단부로부터 30㎛의 깊이 이하에서 비저항이 100Ω·cm 이상 및 40kΩ·cm 이하로 일정해지도록 상기 제1베이스층이 형성되는 것을 특징으로 하는 전력용 반도체장치의 제조방법.
  18. 제13항에 있어서, 상기 제1도전형이 n형이고, 상기 제2도전형이 p형인 것을 특징으로 하는 전력용 반도체장치의 제조방법.
KR10-2002-0018534A 2001-04-05 2002-04-04 전력용 반도체장치 KR100449182B1 (ko)

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