KR100214207B1 - 반도체장치 및 그의 제조방법 - Google Patents

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KR100214207B1
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테츠오 타카하시
카츠미 나카무라
타다하루 미나토
마사나 하라다
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

p 컬렉터영역(1)과 n형 버퍼영역(3)과 n영역(5)과 n캐소드 영역(7)에 의해 Pim다이오드가 구성되어 있다. n 캐소드 영역(7)의 표면에서 n캐소드 영역(7)을 관통하고 n영역(5)에 달하도록 홈(9)이 형성되어 있다. 절연막(11)을 개재하고 n캐소드 영역(7)의 측벽에 대향하도록 게이트 전극층(13)이 형성되어 있다. n캐소드 영역(7)에 영역(1)에 전기적으로 접속하도록 애노드 전극(19)이 형성되어 있다. n캐소드 영역(7)은 나란히 가는 홈(9)에 끼이게 되는 표면 전면에 형성되어 있다. 이것에 의해 게이트 제어회로를 간략화 가능함과 함께 양호한 온 특성을 가지는 전력용 반도체 장치를 얻을 수 있다.

Description

반도체 장치 및 그의 제조방법
제1도는 본 발명의 실시예 1에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제2도는 제1도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제3도는 제2도의 A-A'선에 따른 개략 단면도.
제4도∼제9도는 본 발명의 실시예 1에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제10도는 본 발명의 실시예 1에서 반도체 장치의 주전류 도통모양을 표시하는 개략 단면도.
제11도는 본 발명의 실시예 2에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제12도는 제11도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제13도는 제12도의 B-B'선에 따른 개략 단면도.
제14도∼제16도는 본 발명의 실시예 2에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제17도는 반도체 장치도는 본 발명의 실시예 3에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제18도는 제17도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제19도는 제18도의 C-C'선에 따른 개략 단면도.
제20도∼제21도는 본 발명의 실시예 3에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제22도는 순 방향 전압장치Vf와 비율Rn의 관계를 표시하는 그래프.
제23도는 본 발명의 실시예 4에서 반도체 장치의 구성을개략적으로 표시하는 평면도.
제24도는 제23도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제25도는 제24도의 D-D'선에 따른 개략 단면도.
제26도는 본 발명의 실시예 5에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제27도는 제26도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제28도는 제27도의 E-E'선에 따른 개략 단면도.
제29도, 제30도는 본 발명의 실시예 5에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제31도는 본 발명의 실시예 6에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제32도는 제31도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제33도는 제32도의 F-F'선에 따른 개략 단면도.
제34도는 본 발명의 실시예 7에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제35도는 제34도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제36도는 제35도의 G-G'선에 따른 개략 단면도.
제37도∼제38도는 본 발명의 실시예 7에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제39도는 본 발명의 실시예 8에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제40도는 제39도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제41도는 제40도의 H-H'선에 따른 개략 평면도.
제42도는 본 발명의 실시예 9에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제43도는 제42도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제44도는 제43도의 I-I'선에 따른 개략 단면도.
제45∼제48도는 본 발명의 실시예 9에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제49도는 본 발명의 실시예 9에서 반도체 장치의 주 전류 도통상태의 모양을 표시하는 개략 단면도.
제50도는 본 발명의 실시예 10에서 반도체 장치의 구성을 개략적으로 표시하는 평면도.
제51도는 제50도에 캐소드 전극을 설치한 모양을 표시하는 개략 평면도.
제52도는 제51도의 K-K'선에 따른 개략 단면도.
제53도는 본 발명의 실시예 10에서 반도체 장치의 제조방법을 표시하는 개략 단면도.
제54도는 홈이 동심원 상으로 배치된 모양을 표시하는 개략 평면도.
제55도는 홈이 동심원 상으로 배치된 모양을 표시하는 개략 평면도.
제56도는 홈이 동심원 상으로 배치된 모양을 표시하는 개략 평면도.
제57도는 본 발명의 실시예 11에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제58도∼제62도는 본 발명의 실시예 11에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제63도는 본 발명의 실시예 12에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제64도∼제67도는 본 발명의 실시예 12에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제68도는 본 발명의 실시예 12에서 반도체 장치의 주 전류 도통상태를 표시하는 개략 단면도.
제69도는 본 발명의 실시예 13에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제70도는 본 발명의 실시예 13에서 반도체 장치의 제조방법의 공정도.
제71도는 본 발명의 실시예 13에서 반도체 장치의 주 전류 도통상태의 모양을 표시하는 개략 단면도.
제72도는 본 발명의 실시예 14에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제73도는 본 발명의 실시예 15에서 반도체 장치의 구성을 개략적으로 표시하는 부분 단면도.
제74도는 본 발명의 실시예 16에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제75도∼제84도는 본 발명의 실시예 17에서 반도체 장치의 제조방법을 공정순으로 표시하는 개략 단면도.
제85도∼제86도는 p형 베이스 영역이 불쑥 나오게 되는 경우의 공정도.
제87도∼제88도는 p형 영역이 작은 경우의 공정도.
제89도는 홈 형성후에 등방성 건식 에칭을 행한 모양을 표시하는 공정도.
제90도는 본 발명의 실시예 18에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제91도는 본 발명의 실시예 18에서 반도체 장치의 제조방법을 표시하는 공정도.
제92도는 본 발명의 실시예 19에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제93도는 본 발명의 실시예 20에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제94도는 본 발명의 실시예 21에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제95도는 본 발명의 실시예 22에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제96도는 제1의 종래예에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제97도는 제2의 종래예에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제98도는 제3의 종래예에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제99도는 제3의 종래예에서 n+축적층이 발생한 모양을 표시하는 개략 단면도.
제100도는 제4의 종래예에서 반도체 장치의 구성을 개략적으로 표시하는 단면도.
제101도는 제100도의 P-P'선에 따른 개략단면도.
제102도는 제100도의 Q-Q'선에 따른 개략단면도.
[발명의 배경]
[발명의 속하는 기술분야]
본 발명은 자기 턴 오프 기능을 가지는 종형의 전력용 반도체 장치 및 그의 제조방법에 관한 것이다.
[종래의 기술]
우선 종래의 반도체 장치에 관하여 설명한다.
제97도는 제1의 종래예에서 반도체 장치의 구성을 개략적으로 표시하는 단면도이다. 제97도를 참조하여, 제1의 종래예는 SITh(Static Induction Thyristor)를 가지는 예를 표시하고 있다. 이 STIn은 핀 다이어드 부와, p형 게이트 영역(307)과 게이트 전극층(309)가 캐소드 전극(311)과 애노드 전극(313)을 가지고 있다. 핀 다이오드 부는 P+애노드 영역, n-영역(303) 및 캐소드 영역(n+이미터
영역)(305)의 적층구조에서 되어있다.p형 게이트 영역(307)은 n-영역(303)내에 형성되어있다. 게이트 전극(309)는 p형 게이트 영역(307)에 전기적으로 접속되어있다. 캐소드 전극(311)은 캐소드 영역(305)에, 애노드 전극(313)은 P+애노드 영역(301)에 각각 전기적으로 접속되어있다.
상기의 SITh는 게이트 전극(309)에 인가하는 게이트 전압을 정으로 하는 것으로 주전류 도통상태를 실현할 수 있다. 이때 전류는 P+애노드 영역(301)에서 캐소드 영역(305)측에 핀 다이오드를 통하여흐른다.
제98도는 제2의 종래예에서 반도체 장치의 구성을 개략적으로 표시하는 단면도이다. 제98도를 참조하여 제2의 종래예는 GTO(Gate Turn-off)사이리스터의 예를 표시하고 있다. 이 GTO사이리스터는 P+애노드 영역(351)와 n-영역(353)과 P베이스 영역(355)과 캐소드 영역(357)과 게이트 전극(359)과 캐소드(361)과 애노드 전극(363)을 가지고 있다. P+애노드 영역(351)과 n-영역(353)과 캐소드 영역(357)은 순차 적층되어있다. p형 베이스 영역(355)에는 게이트 전극(359)이 전기적으로 접속되어있다. 또, 캐소드 전극(361)은 캐소드 영역(357)에 애노드 전극(363)은 P+애노드 영역(351)에 각각 전기적으로 접속되어있다. 이 GTO 사이리스터도 게이트 전압을 정으로 하는 것으로 주전류 도통상태를 실현할 수 있다. 게이트 전압을 정으로 하면, 전류는 P+컬렉터 영역(351)에서, 캐소드 영역(357)측에 PnPn 다이오드를 통하여 흐른다.
상술한 제 1및 제 2의 종래 예의 쌍방 모두 게이트 전극에 부의 전압을 제공하는 것으로 주전류 차단 상태를 실현할 수 있다. 게이트 전극(309),(359)에 부의 전압을 인가하면, 소자내에 남아있는 소수 캐리어(정 공)가 게이트 전극(309),(359)에서 축출된다. 이것에 의해 주전류가 차단된다.
제99도는 제 3의 종래예에서 반도체 장치의 구성을 개략적으로 표시하는 단면도이다. 제99도를 참조하여 제 3의 종래에는 트렌치 IGBT(Insulated Gate Bipolar Transistor)의 예를 표시하고 있다. 이 트랜치 IGBT는 p+컬렉터 영역(101)과 n+버퍼영역(103)과 n-영역(105)과 p형 베이스 영역(107)과 n+이미터 영역(109)과 p+콘택트영역(111)과 게이트 산화막(115)과 게이트 전극층(117)과 캐소드 전극(이미터)(121)과 애노드 전극(컬렉터)(123)을 가지고 있다. P+컬렉터 영역(101) 상에는 n+버퍼 영역(103)을 개재하고 n-영역(105)이 형성되어있다. n-영역(105)상에는 p형 베이스 영역(107)을 개재하고 n+이미터 영역(109)과 p+콘택트 영역(111)의 서로 인접하도록 형성되어있다. 이 n+이미터 영역(109)이 형성된 표면에는 홈(413)이 설치되어 있다. 이 홈(413)은 n+이미터 영역(109)과 p형 베이스 영역(107)을 관통하고 n-영역(105)에 달하고 있다.
홈(413)의 표면에서의 깊이 Ta는 3∼5㎛이다. 이 홈(413)의 내벽면에 딸라 게이트 산화막(115)이 형성되어 있다. 이 홈(413)을 매립하고, 또한 상단이 홈(413)내에서 돌출하도록 게이트 전극층(117)이 형성되어 있다. 이 게이트 전극층(117)은 게이트 산화막(115)를 개재하고 n+이미터 영역(109), p형 베이스 영역(107) 및 n-영역(105)에 대항하고 있다. 게이트 전극층(117)의 상단을 덮도록 층간 절연층(119)이 형성되어 있다. 이 층간 절연층에는 n+이미터 영역(109)과 p+콘택트 영역(111)의 표면을 노출하는 개구부가 설치되어 있다. 이 개구부를 통하여 n+이미터 영역9109)과 p+콘택트 영역(111)에 전기적으로 접속하도록 캐소드 전극(이미터)(121)이 형성되어있다. 또, p+컬렉터 영역(101)에 전기적으로 접속하도록 애노드 전극(컬렉터)(123)이 형성되어 있다. 이후, 반도체 기판의 캐소드 전극(121)이 형성되는 면을 캐소드면 혹은 제 1주면이라 칭하고, 애노드 전극(123)이 형성되는 면을 애노드면 혹은 제 2주면이라 칭하는 것으로 한다.
게이트 전극층(117)이 홈(413)내에 게이트 산화막(115)을 개재하고, 형성된 트렌치 MOS게이트 구조는, 이하의 제법에 의해 형성된다. 우선 반도체 기판에 통상의 이방성 드리이 에칭 기술에 의해 3∼5㎛정도의 비교적 깊은 홈(413)이 형성된다. 이 홈(413)의 내벽에 희생산화나 클리닝 처리가 행하게 된다. 이후, 900∼1000。C정도의 온도로, 예컨대 수증기 분위기 중에서 실리콘 열산화막(이하 게이트 산화막이라 부른다)(115)이 형성된다.
n형 불순물인 인을 도프한 다결정 실리콘 막이나 p형 불순물인 붕소를 도프한 다결정 실리콘 막으로 홈(413)내가 매립된다. 이 홈(413)내를 매립하고 또한 홈(413)의 적어도 일부분에서 캐소드 측의 표면에 인출하도록 이 도프드폴리실리콘 막이 패터닝된다. 이 패터닝된 도프드 폴리 실리콘막은 캐소드전극(121)은 절연한 상태로 반도체 장치의 전체에 온통 둘러치게되 알루미늄 등의 금속으로 형성된 게이트 표면 배선에 전기적으로 접속된다. 다음에, 제 3의 종래예에서 주전류 도통상태와 주전류 차단 상태의 제어 방법에 관하여설명한다. 주전류 도통상태(온상태)는 캐소드 전극(121)-애노드 전극(123)간에 순 바이어스, 즉 애노드 전극(123)에 정(+)전압이, 캐소드 전극(121)에 부(-)전압이 인가된 상태로 게이트전극층(117)에 정(+)전압을 인가하는 것으로 실현한다.
우선, 소자가 오프 상태에서 온 상태로 이행하는 턴 온 과정에 관하여 이하에 설명한다.
게이트 전극층(117)에 정(+)전압을 인가하면, 게이트 산화막(115)근방의 p형 베이스 영역(107)에 n형 반전한 전자농도의 대단히 높은 n채널(반전n영역)이 생성된다. 전류캐리어(이하 캐리어라 부른다)의 하나인 전자가 n+이미터 영역(109)에서 이 채널을 통하여 n-영역(105)중에 주입되어 정(+)전압이 인가되고 있는 p+컬렉터영역(101)에 향하여 흘러간다. 이 전자가 p+컬렉터영역(101)에 도달하면 p+컬렉터영역(101)에서 더 하나의 전류 캐리어인 정 공이 n-영역(105)중에 주입되어 부(-)전압이 인가되어 있는 n+이미터영역(109)에 향하여 흘러가서, 상술의 n채널이 n-영역(105)과 접하고 있는데까지 도달한다.
이 과정을 축적(스트레이지)과정이라 하고, 이 시간을 스트레이지시간(tstorage) 또는 턴 온 보내는 시간(td(on))이라 하고, 이 스트레이지 시간중의 전력 손실은 후술의 정상 손실 등과 비하여 작게 대부분 무시 할 수 있다. 그 후 애노드 전극(123)과 캐소드 전극(121)에서, 양 전극간에 인가되어 있는 전위차에 응하여 충분한 전류 담체가 n-영역(105)중에 반도체 기판농도(1×1012∼1×10×1015cm-3) 보다 2 내지 3 자리수 많이 축적된다. 이것에 의해 전자-정 공쌍에 의해도전율 변조라 불리는 저 저항 상태가 출현하고, 턴 온이 완료한다.
이 과정을 라이즈 과정이라 하고, 이 시간을 라이즈 시간(t rsie)라 하고, 이 시간중의 전력 손실은 후술의 정상손실등과 동일정도 이상으로 크게 전손실을 4분할한다. 이 턴 온 완료후의 정상상태를 온 상태라 말하고, 이 상태에서의 온 저항에 의해 발생하는 순 방향 전압강하(실효적으로는 양 전극간 전위차)와 통전전류의 적으로 나타내는 전력손실을 온 손실 또는 정상손실이라 말한다. 역시, 게이트 전극층(117)에 정의 전압이 인가되면, 제100도에 표시함과 같이 홈(113)의 측벽에 따라 전자 밀도의 높은 n+축적영역(425a)이 형성된다. 주 전류 차단 상태(오프상태)는 애노드 전극(123) 캐소드 전극(121)간에 순 바이어스가 인가된 대로의 상태에도, 게이트 전극층(117)에 부(-)전압을 인하는 것으로 실현한다.
다음에 소자가 온 상태에서 오프 상태로 이행하는 턴 오프 과정에 관해 이하에 설명한다.
게이트 전극층(117)에 부(-)전압을 인가하면, 게이트 전극층(117)의 측면에 형성되어 있는 n 체널(반전n영역)이 소실하고, n+이미터 영역(109)에서 n-영역(105)중에의 전자공급이 멈춘다.여기까지의 과정을 축적(스트레이지)과정이라 말하고, 이것에 요하는 시간을 축적(스트레이지) 시간(ts) 또는 턴 오프 늦은 시간(td(offO)이라고 말한다. 또, 이 시간중의 전력손실은 먼저의 턴 온 손실 및 정상 손실에 비하여 작고 대부분 무시할 수 있다. 더 전자 밀도의 감소에 수반하여 n-영역 (105)중에 주입되어 있는 전자 농도가 n+이미터 영역(109)근방에서 서서히 감소하기 시작한다.
전하 중성 조건을 유지하기 위하여 n-영역(105)중에 주입되어 있는 정 공도 감소하기 시작하고, P형 베이스 영역(107)과 n-영역(105)이 역 바이어스된다. 이 때문에 p형 베이스 영역(107)과 n-영역(105)의 계면에서 공핍층이 넓어지기 시작하여 양 전국간의 오프 상태에서의 인가 전압에 응한 두께에 이른다. 여기까지의 과정을 폴 과정이라 말하고, 이것에 요하는 시간을 폴 시간(tf)이라 말한다. 또, 이 시간중의 전력 손실은 먼저의 턴 온 손실 및 정상 손실과 동일정도 이상으로 크게 전손실을 4분할한다.
더, 상술의 공핍화 영역의 외(p+컬렉터영역 101보다)의 양 캐리어가 남아있는 전기적으로 중성의 영역의 정 공이 공핍화영역을 통과하고, p+컨택트영역(111)을 통하여 이미터 전극(121)으로 뽑아 잘라내고, 캐리어가 전체 소멸하고 턴 오프가 완료한다. 이 과정을 테일 과정이라 하고, 이 시간을 테일시간(ttail) 라고 하고, 이 테일 시간중의 전력 손실을 테일 손실이라 하고, 먼저의 턴은 손실, 폴 시간중의 손실 및 정상 손실과 동일 정도이상으로 크게 전 손실을 4분할한다. 이 턴 오프 완료후의 정상상태를 오프 상태라 하고, 이 상태에서의 리크 전류와 양극간 전압의 적에 의해 발생하는 전력 손실을 오프 손실이라 말하지만 통상 다른 전력 손실에 비하여 작게 무시할 수 있는 정도이다.
상기의 제 1및 제 2의 종래예는 주전류 차단 상태로 하기 위하여 게이트전극(309),(359)에서 소수 캐리어를 축출하는 전류 제어형의 소자이다. 이 때문에 턴 오프시에는 주전류의 다량의 전류를 게이트전극에서 축출할 필요가 있다. 비교적 큰 전류를 축출하는 경우, 배선의 인덕턴스등에 의해 발생하는 서지전압이 크게 되면 동시에 전류에 의한 발열등을 고려하지 않으면 안 된다. 따라서 게이트 전압을 제어하는 회로에 서지 전압이나 과전류에 대한 보호회로를 설치할 필요가 있다. 따라서 게이트 제어회로가 복잡하게 된다는 문제점이 있다. 또 발열에 의해 제어회로가 열 파괴하든지 열 폭주하는 경우가 있으므로 냉각 기구를 설치하여야 하고, 장치가 대형화 할 문제가 있다. 이들의 문제점을 해결하는 반도체 장치가 특개평 5-243561호 공보에 개시되어 있다.
이하 이 공보에 개시된 반도체 장치를 제4의 종래예로서 이하에 설명한다.
제101도는 제 4의 종래예에서 반도체 장치의 구성을 개략적으로 표시하는 평면도이고, 제102도와 103도는 제101도의 P-P'선과 Q-Q'선에 따른 각 단면도이다. 제101도∼제103도를 참조하여, 제4의 종래예는 정전유도 사이리스터의 예를 표시하고 있다. 고 저항의 n형 베이스 층(501)의 한편의 면에 n형 이미터 층(503)이 형성되어 있다. n형 베이스 층 501의 다른편의 면에는 복수개의 홈(505)이 미소간격을 가지고 형성되어 있다. 이들의 홈(505)의 내부에는 게이트 산화막(506)을 통하여 게이트 전극(507)이 매립형성되어 있다. 각 홈(505) 사이의 영역에는 1개 걸러 n형 턴 오프 채널 층(508)이 형성되어 있어, 이 턴 오프 채널 층(508)의 표면에는 p형 드레인층(509)이 형성되어 있다. 또, p형 드레인층(509)에 끼이게 되는 표면부에는 n형 소스 층(510)이 형성되어 있다. 이 p형 드레인층(509)과 n형 소스 층(510)에 전기적으로 접속하도록 캐소드 전극(511)이 형성되어 있다. 또 p형 이미터층(503)과 전기적으로 접속하도록 애노드 전극(512)이 형성되어 있다. 이 제4의 종래예에는 게이트 전극(507)에 정의 전압을 인가하고, 홈(505)에 끼이게된 n형 베이스층(501)의 전위를 올리면 n형 소스층(510)에서 전자가 전자가 주입되어, 소자는 턴 온 한다.
한편, 게이트 전극층(507)에 부의 전압을 인가하면, n형 턴 오프 채널층(508)이 홈 측면에 p형 채널이 형성되어, n형 베이스 층(501)의 캐리어가 p형 드레인층(509)을 통하여 캐소드 전극(511)에 배출되도록 되어, 소자는 턴 오프 한다. 이 제4의 종래예에는 게이트 전극(507)이 절연 게이트 구조를 가지고 있다. 이 때문에 이 제4의 종래예는 게이트 전극(507)이 기판에서 직접 전류를 빼내는 전류제어형은 아닌, 게이트 전극에 제공하는 전압(게이트전압)에 의해 제어를 행하는 소위 전압 제어형이다. 제4의 종래예에는 이와 같이 전압 제어로 하기 때문에 턴 오프 동작시에 게이트 전극층(507)에서 대 전류를 빼낼 필요는 없다. 이 때문에 대전류 빼 낼때의 서지 전압이나 발열을 고려하여 보호회로나 냉각 기구를 설치할 필요는 없다. 따라서 제4의 종래에는 게이트 제어회로를 간략화할 수 있다는 이점을 가진다.
그러나, 제4의 종래예에는 제101도에 표시함과 같이 나란히 가는 홈(507)에 끼이게 되는 표면영역에는 P형 드레인 층(509)과 n형 소스층(510)이 서로 이웃되어 병존하고 있다. 이 p형 드레인층(509)은 전자에 대하여 전위 장벽을 가지기 때문에, 캐소드 전극(511)에서 들어오는 전자전류는 n형 소스층(510)부분만을 흐르게 된다. 따라서, 부분적으로 전류 밀도가 증가하는 등의 저해요인이 있어, 온 특성이 약화한다는 문제점이 있다. 또 제99도에 표시하는 제3의 종래예에는 순방향전압강하 Vf를 향상 할 수 없기 때문에, 반도체 장치의 소비전력이 크게 된다는 문제점이 있다. 이하 그것에 관하여 상세하게 설명한다.
IGBT의 기본특성인 ON전압(다이오드의 순 방향 전압강하 Vf)을 향상시키는 방법의 하나로서, 캐소드 측의 전자의 주입효율을 향상시키는 방법이 있다. 이 전자의 주입효율을 향상시키는데는 캐소츠 측의 불순물 농도를 증가 시키든지, 혹은 유효 캐소드 면적을 증가 시키는 것이 필요하다. 여기에서 말하는 유효 캐소드 면적이란, 제100도에서 n+이미터 영역(109) 및 축척영역(425a)에서 되는 n+영역(유효 캐소드 영역)이 p형 베이스 영역(107) 및 n-영역(105)과 접촉하는부분(도면중 굵은 선으로표시함)의 면적을 말한다.
제3의 종래예에는 홈(413)의 깊이는 상술한 바와같이 3∼5㎛이었다. 이 때문에, 게이트 전극층의 정의 정압을 인가한 때에 홈(113)의 주위에 발생하는 축적층의 넓어짐이 제약된다. 따라서, 유효 캐소드 면적을 크게 확보할 수 없기 때문에, 캐소드 측의 전자의 주입효율을 향상할 수 없고, IGBT의 ON전압을 저감할 수 없다.
[발명의 개요]
본 발명의 하나의 목적은 게이트 제어회로를 간략화 할 수 있는 것과 함께, 양호한 온 특성 및 정상 손실을 저감한다는 특징을 가진 전력용 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 게이트 회로를 간략화할 수 있는 것과 함께, 낮은 순방향 전압 강하 Vf및 낮은 정상손실을 가지는 전력용 반도체 장치를 제공하는 것이다.
본 발명의 하나의 국면에 따른 반도체 장치는 진성 혹은 제1도전형의 반도체 기판을 끼우고 양 주면의 사이에 주전류가 흐르는 다이오드 구조를 포함하는 반도체 장치에 있어서, 제1도전형의 제1불순물 영역과 제2도전형의 제2불순물 영역고, 제어 전극층과, 제2전극층을 구비하고 있다. 제1도전형의 제1불순물 영역은 반도체 기판의 제1주면에 형성되어 반도체 기판의 농도보다 높은 불순물 농도를 가지고 있다. 제2도전형의 제2불순물 영역은 반도체 기판의 제2주면에 형성되어, 제1불순물 영역의 사이에서 반도체 기판의 저불순물 농도 영역을 끼우고 있다. 반도체 기판은 병행하는 복수의 홈을 제1주면에 가지고 홈의 각각은 제1주면에서 제1불순물 영역을 관통하고 반도체 기판의 저 불순물 농도영역에 달하도록 형성되어 있다. 제1불순물 영역은 나란히 가는 홈을 끼우게 되는 반도체 기판의 제1주면 전면에 형성되어 있다. 제어 전극층은 홈 내에서 절연막을 개재하고 제1불순물 영역 및 반도체 기판의 저 불순물 농도 영역과 대항하도록 형성되어 있다. 제1전극층은 반도체 기판의 제1주면상에 형성되어, 제1불순물 영역에 전기적으로 접속되어 있다. 제2의 전극층은 반도체 기판의 제2주면상에 형성되어, 제2불순물 영역에 전기적으로 접속되어 있다.
본 발명의 하나의 국면에 따른 반도체 장치에는, 제어 전극층은 절연막을 개재하고 제1불순물 영역 및 반도체 기판의 저 불순물 농도영역과 대항하고 있다. 요컨대, 게이트 제어방식이 전압 제어형이다. 이 때문에 그의 턴 오프 동작시에 제어 전극에서 대 전류를 축출할 필요는 없다. 따라서, 대전류가 흐를 때는 발생하는 서지 전압이나 발열을 고려하여 보호회로나 냉각기구를 게이트 제어회로에 설치할 필요는 없다. 따라서 제 1및 제2의 종래예에 비교하여 게이트 제어회로의 간길렀화를 도모할 수 있다.
또 이소자는 바이폴러 디바이스이다. 이 바이폴러 디바이스에는 정 공과 전자의 쌍방이 동작에 기여한다. 이 때문에 고내압화에 대응하고 기판의 두께가 두껍게 되어, 온 상태에서의 전류 경로가 길게 되어도, 정 공과 전자에 의해 도전율의 변조가 발생함으로 저항은 낮게 유지된다. 따라서 전력손실이 저감되어 발열량도 적게 할 수 있다. 또, 제어 전극층은 제1불순물 영역 및 반도체 기판의 저불순물 농도 영역과 대항하고 있다. 이 때문에, 제어 전극층에 전압을 인가하는 것으로, 제어 전극층이 매립된 홈부근의 반도체 기판의 저 불순물 농도 영역을 제1불순물 영역과 동일 정도의 고전자 밀도 상태의 채널로 할 수 있다. 이것에 의해 홈 부근의 채널 영역을 제1불순물 영역으로 간주하여 제1불순물 영역이 확대되는 것과 같은 상태로 한다.
이 제1불순물 영역이 확대되면, 반도체 기판의 저 불순물 농도 영역과 확대된 제1불순물 영역의 접촉 면적, 소위 유효 캐소드 면적이 증가한다. 이것에 의해 캐소드 측의 전자의 주입효율이 향상하고, 다이오드의 순 방향 전압강하 Vf가 저감할 수 있다. 또, 홈 간에 끼워진 반도체 기판의 제1주면에 제1불순물 영역만이 형성되어 있다. 이 때문에 이러한 제1주면에 서로 다른 도전형의 불순물 영역이 병존하는 경우에 비하여, 캐소드 측에서 들은 전자전류는 홈 간에 끼워지는 반도체 기판의 제1주면에 균등하게 흐른다. 따라서 부분적으로 전류 밀도가 증가하는 등의 저해요인은 없고, 양호한 온 특성이 얻게 된다.
상기 국면에서 바람직한 것은 복수의 홈은 서로 나란히 가는 제1, 제2 및 제3의 홈을 가지고 있다. 제1 및 제2의 홈에 끼워지는 반도체 기판의 제1주면전면에는 제1불순물 영역이 형성되어 있다. 제2 및 제3의 홈에 끼워지는 반도체 기판의 제1주면에는 제2도전형의 제3불순물 영역이 형성되어 있다. 제 3불순물 영역은 홈보다 얕게 형성되어 있어, 제1전극층과 전기적으로 접속되어 있다. 반도체 기판의 제1주면에서 제3불순물 영역이 홈을 개재하고 제1불순물 영역과 서로 이웃이 되도록 설치되어 있다. 또, 이 제3불순물 영역은 제1불순물 영역과는 다른 도전형을 가지고 있다. 이 때문에 소자의 턴 오프시에는 이 제3불순물 영역에서 정공이 빼내게 된다. 따라서 소자의 턴 오프 속도를 향상시켜, 턴 오프 손실을 저감할 수 있다. 이 제3불순물 영역은 반도체 기판의 제 1주면에 홈을 개재하고 제1불순물 영역과 서로 이웃이 되도록 설치되어 있다. 이 때문에 이 제3불순물 영역의 존재의 비율을 조정하는 것으로 소망의 턴 오프 속도 및 순방향 전압 강하 여러 Vf를 선택할 수 있다.
본 발명의 다른 국면에 따른 반도체 장치는 진성 혹은 제1도전형의 반도체 기판을 끼워 양주면의 사이를 주전류가 흐르게 되는 PnPn구조를 포함하는 반도체에 있어서, 제1도전형의 제1불순물 영역과 제2도전형의 제2불순물 영역과 제 2도전형의 제3불순물 영역과 제어전극층과 제1전극층과 제2전극층을 구비하고 있다. 제1도전형의 제1불순물 영역은 반도체 기판의 제1주면에 형성되어있다. 제2도전형의 제2불순물 영역은 반도체 기판의 제2주면에 형성되어 있다. 제2도전형의 제3불순물 영역은 제1불순물 영역의 하부에, 제2불순물 영역의 사이에서 반도체 기판의 영역을 끼우도록 형성되어 있다. 반도체 기판은 나란히 가는 복수의 홈을 제1주면에 가지고, 홈의 각각은 제1주면에서 제1 및 제3불순물 영역을 관통하고 반도체 기판의 영역내에 달하도록 형성되어 있다.
제1불순물 영역은 나란히 가는 홈에 끼워진 반도체 기판의 제1주면 전면에 형성되어 있다. 제어 전극층은 홈 내에서 절연막을 개재하고, 제1및 제3불순물 영역에 전기적으로 접속되어 있다. 제2전극층은 반도체 기판의 제2주면상에 형성되어, 제2불순물 영역에 전기적으로 접속되어 있다.
본 발명의 다른 국면에 따른 반도체 장치에는 제어전극층은 절연막을 개재하고,제1 및 제3불순물 영역 및 반도체 기판의 영역과 대향하고 있다. 요컨데 게이트 제어방식이 전압제어형이다. 이 때문에 턴 오프 동작시에 제어전극층에서 대전류를 빼내는 필요는 없다. 따라서, 대전류가 흐를 때에 발생하는 서지 전압이나 발열을 고려하여 보호회로나 냉각기구를 게이트 제어회로에 설치 할 필요는 없다. 따라서 제1 및 제2의 종래예에 비교하여 게이트 제어회로의 간략화를 도모할 수 있다.
또 이소자는 바이폴러 디바이스이다. 이 바이폴러 디바이스는 정 공과 전자의 쌍방이 동작에 기여한다. 이 때문에 고내압화에 대응하여 기판의 두께가 두껍게 되어, 온 상태의 전류경로가 길게 되도, 정 공과 전자에 의해 도전율의 변조가 발생한다. 따라서 온 저항이 낮게 유지된다. 따라서 정상 손실의 증대를 억제하는 것이 되어, 발열량도 적게 할 수 있다. 또 홈 간에 끼워지는 반도체 기판의 제1주면에 제1불순물 영역만이 형성되어 있다. 이 때문에 이러한 제 1주면에 서로 다른 도전형의 불순물 영역이 병존한 경우에 비하여, 캐소드 측에서 들어오는 전자전류를 홈사이에 끼워지는 반도체 기판의 제1주면에 균등하게 흐르게 된다. 따라서 부분적으로 전류 밀도가 증가하는 등의 저해요인은 없고 양호한 온 특성이 얻게 된다.
상기 국면에서 바람직한 것은 복수의 홈은 서로 병행하는 제1, 제2 및 제 3의 홈을 가지고 있다. 제1 및 제2의 홈에 끼워지는 반도체 기판의 제1주면 전면에는 제1불순물 영역이 형성되어 있다. 제2 및 제3의 홈에 끼워지는 반도체 기판의 제2주면에는 제2도전형의 제 4불순물 영역이 형성되어 있다. 제4불순물 영역은 홈보다 얕게 형성되어 있어서, 제1전극층과 전기적으로 접속되어 있다. 반도체 기판의 제1주면에 제4불순물 영역이 홈을 개재하고 제1불순물 영역과 서로 이웃이 되도록 설치되어 있다. 또, 이 제4불순물 영역은 제1불순물 영역과는 다른 도전형을 가지고 있다. 이 때문에 이소자의 턴 오프시에는 이 제4불순물 영역에서 정 공을 축축하게 된다. 따라서 이 소자의 턴 오프 속도를 향상시켜 턴오프 손실을 저감할 수 있다. 이 제 4불순물 영역은 반도체 기판의 제1주면에 제1불순물 영역과 홈을 통하여 서로 이웃이 되도록 설치되어 있다. 이 때문에 이 제4불순물 영역과 제1불순물 영역의 존재의 비율을 조정하는 것으로 소망의 턴 오프 속도 및 순 방향전압강하 Vf를 선택할 수 있다.
본 발명의 더 다른 국면에 따른 반도체 장치는 진 성 혹은 제1도전형의 반도체 기판을 끼워서 양주면의 사이에서 주전류가 흐르게 되는 다이오드 구조를 포함하는 반도체 장치에 있어서, 제1도전형의 제1불순물 영역과 제2도전형의 제2불순물 영역과 제2도전형의 제3불순물 영역과 제1도전형의 제4불순물 영역과, 제어전극층과 제1전극층과, 제2전극층을 구비하고 있다. 제1도전형의 제1불순물 영역은 반도체 기판의 제1주면에 형성되어, 반도체 기판의 농도보다 높은 불순물 농도를 가지고 있다. 제2도전형의 제2불순물 영역은 반도체 기판의 제2주면에 형성되어 있다.
반도체 기판은 제1불순물 영역을 끼우도록 형성된 나란히 가는 홈을 가지고 있다. 제2도전형의 제3불순물 영역은 홈의 측벽에 있어서 제1주면에 형성되어 있다. 제1도전형의 제4불순물 영역은 제3불순물 영역의 바로 아래에 홈의 측벽과 반도체 기판의 영역에 접하도록 설치되어, 또한 제1불순물 영역보다 저농도이다.
제어 전극층은 절연막을 개재하고, 제3 및 제4불순물 영역 및 반도체 기판의 영역과 대향하도록 형성되어 있다. 제1전극층은 반도체 기판의 제1주면상에 형성되어 제1 및 제3불순물 영역에 전기적으로 접속되어 있다. 제2전극층은 반도체 기판의 제2주면상에 형성되어 제2불순물 영역에 전기적으로 접속되어 있다.
본 발명의 또 다른 국면에 따른 반도체 장치에는 제어전극층은 절연막을 개재하고 제 3 및 제 4불순물 영역 및 반도체 기판의 영역과 대향하고 있다. 요컨데 게이트 제어방식이 전압 제어형이다. 이 때문에 턴오프동작시에 제어 전극층에서 대전류를 빼내는 필요는 없다. 따라서 대전류가 세우게 될 때에 발생하는 설지 전압이나 발열을 고려하고 보호회로나 냉각기구를 게이트 제어회로에 설치하는 필요는 없다. 제1 및 제2의 종래예에 비교하고 게이트 제어 회로의 간략화를 도모할 수 있다.
또, 이 소자는 바이폴러 디바이스이다. 이 바이폴러 디바이스에는 정 공과 전자의 쌍방이 동작에 기여한다. 이 때문에 고내압화에 대응하고 기판의 두께가 두껍게 되어, 온 상태에는 전류경로가 길게 되어도, 정 공과 전자에 의해 도전율의 변조가 발생한다. 따라서, 저항이 낮게 유지된다. 따라서 발열량도 적게되어 정상 손실의 증대를 억제할 수 있다. 또 제어 전극층은 제3 및 제4불순물 영역 및 반도체 기판의 영역과 대항하고 있다. 이 때문에 제어전극층에 정의 전압을 인가하는 것으로 제어 전극층이 매립되어 있는 홈 부근의 영역 전체를 제1불순물 영역과 동일정도의 고전자밀도로 할 수 있다. 이것에 의해 홈 부근의 전체의 영역을 제1불순물 영역으로 간주하는 것이 되어, 제1불순물 영역이 확대 된 것과 같은 상태로 된다. 이 제1불순물 영역이 확대되면 반도체 기판의 영역과 확대된 제1불순물 영역의 접촉면적, 소위 유효 캐소드 면적이 증가한다. 이것에 의해 캐소드 측의 전자의 주입 효율이 향상하고 다이오드의 순방향 전압강하 Vf가 저감할 수 있다.
또 제어 전극층에 전압을 인가하는 것으로 홈 부근의 반대 도전형의 영역도 제 1불순물 영역과 동일정도의 고전자 밀도로 할 수 있다. 이 때문에 이 제3불순물 영역과 같은 바대 도전형의 영역도 제4불순물 영역과 함께 제1불순물 영역으로 간주된다. 이와 같이 제 4불순물 영역에 가하여 제3불순물 영역도 제1불순물 영역으로 하게 되기 때문에 보다 한층 유효 캐소드 면적이 증대한다. 따라서 캐소드 측의 전자의 주입효율이 보다 한층 향상하고, 다이오드의 순 방향 전압 강하 Vf를 보다 한 층 저감할 수 있다.
상기 국면에서 바람직한 것은 반도체 기판의 제1주면에 형성된 분리 불순물 영역이 더 구비되어 있다. 서로 병행하게 배치된 복수의 홈 중 최외열에 배치된 홈의 한편 측에는 다른 홈이 위치하고 있어, 다른편 측에는 분리 불순물 영역이 최외열에 배치된 홈에 접하고, 또한 홈보다 깊게 형성되어 있다. 다이오드 구조 또는 사이리스터 구조의 형성 영역을 포위하도록 분리 불순물 영역이 설치되어 있기 때문에 다른 소자에서의 전기적 분리의 효과를 높이는 것과 동시에 소자 내압의 향상과 안정화가 가능하게 된다. 상기 국면에서 바람직한 것은, 홈의 제1주면에서의 깊이가 5㎛이상 15㎛ 이하이다. 홈의 깊이가 5㎛이상으로 있기 때문에 주 전류 도통시에 홈의 측벽에 따라 발생하는 고전자 밀도 상태의 축적영역을 넓게 발생시킬 수 있다. 따라서 유효 캐소드 면적을 제3의 종래예와 비교하여 넓게 확보할 수 있다. 따라서 보다 한층 캐소드 측의 전자의 주입 효율이 향상하고 순 방향 전압 강하Vf가 저감할 수 있다. 또 현상의 장치에는 미세한 폭(0.6㎛이하)에서 15㎛보다 깊은 홈을 형성하는 것은 곤란함으로 호의 깊이는 15㎛이하이다.
본 발명의 또 다른 국면에 따른 반도체 장치는, 진 성 혹은 제1도전형의 반도체 기판의 양 주면의 사이에서 주전류가 흐르게 되는 반도체 장치에 있어서 제2도전형의 제1불순물 영역과 제2도전형의 제2불순물 영역과 제1도전형의 제3불순물 영역과 제어전극층과 제1 및 제2전극층을구비하고 있다. 제1불순물 영역은 반도체 기판의 제1주면측에 형성되어 있다. 제2불순물 영역은 반도체 기판의 제2주면에 형성되어, 제1불순물 영역의 사이에서 반도체 기판의 저농도 영역을 끼우고 있다. 반도체 기판은 제1주면에서 제1불순물 영역을 관통하고 반도체 기판의 영역에 달하는 홈을 가지고 있다. 제3불순물 영역은 제1불순물 영역상에 있어서 반도체 기판의 제1주면에 홈의 측벽에 접하도록 형성되어 있다.
제어전극층은 홈 내에서 절연막을 개재하고 제1및 제3불순물 영역과 반도체 기판의 영역에 대항하도록 형성되어 제공되는 제어 전압에 의해 제1및 제2주면간을 흐르게 되는 전류를 제어하는 것이다. 제1전극층은 반도체 기판의 제1주면 상에 형성되어 제1 및 제3불순물 영역에 전기적으로 접속되어 있다. 제2전극층은 반도체 기판의 제2주면상에 형성되어 제2불순물 영역에 전기적으로 접속되어 있다. 반도체 기판의 제1 및 제2주면간이 도통상태로 있을 때, 홈의 주위에 제3불순물 영역에 접하도록 제1도전형의 축적영역이 형성된다. 제3불순물 영역 및 축적영역을 포함하는 유효 캐소드 영역이 제1불순물 영역 및 반도체 기판의 영역과 접하는 면적 n과 제1불순물 영역의 제1주면측의 면적 p의 비율 Rn=(n/n+p)이 도통 상태에서 0.4이상 1.0이하로 된다. 비율 Rn이 0.4이상 1.0이하와 제3의 종래예보다도 높기 때문에 종래예에서 캐소드 측의 전자의 주입효율이 향상하고 순방향 전압강하 Vf가 저감할 수 있다.
상기 국면에서 바람직한 것은 홈의 제1주면에서의 깊이는 5㎛이상 15㎛이하이다. 홈의 깊이가 5㎛이상으로 있기 때문에 주 전류 도통시에 홈의 측벽에 따라 발생하는 고전자 밀도 상태의 축적 영역을 넓게 발생시킬 수 있다. 따라서 유효 캐소드 면적을 제3의 종래 예와 비교하여 넓게 확보할 수 있다. 따라서 보다 한 층 캐소드 측의 전자의 주입 효율이 향상하고 순 방향 전압 강하 Vf가 저감할 수 있다. 또 현상의 장치에는 미세한 폭(0.6㎛이하)에서 15㎛보다 깊은 홈을 형성하는 것이 곤란함으로 홈의 깊이는 15㎛이하이다.
상기 국면에서 바람직한 것은 홈은 제1, 제2 및 제3의 홈을 가지도록 복수개 형성되어 있다. 제1 및 제2의 홈에 끼워지는 반도체 기판에는 제1 및 제3불순물 영역이 형성되어 있다. 제2 및 제3의 홈에 끼워지는 반도체 기판의 제1주면에는 반도체 기판의 영역만이 위치하고 있다. 제2 및 제3의 홈에 끼워지는 반도체 기판상에는 제2의 절연층을 개재하고, 도전층이 형성되어 있다. 도전층은제 2 및 제3의 홈내를 제어 전극층의 각각과 전기적으로 접속되어 있다. 도전층은 제어 전극층과 전기적으로 접속되어 있기 때문에 주전류 도통시에 제어 전극층에 예컨데 정의 전압을 인가하면 도전층에도 정의 전압이 인가된다. 이 도전층은 제2 및 제3의 홈 간의 반도체 기판의 영역에 제2의 절연층을 개재하고 대향하고 있다. 이 때문에 도전층에 정의 전압이 인가되면, 제2 및 제3의 홈에 끼워지는 표면 영역을 제3불순물 영역과 동일정도의 고전자 밀도 상태로 할 수 있다. 따라서 제2및 제 4의 홈에 끼워지는 기판의 표면영역분 만큼 제3불순물 영역이 확대된다. 따라서 유효 캐소드 면적이 증대하고, 캐소드 측의 전자의 주입효율은 보다 한층 향상하고 다이오드의 순 방향 전압강하 Vf도 보다 한 층 저감할 수 있다.
상기 국면에서 바람직한 것은 홈은 제1, 제2 및 제3의 홈을 가지도록, 복수개 형성되어 있다. 제1 및 제2의 홈에 끼워지는 반도체 기판에는 제1 및 제3불순물 영역이 형성되어 있다. 제2 및 제 3의 홈에 끼워지는 반도체 기판의 제 1주면에는 제2불순물 영역보다 저 농도의 제2도전형의 제 4불순물 영역이 형성되어 있다. 제2및 제3의 홈에 끼워지는 반도체 기판상에는 제2절연층을 개재하고 도전층이 형성되어 있다. 이 도전층은 제2 및 제3의 홈 내를 매립하는 제어 전극층의 각각과 전기적으로 접속되어 있다.
도전층은 제어 전극층과 전기적으로 접속되어 있기 때문에 주전류 도통시에 제어 전극층에 제2및 제3의 홈간의 제 4불순물 영역에 제2의 절연층을 개재하고 대향하고 있다. 이 제4의 불순물 영역은 제2불순물 영역보다 저농도로 있음으로 도전층에 정의 전압이 인가되면, 제2 및 제3의 홈에 끼워지는 표면영역이 제3불순물 영역과 동일 정도의 고전자 밀도상태로 된다. 따라서 제2 및 제3의 홈에 끼워지는 기판의 표면영역 분만큼 제3불순물 영역이 확대된다. 따라서 유효 캐소드 면적이 증대하고 캐소드측의 전자의 주입효율은 보다 한층 향상하고 다이오드의 순 방향 전압강하 Vf도 보다 한 층 저감할 수 있다. 또 제4불순물 영역은 제2불순물 영역보다 저농도로 설정되어 있음으로, 그의 동작시에 사이리스터 동작이 일어난다. 그 결과 정격 전류 통전시에 ON전압이 저 전압화 한다는 이점이 있다.
소자의 턴 오프 시에는 제어 전극층에 예컨데 부의 전압이 인가된다. 이 경우 도전층에도 부의 전압이 인가되기 때문에, 도전층하의 제4불순물 영역 표면에는 제4불순물 영역보다도 정 공 밀도의 높은 영역이 발생한다. 이 정공 밀도의 높은 영역이 형성되는 것에 의해 턴 오프 시에 있어서 정공이 빼내기 쉽게 되어 소자의 턴 오프 속도를 향상시켜 턴 온 손실을 저감할 수 있다.
상기 국면에서 바람직한 것은 제1불순물 영역의 하부에서 홈의 측벽에 접하도록 또한 제2불순물 영역의 사이에서 반도체 기판의 영역을 끼우도록 형성되어 제1불순물 영역보다 저농도를 가지는 제2도전형의 제4불순물 영역이 더 구비되어 있다.
제4불순물 영역은 제1불순물 영역보다도 저농도로 있음으로, 주전류 차단시에 제어 전극층에 부의 전압이 인가되면 제4불순물 영역에는 홈의 흑벽에 따라 제1불순물 영역의 농도보다 정 공 밀도의 높은 영역이 발생한다. 이 정 공 밀도의 높은 영역이 형성되기 때문에 소자의 턴 오프 시에 커리어 인 홀의 빼내기가 스무드로 되어 스위칭 특성이 개선할 수 있다.
본 발명의 더 다른 국면에 따른 반도체 장치는 진 성 혹은 제1도전형의 반도체 기판의 양 주면의 사이에서 전류가 흐르는 반도체 장치에 있어서, 제2도전형의 제1불순물 영역과 제2도전형의 제2불순물 영역과 제1도전형의 제 불순물 영역과 제2도전형의 제4불순물 영역과, 제어 전극층과, 제1 및 제2 전극층을 구비하고 있다. 제1불순물 영역은 반도체 기판의 제1주면측에 형성되어 있다. 제2불순물 영역은 반도체 기판의 제2주면에 형성되어, 제1불순물 영역의 사이에서 반도체 기판의 저농도 영역은 끼우고 있다.
반도체 기판은 제1주면에서 제1불순물 영역을 관통하고 반도체 기판의 영역에 달하는 홈을 가지고 있다. 제3불순물 영역은, 제1불순물 영역상에 있어서 반도체 기판의 제1주면에 홉의 측벽에 접하도록 형성되어 있다. 제4불순물 영역은, 제1불순물 영역상에 있어서 반도체 기판의 제1주면에 제3불순물 영역과 서로 이웃이 되도록 형성되어 있어, 제1불순물 영역보다 고 농도이다. 제어 전극층은 홈 내에서 절연막을 개재하고 제1 및 제3불순물 영역과 반도체 기판의 저농도 영역에 대항하도록 형성되어, 제공되는 제어 전압에 의해 제1 및 제2주면 간을 흐르는 전류를 제어하는 것이다.
제1전극층은 반도체 기판의 제 1주면상에서 형성되어 제3 및 제4불순물 영역에 전기적으로 접속되어 있다. 제2전극층은 반도체 기판의 제 2주면상에 형성되어 제2불순물 영역에 전기적으로 접속되어 있다. 홈의 제1주면에서의 깊이를 Dt, 상기 홈의 폭을 Wt,상기 제3불순물 영역의 상기 제1주면에서의 깊이를 De, 상기 제 3불순물 영역의 한편의 홈에서 다른편의 홈에 방향의 폭을 We, 서로 이웃이 되는 홈간의 피치를 Pt로 하였을 때,
로 된다.
비율 Rn=(n/n+p)는 각부의 치수에 의해 상식과 같이 근사할 수 있다. 이와 같이 비율 Rn이 0.4이상으로 되도록 각부의 치수가 설정되기 때문에, 제3의 종래예에서 캐소드 측의 전자의 주입효율이 향상하고, 종 방향 전압강하 Vf가 저감할 수 있다.
본 발명의 반도체 장치의 제조방법은 진 성 혹은 제1도전형의 반도체 기판의 양주면의 사이에서 주전류가 흐르는 반도체 장치의 제조방법에 있어서, 이하의 공정을 구비하고 있다. 우선 반도체 기판의 제2주면에 선택적으로 이온 주입하는 것에 의해 제2도전형의 제1불순물 영역이 형성된다. 그리고 반도체 기판의 제2주면에 이어 제2도전형의 제2불순물 영역이 형성된다. 그리고 선택적으로 이온 주입하는 것에 의해, 제1불순물 영역내의 제1주면에 의해 제1도전형의 제 3불순물 영역이 형성된다. 그리고 제1주면에 이방성 식각를 행하는 것에 의해, 반도체 기판에 제1 및, 제2 및 제3의 홈을 가지는 복수의 홈이 형성된다. 그리고 제1 및 제2의 홈에 끼워지는 제1주면에는 홈의 측벽에 따르도록 제1 및 제3의 불순물 영역이 형성되어 있어, 제2 및 제3의 홈에 끼워지는 제1주면에는 반도체 기판의 저농도 영역만이 위치한다.
그리고 절연막을 개재하고 제1 및 제2불순물 영역에 끼워지는 반도체 기판의 저 농도 영역과 제1 및 제3불순물 영역에 대항하도록 홈의 내부에 제어 전극층이 형성된다. 그리고 선택적으로 이온 주입하는 것에 의해, 제3불순물 영역과 서로 이웃되도록 제1불순물 영역내의 제1주면에 제1불순물 영역보다도 불순물 농도의 높은 제2도전형의 제4불순물 영역이 형성된다. 그리고 제3및 제 4불순물 영역과 전기적으로 접속하도록 제1주면 상에 제1전극층이 형성된다. 그리고 제2불순물 영역과 전기적으로 접속하도록 제2주면에 제2전극층이 형성된다.
본 발명의 반도체 장치의 제조방법에 의하면 제2 및 제3의 홈에 끼워지는 제1주면에는 반도체 기판의 저농도 영역만이 위치한다. 이 때문에, 이 제2 및 제3의 홈에 끼워지는 제1주면에 제1불순물 영역이 위치하는 것은 없다. 이 때문에 비율 Rn을 크게 하는 것으로 소자 특성을 개선하고자 하는 목적을 완수하는 것이 가능함과 함께 주내압을 유지하는 것이 가능하다.
[발명의 실시예]
이하, 본 발명의 실시예에 관하여 도면에 의거하여 설명한다. 역시 이하 편의적으로 n+고농등 불순물 영역인 캐소드 영역을 n+이미터 영역과 또 p+고농도 불순물 영역인 애노드 영역을 p+컬렉터 영역으로 부르는 경우가 있다.
[실시예 1]
제1도∼제3도를 참조하여, 본 실시예는 Pin 다이오드를 가지는 예를 표시하고 있다. 이 Pin다이오드는 제2주면에 형성한 제2도전형의 p+애노드(컬렉터)영역(1)과 n형 버퍼 영역(3)과, 제1도전형의 저 불순물 농도의 반도체 기판인 n-영역(5)과 제1주면에 형성한 제1도전형의 n+캐소드 영역(n+이미터영역)(7)과 절연막(11),(15)과 제어전극층인 게이트 전극층(13)과 제1전극층인 캐소드 전극(17)과 제 2전극층인 애노드 전극(19)을 가지고 있다.
이 캐소드 영역(7)이 형성된 제1주면에는 홈(9)이 설치되어 있다. 이 홈(9)은 n+캐소드 영역(7)을 관통하고 n-영역(5)에 달하고 있다. 제1도에 표시함과 같이 홈(9)은 대개 4각형을 둘러싸는 평면 옇상을 가지고 있어, 그의 4각형내에 서로 나란히 가는 부분을 가지고 있다. n+캐소드 영역(7)은 나란히 가는 홈(9)에 끼어있는 반도체 기판의 제1주면 전면에 형성되어 있다. 홈(9)의 폭 W은 예컨데 0.8㎛이상 1.2㎛이하이고 깊이 D1은 실용적으로 5.0㎛이상 15.0㎛이하이다. 이 홈(9)의 내멱면에 따라 게이트 절연막(11)(예컨데 실리콘 열산화막)이 설치되어 있다. 또, 홈(9)을 매립하고 또한 상단이 홈(9)내에서 돌출하도록 인 도프드폴리실리콘 막으로 게이트 전극층(13)이 형성되어 있다. 이 게이트 전극층(13)은 게이트 절연막(11)을 개재하고 n+캐소드 영역(7)의 측면과 n-영역(5)의 측면 및 저면에 대향하고 있다. 더 이 게이트 전극층(13)은 홈 중에서 제1주면상의 절연막의 어느 부분에 끌어 올리게 되어 있는 경우도 있다. (도시않음)
게이트 전극층(13)의 상단을 덮도록 예컨데 BPSG(Boro Phsopho-silicate Glass)막의 절연막(15)이 형성되어 있다. 또, 이 BPSG 절연막(15)의 일부에 개구부가 있고 그의 개구부를 통하여금속배선이 게이트 전극에 접속되어 있다. (도시않음)
제1전극층인 캐소드 전극(17)은, 캐소드 영역(7)과 전기적으로 접속되어 있다. 이 캐소드 전극(17)은 홈(9)에 의해 둘러싼 영역상에 형성되어 있다. 이 캐소드 전극(17)이 형성된 평면 영역을 본원에는 다이오드 형성영역으로 한다. 한편 제2전극층인 애노드 전극(19)은 제2주면에 형성된 p+컬렉터 영역(1)에 전기적으로 접속되어 있다. 또 각부의 불순물 농도에 관하여는 p+컬렉터 영역(1)이 1×1016cm-3이상5×1021cm-3이하이고 n형 버퍼 영역(3)이 1×1013cm-3이상 1×1019cm-3이하이고 n-영역(5)이 1×1012cm-3이상 1×1017cm-3이하이고, 캐소드 영역(7)이 1×1017cm-3이상으로, 또한 n-반도체 기판영역(5)보다 높은 불순물농도이다. 역시 n형 버퍼 영역(3)의 불순물 농도는 p+컬렉터 영역(1)의 불순물 농도보다 낮고, 또한 n-영역(5)의 불순물 농도보다 높으면 좋다. 역시 n형 버퍼 영역(3)은 본래 소자의 주 내압을 향상시키는 목적으로 사용되는 것이지만, 본원에는 p+애노드 영역(1)에서의 정 공의 주입을 억제하는 목적으로 사용되고 있다.
다음에 본 실시예의 반도체 장치의 제조방법에 관하여 설명한다. 우선 제4도를 참조하여 p+컬렉터 영역(1), n형 버퍼 영역(3) 및 n-영역(5)이 적충하여 형성된다. 제5도를 참조하여 n-영역(5)의 표면에서 그의 내부에 연장되도록 통상의 반도체 프로세스로 사용하는 이방성 드라이 에칭 등에 의해 홈(9a)이 형성된다. 제6도를 참조하여, 예컨데 열 산화법등에 의해 홈(9)의 내벽면에 따르도록 게이트 절연막으로 되는 실리콘 산화막에서 되는 절연막(11)이 형성된다. 역시, 이 게이트 산화막(11)의 형성 전에 희생산화 등의 처리를 행하면 MOS 특성의 향상을 도모할 수 있다.
제7도를 참조하여, 홈99)을 매립하고, 또한 상단이 홈(9)에서 돌출하도록 게이트 전극층(13)이 형성된다. 이 게이트 전극층(13)은 예컨데 인 등의 n형 불순물이 도프된 다결정 실리콘(이하 도프드폴리실리콘이라 칭한다)의 재료에 의해 형성된다. 제8도를 참조하여 홈(90에서 돌출할 게이트 전극층(13)의 상단을 피복하도록 예컨대 BPSG등의 CVD 산화막등에서 되는 절연막(15)이 형성된다. 제9도를 참조하여, 홈(9)에 끼워지는 n-영역(9)의 표면에 선택적으로 Sb, As, P등의 n형 불순물 원소의 이온 주입이 행하게 된다. 이후 열 처리 등에 의해 주입된 불순물이 확산되어, 홈에 끼워지는 n-영역(5)의 표면 전면에 n+캐소드 영역(7)이 형성된다. 이 캐소드 영역(7)은 홈(9)의 깊이보다 얕게 형성된다. 이후, 캐소드 전극(17)이 캐소드 영역(7)에 전기적으로 접속하도록 형성되어, 애노드 전극(19)이 p+컬렉터 영역(1)에 전기적으로 접속하도록 형성되어, 제 2도 및 제3도에 표시하는 반도체 장치가 완성한다.
다음에, 본 실시예도의 반도체 장치의 주전류 도통상태와 주전류 차단 상태의 제어방법에 관하여 설명한다. 제3도를 참조하여 주전류 도통(온)상태는, 게이트 전극층(13)에 약간의 정의 전압을 안가하는 것에 의해 실현한다. 이 경우, 전류는 p+컬렉터 영역(1)에서 n+캐소드 영역(7)에 향하여 흐른다. 이 동작은 Pin다이오드와 동일하여, n+캐소드 영역(7)에서 n-반도체 기판(5)중에 전자가 주입되어, p+컬렉터 영역(1)에서는 동일하게 정 공이 주입되어 n-기판(5)중에서 도전율 변가 일어나, 온 상태에서의 저압 즉 온 전압이 낮게 된다.
다음에 주전류 차잗 상태는 게이트 전극층(13)에 부위 전압을 제공하는 것으로 실현한다. 게이트 전극층(13)에 부의 전압을 인가하면 홈(9)의 주위에 공핍층이 길게 되어 주전류의 전류 경로가 차단되어 턴 오프 하는 것이 가능하다. 본 실시예의 반도체 장치에는 특히 제3도에 표시함과 같이 게이트 전극층(13)은 n-영역(5) 및 캐소드 영역(7)의 측벽에 절연막(11)을 개재하고 대향하고 있다. 이 게이트 전극층(13)에 의한 제어 방식은 전압제어 형이다. 이 때문에 턴 오프 동작에서 Pn접합을 사용하여 게이트를 형성한 STTn의 경우는 다르게 게이트 전극층(13)이 주전류의 일부를 게이트 전류로서 빼내는 것은 없다.
따라서,게이트 제어회로에 대한 대전류를 흘릴 필요는 없고, 게이트 드라이브 회로가 간략화 할 수 있는 것과 함께 게이트 전류가 흘러내릴 때에 발생하는 서지 전압 등을 고려하여 보호회로를 설치 할 필요는 없고, 발열을 고려한 냉각장치도 불요하다. 따라서, 제 1및 제2의 종래예에 비교하여 본 실시예의 반도체 장치에는 게이트 제어 회로의 간략화를 도모하는 것이 되어, 시스템 전체도 소형화, 간략화, 생 에네르기화 할 수 있다.
또, Pin다이오드는 바이폴러 디바이스이다. 이 바이폴러 디바이스에는 정 공과 전자의 쌍방이 동작에 기여한다. 이 때문에 고내압화에 대응하여 기판의 두께가 두껍게 되어, Pin 다이오드 동작시의 전류 경로가 길게 되어도 정 공과 전자에 의한 도전율의 변조가 생기기 때문에 온 저항(온 전압)은 낮게 유지할 수 있다. 따라서 정상 손실의 증대를 억제하고, 발열량도 적게 할 수 있다.
또 제3도에 표시함과 같이, 게이트 전극층(13)은 n-영역(5) 및 캐소드 영역(7)에 대항하고 있다. 이 때문에 주전류 도통상태에서 게이트 전극층(13)에 정의 전압을 인가하면, 제10도에 표시함과 같이 홈(9)의 주위에 다수의 전자가 가까이 당기게 된 n+축적(accumlation) 영역(21)이 발생한다. 이것에 의해 캐소드 영역97)으로 되는 n+영역이 확대된다.
여기에서 다이오드의 순방향 전방강하 Vf를 향상시키는 방법으로서 상술한 바와 같이 유효 캐소드 면적을 증가시키는 방법이 있다. 여기에서 말하는 유효 캐소드 면적은 제3도에서 n-영역(5)과 n+캐소드 영역(7)의 접촉면적이다. 본 실시예의 반도체 장치에는 제10도에서 표시함과 같이 n+축적 영역(21)이 발생하는 것으로 n+캐소드 영역(7)이 확대된 상태로 된다. 이것에 의해 n+캐소드 영역(7)에 n+축척영역(21)을 가한 전 유효 캐소드 영역과 n-영역(5)의 접촉면적이 증대한다. 따라서 캐소드 측의 전자의 주입효율이 향상하고, 다이오드의 순 방향 전압 강하 Vf를 저감하는 것이 가능하다. 이와같이 제 1주면(캐소드측)이 전면 n+캐소드 영역인 경우에도 유효 캐소드 영역을 넓히는 것에 의해 반도체 칩 전체에서 n+영역을 증대 시키는 것으로 온 상태의 손실을 저감할 수 있다.
즉 반도체 장치의 소비전력을 작게 하는 것이 가능하다. 본 실시예에서 반도체 장치에는 캐소드 측의 제 1주면 전면에서 n+캐소드 영역(7)이 형성되어 있음으로 이 제 1주면에서 n영역과 p영역이 병존하는 경우(제100도∼제102도)에 비교하여, 캐소드 측에서 들은 전자 전류는 홈(9)에 끼이게 되는 반도체 기판의 제 1주면에 균등하게 흐른다. 따라서 부분적으로 전류 밀도가 증가하는 것은 방지되어 온 특성이 좋게 된다.
[실시예 2]
제11도∼제13도를 참조하여, 본 실시예의 반도체 장치는 실시예 1의 반도체 장치에 비교하여 p+분리 불순물 영역(23)을 설치한 점에서 다르다. 이 p+분리 불순물 영역(23)은 다이오드 형성 영역의 평면 영역을 둘러 싸도록 또한 홈(9)에 접하도록 n-영역(5)의 표면에 형성되어 있다. 역시 이 이회의 구성에 관하여는 실시예1과 동일로 있음으로 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다.
다음에 본 실시예의 반도체 장치의 제조방법에 관하여 설명한다. 본 실시예의 반도체 장치의 제조방법은 우선 제4도에 표시하는 실시예 1과 동일한 공정을 거친다. 이후 제14도를 참조하여 다이오드 형성 영역을 둘러싸는 위치에 예컨데 p형 불순물로 되는 B등의 원소의 이온 주입법 혹은 디 포지션 법에 의해 선택적으로 p+영역(23a)이 형성된다. 이후 열 처리 등이 행하게 된다. 제15도를 참조하여 상기의 열 처리에 의해 p형 불순물이 확산하고 소정의 위치에 p+분리 불순물 영역(23)이 형성된다. 제 16도를 참조하여 이후 n-영역(5)의 표면에 서로 나란히 가는 부분을 가지도록 홈(9a)이 형성된다. 이 후의 공정은 실시예 1의 공정과 거의 동일로 있음으로 그의 설명은 생략한다. 또 게이트에 의한 온 오프 상태의 제어방법에 관하여도 실시예 1과 거의 동일하다. 제13도를 참조하여 이 p+분리 불순물 영역(23)은 게이트 전극층(13)에 부위 전압을 제공하면, 게이트 전극층(13)의 주변에 형성된 반전층에 의해 전위가 고정된다. 이것에 의해 p+분리 불순물 영역(23)과 n-영역(5)으로 형성되는 Pn합점이 역 바이어스 상태로 된다. 이것에 의해 소자의 주 내압 유지 능력을 높일 수 있다.
본 실시예의 반도체 장치에 의하면 제12도, 제13도에 표시함과 같이 p형 불순물 영역(23)이 다이오드 형성 영역을 둘러싸도록 홈(9)보다도 깊게 형성되어 있다. 이 때문에 다른 소자와 이 다이오드를 전기적으로 분리함과 함께 소자의 주내압 유지 능력을 높일 수 있다.
[실시예 3]
제17도∼제19도를 참조하여, 본 실시예의 반도체 장치는 실시예 1의 반도체 장치와 비교하여 p+고농도 영역(31)(이하 p+콘택트 영역이라 칭한다)이 설치되어 있는 점으로 다르다. 이 p+콘택트 영역(31)은 홈(9b)와 (9c)를 개재하여 n+캐소드 영역(7)과 서로 이웃이 되도록, 다이오드 형성 영역내의 제 1주면에 형성되어 있다. 또 이 p+콘택트 영역(31)은 제18도에 표시함과 같이 나란히 가는 홈(9b)(9c)에 끼이게 되는 표면영역에 형성되어 있다. 또 p+콘택트 영역(31)은 캐소드 전극(17)과 전기적으로 접속되어 있다. 이 p+콘택트 영역(31)은 1×1017cm-3이상의 불순물 농도를 가지고 있다. p콘택트 영역(31)과 n캐소드 영역(7)은 홈을 개재하고 번갈아 배치되어 있다.
또 나란히 가는 홈(9a),(9b), ...의 수는 임의로 선택하는 것이 가능하다. 역시 이 이외의 구성에 관하여는 실시예 1과 거의 동일로 있음으로, 동일한 부재에 관하여는 동일한 부호를 붙여, 그의 설명을 생략한다.
다음에 본 실시예의 반도체 장치의 제조방법에 관하여 설명한다. 본 실시예의 반도체 장치의 제조방법의 하나는 우선 제4도∼제8도에 표시하는 실시예 1과 동일한공정을 거친다. 이후 제20도를 참조하여 통상의 사진 제판 프로세스를 사용하는 것에 의해 p+콘택트 영역을 형성하려는 부분 이외를 포토 레지스트로 마스크하고 p형 불순물인 붕소등의 원소의 이온 주입 및 디포지션등의 방법을 사용하여 나란히 가는 홈9(9b),(9c)의 사이등에 끼이게 되는 n-영역(5)의 표면에 p+콘택트 영역(31)이 형성된다. 이 p+콘택트 영역(31)은 0.5㎛이상 1.0㎛이하 정도의 깊이로 홈(9)보다도 얕게 형성된다. 제21도를 참조하여 또 p+콘택트 영역(31)과 홈(9b) 혹은 (9c)을 통하여 서로 이웃이 되도록 홈(9a)와 (9b),(9c)와(9d)에 끼이게 되는 n-영역(5)의 표면 전면에 n+캐소드 영역(7)이 상술과 동일한 사진 제판 프로세스와 이온 주입 프로세스의 편성에 의해 형성된다.
이후의 공정은 실시예 1과 거의 동일로 있음으로 그의 설명은 생략한다. 또 p+콘택트 영역(31)과 n+캐소드 영역(7)의 형성 순서는 역이라도 좋고 각 영역의 확산에 사용하는 원소나 열 처리는 구하는 확산 깊이에 의해 조정된다.
본 실시예의 반도체 장치의 주전류 도통상태와 주전류 차단상태의 제어방법에 관하여도 실시예 1과 동일로 있음으로 그의 설명은 생략한다. 본 실시예의 반도체 장치에는 제19도에 표시함과 같이 p+콘택트 영역(31)은 홈(9b) 혹은 (9c)를 통하여 n+캐소드 영역(7)과 서로 이웃이 되도록 배치되어 있다. 이 때문에 순방향 전압 강하 Vf를 저감 가능과 함께 주전류 차단시의 턴 오프 시간을 단축시킬 수 있다.
이하 그것에 관하여 상세히 설명한다. 제22도는 순 방향 전방강하 Vf와 비율 Rn의 관계를 표시하는 그래프이고, 일반적인 트렌치 IGBT나 트렌치 다이오드 등을 시뮬레이션하는 것에 의해 얻어진 것이다. 여기에서 비율 (Rn)은 제18도, 제19도에 표시함과 같이 제1주면측(캐소드 측)에 n형 불순물 영역(7)과 p형 불순물 영역(31)이 병존할 때의 n형 불순물 영역의 존재비율이고, 이하의 식으로 제공된다.
단 여기에서 말하는 유효 캐소드 영역은 게이트 전극에 정전압을 인가하였을 때에 가능한 n+축적 영역(21)(제10도)을포함하고 있다.
Rn은 n+영역(유효 캐소드 영역) / (n+영역(유효 캐소드 영역)+p 형 영역)…(1)
이 제22도에서 분명함과 같이 비율 Rn이 크게 될 수록 즉 n형 불순물 영역이 존재 비율이 증가하는데 따라 순 방향 전압 강하 Vf가 저감하고 있는 것이 알게 된다. 이 때문에 n-층에 접하는 영역이 전체 캐소드 영역(n형 불순물 영역)에서 형성되어 있어, p형 불순물 영역이 없는 경우(비율 Rn=1의 경우), 가장 순 방향 전압 강하 Vf를 저감 하는 것이 되어, 반도체 장치의 소비 전력을 작게 하는 것이 가능하다.
한편 제23도는 주 전류 차단시에서 소자내를 흐르는 전류 I와 시간의 관계를 표시하는 그래프이다. 제23도를 참조하여, 턴 오프에 즈음하여 게이트 전극층에 부위 전압을 인가(시간 to)하면, 홈상의 게이트 전극층에 끼이게 되니 주 전류 통로 내가 공핍화하고 n+캐소드 영역(7)에 끼이게 된 주입이 끓어지기 때문에 다이오드 내를 흐르는 전류I는 최초 급격하게 감소하고, 그후 n-반도체 기판 내부에 축적하고 있는 캐리어(홀)가 감쇠하는 사이 원만하게 감소한다. 이 완만하게 감소하는 전류 부분은 소위 테일 전류라 불리는 것이다.
제19동 표시함과 같이 본 실시예와 반도체 장치에는 p+콘택트 영역(31)이 n+캐소드 영역(7)에 서로 이웃이 되도록 설치되어 있다. 이 때문에 주전류 더욱 차단시에 다이오드 내를 흐르게 되는 전류 Io의 일부분의 정공 전류 I1가 p+콘택트 영역(31)에서 캐소드 전극(17)에 빼내게 되는 것이다. 이것에 의해 다이오드 내를 흐르는 전류 I가 적게 되어 특히 테일 전류가 신속하게 감소하게 된다.
이 때문에 턴 오프시간을 단축할 수 있다. 이것에 의해 본 실시예의 반도체 장치에는 n-영역(5)의 표면에서 캐소드 영역(7)과 p+콘택트 영역(31)의 존재 비율을 조정하는 것을, 상술한(1) 식에서 각종의 다이오드의 성능에 응한 최적인 순 방향 전압 강하 Vf와 턴 오프 시간을 선택하는 것이 가능하게 한다.
[실시예 4]
제24도∼제26도를 참조하여, 본 실시예의 반도체 장치는 p+분리 불순물 영역(23)이 설치되어 있는 점에서 실시예 3과 다르다. 이 p+분리 불순물 영역(23)은 다이오드 형성 영역의 평면 영역을 둘러싸도록 또한 홈(9)에 접하도록 n-영역(5)의 표면에 형성되어 있다.
또 이 p+분리 불순물 영역(23)은 홈(9)보다도 깊게 형성되어 있다. 역시 이 이외의 구성에 관하여는 실시예 3과 동일함으로 동일한 부재에 관하여는 동일한 부호를 붙여, 그의 설명을 생략한다. 이 p+분리 불순물 영역(23)은 게이트 전극층(3)에 의해 부위 전압을 제공하면 게이트 전극층(13)의 주변에 형성된 반전층에 의해 전위가 고정된다. 이것에 의해 p+분리 불순물 영역(23)과 n영역(5)로 형성되는 Pn접합이 역 바이어스 상태로 된다. 이것에 의해 소자의 주 내압 유지 능력을 높이는 것이 가능하다. 본 실시예의 반도체 장치에 의하면 제25도, 제26도 표시함과 같이 p형 불순물 영역(23)이 다이오드 형성 영역을 둘러 싸도록 홈(9)보다도 깊게 형성되어 있다. 이 때문에 다른 소자의 다이오드를 전기적으로 분리하는 것과 함께 소자의 주 내압 유지 능력을 높이는 것이 가능하다.
[실시예 5]
제27도∼제29도를 참조하여,본 실시예는 4층 PnPn 다이오드를 가지는 예를 표시하고 있다. 이 4층 PnPn 다이오드는 p+컬렉터 영역(1)과 n-형 버퍼 영역(3)과 n-영역(5)과 p형 베이스 영역(41)과 n+캐소드 영역(7)을 가지고 있다.
이들의 p+형 베이스 영역(41)과 n+캐소드 영역(7)은 순차 적충하고 설치되어 있다. 이 n+캐소드 영역(7)측의 표면에서 n+캐소드 영역(7)과 p형 베이스 영역(41)을 관통하고 n-영역(5)에 달하도록 했고 또한 서로 나란히 가는 부분을 가지도록 홈(9)이 형성되어 있다. 이 서로 나란히 가는 홈(9)에 끼이게 되는 표면 전면에는 n+캐소드 영역(7)이 형성되어 있다. p형 베이스 영역(41)은 1×1014cm-3이상 5×1017cm-3이하의 불순물 농도를 가지고 있어 n+캐소드 영역(7)은 1×1018cm-3이상의 불순물 농도를 가지고 있다. 역시 이 이외의 구성에 관하여는 실시예 1와 동일함으로 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다.
다음에 본 실시예의 제조방법은 우선 제4도∼제8도 표시하는 실시예 1과 동일한 공정을 거친다. 이후 제30도를 참조하고 이온 주입 및 확산등의 방법을 사용하여 나란히 가는 홈(9)에 의해 끼이게 되는 n-영역(5)의 제1주면의 일부에 캐소드 p형 베이스 영역(41)이 형성된다. 이 p형 베이스 영역(41)은 불순물 농도가 1×1014cm-3이상 5×1017cm-3이하로 되도록 또한 홈(9)보다도 얕게, 또 후술의 n+캐소드 영역(7)보다도 깊게 되도록 예컨데 1.0㎛이상 15.0㎛이하의 깊이로 형성한다. 제31도를 참조하여 서로 나란히 가는 홈(9)에 의해 끼이게 되는 제 1주면도에 n+캐소드 영역(7)이 이온 주입 및 확산 등의 방법에 의해 형성된다. 이 n+캐소드 영역(7)은 그의 피크 농도가 1×1018cm-3이상으로 되도록 또한 p형 베이스 영역(41)보다도 얕게 되도록 형성한다. 이후의 공정에 관하여는 실시예 1와 동일로 있음으로 그의 설명은 생략한다.
다음에 본 실시예의 반도체 장치의 주전류 도통상태와 주전류 차단상태의 제어방법에 관하여 설명한다. 주전류 도통상태는 제29도에 표시하는 게이트 전극층(13)에 정의 전압을 인가하는 것으로 실현한다. 게이트 전극층(13)에 정의 전압을 인가하면 p형 베이스 영역(41)의 게이트 전극층(13)과 대향하는 부분이 n+영역에 반전하고 채널이 형성되어 전자 전류가 흐른다.
다음에 이 전자 전류에 대응하여 p+애노드 영역(1)보다 정공이 n-반도체 기판(5)중에 주입되어 도전율 변조가 일어난다. 더 이 정공 전류가 p 베이스 영역(41)의 전위가 올라가 이전위가 내장전위가 크게 되면 p형 베이스 영역(41)과 n캐소드 영역(7)에서 형성되는 다이오드가 도통상태로 된다. 이것에 의해 n+캐소드 영역(7)에서 전류가 p형 베이스 영역(41)을 관통하고 직접 n-반도체 기판(5)에 주입되도록 됨으로 4층 PnPn사이리스터가 온 상태로 되어, 본 실시예의 주전류 도통상태로 된다. 역시, 이 온상태에서 온 저항(온 전압)은 p베이스 영역(41)의 농도에 크게 의존하지만, 온 상태에서의 n-반도체 기판(5)중위 축적 캐리어 수에 비하여 충분 낮은 농도인 경우에는 p베이스 영역(41)의 없는 상술의 실시예 1∼4와 대부분 동일 정도의 낮은 이온 전압이 얻게 된다.
다음에 주전류 차단상태는 제29도에 표시하는 게이트 전극층(13)에 부의전압인가 하는 것으로 실현한다. 게이트 전극층(13)에 부의 전압은 인가하면, 온 상태에서 형성하고 있는 n+캐소드 영역(7)에서의 전자의 공급이 정지함과 동시에 게이트 전극층(13)에서 n영역(5)에 향하여 공핍층이 길게 되어 주전류의 전류 경로가 축소된다. 이것에 의해 도통 전류가 감소하고 유지전류 이하로 되면 p형 베이스 영역(41)과 n-영역(5)에서 형성되는 다이오드가 역 바이어스 상태로 되어 주전류 차단 상태로 된다. 역시 주전류 차단 후는 상기의 p형 베이스 영역(41)에 의해 주내압이 유지되기 때문에 본 실시예에는 준전류 차단 상태를 유지하기 위하여 게이트 전압을 인가할 필요가 없다고 없는 특징이 있다.
본 실시예에는 제29도에 표시함과 같이 게이트 전극층(13)이 n-영역(5) p형 베이스 영역(41) 및 n캐소드 영역(7)과 절연층(11)을 개재하여 대향하고 있다. 요컨데 게이트 제어방식이 전압제어형이다. 이 때문에 실시예첫번로 설명한 것과 동시에 동일 전류 제어형에 비교하여 게이트 제어회로를 간략화 하는 것이 가능하다. 또 홈(9)에 끼이게 되는 제1주면에 대면적의 캐소드 영역(7)이 형성되어 있다. 이 때문에 실시예 1로 설명한 바와 동일 순 방향 전압 강하 Vf를 저감 하는 것이 가능하다. 또 본 실시예의 반도체 장치는 일단 주전류 차단 상태로 한 후는 게이트 전압을 인가 할 필요가 없는 즉 노멀리 오프 형의 구조이다. 이 때문에 항상 게이트 전압은 인가하기 계속할 필요가 있는 구조에 비교하여, 본 실시예에는 게이트 제어회로를 간략화 하는 것이 가능하다.
[실시예 6]
제32도∼제34도를 참조하여 본 실시예의 반도체 장치는 p+분리 불순물 영역(23)이 설치되어 있는 점에서 실시예 5와 다르다. 이 p+분리 불순물 영역(23)은 다이오드 형성 영역의 평면 영역을 둘러 싸도록 또한 홈(9)에 접하도록 형성되어 있다. 또 이 p+분리 불순물 영역(23)은 홈(9)보다 깊게 형성되어 있다. 이 이외의 구성에 관하여는 실시예 5와 동일함으로 동일한 부재에 관하여 동일한 부호를 붙여, 그의 설명을 생략한다.
이 p+분리 불순물 영역(23)의 제조방법에 관하여는 제14도∼제16도로 설명한 공정과 거의 동일하므로 그의 설명은 생략한다. 이 p+분리 불순물 영역(23)은 게이트 전극층(13)에 부의 전압은 제공하면 게이트 전극층(13)의 주변에 형성된 반전층에 의해 전위가 고정된다. 이것에 의해 p+분리 불순물 영역(23)과 함께 n영역(5)으로 형성되는 Pn접합이 역 바이어스 상태로 된다. 이것에 의해 소자에의 주 내압유지 능력을 높이는 것이 가능하다.
본 실시예의 반도체 장치에 의하면, 제33도, 제34도에 표시함과 같이 p+분리 불순물 영역(23)이 다이오드 형성 영역을 둘러싸도록 홈(9)보다도 깊게 형성되어 있다. 이 때문에 다른 소자와 다이오드를 전기적으로 분리함과 함께 소자의 주내압 유지 능력을 높이는 것이 가능하다.
[실시예 7]
제35∼제37도를 참조하여 본 실시예의 반도체 장치는 p+콘택트 영역(31)을 설치한 점에서 실시예 5와 다르다. p+콘택트 영역(31)은 캐소드 영역(7)과 홈(9b) 혹은 (9d)를 통하여 서로 이웃이 되도록 설치되어 있는 캐소드 전극(17)에 전기적으로 접속되어 있다. 이 p+콘택트 영역(31)은 1×1017cm-3이상의 불순물 농도를 가지고 있다. p+콘택트 영역(31)과 n+.캐소드 영역(7)은 홈을 개재하고 번갈아 배치되어 있다. 또 나란히 가는 홈(9a),(9b)…의 수는 임의로 선택하는 것이 가능하다. 역시 이 이외의 구성에 관하여는 실시예 5와 동일로 있음으로, 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다.
다음에 본 실시예의 제조방법은 우선 제4도∼제8도에 표시하는 실시예첫번의 제조방법과 동일한 공정을 거친다. 이후 제38도를 참조하여 사진 제판프로세스나 이온 주입 및 확산 등의 방법을 사용하여 나란히 가는 홈(9b)와 (9c)에 끼이게 되는 n-영역(5)의 표면에 p+콘택트 영역(31)이 형성된다. 제 39도를 참조하여, 상술한 제30도와 제31도와 동일한 공정을 거치는 것에 의해 홈(9b) 및(9c)를 개재하고 p+콘택트 영역(31)과 서로 이웃이 되도록 p형 베이스 영역(41)과 n+캐소드 영역(7)이 형성된다.
이후의 공정에 관하여는 실시예 1와 동일함으로 그의 설명은 생략한다. 본 실시예에는 홈(9)을 통하여 n+캐소드 영역(7)과 서로 이웃이 되도록 p+콘택트 영역(31)이 형성되어 있음으로 실시예 3에서 설명한 것과 동일, 턴 오프 시간을 단축하는 것이 가능하다.
[실시예 8]
제40도∼제42도를 참조하여, 본 실시예의 반도체 장치는 p+분리 불순물 영역(23)이 설치되어 있는 점에서 실시예 7과 다르다. 이 p+분리 불순물 영역(23)은 다이오드 형성 영역을 평면적으로 둘러싸도록 또한 홈(9)에 접하도록 설치되어 있다. 또 p+분리 불순물 영역(23)은 홈(9)보다 깊게 되도록 형성되어 있다. 역시 이 이외의 구성에 관하여는 실시예 7의 구성과 동일하므로 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다.
본 실시예의 반도체 장치에서 p+분리 불순물 영역(23)의 제조방법은 상술한 제14도∼제16도에 표시하는 공정과 동일하다. 이 p+분리 불순물 영역(23)은 게이트 전극층(13)에 부의 전압을 제공하면, 게이트 전극층(13)의 주변에 형성된 반전 층에 의해 전위가 고정된다. 이것에 의해 p+분리 불순물 영역(23)과 n-영역(5)으로 형성되는 Pn접합이 역 바이어스 상태로 된다. 이것에 의해 소자에의 주내압 유지 능력을 높이는 것이 가능하다.
본 실시예의 반도체 장치에 의하면 제41도, 제42도에 표시함과 같이 p형 불순물 영역(23)이 다이오드 형성 영역을 둘러싸도록 홈(9)보다도 깊게 형성되어 있다. 이 때문에 다른 소자와 다이오드를 전기적으로 분리함과 함께 소자의 주내압 유지 능력을 높이는 것이 가능하다.
[실시예 9]
제43도∼제45도를 참조하여 본 실시예는 다이오드 구조를 포함하는 예를 표시하고 있다. 이 다이오드는 p+컬렉터 영역(1)과 n형 버퍼 영역(3)과 n-영역(5)과 n+캐소드 영역(7)의 적층구조를 가지고 있다. 홈(9)은 이 n+캐소드 영역(7)측의 표면에서 n+캐소드 영역(7)을 관통하고 n-영역(5)에 달하도록 설치되어 있다. 이 홈(9)에 접하도록 기판 표면에는 p+콘택트 영역(62)이 설치되어 있다. 또 이 p+콘택트 영역(62)의 바로 아래에는 홈(9) 및 p+콘택트 영역(62)에 접하도록 n-영역(61) 이 설치되어 있다. p+콘택트 영역(62)은 1×1017cm-3이상의 불순물 농도를 가지고 있어 n-영역(5)은 예컨대 1×1012cm-3이상1×1017cm-3이하의 n+캐소드 영역(7)보다 낮은 불순물 농도를 가지고 있다. 역시 이 이외의 구성에 관하여는 실시예 1과 동일함으로 동일한 부재에 관하여는 동일한 부호를 붙이고 그의 설명은 생략한다.
다음에 본 실시예의 반도체 장치에 제조방법에 관하여 설명한다. 제46도를 참조하고, 우선 p+컬렉터 영역(1)과 n형 버퍼 영역(3)과 n-영역(5)이 순차 적충하여 형성된다. 이 n-영역(5)의 표면에 n영역(61) 상당의 저농도의 에피택셜 성장층을 설치하고, 그 후 선택적으로 이온 주입 및 확산 등을 형성하고 군상의 n-영역(61)만이 남게 된다. 제47도를 참조하여, n-영역(61)에 끼이게 되는 영역에 이온 주입 및 확산등에 의해 n=캐소드 영역(7)이 형성된다. 이 캐소드 영역(7)의 확산 깊이는 n-영역(61)의 확산 깊이와 거의 동일하게 된다. 제 48도를 참조하여, 이온 주입 및 확산등에 의해 n-영역(61)의 상앙방에 있어서 기관표면에 p+콘택트 영역(62)이 형성된다. 이 p+콘택트 영역(62)은 바람직한 것은 n+캐소드 영역(7)보다도 얕게 형성된다. 제49도를 참조하여 기관 표면에서 p+콘택트 영역(62)과 n-영역(61)을 관통하고 n-영역(5)에 달하도록 홈(9a)가 형성된다. 이 후 실시예 1과 동일한 공정을 거쳐 제45도에 표시하는 반도체 장치가 완성한다. 역시 n-영역(61)은 n-영역(5)보다 낮은 불순물 농도를 형성하는 것이 바람직하지만 n-영역(5)이 충분 낮은 불순물 농도를 가진 후에는 n영역(61)은 n-영역(5)을 남기는 것으로 형성할 수도 있다.
다음에 본 실시예의 반도체 장치의 제어 방법에 관하여 설명한다. 우선 주전류 도통상태는 게이트 전극층(13)에 정의 전압을 인가하는 것으로 실현한다. 이때, 제50도에 표시함과 같이 홈(9)에 따라 전자 농도의 높은 n형 축적 영역(65)이 형성된다. 주전류 차단 상태는 게이트 전극층(13)에 부의 전압을 인가하는 것으로 실현할 수 있다. 게이트 전극층(13)에 부의 전압을 인가하면 상술의 실시예 1∼8과 동일하게 전자 전류통로인 n+축적층(채널)이 소실하고, 주전류의 전류 경로가 공핍화되어 차단되는 것과 함께 홈(9)에 접하는 n-영역(5),(61)이 p+반전 영역으로 된다. 주전류 차단시의 턴 오프 시간을 단축화하기 위하여는 차단시에 소자내에 남은 소수 캐리어(이 경우 정 공)를 n-반도체 기판(5)내에서 신속하게 빼내는 것이 필요하다.
본 실시예에는 이 홈(9)의 주위에 발생한 p+반전 영역과 p+콘택트 영역(62)의 경로로 이 소수 캐리어인 정 공이 내개된다. 이 때문에 실시예 2로 설명한 바와 같이 본 실시예에도 턴 오프 시간을 단축화할 수 있다. 또, 제50도를 참조하여 주전류 도통상태에서는 홈(9)의 주위에 전자 밀도의 높은 n형 축적 채널 영역(65)이 발생하고, 이 n형 축적 영역(65)이 n+캐소드 영역(7)의 연장 영역으로 간주된다. 요컨데 n+캐소드 영역(7)이 확장되었다고 간주된다. 이것에 의해 n+캐소드 영역(7)과 n영역(5)의 접촉면적인 캐소드 면적이 증대한다. 따라서 전자의 주입 효율이 높게 되어 순 방향 전압 강하 Vf를 저감 하는 것이 가능하게 된다.
[실시예 10]
제51도∼제53도를 참조하여 본 실시예의 반도체 장치의 구성은 p+분리 불순물 영역(23)을 설치한 점에서 실시예 9와 다르다. 이 p+분리 불순물 영역(23)은 다이오드 형성 영역을 평면적으로 둘러싸도록 또한 홈(9)에 접하도록 되어 있다. 또, 이 p+분리 불순물 영역(23)은 홈(9)보다도 깊게 되도록 형성되어 있다.
다음에 본 실시예의 반도체 장치의 제조방법에 관하여 설명한다. 본 실시예의 반도체 장치의 제조방법은 우선 제14도와 제15도에 표시하는 실시예 2와 동일한 공정을 거친다. 이후 제46도에 표시한 공정을 것에 의해 제54도에 표시하는 상태로 된다. 이후 더 실시예1와 동일한 공정을 거친 것에 의해 제53도에 표시하는 반도체 장치가 완성한다. 이 p+분리 불순물 영역(23)은 게이트 전극층(13)에 부의 전압을 제공하면 게이트 전극층(13)의 주변에 형성돼 반전층에 의해 전위가 고정된다. 이것에 의해 p+분리 불순물 영역(23)과 n-영역(5)에서 형성되는 Pn접합이 역 바이어스 상태로 된다. 이것에 의해 소자에의 주내압 유지능력을 높이는 것이 가능하다.
본 실시예의 반도체 장치에 의하면 제52도, 제53도에 표시함과 같이 p형 불순물 영역(23)이 다이오드 형성 영역을 둘러싸도록 홈(9)보다도 깊게 형성되어 있다. 이 때문에 다른 소자와 다이오드를 전기적으로 분리함과 함께 소자의 주 내압 유지 능력을 높일 수 있다. 역시 각 실시예에서 설치된 홈(9)은 예컨대 제55도∼제57도에 표시함과 같이 동심원 상으로 배치되어 있어도 좋다. 역시 제55도에 표시하는 평면 구조도는 실시예 2 및 실시예 6에 대응하는 것이고 제55도의 L-L'선에 따른단면은 제13도 및 제34도에 표시하는 개략 단면도에 대응한다.
또 제56도에 표시하는 평면구조도는 실시예 4 및 8에 대응하는 것이다. 또 제56도의 M-M'선에 따른 단면은 제26도 및 제42도에 표시하는 개략 단면도에 대응한다. 역시 제 26도 및 제42도에서 홈(9)의 수는 임으로 선택할 수 있다. 또 제57도에 표시하는 평면구조도는 실시예 10데 대응하는 것이다. 또 제57도의 N-N'선에 따른단면은 제53도에 표시하는 개략 단면도에 대응한다.
[실시예 11]
제58도를 참조하여 본 실시예의 반도체 장치는 IGBT의 예에 관하여 표시한 것이다. 본 실시예에서 반도체 장치의 구성은, 제98도에 표시하는 반도체 장치의 구성과 비교하여 특히 홈의 형상이 다르다. 요컨데, 본 실시예에서 홈(113)은, 제98도에 표시하는 홈(413)보다도 깊게 형성되어 있다. 홈(113)의 깊이 Tu는 5∼15㎛로 있어, 폭W11은 0.8∼3.0㎛이다. 또 홈(113)간의 피치 Pu는 예컨데 4㎛이다.
제1도전형의 반도체 기판으로서 수백 V급의 내압을 가지는 소자의 경우에는 수십Ωcm의 n형 저 불순물 농도의 에피택셜 성장기판이 n-기판(n영역)(105)로서 사용된다. 또 수천V급 소자의 경우에는 n형의 저 불순물 농도로 100Ωcm이상의 고비저항의 n-기판(105), 보다 구체적으로는 350Ωcm정도로 600㎛정도의 두께의 FZ(Flozting Zone)방식으로 제조된 실리콘 다결정 기판에 중성자 선을 조사하고 또한 열 처리에 의해 저항율을 조정한 것이 사용된다. 또, 고저항 기판에는 n형 인지 p형의 불순물이 저항율 제어를 위하여 도핑되어 있다.
그러나 바이폴러 형 소자의 온 상태에는 전류 담체(캐리어)인 전자와 정 공이 고정항 층내에 충분 축적되어,도전율 변조(Conductivity Moudlatin)를 일으키기 때문에, 경우에따라서는 본질적 반도체(imtrinsic semiconductor)로 간주하는 것도 가능하다. 역시 본 실시예에서 p+컬렉터 영역(101)의 두께 T101은 예컨데 3∼350㎛이고, n+버퍼 영역(103)의 두께 T103은 예컨데 8∼30㎛이고, n-영역(105)의 두께 T105는 예컨데 40∼60㎛이고, P형 베이스 영역(107)의 두께 T107는 예컨데 2.0∼3.5㎛ 이고, n+이미터 영역(109)의 두께 T109는 예컨데 0.5∼1.5㎛이다. p형 베이스 영역(107)은 홈(113)보다도 얕게 형성되어 있으면 좋고, 구체적으로는 3㎛이다.
또, 각부의 불순물 농도에 관하여는 p+컬렉터 영역(101)이 1×1016cm-3이상 1×1021cm-3이하이고, n+버퍼 영역(103)이 1 10cm이상 1×1013cm-3이하이고, n-영역(105)이 1×1012cm-3이상 1×1014cm-3이하이고, p형 베이스 영역(107)의 피크 농도가 1× 1015cm-3이상 1×1017cm-3이하이고, p+콘택트 영역(111)은 기판 표면에서 1× 1020cm-3이상이고, n+이미터 영역(109)은 기판표면에서 1×1019cm-3이상 1×1020cm-3이하이다. 이 이외의 구성에 관하여는 제98도에 표시하는 제3의 종래예와 거의 동일로 있음으로 동일한 부재에 관하여는 동일한 부호를 붙여, 그의 설명을 생략한다.
다음에 본 실시예에서 반도체 장치의 제조방법에 관하여 설명한다. 우선 제59도를 참조하여 p+컬렉터 영역(101), n+버퍼 영역(103) 및 n-영역(105)이 적충하여 형성된다. 이후 n-영역(105)의 표면에 p형 베이스 영역(107)과 n+이미터 영역(109)이 형성된다. 제60도를 참조하여 기판을 이방성 에칭하는 것에 의해 n+이미터 영역(109)과 p+형 베이스 영역(107)을 관통하여 저부가 n-영역(105)에 달하는 홈(113)이 형성된다. 이 홈(113)은 에칭을 제어하는 것에 의해 폭이 0.8∼3.0㎛, 깊이가 5.0∼15.0㎛로 되도록 형성된다. 또 홈의 깊이는 10.0㎛이상이면 보다 바람직하다.
제61도를 참조하여 예컨데 더 열 산화법등에 의해 홈(113)의 내멱면에 따르도록 또한 표면을 덮도록 실리콘 산화막에서 되는 게이트 산화막(115)이 형성된다. 역시 게이트 산화막(115)형성전에 있어서 홈(113)의 형성후에 동방성 플라스마 에칭을 그후에 희생산화에 의해 일단, 홈(113)의 내멱면 등에 실리콘 산화막을 형성하는 것에 의해, MOS특성 및 게이트 산화막 특성의 향상을 도모할 수 있다. 제62도를 참조하여 홈(113)을 매립하도록 예컨데 인 등의 n형 불순물이 도프된 도프드 폴리 실리콘 층이 형성된다. 이 도프드 폴리 실리콘 층을 이방성 에칭하는 것에 의해, 홈(113)내를 매립하고, 또한 상단이 홈(113)에서 돌출하는 게이트 전극층(117)이 형성된다. 제63도를 참조하여홈(113)의 일부 영역에 p형 이온의 주입 및 확산 등의 방법에 의해 콘택트 저항을 저감시키기 위한 p콘택트 영역(111)이 형성된다. 이 p콘택트 영역(111)은 1×10cm이상의 농도가 필요하고, 그의 깊이는 n이미터 영역(109)과 동일정도로 좋다. 홈(113)에서 돌출한 게이트 전극층(117)의 상단을 피복하도록 예컨데, BPSG등의 CVD산화막등에서 되는 층간 절연층(119)이 형성된다. 이후 캐소드 전극(121)이 n이미터 영역(109) 및 p콘택트 영역(111)에 전기적으로 접속하도록 형성되어, 애노드 전극(123)이 p컬렉터 영역(101)에 전기적으로 접속하도록 형성되어, 제58도에 표시하는 반도체 장치가 완성한다.
본 실시예의 반도체 장치에서 게이트 전극층(117)에 의한 온, 오프 상태의 제어방법에 관하여는, 제98도에 표시하는 제3의 종래예와 거의 동일함으로 그의 설명은 생략한다. 본 원 발명자등은 상술한 제22도의 결과에서 비율 Rn이 큰 만큼 순 방향 전압 강하 Vf를 저감할 수 있는 것을 찾아 내었다. 특히 비율 Rn이 0.4이상인때에 순 방향 전압 강하 Vf가 낮게 안정하는 것도 찾아내었다. 또 비율 Rn이 0.7이상이면 보다 바람직한 것도 찾아내었다. 또, 제3의 종래예(제98도)의 IGBT구조의 비율 Rn을 평가하면 이 비율 Rn이 0.4보다 작고 캐소드면에서 전자의 공급 능력이 대단히 빈약한 것을 알게 되었다.
본 실시예의 반도체 장치에 의하면 홈(113)의 깊이가 5㎛이상으로 제98도에 표시하는 제3의 종래예보다도 깊게 형성되어 있음으로 제99도에 표시함과 같이 주전류 도통상태에서 발생하는 n축적 영역(425a)는 제 3의 종래예보다도 크게 분포하는 것으로 된다. 따라서, 이 n+축적 영역(425a)과 n+이미터 영역(109)에서 되는 유효 캐소드 영역은 제3의 종래예보다도 넓게 되어, 유효 캐소드 면적을 크게 확보할 수 있다. 이와 같이 제22도로 표시하는 유효 캐소드 면적n이 크게 되기 때문에 비율 Rn(=n/(n+p))가 크게 된다. 구체적으로 제22도에 표시하는 비율 Rn은 제98도에 표시하는 제3의 종래 예로는 얻을 수 없는 0.4이상으로 할 수 있다. 따라서 비율 Rn을 제3의 종래 예보다도 크게 할 수 있음으로 순 방향 전압 강하 Vf도 제3의 종래예 보다도 낮게 하는 것이 가능하게 된다. 역시 여기에서 비율 Rn의 요소인 면적p은 58도에서 굵은 선으로 표시하도록 p형 베이스 영역(107)과 n-영역(105)의 접촉면적을 말한다. 역시 홈의 깊이 Tu가 10㎛이상이면 순 방향 전압 강하 Vf를 보다 낮게 할 수 있기 때문에 보다 바람직하다.
또 본 실시예의 반도체 장치에 의하면, 게이트 전극층(117)에 의한 제어 방식은 전압 제어형이다. 이 때문에 상술한 바와 같이 본 실시의 형태의 반도체 장치에는 제 1및 제2의 종래예에 비교하여 게이트 제어회로의 간략화를 도보하는 것이 되어 시스템 전체도 소형화, 간략화 생 에네르기화할 수 있다.
[실시예 12]
제64도를 참조하여 본 실시예에서 반도체 장치의 구성은 실시예 11에서 반도체 장치의 구성과 비교하여, 홈에 끼이게 되는 영역이 구성 및 게이트 전극의 구성에 다르다. 홈(113a)와 (113b)사이에 끼이는 영역 및 홈(113c)와 (113d)에 끼이게 되는 영역예는 실시예 11와 동일하게 p형 베이스 영역(107), n+이미터 영역(109) 및 p+콘택트 영역(111)이 형성되어 있다. 홈(113b)와 홈(113c)에 끼이게 되는 영역에는 p형 베이스 영역(107)등은 형성되어 있지 않고, n-영역(105)만이 위치하고 있다. 또 홈(113b)을 매립하는 게이트 전극층(117)과 홈(113b)을 매립하는 게이트 전극층(117)은 도전부분(117a)에 의해 일체적으로 형성되어 있어, 전기적으로 접속되어 있다. 이 도전 부분(117a)은 홈(113b)와 홈(113c)에 끼이게 되는 영역상에 절연막(129)을 개재하여 형성되어 있다. 역시 이 이외의 구성에 관하여는 실시예 11와 거의 동일로 있음으로 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다. 이하 이구조를 MAC(MOS Accumulated Emitter)구조로 부르는 것으로 한다.
본 실시예의 구성은 제64도에 표시하는 R-R'선과 S-S'선의 양편에 관하여 선대칭인 구조로 되어 있다. 이 때문에 단위셀을 R-R'선과 S-S'선의 사이의 구조를 취하는 사고방식과 R-R'선과 다음의 R-R'선의 사이의 구조와 취하는 사고방식의 2종류 있다. 여기에는 비율 비율 Rn의 계산의 형편상, 전자의 R-R'선과 S-S'선의 사이의 구조를 단위 셀로 한다.
다음에 본 실시예의 반도체 장치의 제어방법에 관하여 설명한다. 우선 제65도를 참조하여 p+컬렉터 영역(101), n형 버퍼 영역(103) 및 n-영역(105)이 적충하여 형성된다. 이후 n-영역(105)의 표면에 p형 베이스 영역(107)과 n+이미터 영역(109)이 선택적으로 형성된다. 제66도를 참조하여 통상의 반도체 프로세스로 사용하는 이방성 드라이 에칭에 의해 제1주면으로 되는 기판 표면에 예컨데 홈(113a)∼홈(113b)이 형성된다. 이 각 홈은 실시예 11과 동일 에칭제어에 의해 폭이 0.8∼3.0㎛, 깊이가 5∼15㎛로 되도록 형성된다. 홈(113a)과 (113b)에 끼이게 되는 영역 및 홈(113a)에 끼이게 되는 영역에 p형 베이스 영역(107)과 n+이미터 영역(109)이 위치하도록 또한 홈(113b)과 (113c)에 끼이게 되는 영역에는 n-영역(105)만이 위치하도록 각 홈이 형성된다. 이 상태에서 n+이미터 영역(109)은 홈의 측벽에 따르도록 위치한다. 예컨데 열산화법 등에 의하여 홈(113a)∼(113d)의 내벽면에 따르도록 또한 표면을 덮도록 실리콘 산화막에서 되는 게이트 산화막(115)이 형성된다. 역시 게이트 산화막(115) 형성전에 있어서 각 홈의 형성후에 등방성 플라스마 에칭을 행하고 그후에 희생산화에 의해 각 홈의 내벽면 등에 실리콘 산화막을 형성하는 것에 의해 MOS 특성 및 게이트 산화막(115)의 특성의 향상을 도모할 수 있다.
제 67도를 참조하여 각 홈을 매립하도록 예컨데 인 등의 n형 불순물이 도프된 도프드 폴리실리콘 층이 형성된다. 이 도프드 폴리실리콘 층이 이방성 에칭되는 것에 의해 각 홈을 매립하고 또한 상단이 각 홈에서 돌출하도록 게이트 전극층(115)이 형성된다. 홈(113b)과 (113c)에 매립되는 게이트 전극층(117)은 도전부분(117a)에 의해 일체적으로 형성되어 있어 전기적으로 접속되도록 형성된다. 또 도전부분(117a)은 홈(113b)과 (113c)에 끼이게 되는 표면 영역상에 절연막을 개재하여 형성된다. 이후 홈(113a)과 홈(113b)의 사이의 일부영역 및 홈(113c)과 (113d)의 사이의 일부 영역에 선택적으로 p형의 불순물 주입 및 확산 등에 의해 콘텍에 따른저항을 저감시키기 위한 p+콘택트 영역(111)이 형성된다.
제68도를 참조하여 각 홈에서 돌출한 게이트 전극층(117)의 상단을 피복하도록 예컨데 BPSG등의 산화막 등에서 되는 층간절연층(119)이 형성된다. 이후 캐소드 전극(121)이 n+이미터 영역(109)과 p+콘택트 영역(111)에 전기적으로 접속하도록 형성되어 애노드 전극(123)이 p+컬렉터 영역(101)에 전기적으로 접속하도록 형성되어 제64도에 표시하는 반도체 장치가 완성한다.
본 실시예에 의한 게이트 전극층(115)에 의한 온·오프상태의 제어방법에 관하여는 제98도에 표시하는 제3의 종랭예와 거의 동일로 있기 때문에 그의 설명은 생략한다. 단 주전류 도통상태에서 게이트 전극층(117)에 정의 전압을 인가한 경우에는 제69도에 표시함과 같이 n+축적층(125b)이 발생한다.
본 실시예의 반도체 장치에는 제64도에 표시함과 같이 도전부분(117a)이 홈(113b)과 (113c)을 매립하는 게이트 전극층(117)과 전기적으로 접속되어 있다. 이 때문에 주전류 도통상태에서 게이트 전극층(117)에 정의전압을 인가한 경우에는 제69도에 표시함과 같이 n+축적층(125b)이 발생한다.
본 실시예의 반도체 장치에는 제64도에 표시말과 같이 도전부분(117a)이 홈(113b)과 (113c)를 매립하는 게이트 전극층(117)과 전기적으로 접속되어 있다. 이 때문에 주전류 도통상태에서 게이트 전극층(117)에 정의전압이 인가되면 도전부분(117a)에도 정의 전압이 인가되는 것으로 된다. 이 도전부분(117a)은 홈(113b)과 (113c)에 끼이게 되는 n-영역(105)과 절연막(129)을 개재하여 대향하고 있다. 이 때문에 도전층(117a)에 정의 전압이 인가되면 제69도에 표시함과 같이 홈(113b)과 (113c)에 끼이게 되는 표면영역에도 n+축적영역(125b)이 발생한다. 이와같이 홈(113b)과 (113c)에 끼이게 되는 표면영역에도 n+표면영역(125b)을 발생시키는 것이 가능함으로 단위 셀에서 유효 캐소드 면적은 실시예 11보다도 크게 된다. 따라서 캐소드 측의 전자의 주입효율은 보다 한층 향상하고, 순 방향 전압 강하 Vf도 보다 한층 저감할 수 있다. 또, 이것에 의해 비율 Rn이 0.4이상으로 되어 1에 접근한다.
또 본 실시예의 반도체 장치에 의하면 게이트 전극층(117)에 의한 제어방식은 전압제어형이다. 이 때문에 상술한 바와 같이 본 실시예의 반도체 장치에는 제 1및 제 2의 종래예에 비교하여 게이트 제어회로의 간략화를 도모할 수 있어 시스템 전체도 소형화, 간략화, 생 에네르기화 할 수 있다. 또 홈(113)의 깊이가 5㎛이상이기 때문에, 실시예 11에서 설명한 바와같이 순 방향 전압 강하 Vf를 제3의 종래예보다도 낮게 하는 것이 가능하게 된다.
[실시예 13]
제70도를 참조하여 본 실시예에서 반도체 장치는 실시예 12의 구성과 비교하여 제 2의 p형 베이스 영역(131)을 가지는 점에서 다르다. 이 제 2의 p형 베이스 영역(131)은 예컨데 홈(113b)과 (113c)에 끼이게 되는 표면영역에 형성되어 있다. 또 제2의 p형 베이스 영역(131)은 예컨데 홈간에 끼이게 되는 영역의 하나 걸러마다에 형성되어 있다. 또 이제2의 p형 베이스 영역(131)은 p형 베이스 영역(107)보다도 낮은 불순물 농도를 가지고 있다. 역시 이 이외의 구성에 관하여는 실시예 12와 거의 동일로 있기 때문에 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명은 생략한다.
다음에 본 실시예의 반도체 장치의 제조방법에 관하여 설명한다. 제71도를 참조하여 p+컬렉터 영역(101), n+버퍼 영역(103) 및 n-영역(105)이 적층하여 형성된다. 이 n-영역(105)의 표면에 p형 베이스 영역(107)과 제2의 p형 베이스 영역(131)과 n+이미터 영역(109)이 각각 이온 주입 및 확산에 의해 형성된다. 여기에서 제2의 p형 베이스 영역(131)은 p형 베이스 영역(107)보다도 낮은 불순물 농도로 되도록 형성된다.
이후 사진제판기술 및 에칭기술(REI)을 사용한 p형 베이스 영역(107), n+이미터 영역(109) 및 제2의 p형 베이스 영역(131)을 관통하여 저부가 n-영역(105)에 달하는 홈(113a)∼홈(113d)이 형성된다. 이 각 홈은 폭이 0.8∼3.0㎛, 깊이가 5∼15㎛로 되도록 형성된다. 이후 예컨데 열산화법 등에 의해 각 홈의 내벽면에 따르도록 실리콘 산화막에서 되는 게이트 산화막(115)이 형성된다. 역시 이 게이트 산화막(115) 형성 전에 있어서 각 홈의 형성 후에 등방성 플라스마 에칭을 행하고 그후에 희생산화에 의해 각 홈의 내멱면 등에 실리콘 산화막을 형성하는 것에 의해 MOS 특성 및 게이트 산화막(115)의 특성의 향상을 도모할 수 있다. 이후 상술한 제67도와 제68도에 표시하는 실시예 12와 동일한 공정을 거치는 것에 의해 제70도에 표시하는 반도체 장치가 완성한다.
본 실시예에서 게이트 전극(117)에 의한 온·오프 상태의 제어방법에 관하여는 제3의 종래예에서 설명한 것과 거의 동일하기 때문에 그의 설명은 생략한다. 단 주전류 도통상태에서 게이트 전극층(117)에 정의 전압이 인가되면 제72도에 표시함과 같이 고전자 밀도상태의 n+축적 영역(125c)이 발생한다.
본 실시예의 반도체 장치에는 실시예 12와 동일 제72도에 표시함과 같이 홈(113b)과 (113c)의 사이의 표면영역에도 n+축적 영역(125c)을 발생시키는 것이 가능하다. 이 때문에 실시예 12와 동일, 캐소드 측의 전자의 주입효율을 향상시킬 수 있어 다이오드의 순 방향 전압 강하 Vf도 저감할 수 있다. 또 이것에 의해 비율 Rn이 0.4이상으로 되어 1에 접근한다. 또 제2의 p형 베이스 영역(131)가 p형 베이스 영역(107)보다 저농도로 있기 때문에 홈(113b)과 (113c)에 끼이게 되는 영역에는 사이리스터 동작이 일어난다. 그 결과 정격 전류 통전시에 온전압이 저전압화한다는 이점이 있다. 또 주전류 차단시에는 게이트 전극층(117)에 부의 전압이 인가된다. 이 때문에 제2의 p형 베이스 영역(131)내의 홈(113b), (113c)의 측벽에 따른 부분 및 깊이표면의 영역에는 P+반전영역이 형성된다. 이 때문에 제23도를 사용하여 설명한 바와 같이 캐리어인 홀이 이 P+반전 영역에서 빠지기 쉽게 되어 턴 오프시간 및 테일전류가 작게 된다는 이점이 있다. 턴 오프시의 테일전류가 저감할 수 있기 때문에 턴 오프손실 Eoff도 저감할 수 있다.
또 본 실시예의 반도체 장치에 의하면 게이트 전극층(1170에 의한 제어방식은 전압제어형이다. 이 때문에 상술한 바와 같이 본 실시예의 반도체 장치에는 제 1및 제2의 종래예에 비교하여 게이트 제어회로의 간략화를 도모하는 것이 되어 시스템 전체도 소형화, 간략화, 생 에네르기화할 수 있다. 또 본 실시예의 반도체 장치에 의하면 실시예 11과 동일 홈(70)의 깊이 T13는 5㎛이상이다. 이 때문에 실시예 11에서 설명한 바와 같이 순 방향 전압 강하 Vf를 제3의 종래예보다도 낮게하는 것이 가능하다.
[실시예 14]
제73도를 참조하여 본 실시예에서 반도체 장치의 구성은 실시예 11의 구성과 비교하여 p-베이스 영역(133)을 설치한 점에서 다르다. p-베이스 영역(133)은 p형 베이스 영역(107)의 하부에 위치하고, 또한 홈(113)의 측벽에 따라 배치되어 있다. 이 p-베이스 영역(133)의 불순물 농도는 1×1014cm-3이상 1×1016cm-3이하이다. 이 이외의 구성에 관하여는 실시예 11와 거의 동일로 있기 때문에 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다.
본 실시예의 반도체 장치에는 주전류 차단시에서 게이트 전극층(117)에 부의전압의 인가되면 p-베이스 영역(133)내에서 홈(113)에 따른 부분에 p+반전층이 형성된다. 이 때문에 디바이스의 턴 오프 시에 캐리어인 홀의 빼냄이 스무드로 되어 스위칭 특성이 개선할 수 있다. 또 주전류 도통시에 게이트 전극층(117)에 정의 전압이 인가된 경우에는 p-베이스 영역(133)내의 홈(113)에 따른 부분에는 반전 n층이 형성되기 때문에 비율 Rn은 높게 유지된다. 이와 같이 비율 Rn을 높게 유지할 수 있는 것과 함께 스위칭 특성을 개선할 수 있다.
또 본 실시예의 반도체 장치에 의하면 게이트 전극층(117)에 의한 제어방시근 전압제어형이다. 이 때문에 상술한 바와 같이 본 실시예의 반도체 장치에는 제 1 및 제 2의 종래예에 비교하여 게이트 제어회로의 간략화를 도모하는 것이 되어 시스템 전체도 소형화, 간략화, 생 에네르기화 할 수 있다.
또 본 실시예의 반도체 장치에 의하면 실시예 11과 동일, 홈(113)의 깊이는 5㎛이상이다. 이 때문에 실시예 11과 동일, 순 방향 전압 강하 Vf를 제3의 종래예보다도 낮게하는 것이 가능하게 된다.
[실시예 15]
제74도는 제58도에 표시하는 구성의 일부를 모식적으로 표시하는 단면도이다. 제74도를 참조하여 본원 발명자 등은 비율 Rn은 IGBT의 각부의 치수에서 근사할 수 있는 것을 찾아내었다. 비율 Rn은 실시예 3에서 설명한 바와 같이 RN=n/(n+p)로 나타낸다. 이 n은 상술한 바와 같이 제74도의 굵은 선으로 표시하는 부분의 면적이다. 구체적으로는 면적 n은 주전류 도통상태에서 n+축적 영역(125a)이 n-영역(105) 및 p형 베이스 영역(107)과 접하는 면적과, n+이미터 영역(109)이 p형 베이스 영역(107)과 접하는 면적의 화이다.
한편 p는 상술한 바와 같이 p형 베이스 영역(107)과 n-영역(105)의 접촉면적이다. 여기에서 n+축적 영역(125a)의 폭은 대단히 미소하다. 이 때문에 n축적 영역(125a)의 폭을 Wt, 폭(113)의 캐소드 면(제 1주면)에서의 깊이를 Dt, n+이미터 영역의 캐소드 면에서의 깊이를 De, n+이미터 영역(109)의 한편의 홈(113)에서 다른편의 홈(113)에 향하는 방향의 폭을 We, p형 베이스 영역(107)의 한편의 홈(113)에서 다른편의 홈(113)에 향하는 방향의 폭을 Wp, p형 베이스 영역(107)의 캐소드 면에서의 깊이를 Dp로 할 경우, n 및 p는 이하의 식에 의해 제공된다.
n= 2(We + Dt - De) + We
p = Wp
상술의 식을 비율 Rn에 대입하는 것에 의해 비율 Rn은 이하의 식에 의해 제공된다.
여기에서 홈(113)의 피치를 PT(제74도)로 하면
Wt + Wp = Pt
로 있기 때문에, 비율 Rn은 이하의 식과 같이 개선된다.
역시 면적 n, p를 계산하는데 대응하여 제74도에서 안길이방향의 총장(=트랜치 길이 L×트렌지 개수)를 곱한 수치를 사용하는 것이 옳다. 그러나 원고상의 트렌치가 나란히 가는 구조로는 각 항에 동등하게 안길이 방향의 총장이 걸리기 때문에 이것을 생략하고 상술의 식으로 근사할 수 있다.
또 제74도에서는 설명의 편의상, 홈(113)의 저면을 평면 형상의 것으로 하였지만 실소자에는 게이트 내압을 향상시키는 목적에서 홈(113)의 저부는 제58도에 표시함과 같이 둥그스름한 형상으로 하는 것이 통상이다. 이 때문에 비율 Rn의 계산에서 트렌치 저부의 면적 Wt에는 1보다 큰 계수가 걸리지만 설명을 간략화하기 위해 생략하였다. 보다 구체적으로 깊은 트렌치 게이트를 형성하는 경우 Pt = 5.5㎛, Dt = 15㎛, Wt = 1㎛, De = 1㎛, We = 0.8㎛로 하면 Rn=[1+(0.8+15-1)×2] /[5.5+(0.8+15-1)×2]=15.8 /20.3=0.78로 되어 큰 비율 Rn이 실현할 수 있다.
[실시예 16]
제75도를 참조하여 상술의 비율 Rn의 식에서 비율 Rn을 크게 하는데 홈(113)이 얕고 홈(113의 깊이 D가 작게)도 홈(113)의 폭 Wt을 크게 하는 것도 효과적이다. 보다 구체적으로는 Pt=9㎛, Dt=5㎛, Wt=6㎛, De=1㎛, We=0.8㎛로 하면 Rn=[6+(0.8+5+17×2] / [9+(0.8+5+1)×2]=19.6 /22.6=0.87로 되어 큰 비율 Rn이 실현할 수 있다.
[실시예 17]
본 실시예의 반도체 장치의 구성은 제64도에 표시하는 실시예 12의 구성과 거의 동일하다. 이그리고 구조는 상술의 실시에 따라 15등과 비하여 구성이 복잡하고, 최적화하여야할 변수가 증가하고, 제조공정이 복잡화한다는 불리한 면도 있지만 보다 큰 비율 Rn이 얻기쉽고 저온전압화에 유효한다는 이점이 있다.
본 실시예에 의한 게이트 전극층(117)에 의한 온·오프상태의 제어방법에 관하여는 상술한 실시예 12와 거의 동일함으로 그의 설명은 생략한다. 특히 주전류 도통상태에서 게이트 전극층(117)에 정의전압을 인가한 경우에는 제69도에 표시함과 같이 n+축적 영역(125b)이 발생한다. 여기에서 R-R'선과 S-S'선의 사이의 구조를 단위 셀로 한 경우 면적 n은 n=2Dt-De + We+Wn+Wt로 된다. 이 식에서도 분명함과 같이 본 실시예의 반도체 장치에는 제69도에 표시함과 같이 홈(113b)과 (113c)에 끼이게 되는 표면영역에도 n축적 영역(125b)이 발생한다. 이 때문에 단위 셀에서 유효 캐소드 면적은 실시예 15보다도 크게 된다. 이 때문에 캐소드 측의 전자의 주입효율은 보다 향상하고 순 방향 전압 강하 Vf도 한층 저감할 수 있다. 또 이것에 의해 비율 Rn이 0.4이상으로 되어 1에 접근한다.
다음에 본 실시예의 반도체 장치의 제조방법에 관하여 설명한다. 특히 본 실시예의 제조방법으로서 4500V급의 내압을 가지는 소자를 제조하는 경우를 예로 하여 설명한다. 우선 제76도를 참조하여 FZ법에 의해 200∼400Ωcm정도의 고저항율의 n-실리콘 기판(105)이 형성된다. 이 n-실리콘 기판(105)의 제 2주면으로 되는 애노드측에 제 1 도전형인 n형 고불순물농도에서 10∼30㎛정도의 두께의 n+버퍼 영역(103)과, 제 2 도전형인 P형 고불순물농도로 3∼10㎛ 정도의 두께의 p+컬렉터 영역(p+애노드 영역)(101)이 형성된다.
n+버퍼 영역(103)의 제조방법의 하나는 확산계수의 큰 인의 이온주입후에 1200∼1250。C의 고온에서 20∼30시간 드라이브 인을 행하고, 최종 공정후에서 n+버퍼 영역(103)의 피크농도가 1×1016∼5×1017cm-3정도, 깊이가 20∼30㎛ 정도로 되도록 형성하는 것이다. 또 인의 이온주입의 대신에 PH3가스나 POC13를 버블일하는 것에 의해 얻어지는 가스에 의한 기상디포지션법이 사용되어도 좋다. n+버퍼영역(103)의 다른 제조방법은 에피택셜 성장을 사용하고, 이온주입법에 의해 형성하는 경우와 동일 정도의 n형 불순물 농도를 가지는 실리콘 결정층을 형성하는 것이다. p+컬렉터 영역(101)의 제조방법에는 n+버퍼영역(103)의 제조방법과 동일한 이온주입 또는 기상 디포지션 후에 드라이브인을 행하는 방법과 에피택셜 성장에 의해 p형 실리콘 결정층을 형성하는 방법이 있다. 단, 이경우는 p형 불순물로서 붕소 또는 칼륨이 사용된다. 따라서 기상디포지션법의 소스가스는 B2H6가스나 고체소스인 BN(Boron Nitride)의 산화에 의해 발생한 보론 글라스(B2O3등)의 승화한 가스이다. p+컬렉터 영역(101)은 최종 공정후에 있어서 깊이가 3∼10㎛, 피크농도가 n+버퍼 영역(103)의 피크농도보다 높게 되도록 형성된다.
제77도를 참조하여 후공정에서 형성되는 홈(도면중 점선)에 끼이게 되는 영역에 레지스트 패턴(151)을 마스크로서 선택적으로 붕소의 이온주입이 행하게 된다. 이것에 의해 제 2도전형의 p형 베이스 영역(107a)이 n-실리콘 기판(105)의 제 1주면에 형성된다. 홈을 3∼5㎛ 정도의 짧은 반복간격(피치)으로 원고상에 형성하는 경우에는 p형 베이스 영역(107a)의 확산을 위한 긴 열처리(예컨데 1100。C∼1150。C의 비교적 고온으로 긴시간 30분∼7시간 정도)를 가하는 것으로 IGBT구조를 형성하지 않은 영역에까지 p형 베이스 영역(107a)이 침입하는 것을 방어할 필요가 있다. 이 때문에 홈의 반복간격(Tr-Pitch)보다 작은 치수의 p베이스 주입 폭WP(imp)으로 붕소이온을 주입할 필요가 있다.
제78도를 참조하여 통상의 사진제판기술에 의해 제 1주면상에 레지스트 패턴(152)이 형성된다. 이 레지스트 패턴(152)을 마스크로서 인, 비소, 혹은 안티몬 등의 n형 불순물이 이온주입되는 것에 의해 제 1도전형의 n+이미터 영역(109a)이 형성된다. 이후 레지스트 패턴(152)이 제거된다. 제79도를 참조하여 통상의 사진제판기술에 의해 제첫번주면상에 레지스트 패턴(153)이 형성된다. 이 레지스트 패턴(153)을 마스크로서 RIE법이나 기타의 실리콘 이방성 에칭에 으해 소정의 반복간격으로 원고상에 홈(113a)∼(113d)이 형성된다. 이후 상술한 바와 같은 p형 베이스 영역(107) 확산을 위하여 1100。C∼1150。C의 비교적 고온으로 긴시간 30분∼7시간 정도의 긴 열처리가 행하게 된다. 이 열처리에 의해 p형 베이스 영역(107)과 n+이미터 영역(109a)이 확산된다. 이후 레지스트 패턴(153)이 제거된다.
상기 열처리의 온도 및 시간 등의 조건은 제조된 소자에 요구되는 주내압에 합해서 p형 베이스 영역(107)이 충분 깊게 형성되도록 결정된다. 구체적으로는 4500V급의 내압을 가지는 소자에는 n+이미터 영역(109)의 하부에 2㎛ 정도 이상의 p형 베이스 영역(107)이 필요하다. 이 때문에 기판표면에서의 p형 베이스 영역(107)의 확산깊이는 n+이미터 영역(109)의 확산깊이에 2㎛ 정도 이상을 가한 깊이이다. 그러므로 상술과 같은 고온으로 긴시간의 열처리가 필요로 된다.
또 이와 같은 고온으로 긴시간의 열처리를 피하기 위하여 제77도에 표시하는 이온주입의 공정에서 고에네르기 이온주입을 사용하여 선택적으로 깊게 이온을주입하는 방법도 있다. 이 경우 마스크로서 사용되는 레지스트 패턴(151)은 통상의 점도(수십 cp(센티프와즈 점도의 단위))보다 고점도의 300∼500cp 정도의 것이 사용된다. 또 이 레지스트 패턴(151)은 수 ㎛의 두께로 형성되기 때문에 3∼5MeV정도의 고에네르기로 주입되는 이온을 차폐할 수 있다.
또 이 정도의 고에네르기로 이온을 주입한 때의 실리콘 중에서의 붕소 이온의 날리는 정도는 2∼4㎛정도이다. 이 때문에 대부분 열처리를 가하는 것없이 소망의 p형 베이스 영역(107a)의 확산깊이를 얻을 수 있다. 이 p형 베이스 영역(107)의 확산을 위한 열처리가 과잉으로 행하게 되든지 선택주입(확산)을 위한 레지스트의 홈패턴이 지나치게 크든지 하면 제86도 및 제87도에 표시함과 같이 본래 IGBT구조를 형성하지 않은 영역에까지 p형 베이스 영역(107)이 불거저버린다. 이 경우 비율 Rn을 크게 하는 것으로 소자특성을 개선하고저한 목적이 달할 수 없게 되어 버린다. 한편 p형 베이스 영역(107)의 확산을 위한 열처리가 지나치게 작든지 선택주입(확산)을 위한 레지스트의 홀패턴이 지나치게 작든지 하면 제88도 및 제89도에 표시함과 같이 IGBT구조부분에서 n+이미터 영역(109)이 p형 베이스 영역(107)에 덮여지지 않은 부분이 발생하고, 주내압을 유지하는 것이 할 수 없게 되어 버린다.
제80도에 표시함과 같이 희생산화(Sacrifacial Oxidation)에 의해 홈(113a)∼홈(113d)의 내벽에 산화막(115)이 형성된다. 이후 제81도에 표시함과 같이 웨트 에칭이 행하게 되어 산화막(115)이 제거된다. 제82도를 참조하여 열산화에 의해 홈(113a)∼홈(113d)의 내벽 및 제 1주면상에 인 도프드 다결정 실리콘에서 되는 도전성막(117c)이 형성된다. 이 도전성막(117c)은 홈(113a)∼(113d)의 개구폭과 동일하든지 혹은그 이상의 막두께로 감압 CVD등의 장치에 의해 형성된다. 이후 도전성막(117c)은 후공정에서 가공하기 쉬운 정도의 비교적 얇은 막두께에까지 전면에칭(통상 에지백이라 부른다)된다. 더 이후 도전성막(117c)은 제어전극(게이트)의 표면 배선에 의한 정리하는 부분을 남기도록 통상의 사진제판기술 및 드라이 에칭기술에 의해 선택적으로 제거된다.
제83도를 참조하여 이 선택적 제거에 의해 홈(113a)∼(113d)을 매립하고, 또한 IGBT구조가 형성되지 않은 영역상에 절연막(129)을 개재하고 연재하는 부분(117a)을 가지는 제어전극층(게이트 전극층)(117)이 형성된다. 제84도를 참조하고, 통상의 사진제판기술과 붕소 ed의 p형 불순물의 이온주입기술을 편성하는 것에 의해 제 2도전형의 p+콘택트 영역(111)이 n+이미터 영역(109)과 서로 이웃이 되도록 제 1주면에 형성된다.
제85도를 참조하고 BPSG등의 CVD 실리콘 산화막이나 실리콘 질화막이 층간절연막(119a)으로서 게이트 전극층(117)을 덮도록 형성된다. 이 층간절연막(119a)에 콘택트홀 혹은 라인상의 콘택트 부분이 형성된다. 이후 제 1주면상에 알루미늄 등의 금속배선이 스패터법에 의해 형성되어 제64도에 표시하는 반도체 장치가 완성한다. 역시 n+이미터 영역(109)은 제78도 및 제79도에 표시하는 프로세스로 형성되지 않어도 제83도에 표시하는 제어 전극층(117)이 형성된 후에 형성되어도 좋다. 또 제83도에 표시하는 게이트 전극층(117)이 형성된 후에 n+이미터 영역(109)이 형성되는 경우에는 이 n+이미터 영역(109)은 제84도에 표시하는 p+콘택트 영역(111)이 형성된 후에 형성되어도 좋다. 또 제79도의 공정에서 홈(113a)∼(113d)이 형성된 후, 예컨데 특원평 6-012559호 및 특원평 7-001347 호에 표시함과 같이 등방성 건식식각(Chemical Dry Etching)이 행하여져도 좋다.
구체적으로는 제79도의 공정에서 홈(113a)∼(113d)이 형성된 후 제90도에 표시함과 같이 등방성 에칭이 행하여져 홈(113a)∼(113d)의 개구부의 각이 떨어뜨려져서 각 홈의 보톰이 둥글게 된다. 그후에 제80도와 제81도에 표시함과 같이 희생산화에 의해 홈(113a)∼(113d)의 내멱에 산화막(115)이 형성되어 웨트 에칭으로 그의 산화막(115)이 제거된다. 이것에 의해 홈(113a)∼(113d)의 내부와 개구부분의 형상이 조정됨과 동시에 이방성 식각에 의해 발생한 오염층이나 손상층(damage layer)이 제거된다. 역시 이 제80도에 표시하는 희생산화와 저손상의 등방성 건식식각은 적어도 한편이 행하여지면 좋다.
본 실시의 형태의 반도체 장치는 실시예 15와 비교하여 제조공정은 복잡하다. 그러나 홈(113a)∼(113d)을 극단으로 깊게 하든지 폭넓게 하든지 할 필요가 없다. 이 때문에 홈 형성의 에칭공정 바로 그것인반드시 도프트 폴리실리콘막의 CVD법에 의한 트렌치 매립의 공정자체의 처리시간이 짧게 끝나고, 제조장치의 부담이 경감할 수 있다. 따라서 종합적인 비용대성능이 실시예 15와 동일 정도로 된다.
[실시예 18]
제91도를 참조하여 본 실시예의 구성은 제64도에 표시하는 실시예 12 및 17의 구성과 비교하고 게이트 전극층(117)의 구성에서 다르다. 요컨데 게이트 전극층(117)은 IGBT구조가 형성되지 않은 영역(이하, IGBT비형성 영역으로 칭한다)상에는 연재하고 있지 않다. 요컨데 IGBT 비형성영역상에는 절연층(절연층 129 및 층간절연막 119)만을 개재하고 캐소드 전극(121)이 형성되어 있다. 이 이외의 구성에 관하여는 실시예 12 및 17와 동일함으로 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다.
다음에 본 실시예의 반도체 장치의 제조방법에 관하여 설명한다. 본 실시예의 제조방법은 우선 제76도∼제82도에 표시하는 실시예 17와 동일한 공정을 거친다. 이후 제92도를 참조하여 통상의 사진제판기술 및 드라이 에칭 기술을 사용하여 게이트 전극층이 IGBT 비형성 영역상에 연재하고 있도록 또한 제 1주면상에 돌출하도록 패터닝된 이후 실시예 17와 동일한 공정을 거치는 것에 의해 제91도에 표시하는 반도체 장치가 완성한다. 이와 같이 IGBT 비형성 영역상에 게이트 전극층(117)을 연재하고 있도록 하는 경우 그의 제조공정의 간편은 실시예 17에서 게이트전극층을 IGBT 형성영역상에 연재시킨 경우와 대부분 변하지 않는다.
본 실시예의 반도체 장치에는 실시예 17와 비교하여 IGBT 비형성영역상에 게이트 전극층이 연재하고 있지 않다. 이 때문에 온상태에는 IGBT 비형성영역의 제 1주면에 확장한 n+이미터 영역(축적영역)이 형성되지 않고 온 상태에서의 비율 Rn치가 작게 된다. 그러나 IGBT 형성영역을 끼우는홈간의 피치를 작게 하는 것에 비율 Rn치에 점하는 확장한 n이미터 영역(축적영역)의 비율이 작게 되기 때문에 실시예 17와 거의 동일한 비율 Rn을 얻을 수 있다.
또 제 1주면상에 게이트 전극층이 연재하고 있는 부분에는 층간절연막(119)의 막두께가 얇게 된다. 이 때문에 게이트 전극층(117)과 이미터 전극(121)사이의 내압불량이 발생하기 쉽고 제조수율이 열화한다. 이 제조수율의 관점에서는 제 1주면상에 게이트전극이 연재하는 부분이 적은 편이 바람직하다. 따라서 본 실시예의 반도체 장치는 실시예 17의 구성과 비교하여 공업적으로 유효하다.
[실시예 19]
반도체 장치의 구성을 개략적으로 표시하는 단면도이다. 제93도를 참조하여 본 실시예의 구성에는 제 64도에 표시하는 실시예 12 및 17에 표시하는 구성과 비교하여 2개의 IGBT 형성영역에 끼워지는 영역에 복수개의 IGBT 비형성영역이 배치되어 있다. 본 실시예의 구조는 제93도에서 R-R'선과 S-S'선의 양편에 관하여 선대칭인 구조로 되어 있다. 이 때문에 단위 셀을 R-R'선과 S-S'선의 사이의 구조와 취하는 사고방식과 R-R'선과 다음의 R-R'선의 사이의 구조와 취하는 사고방식의 2종류가 있다.
여기에는 후자의 R-R'선과 다음의 R-R'선의 사이의 구조를 단위 셀로 한다. 따라서 단위 셀내에 있어서 2개의 IGBT 형성영역에 끼워지는 IGBT 비형성영역의 개수는 3개이다. 바꾸어말하면 2개의 IGBT 형성영역의 사이에는 각 IGBT 비형성영역을 끼우는 4개의 홈(117)이 배치되어 있다. 2개의 IGBT에 끼워지는 IGBT 비형성영역의 개수가 많으면 많을수록 비율 Rn치는 1에 접근한다. 그러나 홈간의 피치나 홈의 깊이에 의해 다소 상황은 다르지만 2개의 IGBT형성영역에 끼워지는 IGBT 비형성영역의 개수가 2 내지 4 정도를 초월하면 비율 Rn치가 포화하기 시작한다. 또 온상태로 확장한 n+이미터 영역(n+축적 영역)은 실리콘 기판과 게이트 산화막의 계면의 극근방(100A 도의 범위)밖에 형성되지 않는다. 이 때문에 확장한 n+이미터 영역(109)(축적영역)이 너무 길면 이 축적영역의 저항도 무시할 수 없는 정도로 크게 되어 버린다. 그러므로 2개의 IGBT 형성 영역에 끼워지는 IGBT 비형성 영역의 수는 4이하로 있는 것이 바람직하다. 역시 본 실시예의 반도체 장치는 실시예 17와 거의 동일한 제조방법에 의해 제조할 수 있다.
[실시예 20]
제94도를 참조하여 본 실시예는 제93도에 표시하는 실시예 19와 비교하고, 게이트 전극층(117)의 구성이 다르다. 본 실시예에는 게이트 전극층(117)은 IGBT 비형성 영역상에는 연재하고 있지 않다. 그 이외의 구성에 관하여는 실시예 19와 거의 동일하기 때문에 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다. 역시 본 실시예의 반도체 장치는 실시예 18와 거의 동일한 제조방법에 의해 제조할 수 있다. 본 실시예의 반도체 장치에는 게이트 전극층(117)이 IGBT 비형성영역상에 연재하고 있지 않음으로 온 상태에서 비율 Rn치가 작게 된다. 그러나 IGBT 형성영역을 끼우는 홈의 피치에 비하여 IGBT 비형성영역을 끼우는 홈의 피치를 작게 하는 것에 의해 비율 Rn치에 표시하는 확장한 n+이미터 영역(n+축적 영역)의 비율이 작게 되어 실시예 19와 거의 동일한 비율 Rn을 얻을 수 있다.
한편 게이트 전극층(117)이 제 1주면상에 연재하고 있는 부분에는 게이트 전극층상의 층간절연막(119)의 막두께가 얇게 된다. 이 때문에 게이트 전극층(117)이 제 1주면상에 연재하는 부분이 많을수록 게이트 전극층(117)과 이미터 영역(121)사이의 내압불량이 발생하기 쉽게 되어 제조수율이 열화한다. 이 때문에 제조수율의 관점에서는 게이트 전극층(117)이 IGBT 비형성영역상에 연재하지 않고 제 1주면상에 연재하는 부분이 적을수록 바람직함으로 본 실시예는 실시예 19와 비교하여 공업적으로 유효하다.
[실시예 21]
제95도를 참조하여, 본 실시예의 구성은 제93도에 표시하는 실시예 19와 비교하여 p+다이버터구조(14)가 제 1주면에 설치되어 있는 점에서 다르다. 이 p+다이버터 영역(141)과 IGBT 비형성 영역이 복수개 배치되어 있다. 본 실시예의 구성은 제95도의 R-R'선과 U-U'선의 양편에 관하여 선대칭인 구조로 되어 있다. 이 때문에 단위 셀을 R-R'선과 U-U'선의 사이의 구조를 취하는 사고방식의 2종류가 있다. 여기에는 후자의 R-R'선과 다음의 R-R'의 사이의 구조를 단위 셀라 한다. 따라서 p+다이버터 영역(141)과 IGBT 형성영역에 끼워지는 영역에는 예컨데 3개의 IGBT 비형성영역이 배치되어 있다. 바꿔말하면 p+다이버터 영역(141)과 IGBT 형성영역의 사이에는 4개의 홈(117)이 배치되어 있다.
또 실시예 19와 동일, p+다이버터 영역(11)과 IGBT 형성영역에 끼워지는 IGBT 비형성영역의 수를 크게 하면 비율 Rn치는 1에 접근한다. 그러나 홈의 깊이에 의하여 다소 상황은 다르지만 p+다이버터 영역(141)과 IGBT 형성영역에 끼워지는 IGBT 비형성영역의 개수가 2 내지 4정도를 초월하면 비율 Rn치가 포화하기 시작한다. 또 온상태에서 확장한 n+이미터 영역(n+축적 영역)은 이 n-영역인 실리콘 기판(105)과 게이트 산화막(115)의 계면의 극근방(100A 정도의 범위)밖에 형성되지 않는다. 이 때문에 확장한 n+이미터 영역(n+축적영역)이 너무 길면 이 축적영역의 저항도무시할 수 없는 정도로 크게 되어 버린다. 그러므로 p+다이버터 영역(141)과 IGBT 형성영역에 끼워지는 IGBT 비형성영역의 실용적인 개수는 4이하이다. 바꿔말하면 p+다이버터 영역(141)과 IGBT 형성영역의 사이에 끼워지는 홈(117)의 개수는 5이하이다.
본 실시예의 반도체 장치에는 IGBT 형성영역간에 끼워지는 홈의 개수가 많고, IGBT 비형성 영역의 개수가 많은 경우에, 턴 오프 기능을 보조하기 위하여 p+다이버터 duddr영역(141)이 설치되어 있다. 이 p+다이버터 영역(141)은 턴 오프시의 주전류의 일부를 IGBT 구조부분보다 전류하는 작용을 가지고 있다. 이하 이것에 관하여 더 상세하게 설명한다.
통상 IGBT의 턴 오프는 상술과 같이 게이트부 바이어스 상태로 n채널이 소실한 후, 최종적으로는 p+콘택트 영역(111)에서 정흘전류가 PnP 트랜지스터의 컬렉에 따른전류로서 빠져나간다. 이때 MAE구조에 의해 n+이미터 영역이 크게 확장되어 있는 경우에는 캐소드측에서의 IGbT구조에 포함되는 p+콘택트 영역(111)의 단위 셀에 접하는 비율이 작게 된다. 이 때문에 턴 오프시에 p+컬렉터 영역(111)이 정흘이 집중하여 버린다. 따라서 p+컬렉터 영역(111)에서 정흘이 빠져나가지 않고 턴 오프시간이 길게 되어 버린다.
p+다이버터 영역(141)은 단위 셀에 점하는 p형 영역의 비율을 증가시키는 목적으로 설치되어 있다. 요컨데 p+다이버터 영역(141)을 설치한 것에 의해 턴 오프시에 p+콘택트 영역(111)뿐만 아니라 p+다이버터 영역(141)에도 정흘전류가 PnP 트랜지스터의 컬렉터 전류로서 빠져나간다. 이것에 의해 p컬렉터 영역(111)에 정흘이 집중하고 턴 오프시간이 길게 된다는문제가 해소된다. 또 이+p 다이버터 영역(141)은 오프시의 전류의 치우침을 저감하는 작용도 있다. 이 때문에 p+다이버터 영역(141)은 IGBT 형성 영역에서 비교적 멀리 떨어진 부분에 형성하는 것이 보다 유효하다.
[실시예 12]
제96도를 참조하여 본 실시예의 구성은 제95도에 표시하는 실시예 21의 구성과 비교하여 게이트 전극층(117)이 IGBT 비형성영역상에 연재하고 있지 않은 점에서 다르다. 역시 이 이외의 구성에 관하여는 실시예 21의 구성과 거의 동일로 있기 때문에 동일한 부재에 관하여는 동일한 부호를 붙여 그의 설명을 생략한다. 본 실시예의 반도체 장치에는 실시예 21와 비교하여 IGBT 비형성영역상에 게이트 전극층(117)이 연재하고 있지 않기 때문에 온 상태로 확장한 n+이미터 영역(n+축적영역)이 없고, 온 상태에서 비율 Rn치가 작게 된다. 그러나 IGBT 형성영역을 끼우는 홈의 피치에 비하여 IGBT 비형성영역을 끼우는 홈의 피치를 작게 하는 것에 의해 비율 Rn치에 점하는 확장한 n+이미터 영역(n+축적영역)의 비율이 작게 되어 실시예 21와 거의 동 등의 비율 Rn을 얻을 수 있다.
한편 제1주면상에 게이트 전극층(117)이 연재하고 있는 부분에는 층간절연막(119)의 막두께가 얇게 된다. 이 때문에 IGBT 비형성영역상에 게이트 전극층(117)이 연재하고 있어 제 1주면상에 연재하는 게이트 전극층(117)의 비율이 많으면 게이트 전극층(117)과 이미터 전극(121)의 내압불량이 발생하기 쉽고 제조수율이 열화한다. 그 때문에 제조수율의 관점에서는 제 1주면상을 덮은 게이트 전극층(117)의 부분이 가능한한 적은 것이 바람직함으로 본 실시예의 구성은 실시예 21의 구성과 비교하여 공업적으로 유효하다. 상술한 실시예 11∼22에는 제22도와 제23도를 사용하여 실시한 바와 같이 n이미터 영역(109)의 비율을 증가시키면 비율 Rn이 증가하기 때문에 주전류 도통상태에서의 순 방향 전압 강하 TVf가 저감할 수 있다.
한편 p+콘택트 영역(111)의 비율을 증가시키면 턴 오프시의 테일전류가 저감가능함으로 턴 오프손실 Eoff을 저감할 수 있다. 상기 실시예 11∼22에는 n+이미터 영역(109)의 폭과 p+콘택트 영역(111)의 폭을 약 동일로 형성하고 있지만 순 방향 전압 강하 Vf와 턴 오프손실 Eoff에의 요구에 응하여 n+이미터 영역(109)과 p+콘택트 영역(111)의 각각의 폭을 변할 수도 있다.
또 실시예 11∼22의 n+이미터 영역(109)의 폭과 p+콘택트 영역(111)은 직선상으로 번갈아 배치되어 있지만 제55도∼제57도를 사용하여 설명한 바와 같이 동심원상에 배치되어 있도록 좋다. p+콘택트 영역(111)을 동심원상에 적절히 배치하면, 균일성 좋게 소수 캐리어를 뽑아내는 것이 가능하게 되어 보다 고속으로 안전한 턴 오프가 가능하게 된다. 역시 상기 전체의 실시예에 있어서는 p형 및 n형의 각 도전형은 각각 역의 도전형으로 있어도 좋다. 또 상기 전체의 실시예에 있어서는 n형 버퍼영역, (3, 103)이 형성된 n+이미터 영역(109)의 비율을 증가시키면, 비율 Rn이 증가하기 때문에 주전류 도통상태에서의 순 방향 전압 강하 TVf가 저감할 수 있다.
한편 p+콘택트 영역(111)의 비율을 증가시키면 턴 오프시의 테일전류가 저감가능함으로 턴 오프손실 Eoff을 저감할 수 있다. 상기 실시예 11∼22에는 n+이미터 영역(109)의 폭과 p+콘택트 영역(111)의 폭을 약동일로 형성하고 있지만 순 방향 전압 강하 Vf와 턴 오프손실 Eoff에의 요구에 응하여 n+이미터 영역(109)과 p+콘택트 영역(111)의 각각의 폭을 변할 수도 있다. 또 실시예 11∼22에는 n+이미터 영역(109)의 폭과 p+콘택트 영역(111)은 직선상으로 번갈아 배치되어 있지만, 제55도∼제57도를 사용하여 설명한 바와 같이 동심원상에 배치되어 있어도 좋다.
p+콘택트 영역(111)을 동심원상에 적절히 배치하면 균일성 좋게 소수 캐리어를 뽑아내는 것이 가능하게 되어 보다 고속으로 안정한 턴 오프가 가능하게 된다. 역시 상기 전체의 실시예에 있어서는 p형 및 n형의 각 도전층은 각각 역의 도전형으로 있어도 좋다. 또 상기 전체의 실시예에 있어서는 n형 버퍼영역(3, 103)이 형성된 예에 관하여 표시하고 있지만, 소자의 정격이나 소유의 성능에 의해 n형 버퍼영역(3, 103)을 형성하지 않어도 좋다. 또 이 n형 버퍼 영역(3, 103)의 두께 및 불순물 농도로 변하는 것에 의해 각 소자의 필요한 주내압, 온 전압, 스위칭 특성 등을 얻을 수있다. 또 각 실시예에는 p+컬렉터 영역(1, 101)의 표면 전면이 애노드 전극(19, 123)에 접하고 있는 예에 관하여 표시하지만, 반도체 기판(5) 혹은 n-영역(105)의 일부를 이 애노드 전극(19, 123)의 일부에 쇼트하는 목적으로 n형의 고농도 영역이 전기적으로 접속되어 있어도 좋다.
또 이 n형의 영역이 애노드 전극(19, 123)에 접속되는 것에 의해 각 다이오드의 전기 특성을 변하는 것이 가능하게 된다. 또 실시예 1∼10에는 홈(9) 저부의 단면형상은 평탄으로 되어 있지만, 실시예 11∼14에 표시함과 같이 홈(9)의 저부의 단면형상은 둥그스름한 모양을 띠고 있어도 좋다. 역으로 실시예 11∼22에 표시하는 홈(113) 등의 저부의 단면형상은 실시예 1∼10에 표시함과 같이 평탄으로 있어도 좋다. 실시예 1∼10에도 실시예 11∼14도 동일, 홈(9)의 깊이를 5㎛이상 15㎛이하로 하는 것에 의해 보다 순 방향 전압 강하 Vf에 뛰어난 반도체 장치를 얻을 수 있다.
또 각 실시예에서 홈(9), (113)의 깊이 10㎛이상이면 보다 한층 순 방향 전압 강하 Vf를 저감할 수 있기 때문에 바람직하다. 역시 상술의 전체의 실시예에 공통하고 있지만, 각 게이트 전극층(13),(17)은 도시하고 있지 않은 영역에서 전기적으로 접속되어 있다. 또 각 실시예에서 게이트 전극층(13), (117)은 반도체 기판의 제 1주면(캐소드 면)에서 상방에 돌출하도록 형성되어 있다. 이 때문에 게이트 전극층 형성을 위한 에칭의 제어성이 용이함과 함께 소자의 안정한 동작을 얻을 수 있다. 이하 이것에 관하여 상세히 설명한다.
제101도∼제103도에 표시한 소자의 구조에는 게이트 전극층(507)이 홈(505)내에 매립되어 있다. 이 경우 게이트 전극층(507)은 일단 홈(505)을 매립하도록 반도체 기판의 제 1주면 전면에 도전층이 형성된 후, 이 도전층에 전면 에지맥을 행하는 것에 의해 얻어진다. 그러나 이 애칭량이 지나치게 많으면 게이트 전극층(507)이 n형 턴 오프 채널층(508)의 일부 혹은 전부와 대향하지 않도록 된다. 이와 같은 경우에는 게이트 전극층(507)에 전압을 인가하여도 n형 턴 오프 채널층(508)에 채널은 생성되지 않고 소자가 동작하지 않게 된다.
한편 본 발명의 각 실시예에는 게이트 전극층(13), (117)은 단지 반도체 기판의 제 1주면 상방에 돌출하도록 형성되면 좋음으로 에칭제어는 용이하다. 또 이 경우 반드시 게이트 전극층(13), (117)은 홈내를 완전 매립하고 있음으로 채널이 생성되지 않은 것에 의해 동작이 불안정으로 되는 것은 없다. 이번 개시된 실시예는 전체의 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다.
본 발명의 범위는 상기한 설명에는 없고 특허청구의 범위에 의해 표시되어 특허청구의 범위와 균등한 의미 및 범위 내에서의 전체의 변경이 포함되는 것이 의도된다. 본 발명의 1의 국면에 따른 반도체 장치에는 제어전극층은 절연막을 개재하여 제 1불순물 영역 및 반도체 기판의 저불순물 농도영역과 대향하여 배치된 전압제어형의 소자로 있음으로 종래의 전류제어형의 소자에 비하여 게이트 제어회로의 간략화를 도모할 수 있다.
또 본 발명에 관련하는 다이오드 구조를 포함하는 소자는 바이폴러 디바이스로 있음으로 낮은 정상손실을 얻을 수 있다. 또 게이트 전극층은 정바이어스 인가에 의해 n 축적층을 형성하고 유효 캐소드 면적을 증대하게 됨으로 다이오드의 순 방향 전압 강하 Vf를 저감할 수 있다. 또 홈간에 끼이게 되는 반도체 기판의 제1주면에는 제1불순물 영역만이 형성되어 있음으로 양호한 온 특성이 얻게 된다. 상기 국면에서 바람직한 것은 반도체 장치의 제1주면에 제1불순물 영역과는 다른 도전형의 제3불순물 영역이 제1불순물 영역의 이웃에 홈을 끼우고 설치되어 있다. 이 때문에 턴 오프속도를 향상시켜 턴 오프 손실을 저감하고 스위칭 내량, 단략내량을 향상할 수 있다. 또 이 제1불순물 영역과 제3 불순물 영역의 존재비율을 조정하는 것에 의해 소망의 턴 오프 속도 및 순 방향 전압 강하 Vf를 선택할 수 있다.
본 발명의 다른 국면에 따른 반도체 장치에는 상기 1의 국면에서 기술한 바와 같이 게이트 제어방식이 전압제어형이다. 이 때문에 게이트 제어회로의 간략화를 도모할 수 있다. 또 이 소자는 바이폴러 디바이스로 있음으로 낮은 정상손실을 얻을 수 있다. 또 상기 1의 국면에서 기술한 바와 같이 제어전극층은 정바이어스 인가에 의해 p형 영역에 n+의 반전층을 n-영역에는 n+축적층을 형성하고, 유효 캐소드 면적을 증대하게 됨으로 다이오드의 순방향전압강하 Vf가 저감할 수 있다.
또 반도체 기판의 제1주면에 제1불순물 영역은 다른 도전형의 제4불순물 영역이 제1불순물 영역의 이웃에 홈을 끼우고 설치되어 있다. 이 때문에 턴 오프속도를 향상시켜 턴 오프손실을 저감할 수 있다. 또 이 제1불순물 영역과 제4불순물 영역의 존재비율을 조정하는 것에 의해 소망의 턴 오프속도 및 순방향전압강하 Vf를 선택할 수 있다.
본 발명의 더 다른 국면에 따른 반도체 장치에는 게이트 제어방식이 전압제어형이다. 이 때문에 게이트 제어회로의 간략화를 도모할 수 있다. 또 이 소자는 바이폴러 디바이스로 있음으로 낮은 정상손실을 얻을 수 있다. 또 상기 국면의 효과와 동일 게이트 전위에 의한 유효 캐소드 면적을 증대시켜 다이오드의 순방향전압강하 Vf를 저감할 수 있다. 또 제3불순물 영역도 제1불순물 영역과 함께 유효 캐소드 영역으로 간주된다. 이 때문에 주전류 도통상태에서 캐소드 면적이 보다 한층 증대되어 다이오드의 순방향전압강하 Vf를 보다 한층 저감할 수 있다.
상기 국면에서 바람직한 것은 다이오드 또는 사이리스터의 형성영역을 포위하도록 분리 불순물 영역이 설치되어 있음으로 다른 영역에서 다이오드나 사이리스터를 전기적으로 분리하는 능력을 향상시켜 또 소자내압이나 안정성을 높이게 된다. 상기 국면에서 바람직한 것은 홈의 제1주면에서의 깊이가 5㎛이상 15㎛이하로 있음으로 보다 한층 순방향전압강하 Vf를 저감가능과 함께 현상의 장치에도 용이하게 홈을 형성할 수 있다.
본 발명의 더 다른 국면에 따른 반도체 장치에는 비율 Rn이 0.4 이상 1.0이하로 높이기 때문에 종래예보다도 캐소득측의 전자의 주입효율이 향상하고, 순방향전압강하 Vf가 저감할 수 있다. 상기 국면에서 바람직한 것은 홈의 깊이가 5㎛이상 15㎛이하로 있음으로 보다 한층 순방향전압강하 Vf가 저감가능과 함께 현상의 장치에도 홈을 용이하게 형성할 수 있다.
상기 국면에서 바람직한 것은 도전층은 제어전극층과 전기적으로 접속되어 있어 이 제어전극층은 제2 및 제3의 홈간의 반도체 기판 표면의 영역에 대향하고 있음으로 유효 캐소드 면적을 보다 증가시키는 것이 가능하게 되어 다이오드의 순방향전압강하 Vf를보다 한층 저감하는 것이 가능하게 된다. 상기 국면에서 바람직한 것은 제2 및 제3의 홈에 끼이게 되는 반도체 기판 표면의 영역에 저농도의 제2이온불순물 영역이 형성되어 있음으로 동작시에 사이리스터 동작이 발생하고 그의 결과 정격전류 통전시에 온 전압이 저전압화하는 이점이 있다.
상기 국면에서 바람직한 것은 제1불순물 영역의 하부에 형성되는 제 4불순물 영역이 제1불순물 영역보다도 저농도로 있음으로 주전류 차단시에 제어전극층에 부의 전압이 인가되면 홈의 측벽에 따라 p 반전층이 형성되어 홀의 빼냄이 스무드로 되어 스위칭 특성, 스위칭 내량 및 단락 내량이 개선할 수 있다. 본 발명의 더 다른 국면에 따른 반도체 장치에는 비율 Rn을 각 부의 치수로 근사하는 것이 되어 그의 근사한 비율 Rn이 0.4 이상으로 높게 되기 때문에 종래예보다도 캐소드측의 전자의 주입효율이 향상하고 순방향전압강하 Vf가 저감할 수 있다.
본 발명의 반도체 장치의 제조방법에는 제2 및 제3의 홈에 끼이게 되는 반도체 기판에는 반도체 기판의 저농도 영역만이 위치하고 제1불순물 영역은 형성되지 않는다. 이 때문에 비율 Rn을 크게 하는 것으로 소자특성을 개선하고저한 목적을 달할 수 있는 것과 함께 주내압을 유지할 수 있다.

Claims (25)

  1. 진성 혹은 제1도전형의 반도체 기판(5)을 끼우고 제1 및 제 2주면의 사이에서 주전류가 흐르는 다이오드 구조를 포함하는 반도체 장치에 있어서, 상기 반도체 기판의 상기 제1주면에 형성되어 있어 상기 반도체 기판의 농도보다 더 높은 불순물 농도를 가지는 제1도전형의 제1불순물 영역(7)과, 상기 반도체 기판의 상기 제2주면에 형성되어, 상기 제1불순물 영역의 사이에서 상기 반도체 기판의 저불순물농도영역을 끼우는 제2도전형의 제2불순물 영역(1)를 구비하고, 상기 반도체 기판은 나란히 가는 복수의 홈(9)을 상기 제1주면에 가지고, 상기 홈의 각각은 상기 제1주면에서 상기 제1불순물 영역을 관통하고, 상기 반도체 기판의 상기 저불순물농도영역(5)에 달하도록 형성되어 있어 상기 제1불순물 영역은 나란히 가는 상기 홈에 끼우게 되는 상기 반도체 기판의 상기 제1주면 전면에 형성되어 있고, 또 상기홈내에서 절연막(11)을 개재하고 상기 제1불순물 영역 및 상기 반도체 기판의 상기 저불순물농도영역과 대향하도록 형성된 제어전극층(13)과, 상기 반도체 기판의 상기 제1주면상에 형성되어, 상기 제2불순물 영역에 전기적으로 접속된 제1전극층(17)과, 상기 반도체 기판의 상기 제2주면상에 형성되어, 상기 제2불순물 영역에 전기적으로 접속된 제2전극층(19)를 구비한 반도체 장치.
  2. 제1항에 있어서, 복수의 상기 홈(9)은 서로 나란히 가는 제1, 제2 및 제3의 홈을 가지고, 상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판(5)의 상기 제1주면 전면에는 상기 제1불순물 영역(7)이 형성되어 있고, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판의 상기 제1주면에는, 제2도전형의 제3불순물 영역(31)이 형성되어 있고, 상기 제3불순물 영역은 상기 홈보다 얕게 형성되어 있어 상기 제1전극층(17)과 전기적으로 접속되어 있는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 기판(5)의 상기 제1주면에 형성된 제2도전형의 분리불순물영역(23)을 더 구비하고, 서로 나란히 가도록 배치된 복수의 상기 홈(9)중 최외열에 배치된 상기 홈의 한편측에는 다른 상기 홈이 위치하고 있어, 다른편 측에는 상기 분리불순물 영역이 최외열에 배치된 상기 홈에 접하고, 또한 상기홈보다 깊게 형성되어 있는 반도체 장치.
  4. 제1항에 있어서, 상기 홈(1)의 상기 제1주면에서의 깊이는 5㎛ 이상 15㎛이하인 반도체 장치.
  5. 진성 혹은 제1도전형의 반도체 기판(5)을 끼우고 제1 및 제2주면의 사이를 주전류가 흐르는 PnPn구조를 포함하는 반도체 장치에 있어서, 상기 반도체 기판의 상기 제1주면에 형성된 제1도전형의 제1불순물 영역(9)과, 상기 반도체 기판의 상기 제2주면에 형성된 제2도전형의 제2불순물 영역(1)과, 상기 제1불순물 영역의 하부에 형성되어 상기 제2불순물 영역의 사이에서 상기 반도체 기판의 영역(5)을 끼우는 제2도전형의 제3불순물 영역(1)을 구비하고, 상기 반도체 기판은 나란히 가는 복수의 홈(9)을 상기 제1주면에 가지고, 상기 홈의 각각은 상기 제1주면에서 상기 제1 및 제3불순물 영역을 관통하여 상기 반도체 기판의 상기 영역내에 달하도록 형성되어 있고, 상기 제1불순물 영역은 나란히 가는 상기 홈에 끼우게 되는 상기 반도체 기판의 상기 제1주면 전면에 형성되어 있고, 또, 상기 홈내에서 절연막(11)을 개재하고, 상기 제1 및 제3불순물 영역 및 상기 반도체 기판의 상기 영역과 대향하도록 형성된 제어전극층(13)과 상기 반도체 기판의 상기 제1주면상에 형성되어 상기 제1불순물 영역에 전기적으로 접속된 제1전극층(17)과, 상기 반도체 기판의 상기 제2주면상에 형성되어, 상기 제2불순물 영역에 전기적으로 접속된 제2전극층(19)을 구비한 반도체 장치.
  6. 제5항에 있어서, 복수의 상기 홈(9)은 서로 나란히 가는 제1, 제2 및 제3의 홈을 가지고, 상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판의 상기 제1주면 전면에는 상기 제1불순물 영역(7)이 형성되어 있고, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판의 상기 제1주면에는 제2도전형의 제4불순물 영역(31)이 형성되어 있고, 상기 제4불순물 영역은 상기홈보다 얕게 형성되어 있어, 상기 제1전극층(17)고 전기적으로 접속되어 있는 반도체 장치.
  7. 제5항에 있어서, 상기 반도체 기판의 상기 제1주면에 형성된 제2도전형의 분리불순물영역(23)을 더 구비하고, 서로 나란히 가도록 배치된 복수의 상기 홈(9)중 최외열에 배치된 상기 홈의 한편측에는 다른 상기 홈이 위치하고 있어 다른편측에는 상기 분리불순물 영역이 최외열로 배치된 상기 홈에 접하고 또한 상기 홈보다 깊게 형성되어 있는 반도체 장치.
  8. 제5항에 있어서, 상기 홈(9)의 상기 제1주면에서의 깊이는 5㎛ 이상 15㎛이하인 반도체 장치.
  9. 진성 혹은 제1도전형의 반도체 기판(5)을 끼우고 제1 및 제2주면사이에서 주전류가 흐르는 다이오드 구조를 포함하는 반도체 장치에 있어서, 상기 반도체 기판의 상기 제1주면에 형성되어 상기 반도체 기판의 불순물 농도보다 높은 불순물 농도를 가지는데 제1도전형의 제1불순물 영역(7)과, 상기 반도체 기판의 상기 제2주면에 형성된 제2도전형의 제2불순물 영역(1)을 구비하고, 상기 반도체 기판은 상기 제1불순물 영역을 끼우도록 상기 제1주면에 형성된 나란히 가는 홈(9)을 가지고, 또, 홈의 측벽에 있어서 상기 제1주면에 상기 제1불순물 영역과 서로 이웃이 되도록 형성된 제2도전형의 제3불순물 영역(62)과, 상기 제3불순물 영역의 바로 아래에 상기 홈의 측벽과 상기 반도체 기판의 영역에 접하도록 또한 상기 제1불순물 영역과 서로 이웃이 되도록 설치된 상기 제1불순물 영역보다 저농도의 제1도전형의 제4불순물 영역(61)과, 상기 홈내에서 절연막(11)을 개재하고, 상기 제3 및 제4불순물 영역 및 상기 반도체 기판의 상기 영역과 대향하도록 형성된 제어전극층(13)과, 상기 반도체 기판의 상기 제1주면상에 형성되어, 상기 제1 및 제3불순물 영역에 전기적으로 접속된 제1전극층(17)과, 상기 반도체 기판의 상기 제2주면상에 형성되어, 상기 제1 및 제3불순물 영역에 전기적으로 접속된 제2전극층(19)을 구비한 반도체 장치.
  10. 제9항에 있어서, 상기 반도체 기판(5)의 상기 제1주면에 형성된 제2도전형의 분리불순물 영역(23)을 더 구비하고, 서로 나란히 가도록 배치된 복수의 상기 홈(9)중 최외열에 배치된 상기 홈의 한편측에는 다른 상기 홈이 위치하고 있어 다른편측에는 상기 분리불순물 영역이 최외열에 배치된 상기 홈에 접하고, 또한 상기홈보다 깊게 형성되어 있는 반도체 장치.
  11. 제9항에 있어서, 상기 홈(9)의 상기 제1주면에서의 깊이는 5㎛ 이상 15㎛이하인 반도체 장치.
  12. 진성 혹은 제1도전형의 반도체 기판(105)의 제1 및 제2면의 사이에서 전류가 흐르는 반도체 장치에 있어서, 상기 반도체 기판의 상기 제1주면측에 형성된 제2도전형의 제1불순물 영역(107)과,상기 반도체 기판의 상기 제2주면에 형성되고, 상기 제1불순물 영역의 사이에서 상기 반도체 기판의 저농도영역을 끼우는 제2도전형의 제2불순물 영역(101)을 구비하고, 상기 반도체 기판은 상기 제1주면에서 상기 제1불순물 영역을 관통하고, 상기 반도체 기판의 상기 저농도 영역에 달하는 홈(113)을 가지고, 또, 상기 제1불순물 영역상에 있어서 상기 반도체 기판의 상기 제1주면에 상기 홈의 측벽에 접하도록 형성된 제1도전형의 제3불순물영역(109)과, 상기 제1불순물 영역상에 있어서 상기 반도체 기판의 상기 제1주면에 상기 제3불순물 영역과 서로 이웃이 되도록 형서된 상기 제1불순물 영역보다 고농도의 제2도전형의 제4불순물 영역(111)과, 상기 홈내에서 절연막(115)을 개재하고, 상기 제1 및 제3불순물 영역과, 상기 반도체 기판의 상기 저농도영역에 대향하도록 형성되어 제공되는 제어전압에 의해 상기 제1 및 제2주면간을 흐르는 전류를 제어하기 위한 제어전극층(117)과, 상기 반도체 기판의 상기 제1주면상에 형성되어 상기 제3 및 제4불순물 영역에 전기적으로 접속된 제1전극층과, 상기 반도체 기판의 상기 제2주면상에 형성되어 상기 제2불순물 영역에 전기적으로 접속된 제2전극층(123)을 구비하고, 상기 반도체 기판의 상기 제1 및 제2주면간이 도통상태로 있을 때 상기 제3불순물 영역과 접하고, 또한 상기 홈의 주위에 따른 제1도전형의 축적 영역이 형성되고, 상기 제3불순물 영역 및 상기 축적영역을 포함하는 유효 캐소드 영역이 상기 제1불순물 영역 및 상기 반도체 기판의 상기 저농도영역과 접하는 면적 n과, 상기 제1불순물 영역이 상기 반도체 기판의 상기 저농도영역과 접하는 면적 P의 비율 RN=n/(n+p)가 상기 도통상태에 있어서 0.4이상 1.0이하로 되는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서, 상기 홈(113)의 상기 제1주면에서의 깊이는 5㎛ 이상 15㎛ 이하인 반도체장치.
  14. 제12항에 있어서, 상기 홈은 제1, 제2 및 제3의 홈(113a,113b,113c)을 가지도록 복수개 형성되어 있어, 상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판(105)에는 상기 제1, 제3 및 제4불순물 영역(107, 109, 111)이 형성되어 있고, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판의 상기 제1주면에는 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하고 있어, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판상에는 제2의 절연막(129)을 개재하고, 도전층(117a)이 형성되어 있어, 상기 도전층은 상기 제2 및 제3의 홈내를 매립하는 상기 제어전극층(117)의 각각과 전기적으로 접속되어 있는 반도체 장치.
  15. 제12항에 있어서, 상기 홈은 제1, 제2 및 제3의 홈(113a, 113b, 113c)을 가지도록 복수개 형성되어 있어, 상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판(105)에는 상기 제1, 제3 및 제4불순물 영역(107, 109, 111)이 형성되어 있고, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판하여금 상기 제1주면에는 제2도전형의 제5불순물 영역(131)이 형성되어 있고, 상기 제2 및 제3의 홈에 끼이게 되는 상기 반도체 기판상에는 제2의 절연막(129)을 개재하여 도전층(117a)이 형성되어 있고, 상기 도전층은 상기 제2 및 제3의 홈내를 매림하는 상기 제어전극층(117)의 각각과 전기적으로 접속되어 있는 반도체 장치.
  16. 제12항에 있어서, 상기 제1불순물 영역(107)의 하부에 있어서 상기 홈의 측벽에 접하도록 또한 상기 제2불순물 영역(101)의 사이에서 상기 반도체 기판의 상기 저농도 영역(105)을 끼이도록 형성되어 상기 제1불순물 영역보다 저농도를 가지는 제2도전형의 제5불순물 영역(133)을 더 구비한 반도체 장치.
  17. 제12항에 있어서, 상기 홈은 제1, 제2, 제3 및 제4의 홈(113a, 113b, 113c)을 가지도록 복수개 형성되어 있고, 상기 제1, 제2의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제1, 제2의 홈에 끼이게 되는 상기 반도체 기판(105)의 영역은 상기 제1, 제3 및 제4 불순물 영역(107, 109, 111)이 형성된 제1의 영역으로 되어 있고, 상기 제3 및 제4의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제3 및 제4의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하는 제2의 영역으로 되어 있어 2개의 상기 제1의 영역의 사이에는 복수개의 상기제2의 영역이 배치되어 있고, 상기 제1의 영역의 사이에 끼이게 되는 복수개의 상기 제2의 영역에는 상기 제1주면상에 제2의 절연막(129)을 개재하고 도전층(117a)이 형성되어 있고, 상기 도전층은 상기 제2의 영역의 각각을 끼우는 상기 제3 및 제4의 홈내를 매립하는 상기 제어전극층(117)의 각각과 전기적으로 접속되어 있는 반도체 장치.
  18. 제12항에 있어서, 상기 홈은 제1, 제2, 제3, 제4, 제5 및 6의 홈(113a, 113b, 113c, 113d, 113e)을 가지도록 복수개 형성되어 있고, 상기 제1, 제2의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1, 제3 및 제4 불순물 영역(107, 109, 111)이 형성된 제1의 영역으로 되어 있고, 상기 제3 및 제4의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제3 및 제4의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 상기 반도체 기판의 상기 저농도영역(105)만이 위치하는 제2의 영역으로 되어 있고, 상기 제5 및 제6의 홈은 서로 이웃이 되도록 배치되어 있어, 상기 제5 및 제6의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 제2도전형의 제5불순물 영역(141)이 형성된 제3의 영역으로 되어 있고, 상기 제1의 영역과 상기 제3의 영역의 사이에는 복수개의 상기 제2의 영역이 배치되어 있고, 상기 제5불순물 영역에는 상기 제1의 전극층(121)이 전기적으로 접속되어 있고, 상기 제1의 영역과 상기 제3의 영역의 사이에 끼이게 되는 복수개의 상기 제2의 영역에는 상기 제1주면상에 제2의 절연막(129)을 개재하고 도전층(117a)이 형성되어 있고, 상기 도전층은 상기 제2의 영역의 각각을 끼우는 상기 제3 및 제4의 홈내를 매립하는 상기 제어전극층(117)의 각각과 전기적으로 접속되어 있는 반도체 장치.
  19. 제12항에 있어서, 상기 홈은 제1, 제2, 제3 및 제4의 홈(113a, 113b, 113c)을 가지도록 복수개 형성되어 있고, 상기 제1, 제2의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1, 제3 및 제4의 불순물 영역(107, 109, 111)이 형성된 제1의 영역으로 되어 있고, 상기 제3 및 제4의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제3 및 4의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하는 제2의 영역으로 되어 있고, 2개의 상기 제1의 영역의 사이에는 복수개의 상기 제2의 영역이 배치되어 있고, 상기 제1의 영역의 사이에 끼이게 되는 복수개의 상기 제2의 영역에는, 상기 제1주면상에 제2의 절연막(129, 119)만을 개재하고, 상기 제1의 전극층(121)이 형성되어 있고, 상기 제어전극층(117)은 상기 제1주면에서 상방에 돌출하고 있는 반도체장치.
  20. 제12항에 있어서, 상기 홈은 제1, 제2, 제3, 제4, 제5 및 제6의 홈(113a, 113b, 113c, 113d, 113e)을 가지도록 복수개 형성되어 있고, 상기 제1 및 제2의 홈은 서로 이웃이 되도록 배치되어 있고,상기 제1 및 제2의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1, 제3 및 제4 불순물 영역(107, 109, 111)이 형성된 제1의 영역으로 되어 있고, 상기 제3 및 제4의 홈은 서로 이웃이 되도록 배치되어 있고, 상기 제3 및 제4의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하는 제2의 영역으로 되어 있어, 상기 제5 및 제6의 홈은 서로 이웃이 되도록 배치되어 있어, 상기 제5 및 제6의 홈에 끼이게 되는 상기 반도체 기판의 영역은 상기 제1주면에 제2도전형의 제5불순물 영역(111)이 형성된 제3의 영역으로 되어 있고, 상기 제1의 영역과 상기 제3의 영역의 사이에는 복수개의 상기 제2의 영역이 배치되어 있고, 상기 제5불순물 영역에는 상기 제1의 전극층(121)이 전기적으로 접속되어 있고, 상기 제1의 영역과 상기 제3의 영역의 사이에 끼이게 되는 복수개의 상기 제2의 영역에는 상기 제1주면상에 제2의 절연막(129, 119)만을 개재하고, 상기 제1의 전극층이 형성되어 있고, 상기 제어전극층(117)은 상기 제1주면에서 상방에 돌출하고 있는 반도체 장치.
  21. 진성 혹은 제1도전형의 반도체 기판(1050의 제1 및 제2주면의 사이에서 전류가 흐르는 반도체장치에 있어서, 상기 반도체 기판의 상기 제1주면측에 형성된 제2도전형의 제1 불순물 영역(107)과, 상기 반도체 기판의 상기 제2주면에 형성되고, 상기 제1불순물 영역의 사이에서 상기 반도체 기판의 저농도 영역(105)을 끼우는 제2도전형의 제2불순물 영역(101)을 구비하고, 상기 반도체 기판은 상기 제1주면에서 상기 제1불순물 영역을 관통하고, 상기 반도체 기판의 상기 저농도 영역에 달하는 홈(113)을 가지고, 상기 제1불순물 영역사에 있어서 상기 반도체 기판의 상기 제1주면에 상기 홈의 측벽에 접하도록 형성된 제1도전형의 제3불순물 영역(109)과, 상기 제1불순물 영역상에 있어서 상기 반도체 기판의 상기 제1주면에 상기 제3불순물 영역과 서로 이웃이 되도록 형성된 상기 제1불순물 영역보다 고농도의 제2도전형의 제4불순물 영역(111)과, 상기 홈내에서 절연막(115)을 개재하고, 상기 제1 및 제3불순물 영역과 상기 반도체 기판의 상기 저농도 영역에 대향하도록 형성되어 제공되는 제어전압에 의해 상기 제1 및 제2주면간을 흐르는 전류를 제어하기 위한 제어전극층(117)과, 상기 반도체 기판의 상기 제1주면상에 형성되어 상기 제3 및 제4불순물 영역에 전기적으로 접속된 제1전극층(121)과, 상기 반도체 기판의 상기 제2주면상에 형성되어 상기 제2불순물 영역에 전기적으로 접속된 제2전극층을 구비하고, 상기 홈의 상기 제1주면에서의 깊이를 Dt, 상기 홈의 폭을 Wt, 상기 제3 불순물 영역의 상기 제1주면에서의 깊이를 De, 상기 제3불순물 영역의 한편의 상기 홈에서 다른편의 상기 홈에 향하는 방향의 폭을 We, 서로 이웃이 되는 상기 홈간의 피치를 Pt로 하였을 때,
    를 충족시키는 것을 특징으로 하는 반도체장치.
  22. 진성 혹은 제1도전형의 반도체기판(105)의 제1 및 제2주면의 사이에서 전류가 흐르는 반도체 장치에 있어서, 제1도전형의 반도체 기판의 상기 제1주면에 선택적으로 이온주입하는 것에 의해 제2도전형의 제1불순물 영역(107)을 형성하는 공정과, 상기 반도체 기판의 상기 제2주면에 제2도전형의 제2불순물 영역(101)을 형성하는 공정과, 선택적으로 이온주입하는 것에 의해 상기 제1불순물 영역내의 상기 제1주면에 제1도전형의 제3불순물 영역(109)을 형성하는 공정과, 상기 제1주면에 이방성 식각을 행하는 것에 의해 상기 반도체 기판에 제1, 제2 및 제3의 홈(113a, 113b, 113c)을 가지는 복수의 홈을 형성하는 공정을 구비하고, 상기 제1 및 제2의 홈에 끼이게 되는 상기 제1주면에는 제1 및 제3의 불순물 영역이 위치하고, 상기 제2 및 제3의 홈에 끼이게되는 상기 제1주면에는 상기 반도체 기판의 상기 저농도 영역(105)만이 위치하고 있고, 또, 절연막(115)을 개재하고 상기 제1 및 제3 불순물 영역에 대향하도록 상기 홈의 내부에 상기 홈의 내부에 제어전극층(117)을 형성하는 공정과, 선택적으로 이온주입하는 것에 의해 상기 제3불순물 영역과 서로 이웃이 되도록 상기 제1불순물 영역내의 상기 제1주면에 상기 제1불순물 영역보다도 불순물 농도의 높은 제2도전형의 제4불순물 영역(111)을 형성하는 공정과, 상기 제3 및 제4불순물 영역과 전기적으로 접속하도록 상기 제1주면상에 제1전극층(121)을 형성하는 공정과, 상기 제2불순물 영역과 전기적으로 접속하도록 상기 제2주면상에 제2전극층(123)을 형성하는 공정을 구비한 반도체 장치의 제조방법.
  23. 제22항에 있어서, 상기 홈(113a, 113b, 113c)을 형성한 후, 상기 홈의 내벽을 산화하고, 산화막을 형성하여, 상기 산화막을 제거하는 공정을 더 구비한 반도체 장치의 제보방법.
  24. 제22항에 있어서, 상기 제어전극층(117)을 형성하는 공정은, 상기 홈(113a, 113b, 113c)내를 매립하도록 상기 제1주면상에 도전성막을 형성하는 공정과, 상기 도전성막을 패터닝하는 것에 의해 상기 홈내의 도전성막을 잔존시키는 것과 함께 상기 제1 및 제2의 홈에 끼이게 되는 상기 제1주면상의 상기 도전성막을 제거하고, 또한 상기 제2 및 제3의 홈에 끼이게 되는 상기 제1주면상에는 제2절연막(129)을 개재하고 상기 도전성막(117a)을 잔존시키는 공정을 가지는 반도체 장치의 제조방법.
  25. 제22항에 있어서, 상기 제어전극층(117)을 형성하는 공정은, 상기 홈(113a, 113b, 113c)내를 매립하도록 상기 제1주면상에 도전성막을 형성하는 공정과, 상기 도나아가써성막을 패터닝하는 것에 의해 상기 제1 및 제2의 홈에 끼이게 되는 상기 제1주면상과 상기 제2 및 제3의 홈에 끼이게 되는 상기 제1주면상의 상기 도전성막을 제거하는 것으로 상기 홈내를 매립하고, 또한 상기 제1주면보다 상방에 돌출하는 제어전극층을 형성하는 공정을 가지는 반도체 장치의 제조방법.
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