JP2013084904A - 半導体装置 - Google Patents

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和敏 中村
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常雄 小倉
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Abstract

【課題】ＩＧＢＴのオン電圧が比較的低い場合であっても、逆バイアス安全動作領域と短絡耐量の両方を維持できる半導体装置を提供することである。
【解決手段】実施形態の半導体装置は、第１主面を有する基板と、互いに平行となるように設けられた複数のトレンチと、前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記第２主面側であって、前記トレンチと接して設けられた第１導電型エミッタ層と、前記ゲート電極上に設けられた絶縁膜と、前記第１導電型エミッタ層に対向する一部に前記トレンチの長手方向に沿った非接触部を有し、前記第２主面に設けられたエミッタ電極とを有する。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
近年、耐圧パワー半導体素子として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：In
sulated Gate Bipolar Transistor）が広く用いられている。このＩＧＢＴのオン電圧を
低減させる方法の一つとして、ＭＯＳ部の相互インダクタンスを大きくすることが挙げら
れる。具体的にはチャネル幅を大きくする、言い換えれば、エミッタ層の幅を広くする方
法がある。しかしながら、エミッタ層の幅を広くすると、逆バイアス安全動作領域と短絡
耐量の悪化が生じる。
特開２００８−２４４４６６号公報
ＩＧＢＴのオン電圧が比較的低い場合であっても、逆バイアス安全動作領域と短絡耐量
の両方を維持できる半導体装置を提供することである。
実施形態の半導体装置は、第１及び第２主面を有する基板に設けられた第１導電型ベー
ス層と、前記第１主面側であって、前記第１導電型ベース層に接して設けられた第２導電
型コレクタ層と、前記第１主面に設けられたコレクタ電極と、前記第２主面側であって、
前記第１導電型ベース層に接して設けられた第２導電型ベース層と、前記第２主面側であ
って、前記第２導電型ベース層と選択的に接して設けられた第２導電型コンタクト層と、
前記第２導電型ベース層と前記第２導電型コンタクト層を貫通して前記第１導電型ベース
層に達し、互いに平行となるように設けられた複数のトレンチと、前記トレンチ内にゲー
ト絶縁膜を介して設けられたゲート電極と、前記第２主面側であって、前記トレンチと接
して設けられた第１導電型エミッタ層と、前記ゲート電極上に設けられた絶縁膜と、前記
第１導電型エミッタ層に対向する一部に前記トレンチの長手方向に沿った非接触部を有し
、前記第２主面に設けられたエミッタ電極とを有する。
実施形態の半導体装置は、第１及び第２主面を有する基板に設けられた第１導電型ベー
ス層と、前記第１主面側であって、前記第１導電型ベース層に接して設けられた第２導電
型コレクタ層と、前記第１主面に設けられたコレクタ電極と、前記第２主面側であって、
前記第１導電型ベース層に接して設けられた第２導電型ベース層と、前記第２主面側であ
って、前記第２導電型ベース層と選択的に接して設けられた第２導電型コンタクト層と、
前記第２導電型ベース層と前記第２導電型コンタクト層を貫通して前記第１導電型ベース
層に達し、互いに平行となるように設けられた複数のトレンチと、前記トレンチ内にゲー
ト絶縁膜を介して設けられたゲート電極と、前記第２主面側であって、前記トレンチと接
して設けられた第１導電型エミッタ層と、前記ゲート電極上に設けられた絶縁膜と、前記
トレンチの長手方向に沿って前記第２主面上に設けられ、前記第１導電型エミッタ層との
オーミックコンタクトとショットキーコンタクトが混在するように設けられたエミッタ電
極とを有する。
第１の実施形態を示す半導体装置１ａの平面図。 図１のＡ−Ａ’線における断面を示す断面図。 図１のＢ−Ｂ’線における断面を示す断面図。 図１のＣ−Ｃ’線における断面を示す断面図。 図１のＤ−Ｄ’線における断面を示す断面図。 比較例１を示す半導体装置１ｂの平面図。 図６のＥ−Ｅ’線における断面を示す断面図。 比較例２を示す半導体装置１ｃの平面図。 （ａ）は比較例１と比較例２に関する、コレクタ−エミッタ間電流（Ｉｃｅ）に対するコレクタ−エミッタ間電圧（Ｖｃｅ）の比較グラフ。（ｂ）は（ａ）の低Ｖｃ ｅ部分の拡大図。 （ａ）は第１の実施形態と比較例２において、コレクタ−エミッタ間電流（Ｉｃｅ）に対するコレクタ−エミッタ間電圧（Ｖｃｅ）を比較したシミュレーション結果を示すグラフ。（ｂ）は（ａ）の低Ｖｃｅ部分の拡大図。 第２の実施形態を示す半導体装置１ｄの平面図。 図１１のＦ−Ｆ’線における断面を示す断面図。 図１１のＧ−Ｇ’線の断面においてプロセス毎に示す断面図。 図１１のＨ−Ｈ’線の断面においてプロセス毎に示す断面図。 図１１のＩ−Ｉ’線の断面においてプロセス毎に示す断面図。 第３の実施形態を示す半導体装置１ｅの平面図。 図１６のＪ−Ｊ’線における断面を示す断面図。 図１６のＫ−Ｋ’線における断面を示す断面図。 図１６のＬ−Ｌ’線における断面を示す断面図。
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全
図にわたり、共通する部分には共通する符号を付す。なお、図面の寸法比率は、図示の比
率に限定されるものではない。また、本実施形態では第１導電型をＮ型、第２導電型をＰ
型として説明するが、第１導電型をＰ型、第２導電型をＮ型としても本発明は実施可能で
ある。
（第１の実施形態）
第１の実施形態に係る半導体装置１ａの構造について、図１〜５を用いて説明する。図
１は、第１の実施形態に係る半導体装置１ａの構造を示す平面図、図２は図１のＡ−Ａ’
線における断面、図３は図１のＢ−Ｂ’線における断面、図４は図１のＣ−Ｃ’線におけ
る断面、及び図５は図１のＤ−Ｄ’線における断面を示す断面図をそれぞれ示している。
なお、図１では、絶縁膜１７及びエミッタ電極１８は省略している。
図１〜５に示すように、本実施形態に係る半導体装置１ａはＩＧＢＴ構造を有している
。その構造は、まず、第１及び第２主面を有する基板２にＮ−型ベース層１０が設けられ
ている。そして、第２主面側において、Ｎ−型ベース層１０と接してＰ型ベース層１１が
設けられている。
そのＰ型ベース層１１の表面からＮ−型ベース層１０内まで達する複数のトレンチ１２
が、一定間隔で平行に設けられている。これらのトレンチ１２の内部には、ゲート絶縁膜
１３を介してゲート電極１４が埋め込み形成されている。ゲート電極１４には例えばポリ
シリコン等が使用される。
そして、第２主面側において、Ｐ型ベース層１１と接するようにＮ型エミッタ層１５と
Ｐ＋型コンタクト層１６が設けられる。また、このＮ型エミッタ層１５とＰ＋型コンタク
ト層１６は、トレンチ１２の側面に接して、トレンチ１２の長手方向に沿って交互に設け
られている。その際、そのＮ型エミッタ層１５の表面不純物濃度は、従来のＮ＋型エミッ
タ層２１の表面不純物濃度（約５×１０１９ｃｍ−３を超える）よりも低い濃度（約１×
１０１８〜約５×１０１９ｃｍ−３）に調整されている。また、トレンチ１２の長手方向
におけるＮ型エミッタ層１５の幅Ｗｎと、Ｐ＋型コンタクト層１６の幅Ｗｐの比Ｗｎ／Ｗ
ｐは、０．６以上、望ましくは１以上となるように設けられる。従来のＮ＋型エミッタ層
２１とＰ＋型コンタクト層１６の幅の比は短絡耐量の観点から０．４以下に設定する。
また、ゲート電極１４の上部には絶縁膜１７が設けられている。そして、Ｎ型エミッタ
層１５とＰ＋型コンタクト層１６とその絶縁膜１７上にエミッタ電極１８が設けられてお
り、コンタクト領域５０において、Ｎ型エミッタ層１５とＰ＋型コンタクト層１６はエミ
ッタ電極１８とコンタクトしている。その際、コンタクト領域５０はトレンチ１２の長手
方向と平行となるように設けられている。
本実施形態の場合では、図１と図２に示すように、Ｎ型エミッタ層１５とエミッタ電極
１８が接触している部分が、絶縁膜１７によって一部間引きし、非接触部が設けられてい
る。なお、本実施形態では絶縁膜１７で間引きすることによって非接触部を設けているが
、エミッタ電極１８がＮ型エミッタ層１５の一部に形成されていない場合等も含む。
そして、Ｎ−型ベース層１０の第１主面側に、Ｐ＋型コレクタ層１９が設けられ、その
表面にコレクタ電極２０が設けられている。
以上のように構成されたＩＧＢＴ構造を有する半導体装置１ａは、図４に示すように、
トレンチ１２に沿って形成されたＮ型エミッタ層１５、Ｐ型ベース層１１、及びＮ−型ベ
ース層１０が、Ｎチャネル型のＭＯＳ型トランジスタを構成している。
また、図５に示すように、Ｐ＋型コンタクト層１６、Ｐ型ベース層１１、Ｎ−型ベース
層１０及びＰ＋型コレクタ層１９が、ＰＮＰ型のバイポーラトランジスタを構成している
。半導体装置１ａは、これらのＭＯＳ型トランジスタとＰＮＰ型トランジスタの複合動作
により動作する。
例えば、エミッタ電極１８に対して、コレクタ電極２０に正電位を印加した状態で、ゲ
ート電極１４とエミッタ電極１８の間に閾値電圧よりも大きな電圧を印加する。この場合
、Ｐ型ベース層１１のゲート絶縁膜１３（トレンチ１２）に接する面に反転層が形成され
る。これにより、ＭＯＳ型トランジスタがオン状態になり、ＭＯＳ型トランジスタに電子
電流が流れる。
この電子電流は、Ｐ＋型コレクタ層２０、Ｎ−型ベース層１０、Ｐ型ベース層１１のゲ
ート絶縁膜１３（トレンチ１２）に接する面に形成されるＮ型の反転層、すなわちＭＯＳ
型トランジスタのチャネル、及びＮ型エミッタ層１５を通じて、コレクタ電極２０からエ
ミッタ電極１８へ流れる。
この電子電流は、上述したＰＮＰ型トランジスタのベース電流として機能する。すなわ
ち、電子電流が流れると、ＰＮＰ型トランジスタがオン状態となり、ＰＮＰ型トランジス
タに正孔電流が流れる。この正孔電流は、Ｐ＋型コレクタ層２０、Ｎ−型ベース層１０、
Ｐ型ベース層１１、及びＰ＋型コンタクト層１６を通じて、コレクタ電極２０からエミッ
タ電極１８へ流れる。
以上のように、半導体装置１ａは、ＭＯＳ型トランジスタの電子電流が流れると、ＰＮ
Ｐ型トランジスタにベース電流が供給され、ＰＮＰ型トランジスタがオン状態になる。従
って、半導体装置１ａは、ゲート電極１４の電圧を制御してＭＯＳ型トランジスタのオン
状態とオフ状態とを切り替えることにより、ＰＮＰ型トランジスタのオン状態とオフ状態
とが切り替わる。
本実施形態のように、トレンチ１２の側面に接し、かつトレンチ１２の長手方向に交互
に設けられているＮ型エミッタ層１５及びＰ＋型コンタクト層１６において、トレンチ１
２の長手方向におけるＮ型エミッタ層１５の幅Ｗｎと、Ｐ＋型コンタクト層１６の幅Ｗｐ
の比Ｗｎ／Ｗｐを０．６以上、望ましくは１以上となるように設けたことにより、オン電
圧を低減させることが可能となる。
しかしながら、Ｗｎ／Ｗｐを０．６以上にすることによりオン電圧の低減はできるが、
飽和電流値が大きくなるため、短絡耐量が小さくなる問題が生じる。更に、Ｗｎ／Ｗｐが
大きくなり過ぎると、電流密度が大きくなった際に寄生ＮＰＮトランジスタが動作するこ
とでラッチアップし易くなり、逆バイアス安全動作領域（ＲＢＳＯＡ：Reverse Bias Saf
e Operation Area）が小さくなる問題も生じる。
本実施形態では、従来よりも低い表面不純物濃度であるＮ型エミッタ層１５を設けたこ
とにより、ＮＰＮトランジスタの動作を抑制し、Ｗｎ／Ｗｐを大きくした際に生じるＲＢ
ＳＯＡの縮小を防ぐことが可能となる。
また、Ｎ型エミッタ層１５とエミッタ電極１８のコンタクト部分を、絶縁膜１７で一部
間引きして、非接触部を設けたことにより、オン状態において、電子電流がＮ型エミッタ
層１５内の寄生抵抗を通り、ゲート絶縁膜１７（トレンチ１２）に接する面に形成したＮ
型のチャネルからＮ−型ベース層１０に流れる領域が存在する。なお、Ｎ型エミッタ層１
５内の寄生抵抗は、Ｎ型エミッタ層１５の不純物濃度を低くしているため生じる。
Ｎ型エミッタ層１５内にこの寄生抵抗が存在することにより、電流密度が高くなった際
に、電圧降下によりエミッタの電位が上昇し、バックバイアス効果で閾値が高くなり、チ
ャネルがピンチオフする。こうすることで、電子電流の量を抑制することができる。結果
として、飽和電流値の増大を抑制し、短絡耐量の低下を防ぐことができる。
一方、電流密度が低いところではチャネルがピンチオフしないため、Ｗｎ／Ｗｐを従来
よりも大きく、すなわちチャネル幅を従来よりも広くすることにより、チャネル幅が広く
なった効果でオン電圧を低減させることができる。
更に、Ｗｎ／Ｗｐを従来よりも大きくすること、すなわち図１に示すように、平面で見
た際のＮ型エミッタ層１５の面積がＰ＋型コンタクト層１６に対して増加することで、正
孔電流が流れる箇所が減少する。その結果、注入促進効果（ＩＥ効果：Injection Enhanc
ement Effect）によりトレンチ１２底部近傍のN−型ベース層１０に蓄積する正孔密度を
高くする効果も期待できる。
以上のように、従来よりも表面不純物濃度の低いＮ型エミッタ層１５の幅Ｗｎと、Ｐ＋
型コンタクト層１６の幅Ｗｐの比Ｗｎ／Ｗｐを０．６以上、望ましくは１以上となるよう
に設け、Ｎ型エミッタ層１５とエミッタ電極１８のコンタクト部分を、絶縁膜１７で一部
間引きして非接触部を設けたことで、本実施形態の半導体装置１ａはオン電圧を低減させ
、かつ短絡耐量を確保することが可能である。
ここで、第１の実施形態の比較例として、従来のＩＧＢＴ構造を有する半導体装置につ
いて説明する。図６は比較例１を示す半導体装置１ｂの平面図、図７は図６のＥ−Ｅ’線
における断面を示す断面図、及び図８は比較例２を示す半導体装置１ｃの平面図をそれぞ
れ示している。なお、図６及び８では、絶縁膜１７及びエミッタ電極１８は省略している
。また、この比較例の各部について、図１と図２に示す第１の実施形態の半導体装置１ａ
の各部と同一部分は同一符号で示す。
比較例１は、図６と図７に示すように、高い表面不純物濃度（約５×１０１９ｃｍ−３
以上）であるＮ＋型エミッタ層２１が設けられている。Ｎ型エミッタ層１５の幅Ｗｎと、
Ｐ＋型コンタクト層１６の幅Ｗｐの比Ｗｎ／Ｗｐは０．４以下であり、かつＮ＋型エミッ
タ層２１とエミッタ電極１８のコンタクト部分が絶縁体１７によって間引きされていない
例である。従来のＩＧＢＴはこのような構造を有している。
このような構成を有する比較例１のオン電圧を低減させる一例として、Ｗｎ／Ｗｐを０
．４よりも大きく設けることが挙げられる。
比較例２は、図８に示すように、Ｎ＋型エミッタ層２１よりも低い表面不純物濃度であ
るＮ型エミッタ層１５が設けられている。また、Ｗｎ／Ｗｐを０．４よりも大きく設けら
れている。
ここで、図９（ａ）は比較例１と比較例２に関する、コレクタ−エミッタ間電流（Ｉｃ
ｅ）に対するコレクタ−エミッタ間電圧（Ｖｃｅ）の比較グラフを示しており、図９（ｂ
）は（ａ）のグラフにおける低Ｖｃｅ部分の拡大図を示している。なお、図９において、
実線は比較例１の傾向を、破線は比較例２の傾向を示している。
比較例２の場合、Ｗｎ／Ｗｐを０．４よりも大きく設けた効果により電子の注入量と正
孔の排出抵抗が増大し、結果として、図９（ｂ）に示すように、オン抵抗が低下する傾向
を示す。
しかしながら、Ｗｎ／Ｗｐを大きくし過ぎると、上述したように短絡耐量とＲＢＳＯＡ
が小さくなるという２つの問題点が生じる。
この問題点に関して、比較例２のように表面不純物濃度の低いＮ型エミッタ層１５を設
けることで、ＲＢＳＯＡ縮小の原因であるＮＰＮトランジスタの動作を抑制することは可
能である。しかしながら、図９（ａ）に示すように、Ｗｎ／Ｗｐを０．４よりも大きく設
けたことで、飽和電流値が増大する傾向が生じてしまう。従って、比較例２のように、Ｎ
＋型エミッタ層２１とエミッタ電極１８のコンタクト部分が絶縁体１７によって間引きさ
れていない場合では、オン抵抗は低減できるが、短絡耐量の低下が生じる。
図１０の（ａ）は第１の実施形態と比較例２において、コレクタ−エミッタ間電流（Ｉ
ｃｅ）に対するコレクタ−エミッタ間電圧（Ｖｃｅ）を比較したシミュレーション結果を
示すグラフ、図１０（ｂ）は図１０の（ａ）の低Ｖｃｅ部分の拡大図を示している。
なお、シミュレーションの条件は、Ｎ型エミッタ層１５の幅Ｗｎが１０μｍ、Ｐ＋コン
タクト層１６の幅Ｗｐが４．５μｍ、第１の実施形態におけるＮエミッタ層１５とエミッ
タ電極１８とのオーミックコンタクト幅が１．０μｍ、有効面積が１．０ｃｍ２、Ｎ型エ
ミッタ層１５の表面不純物濃度が５．０×１０１７ｃｍ−３、及びゲート電圧の値が１５
Ｖとなっている。
図１０の（ｂ）に示すように、コレクタ−エミッタ間電流Ｉｃｅの値が３００Ａ／ｃｍ
２の場合、第１の実施形態と比較例２のオン電圧を比較すると、Ｎ＋型エミッタ層２１と
エミッタ電極１８のコンタクト部分が絶縁体１７によって間引きされていないため、比較
例２の方が第１の実施形態よりもオン電圧が約５０ｍＶ低くなっている。
しかしながら、図１０の（ａ）に示すように、飽和電流値の比較においては、Ｎ型エミ
ッタ層１５とエミッタ電極１８のコンタクト部分を、絶縁膜１７で一部間引きして、非接
触部を設けた第１の実施形態の飽和電流値は、比較例２の飽和電流値の約０．６２倍まで
減少しており、飽和電流値の改善が確認できる。従って、第１の実施形態の場合の方が、
比較例２よりも短絡耐量が保持できている。
以上の点から、第１の実施形態では、トレンチ１２の長手方向におけるＮ型エミッタ層
１５の幅Ｗｎと、Ｐ＋型コンタクト層１６の幅Ｗｐの比Ｗｎ／Ｗｐを０．６以上、望まし
くは１以上となるように設けることでオン電圧の低減を実現し、なおかつ、その際に生じ
るＲＢＳＯＡと短絡耐量の悪化を、Ｎ型エミッタ層１５の不純物濃度を低くすることと、
Ｎ型エミッタ層１５とエミッタ電極１８のコンタクト部分を、絶縁膜１７で一部間引きし
て、非接触部を設けたことにより抑制することが可能である。
（第２の実施形態）
第２の実施形態の半導体装置１ｄについて、図１１及び図１２を用いて説明する。図１
１は、第２の実施形態に係る半導体装置１ｄの構造を示す平面図、図１２は図１１のＦ−
Ｆ’線における断面を示す断面図を示している。なお、図１１では、絶縁膜１７及びエミ
ッタ電極１８は省略している。また、この第２の実施形態の各部について、図１と図２に
示す第１の実施形態の半導体装置１ａの各部と同一部分は同一符号で示す。また、動作に
ついては半導体装置１ａと同様であるため省略する。
第２の実施形態の半導体装置１ｄが第１の実施形態と異なる点は、Ｎ型エミッタ層１５
とエミッタ電極１８のコンタクト部分を、絶縁膜１７で間引きしていない点である。そし
て、Ｎ型エミッタ層１５に選択的に表面不純物濃度の高いＮ＋型エミッタ層２１を設ける
ことにより、エミッタ電極１８とコンタクトしている部分に、オーミックコンタクト領域
５１（Ｎ型の表面不純物濃度：約１×１０１９ｃｍ−３以上）とショットキーコンタクト
領域５２（Ｎ型の表面不純物濃度：約１×１０１９ｃｍ−３未満、望ましくは約１×１０
１６〜５×１０１８ｃｍ−３）を設けている。
第２の実施形態においても、トレンチ１２の長手方向におけるＮ型エミッタ層１５の幅
Ｗｎと、Ｐ＋型コンタクト層１６の幅Ｗｐの比Ｗｎ／Ｗｐをを、比較例１に示したような
従来のＩＧＢＴ構造におけるＷｎ／Ｗｐよりも大きくなるように設けてあるため、オン電
圧の低減が可能である。
また、選択的にオーミックコンタクト領域５１（Ｎ＋型エミッタ層２１とエミッタ電極
１８の接触領域）とショットキーコンタクト領域５２（Ｎ型エミッタ層１５とエミッタ電
極１８の接触領域）を設けることにより、第１の実施形態の場合と同様に、半導体装置１
ｄがオン状態において、電子電流がＮ型エミッタ層１５内の寄生抵抗を通り、ゲート絶縁
膜１３（トレンチ１２）に接する面に形成したＮ型のチャネルからＮ−型ベース層１０に
流れる領域が存在する。
この寄生抵抗の存在により、電流密度が高くなった際に、電圧降下によりエミッタの電
位が上昇し、バックバイアス効果で閾値が高くなり、チャネルがピンチオフする。こうす
ることで、電子電流の量を抑制することができる。よって、第１の実施形態の場合と同様
に、飽和電流値の増大を抑制し、短絡耐量の低下を防ぐことができる。
従って、第２の実施形態のように選択的にオーミックコンタクト領域５１（Ｎ＋型エミ
ッタ層２１とエミッタ電極１８の接触領域）とショットキーコンタクト領域５２（Ｎ型エ
ミッタ層１５とエミッタ電極１８の接触領域）を設けた場合においても、Ｎ型エミッタ層
１５とエミッタ電極１８のコンタクト部分を絶縁膜１７で一部間引きした場合（第１の実
施形態）と同様に、オン電圧の低減と同時に、ＲＢＳＯＡと短絡耐量の悪化を抑制するこ
とが可能である。
また、第２の実施形態のようにオーミックコンタクト領域５１とショットキーコンタク
ト領域５２を設けることで、Ｎ型エミッタ層１５の表面濃度を十分低くでき、寄生ＮＰＮ
トランジスタ中のＮ型エミッタ層からの電子の注入を抑えながら、Ｎ＋型エミッタ層２１
でオーミックコンタクトをとることが可能となる。すなわち、寄生ＮＰＮトランジスタの
動作を抑制することが可能となる。
加えて、エミッタ電極１８とコンタクトする部分（コンタクト領域５０）において、絶
縁膜１７に微細な加工をする必要が無いという利点も有する。
ここで、第２の実施形態のように、低表面不純物濃度であるＮ型エミッタ層１５に選択
的にＮ＋型エミッタ層２１設ける方法として、通常のＡｓやＰのインプラと熱拡散による
形成方法と、Ｎｉシリサイド（ＮｉＳｉ）によるＡｓの偏析や、Ｓドープする方法等が挙
げられる。Ｎｉシリサイド（ＮｉＳｉ）によるＡｓの偏析やＳドープする方法により、Ｎ
＋型エミッタ層２１の表面の不純物濃度を局所的に高くすることができ、寄生ＮＰＮトラ
ンジスタ中のＮ＋型エミッタ層２１からの電子の注入も抑えることができる。
以下、一例として、Ｎｉシリサイド（ＮｉＳｉ）によるＡｓの偏析を利用して、選択的
にＮ＋型エミッタ層２１を設ける作成プロセスを、図１３〜１５を参照して説明する。な
お、図１３は図１１のＧ−Ｇ’線の断面においてプロセス毎に示す断面図、図１４は図１
１のＨ−Ｈ’線の断面においてプロセス毎に示す断面図、及び図１５は図１１のＩ−Ｉ’
線の断面においてプロセス毎に示す断面図をそれぞれ示している。図１３〜１５において
、プロセスは（ａ）から（ｆ）の順に進んでいる。
（第１工程）
図１３〜１５の（ａ）は、基板２にＮ−型ベース層１０とＰ型ベース層１１、トレンチ
１２、ゲート絶縁膜１３及びゲート電極１４を形成した後の、各部の断面図を示している
。この後、Ｐ＋型コンタクト層１６を形成するために、図１５（ｂ）に示すように、リソ
グラフィ技術によりボロン（Ｂ）がＰ型ベース層１１にイオン注入される。Ｐ型ベース層
１１上に、Ｎ型エミッタ層１５またはＮ＋型エミッタ層２１を形成する部分については、
図１３（ｂ）または図１４（ｂ）に示すようにマスク５３によりイオン注入はされない。
なお、Ｐ型イオン種の一例としてボロン（Ｂ）を挙げたが、Ｐ＋型コンタクト層１６を形
成できれば、そのイオン種は問わない。
（第２工程）
図１３〜１５の（ｃ）は、Ｐ型ベース層１１上に表面不純物濃度の低いＮ型エミッタ層
１５を形成するプロセスを示している。図１３と図１４の（ｃ）に示すように、Ｎ型エミ
ッタ層１５を形成するために、リン（Ｐ）またはヒ素（Ａｓ）がＰ型ベース層１１にイオ
ン注入される。その際、表面不純物濃度が１×１０１９ｃｍ−３以下になるように調整さ
れる。一方、図１５に示すように、リン（Ｐ）またはヒ素（Ａｓ）は、マスク５３によっ
てＰ＋型コンタクト層１６には注入されない。なお、Ｐ型イオン種の一例としてボロン（
Ｂ）を挙げたが、Ｐ＋型コンタクト層１６を形成できれば、そのイオン種は問わない。
そして、不純物の活性化させるためにアニール処理を行い、ゲート電極１４上に絶縁膜
１７が形成される。その後、エミッタ電極１８とコンタクトする部分（コンタクト領域５
０）のみ、絶縁膜１７がエッチングされる。
（第３工程）
図１３〜１５の（ｄ）は、Ｎ型エミッタ層１５の一部にＮ＋型エミッタ層２１を形成す
るために、選択的にヒ素（Ａｓ）を低加速でイオン注入するプロセスを示している。図１
３（ｄ）に示すように、Ｎ＋型エミッタ層２１を形成する部分に、ヒ素（Ａｓ）を低加速
でイオン注入する。一方、図１４と図１５の（ｄ）に示すように、Ｎ＋型エミッタ層２１
を形成しない部分はマスク５３により、ヒ素（Ａｓ）はイオン注入されない。その後、急
熱アニール処理（ＲＴＡ：Rapid Thermal Annealing）により、不純物を活性化させる。
（第４工程）
図１３〜１５の（ｅ）は、Ｎ型エミッタ層１５の一部にＮ＋型エミッタ層２１を形成す
るために、ＮｉまたはＣｏをスパッタするプロセスを示している。図１３〜１５の（ｅ）
に示すように、ＮｉまたはＣｏを前面にスパッタする。
（第５工程）
そして、ＲＴＡ等により、ＮｉまたはＣｏのシリサイド化を行う。この工程により、Ｎ
ｉシリサイド（ＮｉＳｉ）またはＣｏシリサイド（ＣｏＳｉ）の界面にＡｓが偏析し、Ａ
ｓを低加速でイオン注入した部分のみにＮ＋型エミッタ層２１が形成される。その後、図
１３〜１５（ｆ）に示すように、アルミニウム（Ａｌ）等によってエミッタ電極１８が形
成される。
以上の工程により、図１１または図１２に示す第２の実施形態の半導体装置１ｄが形成
される。
（第３の実施形態）
第３の実施形態の半導体装置１ｅについて、図１６〜１９を用いて説明する。図１６は
、第３の実施形態を示す半導体装置１ｅの平面図、図１７は図１６のＪ−Ｊ’線における
断面を示す断面図、図１８は図１６のＫ−Ｋ’線における断面を示す断面図、及び図１９
は図１６のＬ−Ｌ’線における断面を示す断面図を示している。なお、図１６では、絶縁
膜１７及びエミッタ電極１８は省略している。また、この第３の実施形態の各部について
、図１と図２に示す第１の実施形態の半導体装置１ａの各部と同一部分は同一符号で示す
。また、動作については半導体装置１ａと同様であるため省略する。
第３の実施形態の半導体装置１ｅが第１の実施形態及び第２の実施形態と異なる点は、
図１６、図１８及び図１９に示すようにＮ型エミッタ層１５とエミッタ電極１８のコンタ
クト部分がトレンチ１２（ゲート絶縁膜１３及びゲート電極１４）上に設けられている点
である。すなわち、一部のゲート電極１４とエミッタ電極１８が接続されるトレンチ１２
を有する。
その他の構成については第１の実施形態及び第２の実施形態と同様である。すなわち図
１７に示すように、Ｎ型エミッタ層１５とエミッタ電極１８が接触している部分が、絶縁
膜１７によって一部間引きし、非接触部が設けられている。
第３の実施形態の半導体装置１ｅにより得られる効果について説明する。トレンチ１２
と、隣接するトレンチ１２との距離を小さくして平面で見た際のＮ型エミッタ層１５の面
積をＰ＋型コンタクト層１６に対して更に小さくすることにより、前述したＩＥ効果を増
加することが可能となる。しかしながら、トレンチ１２と、隣接するトレンチ１２との距
離を小さくしていくとコンタクト領域５０が十分に確保できないという問題点が生じる可
能性がある。
第３の実施形態の半導体装置１ｅの場合、トレンチ１２上にコンタクト領域５０を形成
することにより、コンタクト領域５０を確保することが容易となる。よって、トレンチ１
２と、隣接するトレンチ１２との距離を小さくすることが可能であるため、ＩＥ効果をよ
り増加することが可能となる。すなわち、トレンチ１２底部近傍のＮ−型ベース層１０に
蓄積する正孔密度を高くでき、オフ時のスイッチング損失とオン電圧のトレード関係を改
善することが可能となる。
加えて、一部のゲート電極１４がエミッタ電極１８に接続され、エミッタ電位となるこ
とにより、トレンチ部に埋め込まれている電極がすべてゲート電極１８に比べてゲート電
極１８の本数は実質的に減少する。そのため、半導体装置１ｅ全体としてのゲート容量は
、トレンチ部に埋め込まれている電極がエミッタ電極１８と接触している分だけ減少する
。よって、半導体装置１ｅの駆動電流が少なくなり、ドライバー回路の必要とする出力抵
抗が大きくともよく、ドライバー回路の小型化が実現できる。
なお、第１の実施形態及び第２の実施形態と同様に、従来よりも表面不純物濃度の低い
Ｎ型エミッタ層１５の幅Ｗｎと、Ｐ＋型コンタクト層１６の幅Ｗｐの比Ｗｎ／Ｗｐを０．
６以上、望ましくは１以上となるように設け、Ｎ型エミッタ層１５とエミッタ電極１８の
コンタクト部分を、絶縁膜１７で一部間引きして非接触部を設けているため、第３の実施
形態の半導体装置１ｅはオン電圧を低減させ、かつ短絡耐量を確保する効果も有する。
第３の実施形態の場合、トレンチ１２と、隣接するトレンチ１２との距離は例えば１μ
ｍ以下で設計される。また、図１６では１つのゲート電極１４とエミッタ電極１８が接触
している場合を示しているが、これは一例である。すべてのゲート電極１４とエミッタ電
極１８が接触するように形成されなければ、エミッタ電極１８と接触するゲート電極１４
の数は特に限定されない。
素子終端部の構造を特に記述していないが、フィールドプレート構造、ＲＥＳＵＲＦ（
Reduced SURface Field）構造、ガードリング構造等、どの終端構造においても影響を受
けることなく実施可能である。
半導体としては例えばシリコン（Ｓｉ）を用いることができるが、これに限らず、シリ
コンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の化合物半導体やダイヤモンド等
のワイドギャップ半導体を用いても実施可能である。
また、本実施形態の半導体装置はイオン注入法による作製に限らず、エピタキシャル法
、及びその両方を使用する作製手法等で作製可能である。エピタキシャル法により作製す
る場合は、例えばＮ−型ベース層１０等が基板２となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
１ａ，１ｂ，１ｃ，１ｄ，１ｅ…半導体装置、２…基板、１０…Ｎ−型ベース層（第１導
電型ベース層）、１１…Ｐ型ベース層（第２導電型ベース層）、１２…トレンチ、１３…
ゲート絶縁膜、１４…ゲート電極、１５…Ｎ型エミッタ層、１６…Ｐ＋型コンタクト層（
第２導電型コンタクト層）、１７…絶縁膜、１８…エミッタ電極、１９…Ｐ＋型コレクタ
層（第２導電型コレクタ層）、２０…コレクタ電極、２１…Ｎ＋型エミッタ層、５０…コ
ンタクト領域、５１…オーミックコンタクト領域、５２…ショットキーコンタクト領域、
５３…マスク

Claims (7)

  1. 第１及び第２主面を有する基板に設けられた第１導電型ベース層と、
    前記第１主面側であって、前記第１導電型ベース層に接して設けられた第２導電型コレ
    クタ層と、
    前記第１主面に設けられたコレクタ電極と、
    前記第２主面側であって、前記第１導電型ベース層に接して設けられた第２導電型ベー
    ス層と、
    前記第２主面側であって、前記第２導電型ベース層と選択的に接して設けられた第２導
    電型コンタクト層と、
    前記第２導電型ベース層と前記第２導電型コンタクト層を貫通して前記第１導電型ベー
    ス層に達し、互いに平行となるように設けられた複数のトレンチと、
    前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２主面側であって、前記トレンチと接して設けられた第１導電型エミッタ層と、
    前記ゲート電極上に設けられた絶縁膜と、
    前記第１導電型エミッタ層に対向する一部に前記トレンチの長手方向に沿った非接触部
    を有し、前記第２主面に設けられたエミッタ電極と、
    を有する半導体装置。
  2. 前記第１導電型エミッタ層の表面不純物濃度が１×１０１８ｃｍ−３以上、かつ５×１
    ０１９ｃｍ−３未満である請求項１に記載の半導体装置。
  3. 第１及び第２主面を有する基板に設けられた第１導電型ベース層と、
    前記第１主面側であって、前記第１導電型ベース層に接して設けられた第２導電型コレ
    クタ層と、
    前記第１主面に設けられたコレクタ電極と、
    前記第２主面側であって、前記第１導電型ベース層に接して設けられた第２導電型ベー
    ス層と、
    前記第２主面側であって、前記第２導電型ベース層と選択的に接して設けられた第２導
    電型コンタクト層と、
    前記第２導電型ベース層と前記第２導電型コンタクト層を貫通して前記第１導電型ベー
    ス層に達し、互いに平行となるように設けられた複数のトレンチと、
    前記トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２主面側であって、前記トレンチと接して設けられた第１導電型エミッタ層と、
    前記ゲート電極上に設けられた絶縁膜と、
    前記トレンチの長手方向に沿って前記第２主面上に設けられ、前記第１導電型エミッタ
    層とのオーミックコンタクトとショットキーコンタクトが混在するように設けられたエミ
    ッタ電極と、
    を有する半導体装置。
  4. 前記エミッタ電極とオーミックコンタクトしている前記第１導電型エミッタ層の表面不
    純物濃度が１×１０１９ｃｍ−３以上であり、かつ前記エミッタ電極とショットキーコン
    タクトしている前記第１導電型エミッタ層の表面不純物濃度が１×１０１９ｃｍ−３未満
    である請求項３に記載の半導体装置。
  5. 前記第１導電型エミッタ層の一部にＡｓを偏析させることにより、前記第１導電型エミ
    ッタ層の一部と前記エミッタ電極がオーミックコンタクトしている請求項３または４に記
    載の半導体装置。
  6. 前記トレンチの長手方向において、前記第２導電型コンタクトの幅に対する前記第１導
    電型エミッタ層の幅の比は０．６以上である請求項１乃至５のいずれか一に記載の半導体
    装置。
  7. 前記ゲート電極の一部が前記エミッタ電極と接するように設けられた請求項１乃至６の
    いずれか一に記載の半導体装置。
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