JP2003174167A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003174167A JP2003174167A JP2001372888A JP2001372888A JP2003174167A JP 2003174167 A JP2003174167 A JP 2003174167A JP 2001372888 A JP2001372888 A JP 2001372888A JP 2001372888 A JP2001372888 A JP 2001372888A JP 2003174167 A JP2003174167 A JP 2003174167A
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Abstract
(57)【要約】
【課題】 溝の微細化に伴うオン抵抗の増加を抑制す
る。 【解決手段】 半導体基板の主面の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域
と逆の導電型を持つ第２半導体領域と、前記第２半導体
領域内に形成され、前記第１半導体領域と同一導電型の
第３半導体領域と、前記第１、第２及び第３半導体領域
内に形成され、前記半導体基板の主面の第１方向に延在
する溝と、前記溝内及び溝外に形成された絶縁膜と、前
記溝内及び溝外の絶縁膜上に形成された導電体とを有す
る半導体装置であって、前記第１方向に垂直な第２方向
を含む平面内において、前記溝外に形成された導電体の
第２方向の幅は、前記溝内に形成された導電体の第２方
向の幅より大きく、前記溝外に形成された導電体の厚さ
は、前記溝内に形成された導電体の第２方向の幅よりも
大きい。
る。 【解決手段】 半導体基板の主面の第１半導体領域と、
前記第１半導体領域上に形成され、前記第１半導体領域
と逆の導電型を持つ第２半導体領域と、前記第２半導体
領域内に形成され、前記第１半導体領域と同一導電型の
第３半導体領域と、前記第１、第２及び第３半導体領域
内に形成され、前記半導体基板の主面の第１方向に延在
する溝と、前記溝内及び溝外に形成された絶縁膜と、前
記溝内及び溝外の絶縁膜上に形成された導電体とを有す
る半導体装置であって、前記第１方向に垂直な第２方向
を含む平面内において、前記溝外に形成された導電体の
第２方向の幅は、前記溝内に形成された導電体の第２方
向の幅より大きく、前記溝外に形成された導電体の厚さ
は、前記溝内に形成された導電体の第２方向の幅よりも
大きい。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造技術に関し、特に、トレンチゲート構造のパワー
ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆe
ild Ｅffect Ｔransistor ）を有する半導体装置に適用
して有効な技術に関するものである。
の製造技術に関し、特に、トレンチゲート構造のパワー
ＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆe
ild Ｅffect Ｔransistor ）を有する半導体装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】電力増幅回路や電源回路等のスイッチン
グ素子に使用される半導体装置として、例えばパワーＭ
ＩＳＦＥＴと呼ばれるパワートランジスタ（高電圧素
子）を有する半導体装置が知られている。パワーＭＩＳ
ＦＥＴは、大電力を得るため、微細パターンのＭＩＳＦ
ＥＴを複数並列に接続したマルチセル構造になってい
る。
グ素子に使用される半導体装置として、例えばパワーＭ
ＩＳＦＥＴと呼ばれるパワートランジスタ（高電圧素
子）を有する半導体装置が知られている。パワーＭＩＳ
ＦＥＴは、大電力を得るため、微細パターンのＭＩＳＦ
ＥＴを複数並列に接続したマルチセル構造になってい
る。
【０００３】パワーＭＩＳＦＥＴにおいては縦型や横型
と呼ばれるものが知られており、更に縦型においてはト
レンチゲート構造と呼ばれるものも知られている。ここ
で、ＭＩＳＦＥＴとは、チャネル形成領域（半導体）と
ゲート電極との間に絶縁膜が介在された絶縁ゲート型電
界効果トランジスタのことであり、ゲート絶縁膜が酸化
シリコン膜からなるものは、一般的にＭＯＳＦＥＴ（Ｍ
etal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransis
tor ）と呼ばれている。また、電流が半導体基板の厚さ
方向（深さ方向）に流れるものを縦型、電流が半導体基
板の表面方向に流れるものを横型と呼んでいる。また、
ソース領域と、ドレイン領域との間（ゲート電極下）の
チャネル形成領域に電子のチャネル（導電通路）ができ
るものをｎ型（又はｎチャネル導電型）、正孔のチャネ
ルができるものをｐ型（ｐチャネル導電型）と呼んでい
る。また、トレンチゲート構造とは、半導体基板の主面
に設けられた溝の内部に、絶縁膜を介在してゲート電極
が設けられたゲート構造のことである。トレンチゲート
構造のパワーＭＩＳＦＥＴについては、例えば、特開平
７−２４９７７０号公報に記載されている。
と呼ばれるものが知られており、更に縦型においてはト
レンチゲート構造と呼ばれるものも知られている。ここ
で、ＭＩＳＦＥＴとは、チャネル形成領域（半導体）と
ゲート電極との間に絶縁膜が介在された絶縁ゲート型電
界効果トランジスタのことであり、ゲート絶縁膜が酸化
シリコン膜からなるものは、一般的にＭＯＳＦＥＴ（Ｍ
etal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransis
tor ）と呼ばれている。また、電流が半導体基板の厚さ
方向（深さ方向）に流れるものを縦型、電流が半導体基
板の表面方向に流れるものを横型と呼んでいる。また、
ソース領域と、ドレイン領域との間（ゲート電極下）の
チャネル形成領域に電子のチャネル（導電通路）ができ
るものをｎ型（又はｎチャネル導電型）、正孔のチャネ
ルができるものをｐ型（ｐチャネル導電型）と呼んでい
る。また、トレンチゲート構造とは、半導体基板の主面
に設けられた溝の内部に、絶縁膜を介在してゲート電極
が設けられたゲート構造のことである。トレンチゲート
構造のパワーＭＩＳＦＥＴについては、例えば、特開平
７−２４９７７０号公報に記載されている。
【０００４】
【発明が解決しようとする課題】トレンチゲート構造の
パワーＭＩＳＦＥＴにおいては、世代毎にセルの微細化
が進んでいる。セルの微細化に伴い、ゲート電極が形成
される溝の幅（トレンチ幅）も縮小されている。溝の幅
を縮小すると、次のような２つのメリットがある。図２
３（ａ）は従来のトレンチゲート構造のパワーＭＩＳＦ
ＥＴの模式的断面図であり、図２３（ｂ）は図２３
（ａ）の溝の幅を縮小した時の模式的断面図である。図
２３において、３０は半導体基板、３０ａはn+型半導体
層、３０ｂはn-型半導体層、３２はｐ型半導体領域、３
３は溝、３３Ｗは溝の幅、３４は酸化シリコン膜、３５
はゲート電極、３６はn+型半導体領域、３７はp+型半導
体領域、３８は絶縁膜、３９はソース電極層、４０はド
レイン電極層、Ｃｅはセル、ＣｅＰはセルピッチであ
る。微細パターンのＭＩＳＦＥＴは、主に、チャネル形
成領域、ゲート絶縁膜、ゲート電極３５、ソース領域及
びドレイン領域を有する構成になっている。チャネル形
成領域はｐ型半導体領域３２で形成され、ゲート絶縁膜
は酸化シリコン膜３４で形成され、ゲート電極３５はポ
リシリコン（単結晶シリコン）膜で形成され、ソース領
域はn+型半導体領域３６で形成され、ドレイン領域はn+
型半導体層３０ａ及びn-型半導体層３０ｂで形成されて
いる。
パワーＭＩＳＦＥＴにおいては、世代毎にセルの微細化
が進んでいる。セルの微細化に伴い、ゲート電極が形成
される溝の幅（トレンチ幅）も縮小されている。溝の幅
を縮小すると、次のような２つのメリットがある。図２
３（ａ）は従来のトレンチゲート構造のパワーＭＩＳＦ
ＥＴの模式的断面図であり、図２３（ｂ）は図２３
（ａ）の溝の幅を縮小した時の模式的断面図である。図
２３において、３０は半導体基板、３０ａはn+型半導体
層、３０ｂはn-型半導体層、３２はｐ型半導体領域、３
３は溝、３３Ｗは溝の幅、３４は酸化シリコン膜、３５
はゲート電極、３６はn+型半導体領域、３７はp+型半導
体領域、３８は絶縁膜、３９はソース電極層、４０はド
レイン電極層、Ｃｅはセル、ＣｅＰはセルピッチであ
る。微細パターンのＭＩＳＦＥＴは、主に、チャネル形
成領域、ゲート絶縁膜、ゲート電極３５、ソース領域及
びドレイン領域を有する構成になっている。チャネル形
成領域はｐ型半導体領域３２で形成され、ゲート絶縁膜
は酸化シリコン膜３４で形成され、ゲート電極３５はポ
リシリコン（単結晶シリコン）膜で形成され、ソース領
域はn+型半導体領域３６で形成され、ドレイン領域はn+
型半導体層３０ａ及びn-型半導体層３０ｂで形成されて
いる。
【０００５】一つ目のメリットは、導通損失を減らせる
ことである。図２３に示すように、溝３３の幅３３Ｗを
縮小すると、セルピッチＣｅＰを縮小することができ、
セルＣｅの数を増やすことができるため、単位面積当た
りのゲート幅を増加することができる。単位面積当たり
のゲート幅を増加することにより、オン抵抗（Ｒon）を
低減することができるため、パワーＭＩＳＦＥＴの導通
損失を減らすことができる。
ことである。図２３に示すように、溝３３の幅３３Ｗを
縮小すると、セルピッチＣｅＰを縮小することができ、
セルＣｅの数を増やすことができるため、単位面積当た
りのゲート幅を増加することができる。単位面積当たり
のゲート幅を増加することにより、オン抵抗（Ｒon）を
低減することができるため、パワーＭＩＳＦＥＴの導通
損失を減らすことができる。
【０００６】二つ目のメリットは、スイッチング損失を
減らせることである。溝３３の幅３３Ｗを縮小すると、
ゲート電極３５の底面とドレイン領域であるn-型半導体
層３０ｂとが向かい合う対向面積を減らすことができ、
ゲート／ドレイン間寄生容量（Ｃgd）をダイレクトに低
減することができるため、パワーＭＩＳＦＥＴのスイッ
チング損失を減らすことができる。
減らせることである。溝３３の幅３３Ｗを縮小すると、
ゲート電極３５の底面とドレイン領域であるn-型半導体
層３０ｂとが向かい合う対向面積を減らすことができ、
ゲート／ドレイン間寄生容量（Ｃgd）をダイレクトに低
減することができるため、パワーＭＩＳＦＥＴのスイッ
チング損失を減らすことができる。
【０００７】しかしながら、副作用としてゲート抵抗
（Ｒg ）が増大してしまう。図２３に示すように、ゲー
ト電極３５は溝３３の内部に形成されているため、溝３
３の幅３３Ｗを縮小すると、ゲート電極３５の断面積が
減ってしまい、ゲート抵抗が増大してしまう。特に、ゲ
ート／ドレイン間寄生容量を減らそうとしてセルレイア
ウトをストライプ状にすると、著しくゲート抵抗が増大
してしまう。このゲート抵抗の増大はスイッチング損失
を増大させる要因となる。そこで、本発明者は、ゲート
電極３５の構造に着目し、本発明を成した。
（Ｒg ）が増大してしまう。図２３に示すように、ゲー
ト電極３５は溝３３の内部に形成されているため、溝３
３の幅３３Ｗを縮小すると、ゲート電極３５の断面積が
減ってしまい、ゲート抵抗が増大してしまう。特に、ゲ
ート／ドレイン間寄生容量を減らそうとしてセルレイア
ウトをストライプ状にすると、著しくゲート抵抗が増大
してしまう。このゲート抵抗の増大はスイッチング損失
を増大させる要因となる。そこで、本発明者は、ゲート
電極３５の構造に着目し、本発明を成した。
【０００８】本発明の目的は、トレンチゲート構造を有
する半導体装置において、溝の幅の縮小に伴うゲート抵
抗の増大を抑制することが可能な技術を提供することに
ある。
する半導体装置において、溝の幅の縮小に伴うゲート抵
抗の増大を抑制することが可能な技術を提供することに
ある。
【０００９】本発明の他の目的は、トレンチゲート構造
を有する半導体装置において、導通損失及びスイッチン
グ損失を低減することが可能な技術を提供することにあ
る。
を有する半導体装置において、導通損失及びスイッチン
グ損失を低減することが可能な技術を提供することにあ
る。
【００１０】本発明の他の目的は、トレンチゲート構造
を有する半導体装置において、安定で再現性の良いトラ
ンジスタ特性を得ることが可能な技術を提供することに
ある。
を有する半導体装置において、安定で再現性の良いトラ
ンジスタ特性を得ることが可能な技術を提供することに
ある。
【００１１】本発明の前記並びにその他の目的と新規な
特徴は、本明細書の記述及び添付図面によって明らかに
なるであろう。
特徴は、本明細書の記述及び添付図面によって明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）半導体基板の主面の第１半導体領域と、前記第１
半導体領域上に形成され、前記第１半導体領域と逆の導
電型を持つ第２半導体領域と、前記第２半導体領域内に
形成され、前記第１半導体領域と同一導電型の第３半導
体領域と、前記第１、第２及び第３半導体領域内に形成
され、前記半導体基板の主面の第１方向に延在する溝
と、前記溝内及び溝外に形成された絶縁膜と、前記溝内
及び溝外の絶縁膜上に形成された導電体とを有する半導
体装置であって、前記第１方向に垂直な第２方向を含む
平面内において、前記溝外に形成された導電体の第２方
向の幅は、前記溝内に形成された導電体の第２方向の幅
より大きく、前記溝外に形成された導電体の厚さは、前
記溝内に形成された導電体の第２方向の幅よりも大き
い。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。 （１）半導体基板の主面の第１半導体領域と、前記第１
半導体領域上に形成され、前記第１半導体領域と逆の導
電型を持つ第２半導体領域と、前記第２半導体領域内に
形成され、前記第１半導体領域と同一導電型の第３半導
体領域と、前記第１、第２及び第３半導体領域内に形成
され、前記半導体基板の主面の第１方向に延在する溝
と、前記溝内及び溝外に形成された絶縁膜と、前記溝内
及び溝外の絶縁膜上に形成された導電体とを有する半導
体装置であって、前記第１方向に垂直な第２方向を含む
平面内において、前記溝外に形成された導電体の第２方
向の幅は、前記溝内に形成された導電体の第２方向の幅
より大きく、前記溝外に形成された導電体の厚さは、前
記溝内に形成された導電体の第２方向の幅よりも大き
い。
【００１３】（２）前記手段（１）に記載の半導体装置
において、前記半導体基板には、前記導電体をゲート電
極とし、前記第１半導体領域をドレインとし、前記第２
半導体領域をチャネル形成領域とし、前記第３半導体領
域をソース領域とするＭＩＳＦＥＴが形成されている。
ことを特徴とする半導体装置。
において、前記半導体基板には、前記導電体をゲート電
極とし、前記第１半導体領域をドレインとし、前記第２
半導体領域をチャネル形成領域とし、前記第３半導体領
域をソース領域とするＭＩＳＦＥＴが形成されている。
ことを特徴とする半導体装置。
【００１４】（３）半導体基板の主面の第１半導体領域
と、前記第１半導体領域上に形成され、前記第１半導体
領域と逆の導電型を持つ第２半導体領域と、前記第２半
導体領域内に形成され、前記第１半導体領域と同一導電
型の第３半導体領域と、前記第１、第２及び第３半導体
領域内に形成され、前記半導体基板の主面の第１方向に
延在する溝と、前記溝内及び溝外に形成された絶縁膜
と、前記溝内及び溝外の絶縁膜上に形成された導電体と
を有する半導体装置であって、前記第１方向に垂直な第
２方向を含む平面内において、前記溝外に形成された導
電体の第２方向の幅は、前記溝内に形成された導電体の
第２方向の幅より大きく、前記第３半導体領域は、前記
溝外に形成された導電体の垂直下方及び垂直下方外に形
成され、かつ前記溝と接している。
と、前記第１半導体領域上に形成され、前記第１半導体
領域と逆の導電型を持つ第２半導体領域と、前記第２半
導体領域内に形成され、前記第１半導体領域と同一導電
型の第３半導体領域と、前記第１、第２及び第３半導体
領域内に形成され、前記半導体基板の主面の第１方向に
延在する溝と、前記溝内及び溝外に形成された絶縁膜
と、前記溝内及び溝外の絶縁膜上に形成された導電体と
を有する半導体装置であって、前記第１方向に垂直な第
２方向を含む平面内において、前記溝外に形成された導
電体の第２方向の幅は、前記溝内に形成された導電体の
第２方向の幅より大きく、前記第３半導体領域は、前記
溝外に形成された導電体の垂直下方及び垂直下方外に形
成され、かつ前記溝と接している。
【００１５】（４）前記手段（３）に記載の半導体装置
において、前記第３半導体領域は、前記溝外に形成され
た導電体の垂直下方に位置する第１部分と、前記溝外に
形成された導電体の垂直下方外に位置する第２部分とを
有し、前記第３半導体領域の第１部分は、ピーク濃度が
前記第３半導体領域の第２部分のピーク濃度よりも低
く、かつ前記第２半導体領域のピーク濃度よりも高い不
純物濃度に設定されている。
において、前記第３半導体領域は、前記溝外に形成され
た導電体の垂直下方に位置する第１部分と、前記溝外に
形成された導電体の垂直下方外に位置する第２部分とを
有し、前記第３半導体領域の第１部分は、ピーク濃度が
前記第３半導体領域の第２部分のピーク濃度よりも低
く、かつ前記第２半導体領域のピーク濃度よりも高い不
純物濃度に設定されている。
【００１６】（５）前記手段（３）に記載の半導体装置
において、前記半導体基板には、前記導電体をゲート電
極とし、前記第１半導体領域をドレインとし、前記第２
半導体領域をチャネル形成領域とし、前記第３半導体領
域をソース領域とするＭＩＳＦＥＴが形成されている。
において、前記半導体基板には、前記導電体をゲート電
極とし、前記第１半導体領域をドレインとし、前記第２
半導体領域をチャネル形成領域とし、前記第３半導体領
域をソース領域とするＭＩＳＦＥＴが形成されている。
【００１７】（６）前記手段（３）に記載の半導体装置
において、前記半導体基板には、前記溝の第２方向にお
ける２つの側面のうちの一方の側面側において、前記第
１半導体領域をドレイン領域とし、前記第２半導体領域
をチャネル形成領域とし、前記第３半導体領域をソース
領域とし、前記導電体をゲート電極とする第１ＭＩＳＦ
ＥＴが形成され、かつ前記溝の第２方向における２つの
側面のうちの他方の側面側において、前記第１半導体領
域をドレイン領域とし、前記第２半導体領域をチャネル
形成領域とし、前記第３半導体領域をソース領域とし、
前記導電体をゲート電極とする第２ＭＩＳＦＥＴが形成
されている。
において、前記半導体基板には、前記溝の第２方向にお
ける２つの側面のうちの一方の側面側において、前記第
１半導体領域をドレイン領域とし、前記第２半導体領域
をチャネル形成領域とし、前記第３半導体領域をソース
領域とし、前記導電体をゲート電極とする第１ＭＩＳＦ
ＥＴが形成され、かつ前記溝の第２方向における２つの
側面のうちの他方の側面側において、前記第１半導体領
域をドレイン領域とし、前記第２半導体領域をチャネル
形成領域とし、前記第３半導体領域をソース領域とし、
前記導電体をゲート電極とする第２ＭＩＳＦＥＴが形成
されている。
【００１８】（７）前記手段（６）に記載の半導体装置
において、前記溝の２つの側面側において、前記第３半
導体領域は、前記溝外に形成された導電体の垂直下方に
位置する第１部分と、前記溝外に形成された導電体の垂
直下方外に位置する第２部分とを有し、前記第３半導体
領域の第１部分は、ピーク濃度が前記第３半導体領域の
第２部分のピーク濃度よりも低く、かつ前記第２半導体
領域のピーク濃度よりも高い不純物濃度に設定されてい
る。
において、前記溝の２つの側面側において、前記第３半
導体領域は、前記溝外に形成された導電体の垂直下方に
位置する第１部分と、前記溝外に形成された導電体の垂
直下方外に位置する第２部分とを有し、前記第３半導体
領域の第１部分は、ピーク濃度が前記第３半導体領域の
第２部分のピーク濃度よりも低く、かつ前記第２半導体
領域のピーク濃度よりも高い不純物濃度に設定されてい
る。
【００１９】（８）半導体基板の主面の第１半導体領域
と、前記第１半導体領域内に形成され、前記第１半導体
領域と逆の導電型を持つ第２半導体領域と、前記第１及
び第２半導体領域内に形成され、前記半導体基板の主面
の第１方向に延在する溝と、前記第２半導体領域内にあ
って前記溝と接する位置に形成され、前記第１半導体領
域と同一導電型の第３半導体領域と、前記溝内及び溝外
に形成された絶縁膜と、前記溝内及び溝外の絶縁膜上に
形成された導電体とを有し、前記第１方向に垂直な第２
方向を含む平面内において、前記溝外に形成された導電
体の第２方向の幅は、前記溝内に形成された導電体の第
２方向の幅より大きく、前記第３半導体領域は、前記溝
に近い第１部分と遠い第２部分からなり、前記第３半導
体領域の第１部分は、前記第３半導体領域の第２部分よ
りも不純物濃度のピーク値が低く、前記第２半導体領域
よりも不純物濃度のピーク値が高い半導体装置の製造方
法であって、前記溝を形成する前に、前記第３半導体領
域の第１部分を形成する。
と、前記第１半導体領域内に形成され、前記第１半導体
領域と逆の導電型を持つ第２半導体領域と、前記第１及
び第２半導体領域内に形成され、前記半導体基板の主面
の第１方向に延在する溝と、前記第２半導体領域内にあ
って前記溝と接する位置に形成され、前記第１半導体領
域と同一導電型の第３半導体領域と、前記溝内及び溝外
に形成された絶縁膜と、前記溝内及び溝外の絶縁膜上に
形成された導電体とを有し、前記第１方向に垂直な第２
方向を含む平面内において、前記溝外に形成された導電
体の第２方向の幅は、前記溝内に形成された導電体の第
２方向の幅より大きく、前記第３半導体領域は、前記溝
に近い第１部分と遠い第２部分からなり、前記第３半導
体領域の第１部分は、前記第３半導体領域の第２部分よ
りも不純物濃度のピーク値が低く、前記第２半導体領域
よりも不純物濃度のピーク値が高い半導体装置の製造方
法であって、前記溝を形成する前に、前記第３半導体領
域の第１部分を形成する。
【００２０】（９）前記手段（８）に記載の半導体装置
の製造方法において、前記導電体を形成した後に、前記
第３半導体領域の第２部分を形成する。
の製造方法において、前記導電体を形成した後に、前記
第３半導体領域の第２部分を形成する。
【００２１】（１０）前記手段（８）に記載の半導体装
置の製造方法において、前記導電体はゲート電極であ
り、前記第１半導体領域はドレイン領域であり、前記第
２半導体領域はチャネル形成領域であり、前記第３半導
体領域はソース領域である。
置の製造方法において、前記導電体はゲート電極であ
り、前記第１半導体領域はドレイン領域であり、前記第
２半導体領域はチャネル形成領域であり、前記第３半導
体領域はソース領域である。
【００２２】（１１）半導体基板の主面の第１半導体領
域と、前記第１半導体領域上に形成され、前記第１半導
体領域と逆の導電型を持つ第２半導体領域と、前記第１
及び第２半導体領域内に形成され、前記半導体基板の主
面の第１方向に延在する溝と、前記第１及び第２半導体
領域内にあって前記溝に接する位置に形成され、前記第
１半導体領域と同一導電型の第３半導体領域と、前記溝
内及び溝外に形成された絶縁膜と、前記溝内及び溝外の
絶縁膜上に形成された導電体とを有する半導体装置であ
って、前記第１方向に垂直な第２方向を含む平面内にお
いて、前記溝外に形成された導電体の第２方向の幅は、
前記溝内に形成された導電体の第２方向の幅より大き
く、前記第３半導体領域は、更に、前記溝に近い第１部
分と遠い第２部分からなり、前記第３半導体領域の第１
部分の不純物濃度ピークは、前記第３半導体領域の第２
部分の不純物濃度ピークより低い。
域と、前記第１半導体領域上に形成され、前記第１半導
体領域と逆の導電型を持つ第２半導体領域と、前記第１
及び第２半導体領域内に形成され、前記半導体基板の主
面の第１方向に延在する溝と、前記第１及び第２半導体
領域内にあって前記溝に接する位置に形成され、前記第
１半導体領域と同一導電型の第３半導体領域と、前記溝
内及び溝外に形成された絶縁膜と、前記溝内及び溝外の
絶縁膜上に形成された導電体とを有する半導体装置であ
って、前記第１方向に垂直な第２方向を含む平面内にお
いて、前記溝外に形成された導電体の第２方向の幅は、
前記溝内に形成された導電体の第２方向の幅より大き
く、前記第３半導体領域は、更に、前記溝に近い第１部
分と遠い第２部分からなり、前記第３半導体領域の第１
部分の不純物濃度ピークは、前記第３半導体領域の第２
部分の不純物濃度ピークより低い。
【００２３】（１２）前記手段（１１）に記載の半導体
装置において、前記第３半導体領域の第１部分は、前記
溝外に形成された導電体の垂直下方に形成されている。
装置において、前記第３半導体領域の第１部分は、前記
溝外に形成された導電体の垂直下方に形成されている。
【００２４】（１３）前記手段（１１）に記載の半導体
装置において、前記第３半導体領域の第２部分は、前記
溝外に形成された導電体の垂直下方外に形成されてい
る。
装置において、前記第３半導体領域の第２部分は、前記
溝外に形成された導電体の垂直下方外に形成されてい
る。
【００２５】（１４）前記手段（１１）に記載の半導体
装置において、前記半導体基板には、前記導電体をゲー
ト電極とし、前記第１半導体領域をドレイン領域とし、
前記第２半導体領域をチャネル形成領域とし、前記第３
半導体領域をソース領域とするＭＩＳＦＥＴが形成され
ている。
装置において、前記半導体基板には、前記導電体をゲー
ト電極とし、前記第１半導体領域をドレイン領域とし、
前記第２半導体領域をチャネル形成領域とし、前記第３
半導体領域をソース領域とするＭＩＳＦＥＴが形成され
ている。
【００２６】（１５）以下の工程を有することを特徴と
する半導体装置の製造方法： （ａ）半導体基板の主面に第１半導体領域を形成する工
程と、（ｂ）前記第１半導体領域内に前記第１半導体領
域と逆の導電型を持つ第２半導体領域を形成する工程
と、（ｃ）前記第１及び第２半導体領域内に、前記半導
体基板の主面の第１方向に延在する溝を形成する工程
と、（ｄ）前記溝内及び溝外に導電体を形成する工程
と、（ｅ）前記工程（ｄ）の後に、前記第２半導体領域
に接する領域に、前記第２半導体領域と同じ導電型を持
ち、前記第２半導体領域の不純物濃度よりも高い不純物
濃度を持つ第３半導体領域を形成する工程。
する半導体装置の製造方法： （ａ）半導体基板の主面に第１半導体領域を形成する工
程と、（ｂ）前記第１半導体領域内に前記第１半導体領
域と逆の導電型を持つ第２半導体領域を形成する工程
と、（ｃ）前記第１及び第２半導体領域内に、前記半導
体基板の主面の第１方向に延在する溝を形成する工程
と、（ｄ）前記溝内及び溝外に導電体を形成する工程
と、（ｅ）前記工程（ｄ）の後に、前記第２半導体領域
に接する領域に、前記第２半導体領域と同じ導電型を持
ち、前記第２半導体領域の不純物濃度よりも高い不純物
濃度を持つ第３半導体領域を形成する工程。
【００２７】（１６）前記手段（１５）に記載の半導体
装置の製造方法において、前記第１方向に垂直な第２方
向を含む平面内において、前記溝外に形成された導電体
の第２方向の幅は、前記溝内に形成された導電体の第２
方向の幅より大きい。
装置の製造方法において、前記第１方向に垂直な第２方
向を含む平面内において、前記溝外に形成された導電体
の第２方向の幅は、前記溝内に形成された導電体の第２
方向の幅より大きい。
【００２８】（１７）以下の工程を有することを特徴と
する半導体装置の製造方法： （ａ）半導体基板の主面に第１半導体領域を形成する工
程と、（ｂ）前記第１半導体領域内に前記第１半導体領
域と逆の導電型を持つ第１不純物を打ち込む工程と、
（ｃ）前記第１半導体領域内に、前記半導体基板の主面
の第１方向に延在する溝を形成する工程と、（ｄ）前記
溝内及び溝外に導電体を形成する工程と、（ｅ）前記工
程（ｄ）の後に、前記半導体基板に、前記第１不純物と
同じ導電型を持ち、前記第１不純物の打ち込みよりもド
ーズ量の大きい第２不純物の打ち込みを行う工程。
する半導体装置の製造方法： （ａ）半導体基板の主面に第１半導体領域を形成する工
程と、（ｂ）前記第１半導体領域内に前記第１半導体領
域と逆の導電型を持つ第１不純物を打ち込む工程と、
（ｃ）前記第１半導体領域内に、前記半導体基板の主面
の第１方向に延在する溝を形成する工程と、（ｄ）前記
溝内及び溝外に導電体を形成する工程と、（ｅ）前記工
程（ｄ）の後に、前記半導体基板に、前記第１不純物と
同じ導電型を持ち、前記第１不純物の打ち込みよりもド
ーズ量の大きい第２不純物の打ち込みを行う工程。
【００２９】（１８）前記手段（１７）に記載の半導体
装置の製造方法において、前記第１方向に垂直な第２方
向を含む平面内において、前記溝外に形成された導電体
の第２方向の幅は、前記溝内に形成された導電体の第２
方向の幅より大きい。
装置の製造方法において、前記第１方向に垂直な第２方
向を含む平面内において、前記溝外に形成された導電体
の第２方向の幅は、前記溝内に形成された導電体の第２
方向の幅より大きい。
【００３０】（１９）前記手段（１７）に記載の半導体
装置の製造方法において、前記工程（ｂ）の後に、更
に、（ｆ）前記半導体基板に熱処理を行う工程を含む。
装置の製造方法において、前記工程（ｂ）の後に、更
に、（ｆ）前記半導体基板に熱処理を行う工程を含む。
【００３１】（２０）前記手段（１９）に記載の半導体
装置の製造方法において、前記工程（ｆ）の熱処理温度
は、９００℃以上である。
装置の製造方法において、前記工程（ｆ）の熱処理温度
は、９００℃以上である。
【００３２】（２１）前記手段（１７）に記載の半導体
装置の製造方法において、前記工程（ｃ）と（ｄ）との
間に、更に、前記溝内に絶縁膜を形成する工程を含む。
装置の製造方法において、前記工程（ｃ）と（ｄ）との
間に、更に、前記溝内に絶縁膜を形成する工程を含む。
【００３３】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。
【００３４】（実施形態１）本実施形態では、パワーＭ
ＩＳＦＥＴを有する半導体装置に本発明を適用した例に
ついて説明する。
ＩＳＦＥＴを有する半導体装置に本発明を適用した例に
ついて説明する。
【００３５】図１は、本発明の実施形態１である半導体
装置の概略構成を示す平面レイアウト図であり、図２
は、図１の半導体装置のゲート電極パターンを示す模式
的平面図であり、図３は、図２に示す領域Ａの部分を拡
大した模式的平面図であり、図４は、図３のＡ−Ａ線に
沿う模式的断面図であり、図５は、図４の一部を拡大し
た模式的断面図であり、図６は、図４の一部を拡大した
模式的断面図であり、図７において、（ａ）は図６のＢ
−Ｂ’線に沿う不純物濃度分布図、（ｂ）は図６のＣ−
Ｃ’線に沿う不純物濃度分布図である。
装置の概略構成を示す平面レイアウト図であり、図２
は、図１の半導体装置のゲート電極パターンを示す模式
的平面図であり、図３は、図２に示す領域Ａの部分を拡
大した模式的平面図であり、図４は、図３のＡ−Ａ線に
沿う模式的断面図であり、図５は、図４の一部を拡大し
た模式的断面図であり、図６は、図４の一部を拡大した
模式的断面図であり、図７において、（ａ）は図６のＢ
−Ｂ’線に沿う不純物濃度分布図、（ｂ）は図６のＣ−
Ｃ’線に沿う不純物濃度分布図である。
【００３６】本実施形態の半導体装置は、図１に示すよ
うに、平面が方形状の半導体チップ２０を主体に構成さ
れている。半導体チップ２０の主面（回路形成面）に
は、ソース電極層１７及びゲート電極層１８が配置され
ている。ソース電極層１７及びゲート電極層１８は、外
部端子（ボンディングパッド）として使用され、外部と
の電気的な導通の仲介を行うボンディングワイヤ等の接
続手段が接続される。半導体チップ２０の主面と反対側
の裏面には、ドレイン電極層が配置されている。
うに、平面が方形状の半導体チップ２０を主体に構成さ
れている。半導体チップ２０の主面（回路形成面）に
は、ソース電極層１７及びゲート電極層１８が配置され
ている。ソース電極層１７及びゲート電極層１８は、外
部端子（ボンディングパッド）として使用され、外部と
の電気的な導通の仲介を行うボンディングワイヤ等の接
続手段が接続される。半導体チップ２０の主面と反対側
の裏面には、ドレイン電極層が配置されている。
【００３７】半導体装置にはパワーＭＩＳＦＥＴが搭載
されている。パワーＭＩＳＦＥＴは、大電力を得るた
め、微細パターンのＭＩＳＦＥＴを複数並列に接続した
マルチセル構造になっている。本実施形態のパワーＭＩ
ＳＦＥＴは、図２及び図３に示すように、半導体チップ
２０の主面の第１方向及びこの第１方向に垂直な第２方
を含む平面内において、第１方向に沿って延在するセル
Ｃｅを第２方向に沿って複数配置したストライプ状のセ
ルレイアウトになっている。
されている。パワーＭＩＳＦＥＴは、大電力を得るた
め、微細パターンのＭＩＳＦＥＴを複数並列に接続した
マルチセル構造になっている。本実施形態のパワーＭＩ
ＳＦＥＴは、図２及び図３に示すように、半導体チップ
２０の主面の第１方向及びこの第１方向に垂直な第２方
を含む平面内において、第１方向に沿って延在するセル
Ｃｅを第２方向に沿って複数配置したストライプ状のセ
ルレイアウトになっている。
【００３８】半導体チップ２０は、図４に示すように、
半導体基板（半導体基体）１を主体に構成されている。
半導体基板１としては、例えば、単結晶シリコンからな
るn+型半導体層１ａの主面上に単結晶シリコンからなる
n-型半導体層１ｂが設けられた半導体基板を用いてい
る。n-型半導体層１ｂはn+型半導体層１ａよりも低不純
物濃度に設定されている。n-型半導体層１ａは例えば
１．０Ｅ１６cm−３程度の不純物濃度に設定され、n+型
半導体層１ａは例えば２．０Ｅ１９cm−３程度の不純物
濃度に設定されている。
半導体基板（半導体基体）１を主体に構成されている。
半導体基板１としては、例えば、単結晶シリコンからな
るn+型半導体層１ａの主面上に単結晶シリコンからなる
n-型半導体層１ｂが設けられた半導体基板を用いてい
る。n-型半導体層１ｂはn+型半導体層１ａよりも低不純
物濃度に設定されている。n-型半導体層１ａは例えば
１．０Ｅ１６cm−３程度の不純物濃度に設定され、n+型
半導体層１ａは例えば２．０Ｅ１９cm−３程度の不純物
濃度に設定されている。
【００３９】半導体基板１には、複数の微細なＭＩＳＦ
ＥＴが形成されている。各ＭＩＳＦＥＴは、主に、チャ
ネル形成領域、ゲート絶縁膜、ゲート電極９、ソース領
域及びドレイン領域を有する構成になっている。チャネ
ル形成領域は、例えばn-型半導体層１ｂ内に設けられた
p-型半導体領域（ウエル領域）３で形成されている。ゲ
ート絶縁膜は、例えば絶縁膜である酸化シリコン膜７で
形成されている。ソース領域は、ｐ型半導体領域３内に
設けられたｎ型半導体領域４と、ｐ型半導体領域３内に
ｎ型半導体領域４と接して設けられたn+型半導体領域１
１とで形成されている。ドレイン領域は、n-型半導体層
１ｂ及びn+型半導体層１ａで形成されている。
ＥＴが形成されている。各ＭＩＳＦＥＴは、主に、チャ
ネル形成領域、ゲート絶縁膜、ゲート電極９、ソース領
域及びドレイン領域を有する構成になっている。チャネ
ル形成領域は、例えばn-型半導体層１ｂ内に設けられた
p-型半導体領域（ウエル領域）３で形成されている。ゲ
ート絶縁膜は、例えば絶縁膜である酸化シリコン膜７で
形成されている。ソース領域は、ｐ型半導体領域３内に
設けられたｎ型半導体領域４と、ｐ型半導体領域３内に
ｎ型半導体領域４と接して設けられたn+型半導体領域１
１とで形成されている。ドレイン領域は、n-型半導体層
１ｂ及びn+型半導体層１ａで形成されている。
【００４０】半導体基板１の主面には、深さ方向に向か
って窪む溝６が形成されている。この溝６は、半導体基
板１の主面の第１方向に沿って延在し、セルＣｅ毎に設
けられている。半導体基板１の主面と反対側の裏面（他
の主面）には、n+型半導体層１ａと接してドレイン電極
層１９が設けられている。このドレイン電極層１９は、
例えば金（Ａｕ）を主材料とする金属膜で形成されてい
る。
って窪む溝６が形成されている。この溝６は、半導体基
板１の主面の第１方向に沿って延在し、セルＣｅ毎に設
けられている。半導体基板１の主面と反対側の裏面（他
の主面）には、n+型半導体層１ａと接してドレイン電極
層１９が設けられている。このドレイン電極層１９は、
例えば金（Ａｕ）を主材料とする金属膜で形成されてい
る。
【００４１】酸化シリコン膜７は溝６の内外に亘って形
成され、ゲート電極９は酸化シリコン膜７上に形成され
た導電体で構成されている。本実施形態において、ゲー
ト電極９は、溝６の内部に酸化シリコン膜７を介在して
埋め込まれた第１部分（埋め込み部分）９ａと、この第
１部分９ａに連なり、溝６から突出する第２部分（突出
部分）９ｂとを有する構成になっている。第１部分９ａ
及び第２部分９ｂは溝６の延在方向に沿って形成されて
いる。即ち、パワーＭＩＳＦＥＴはトレンチゲート構造
になっている。
成され、ゲート電極９は酸化シリコン膜７上に形成され
た導電体で構成されている。本実施形態において、ゲー
ト電極９は、溝６の内部に酸化シリコン膜７を介在して
埋め込まれた第１部分（埋め込み部分）９ａと、この第
１部分９ａに連なり、溝６から突出する第２部分（突出
部分）９ｂとを有する構成になっている。第１部分９ａ
及び第２部分９ｂは溝６の延在方向に沿って形成されて
いる。即ち、パワーＭＩＳＦＥＴはトレンチゲート構造
になっている。
【００４２】ゲート電極９は、例えば、主に、抵抗値を
低減する不純物が導入されたポリシリコン（多結晶シリ
コン）膜８ａと、このポリシリコン膜８ａよりも導電性
が高いタングステンシリサイド（ＷＳｉ）膜８ｂとを有
する構成になっている。本実施形態において、ゲート電
極９の第１部分９ａはポリシリコン膜８ａで形成され、
第２部分９ｂはポリシリコン膜８ａ及びこのポリシリコ
ン膜８ａ上に設けられたＷＳｉ膜８ｂで構成されてい
る。
低減する不純物が導入されたポリシリコン（多結晶シリ
コン）膜８ａと、このポリシリコン膜８ａよりも導電性
が高いタングステンシリサイド（ＷＳｉ）膜８ｂとを有
する構成になっている。本実施形態において、ゲート電
極９の第１部分９ａはポリシリコン膜８ａで形成され、
第２部分９ｂはポリシリコン膜８ａ及びこのポリシリコ
ン膜８ａ上に設けられたＷＳｉ膜８ｂで構成されてい
る。
【００４３】各ＭＩＳＦＥＴは、半導体基板１の主面か
ら深さ方向に向かって、ｎ型半導体領域４及びn+型半導
体領域１１からなるソース領域、ｐ型半導体領域３から
なるチャネル形成領域、n-型半導体層１ｂ及びn+型半導
体層１ａからなるドレイン領域を順次配置した構成にな
っている。即ち、各ＭＩＳＦＥＴは、半導体基板１の厚
さ方向に電流が流れる縦型で構成され、更に、ソース領
域とドレイン領域との間（ゲート電極下）のチャネル形
成領域に電子のチャネル（導電通路）ができるｎチャネ
ル導電型で構成されている。
ら深さ方向に向かって、ｎ型半導体領域４及びn+型半導
体領域１１からなるソース領域、ｐ型半導体領域３から
なるチャネル形成領域、n-型半導体層１ｂ及びn+型半導
体層１ａからなるドレイン領域を順次配置した構成にな
っている。即ち、各ＭＩＳＦＥＴは、半導体基板１の厚
さ方向に電流が流れる縦型で構成され、更に、ソース領
域とドレイン領域との間（ゲート電極下）のチャネル形
成領域に電子のチャネル（導電通路）ができるｎチャネ
ル導電型で構成されている。
【００４４】ゲート電極９の第２部分９ｂの主面（上
面）は、この第２部分９ｂと同一のパターンで形成され
た絶縁膜１０で覆われ、第２部分９ｂの第２方向におけ
る２つの側面は、この第２部分９ｂに対して自己整合で
形成されたサイドウォールスペーサ１３で覆われてい
る。絶縁膜１０及びサイドウォールスペーサ１３は、例
えば酸化シリコン膜等の絶縁膜で形成されている。
面）は、この第２部分９ｂと同一のパターンで形成され
た絶縁膜１０で覆われ、第２部分９ｂの第２方向におけ
る２つの側面は、この第２部分９ｂに対して自己整合で
形成されたサイドウォールスペーサ１３で覆われてい
る。絶縁膜１０及びサイドウォールスペーサ１３は、例
えば酸化シリコン膜等の絶縁膜で形成されている。
【００４５】半導体基板１の主面には、深さ方向に向か
って窪む溝１４が形成されている。この溝１４は、第１
方向に沿って延在し、各々のゲート電極９間に設けられ
ている。溝１４の下にはp+型半導体領域１５が設けら
れ、このp+型半導体領域１５はｐ型半導体領域３内に形
成されている。
って窪む溝１４が形成されている。この溝１４は、第１
方向に沿って延在し、各々のゲート電極９間に設けられ
ている。溝１４の下にはp+型半導体領域１５が設けら
れ、このp+型半導体領域１５はｐ型半導体領域３内に形
成されている。
【００４６】半導体基板１の主面上にはゲート電極９の
第２部分９ｂを覆うようにしてバリアメタル膜１６が形
成され、このバリアメタル膜１６上にはソース電極層１
７が形成されている。ソース電極層１７は、バリアメタ
ル膜１６を介在して、n+型半導体領域１１及びp+型半導
体領域１５と電気的に接続されている。ゲート電極９の
第２部分９ｂは、絶縁膜１０及びサイドウォールスペー
サ１３によって、バリアメタル膜１６及びソース電極層
１７と電気的に分離されている。
第２部分９ｂを覆うようにしてバリアメタル膜１６が形
成され、このバリアメタル膜１６上にはソース電極層１
７が形成されている。ソース電極層１７は、バリアメタ
ル膜１６を介在して、n+型半導体領域１１及びp+型半導
体領域１５と電気的に接続されている。ゲート電極９の
第２部分９ｂは、絶縁膜１０及びサイドウォールスペー
サ１３によって、バリアメタル膜１６及びソース電極層
１７と電気的に分離されている。
【００４７】各ＭＩＳＦＥＴのゲート電極９は、複数の
セルＣｅが配置されたセルアレイ部を囲むようにして延
在するゲート引き出し用配線と一体に形成され、このゲ
ート引き出し用配線はゲート電極層１８と電気的に接続
されている。ゲート電極層１８はソース電極層１７と同
一の層に形成され、例えばアルミニウム若しくはアルミ
ニウムを主体とする合金からなる金属膜で形成されてい
る。
セルＣｅが配置されたセルアレイ部を囲むようにして延
在するゲート引き出し用配線と一体に形成され、このゲ
ート引き出し用配線はゲート電極層１８と電気的に接続
されている。ゲート電極層１８はソース電極層１７と同
一の層に形成され、例えばアルミニウム若しくはアルミ
ニウムを主体とする合金からなる金属膜で形成されてい
る。
【００４８】図４及び図５に示すように、ゲート電極９
は、半導体基板１に形成された溝６の内部に酸化シリコ
ン膜７を介在して埋め込まれた第１部分９ａと、この第
１部分９ａに連なり、溝６から突出する第２部分（突出
部分）９ｂとを有する構成になっている。このような構
成にすることにより、第１部分９ａの第２方向の幅Ｗ１
は溝６の第２方向の幅６Ｗを縮小すると縮小されるが、
第２部分９ｂの第２方向の幅Ｗ２は溝６の第２方向の幅
６Ｗを縮小しても縮小されないため、溝６の幅６Ｗの縮
小に伴うゲート抵抗（Ｒｇ）の増大を抑制することがで
きる。
は、半導体基板１に形成された溝６の内部に酸化シリコ
ン膜７を介在して埋め込まれた第１部分９ａと、この第
１部分９ａに連なり、溝６から突出する第２部分（突出
部分）９ｂとを有する構成になっている。このような構
成にすることにより、第１部分９ａの第２方向の幅Ｗ１
は溝６の第２方向の幅６Ｗを縮小すると縮小されるが、
第２部分９ｂの第２方向の幅Ｗ２は溝６の第２方向の幅
６Ｗを縮小しても縮小されないため、溝６の幅６Ｗの縮
小に伴うゲート抵抗（Ｒｇ）の増大を抑制することがで
きる。
【００４９】半導体基板１の主面の第１方向に垂直な第
２方向を含む平面内において、ゲート電極９の第２部分
９ｂの第２方向における幅Ｗ２は、第１部分９ａの第２
方向における幅Ｗ１よりも大きくなっている。このよう
な構成にすることにより、第２部分９ｂにおける抵抗を
下げることができるため、溝６の幅６Ｗの縮小に伴うゲ
ート抵抗（Ｒｇ）の増大を更に抑制することができる。
なお、ゲート電極９の第２部分９ｂにおいて庇上に張り
出た張り出し部と半導体基板１の主面との間には酸化シ
リコン膜７が介在され、この酸化シリコン膜７によって
両者は絶縁分離されている。
２方向を含む平面内において、ゲート電極９の第２部分
９ｂの第２方向における幅Ｗ２は、第１部分９ａの第２
方向における幅Ｗ１よりも大きくなっている。このよう
な構成にすることにより、第２部分９ｂにおける抵抗を
下げることができるため、溝６の幅６Ｗの縮小に伴うゲ
ート抵抗（Ｒｇ）の増大を更に抑制することができる。
なお、ゲート電極９の第２部分９ｂにおいて庇上に張り
出た張り出し部と半導体基板１の主面との間には酸化シ
リコン膜７が介在され、この酸化シリコン膜７によって
両者は絶縁分離されている。
【００５０】ゲート電極９の第２部分９ｂの厚さｔは、
第１部分９ａの幅Ｗ１よりも厚くなっている。このよう
に構成することにより、第２部分９ｂにおける抵抗を下
げることができるため、溝６の幅６Ｗの縮小に伴うゲー
ト抵抗（Ｒｇ）の増大を更に抑制することができる。
第１部分９ａの幅Ｗ１よりも厚くなっている。このよう
に構成することにより、第２部分９ｂにおける抵抗を下
げることができるため、溝６の幅６Ｗの縮小に伴うゲー
ト抵抗（Ｒｇ）の増大を更に抑制することができる。
【００５１】ゲート電極９の第１部分９ａはポリシリコ
ン膜８ａで形成され、第２部分９ｂはポリシリコン膜８
ａ及びこのポリシリコン膜８ａ上に設けられたＷＳｉ膜
８ｂで構成されている。このような構成にすることによ
り、第２部分９ｂにおける抵抗を下げることができるた
め、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増
大を更に抑制することができる。
ン膜８ａで形成され、第２部分９ｂはポリシリコン膜８
ａ及びこのポリシリコン膜８ａ上に設けられたＷＳｉ膜
８ｂで構成されている。このような構成にすることによ
り、第２部分９ｂにおける抵抗を下げることができるた
め、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）の増
大を更に抑制することができる。
【００５２】１つのセルＣｅには２つのＭＩＳＦＥＴが
形成されている。この２つのＭＩＳＦＥＴはゲート電極
９を共用している。一方のＭＩＳＦＥＴは、ゲート電極
９の第１部分９ａの第１方向において互いに反対側の２
つの側面のうちの一方の側面側にチャネルが形成され、
他方のＭＩＳＦＥＴは、ゲート電極９の第１部分９ａの
第１方向において互いに反対側の２つの側面のうちの他
方の側面側にチャネルが形成される。
形成されている。この２つのＭＩＳＦＥＴはゲート電極
９を共用している。一方のＭＩＳＦＥＴは、ゲート電極
９の第１部分９ａの第１方向において互いに反対側の２
つの側面のうちの一方の側面側にチャネルが形成され、
他方のＭＩＳＦＥＴは、ゲート電極９の第１部分９ａの
第１方向において互いに反対側の２つの側面のうちの他
方の側面側にチャネルが形成される。
【００５３】ソース領域は、溝６に近いｎ型半導体領域
４と溝６から遠いn+型半導体領域１１とで構成されてい
る。ｎ型半導体領域４は、ゲート電極９の第２部分９ｂ
の垂直下方に溝６と接して形成され、n+型半導体領域１
１は、ゲート電極９の第２部分９ｂの垂直下方外にｎ型
半導体領域４と接して形成されている。即ち、ソース領
域は、ゲート電極９の第２部分９ｂの垂直下方に溝６と
接して形成されたｎ型半導体領域４と、ゲート電極９の
第２部分９ｂの垂直下方外にｎ型半導体領域４と接して
形成されたn+型半導体領域１１とを有する構成になって
いる。
４と溝６から遠いn+型半導体領域１１とで構成されてい
る。ｎ型半導体領域４は、ゲート電極９の第２部分９ｂ
の垂直下方に溝６と接して形成され、n+型半導体領域１
１は、ゲート電極９の第２部分９ｂの垂直下方外にｎ型
半導体領域４と接して形成されている。即ち、ソース領
域は、ゲート電極９の第２部分９ｂの垂直下方に溝６と
接して形成されたｎ型半導体領域４と、ゲート電極９の
第２部分９ｂの垂直下方外にｎ型半導体領域４と接して
形成されたn+型半導体領域１１とを有する構成になって
いる。
【００５４】ここで、ｎ型半導体領域４がない場合、即
ち、溝６からソース領域が離間して配置された場合、溝
６を基準にしてゲート電極９を形成する時のマスクの合
わせずれによって、ゲート電極９の第１部分９ａの一方
の側面側にチャネル形成領域を有するＭＩＳＦＥＴのチ
ャネル長と、ゲート電極９の第２部分９ａの他方の側面
側にチャネル形成領域を有するＭＩＳＦＥＴのチャネル
長とが異なった構造になってしまうため、パワーＭＩＳ
ＦＥＴのオン抵抗（Ｒon）や閾値電圧（Ｖth）等の特性
がばらついてしまう。これを対策するには、ソース領域
を深く形成する必要があるが、この場合、チャネル形成
領域及び溝６も深く形成しなければならない。幅が狭く
深い溝６を形成することは加工プロセス上極めて困難な
ため、微細化を進め難い。また、ソース領域、チャネル
形成領域及び溝６が深いと、寄生容量が増大するため、
スイッチング損失が増大してしまう。
ち、溝６からソース領域が離間して配置された場合、溝
６を基準にしてゲート電極９を形成する時のマスクの合
わせずれによって、ゲート電極９の第１部分９ａの一方
の側面側にチャネル形成領域を有するＭＩＳＦＥＴのチ
ャネル長と、ゲート電極９の第２部分９ａの他方の側面
側にチャネル形成領域を有するＭＩＳＦＥＴのチャネル
長とが異なった構造になってしまうため、パワーＭＩＳ
ＦＥＴのオン抵抗（Ｒon）や閾値電圧（Ｖth）等の特性
がばらついてしまう。これを対策するには、ソース領域
を深く形成する必要があるが、この場合、チャネル形成
領域及び溝６も深く形成しなければならない。幅が狭く
深い溝６を形成することは加工プロセス上極めて困難な
ため、微細化を進め難い。また、ソース領域、チャネル
形成領域及び溝６が深いと、寄生容量が増大するため、
スイッチング損失が増大してしまう。
【００５５】これに対し、本実施形態では、ゲート電極
９の第２部分９ｂの垂直下方に溝６と接してｎ型半導体
領域４が設けられた構造、即ち、溝６にソース領域が接
する構造となっているため、溝６を基準にしてゲート電
極９を形成する時のマスクの合わせずれが生じても、ゲ
ート電極９の第１部分９ａの一方の側面側におけるチャ
ネル長と、ゲート電極９の第１部分９ａの他方の側面側
におけるチャネル長とが一定になるため、オン抵抗や閾
値電圧等のバラツキを抑制することができる。これによ
り、安定で再現性の良いトランジスタ特性を得ることが
できる。
９の第２部分９ｂの垂直下方に溝６と接してｎ型半導体
領域４が設けられた構造、即ち、溝６にソース領域が接
する構造となっているため、溝６を基準にしてゲート電
極９を形成する時のマスクの合わせずれが生じても、ゲ
ート電極９の第１部分９ａの一方の側面側におけるチャ
ネル長と、ゲート電極９の第１部分９ａの他方の側面側
におけるチャネル長とが一定になるため、オン抵抗や閾
値電圧等のバラツキを抑制することができる。これによ
り、安定で再現性の良いトランジスタ特性を得ることが
できる。
【００５６】また、深いソース領域を形成する必要がな
いため、チャネル形成領域及び溝６を浅くすることがで
き、微細化し易くなる。また、深いソース領域を形成す
る必要がないため、寄生容量の増大を抑制できる。これ
により、スイッチング損失の増大を抑制することができ
る。
いため、チャネル形成領域及び溝６を浅くすることがで
き、微細化し易くなる。また、深いソース領域を形成す
る必要がないため、寄生容量の増大を抑制できる。これ
により、スイッチング損失の増大を抑制することができ
る。
【００５７】図７に示すように、n+型半導体領域１１
は、例えばピーク濃度が１Ｅ２０〜５Ｅ２０ｃｍ−３程
度の不純物濃度に設定され、ｎ型半導体領域４は、例え
ばピーク濃度が１Ｅ１８〜１Ｅ２０ｃｍ−３程度の不純
物濃度に設定され、ｐ型半導体領域３は、例えばピーク
濃度が１Ｅ１６〜１Ｅ１８ｃｍ−３程度の不純物濃度に
設定されている。即ち、ｎ型半導体領域４は、n+型半導
体領域１１よりも低く、ｐ型半導体領域３よりも高い不
純物濃度に設定されている。このような濃度関係にする
理由を以下に示す。
は、例えばピーク濃度が１Ｅ２０〜５Ｅ２０ｃｍ−３程
度の不純物濃度に設定され、ｎ型半導体領域４は、例え
ばピーク濃度が１Ｅ１８〜１Ｅ２０ｃｍ−３程度の不純
物濃度に設定され、ｐ型半導体領域３は、例えばピーク
濃度が１Ｅ１６〜１Ｅ１８ｃｍ−３程度の不純物濃度に
設定されている。即ち、ｎ型半導体領域４は、n+型半導
体領域１１よりも低く、ｐ型半導体領域３よりも高い不
純物濃度に設定されている。このような濃度関係にする
理由を以下に示す。
【００５８】n+型半導体領域１１は、ソース電極層１７
とオーミックコンタクトするために１Ｅ２０〜５Ｅ２０
ｃｍ−３程度に高濃度にする必要がある。ｎ型半導体領
域４をn+型半導体領域１１と同程度まで高濃度化してし
まうと、ｎ型半導体領域４が深くなり過ぎてチャネル長
が著しく短く成ってしまう。そうすると、パンチスルー
し易くなってしまうため、十分な耐圧がえられなくなっ
てしまう。
とオーミックコンタクトするために１Ｅ２０〜５Ｅ２０
ｃｍ−３程度に高濃度にする必要がある。ｎ型半導体領
域４をn+型半導体領域１１と同程度まで高濃度化してし
まうと、ｎ型半導体領域４が深くなり過ぎてチャネル長
が著しく短く成ってしまう。そうすると、パンチスルー
し易くなってしまうため、十分な耐圧がえられなくなっ
てしまう。
【００５９】ｎ型半導体領域４をn+型半導体領域１１と
同程度まで高濃度化した場合、ｎ型半導体領域４が深く
なってしまう理由は、形成後に受ける熱処理が異なるか
らである。n+型半導体領域１１はゲート電極加工後に形
成するため、活性化するのに必要な熱処理例えば９００
℃、２０分程度さえ行えばよいが、ｎ型半導体領域４
は、溝６やゲート電極を形成する前の工程で既に形成し
ておく必要があるため、ゲート酸化工程等の熱処理工程
が増えてしまい、ｎ型半導体領域４が深くなってしま
う。
同程度まで高濃度化した場合、ｎ型半導体領域４が深く
なってしまう理由は、形成後に受ける熱処理が異なるか
らである。n+型半導体領域１１はゲート電極加工後に形
成するため、活性化するのに必要な熱処理例えば９００
℃、２０分程度さえ行えばよいが、ｎ型半導体領域４
は、溝６やゲート電極を形成する前の工程で既に形成し
ておく必要があるため、ゲート酸化工程等の熱処理工程
が増えてしまい、ｎ型半導体領域４が深くなってしま
う。
【００６０】このように、ｎ型半導体領域４を、n+型半
導体領域１１よりも低く、ｐ型半導体領域３よりも高い
不純物濃度に設定することにより、ｎ型半導体領域４を
浅く形成することができるため、十分な耐圧を得ること
ができる。
導体領域１１よりも低く、ｐ型半導体領域３よりも高い
不純物濃度に設定することにより、ｎ型半導体領域４を
浅く形成することができるため、十分な耐圧を得ること
ができる。
【００６１】次に、半導体装置の製造について、図８か
ら図１８を用いて説明する。図８乃至図１８は半導体装
置の製造工程中における模式的断面図である。
ら図１８を用いて説明する。図８乃至図１８は半導体装
置の製造工程中における模式的断面図である。
【００６２】まず、図８に示す半導体基板１を準備し、
その後、半導体基板１の主面に絶縁膜２を形成する。
その後、半導体基板１の主面に絶縁膜２を形成する。
【００６３】次に、図９に示すように、半導体基板１の
主面にｐ型半導体領域３を形成する。ｐ型半導体領域３
は、半導体基板１の主面に不純物（例えばボロン）をイ
オン打ち込み法で導入し、その後、活性化する熱処理を
施すことによって形成される。
主面にｐ型半導体領域３を形成する。ｐ型半導体領域３
は、半導体基板１の主面に不純物（例えばボロン）をイ
オン打ち込み法で導入し、その後、活性化する熱処理を
施すことによって形成される。
【００６４】次に、図１０に示すように、ｐ型半導体領
域３の主面にｎ型半導体領域４を形成する。ｎ型半導体
領域４は、ｐ型半導体領域３の主面に不純物（例えば砒
素）をイオン打ち込み法で導入し、その後、活性化する
熱処理を施すことによって形成される。不純物の導入
は、例えば、ドーズ量が１Ｅ１４〜５Ｅ１４ｃｍ−２程
度、エネルギー量が８０Ｋｅｖ程度の条件下で行われ
る。不純物を活性化する熱処理は、９００℃以上の条件
下で行われる。
域３の主面にｎ型半導体領域４を形成する。ｎ型半導体
領域４は、ｐ型半導体領域３の主面に不純物（例えば砒
素）をイオン打ち込み法で導入し、その後、活性化する
熱処理を施すことによって形成される。不純物の導入
は、例えば、ドーズ量が１Ｅ１４〜５Ｅ１４ｃｍ−２程
度、エネルギー量が８０Ｋｅｖ程度の条件下で行われ
る。不純物を活性化する熱処理は、９００℃以上の条件
下で行われる。
【００６５】次に、絶縁膜２を除去し、その後、図１１
に示すように、半導体基板１の主面上に例えば酸化シリ
コン膜からなるマスク５を形成する。マスク５は、半導
体基板１の主面の溝形成領域に開口を有するパターンで
形成される。
に示すように、半導体基板１の主面上に例えば酸化シリ
コン膜からなるマスク５を形成する。マスク５は、半導
体基板１の主面の溝形成領域に開口を有するパターンで
形成される。
【００６６】次に、マスク５をエッチングマスクとして
使用し、半導体基板１をエッチングして溝６を形成す
る。
使用し、半導体基板１をエッチングして溝６を形成す
る。
【００６７】次に、マスク５を除去した後、熱酸化処理
を施して、図１２に示すように、溝６の内壁及び半導体
基板１の主面（溝６の内外）に酸化シリコン膜７を形成
する。この酸化シリコン膜７は、ゲート絶縁膜として使
用される。熱酸化処理は、例えば、８５０℃程度のウエ
ット酸化法で行われる。この工程において、ｎ型半導体
領域４は酸化シリコン膜７を形成する時の高温の熱処理
が施されるが、ｎ型半導体領域４はピーク濃度が１Ｅ１
８〜１Ｅ２０ｃｍ−３程度に設定されているため、ｎ型
半導体領域４が深さ方向に伸びる拡散を抑制することが
できる。
を施して、図１２に示すように、溝６の内壁及び半導体
基板１の主面（溝６の内外）に酸化シリコン膜７を形成
する。この酸化シリコン膜７は、ゲート絶縁膜として使
用される。熱酸化処理は、例えば、８５０℃程度のウエ
ット酸化法で行われる。この工程において、ｎ型半導体
領域４は酸化シリコン膜７を形成する時の高温の熱処理
が施されるが、ｎ型半導体領域４はピーク濃度が１Ｅ１
８〜１Ｅ２０ｃｍ−３程度に設定されているため、ｎ型
半導体領域４が深さ方向に伸びる拡散を抑制することが
できる。
【００６８】なお、溝６の内壁及び半導体基板１の主面
に熱酸化処理によって酸化シリコン膜を形成する場合、
溝６の上縁部（溝の側面と基板の主面とで挟まれた角
部）において酸化シリコン膜の膜厚が他の部分よりも薄
くなるため、ゲート耐圧の低下を招く要因となる。この
膜厚低下は、１１００℃以上のドライ酸化法で酸化シリ
コン膜を形成することによって抑制することができる。
このドライ酸化法で酸化シリコン膜７を形成する場合、
ｎ型半導体領域４には更に高温の熱処理が施されること
になる。従って、ｎ型半導体領域４は、酸化シリコン膜
７を形成する時の温度条件に応じて、できるだけ拡散が
少ない不純物濃度に設定する必要がある。
に熱酸化処理によって酸化シリコン膜を形成する場合、
溝６の上縁部（溝の側面と基板の主面とで挟まれた角
部）において酸化シリコン膜の膜厚が他の部分よりも薄
くなるため、ゲート耐圧の低下を招く要因となる。この
膜厚低下は、１１００℃以上のドライ酸化法で酸化シリ
コン膜を形成することによって抑制することができる。
このドライ酸化法で酸化シリコン膜７を形成する場合、
ｎ型半導体領域４には更に高温の熱処理が施されること
になる。従って、ｎ型半導体領域４は、酸化シリコン膜
７を形成する時の温度条件に応じて、できるだけ拡散が
少ない不純物濃度に設定する必要がある。
【００６９】次に、図１３に示すように、溝６を埋め込
むように半導体基板１の主面上にポリシリコン膜８ａを
例えばＣＶＤ法で形成し、その後、ポリシリコン膜８ａ
上にＷＳｉ膜８ｂを例えばＣＶＤ法で形成し、その後、
ＷＳｉ膜８ｂ上に例えば酸化シリコン膜からなる絶縁膜
１０をＣＶＤ法で形成する。
むように半導体基板１の主面上にポリシリコン膜８ａを
例えばＣＶＤ法で形成し、その後、ポリシリコン膜８ａ
上にＷＳｉ膜８ｂを例えばＣＶＤ法で形成し、その後、
ＷＳｉ膜８ｂ上に例えば酸化シリコン膜からなる絶縁膜
１０をＣＶＤ法で形成する。
【００７０】次に、絶縁膜１０、ＷＳｉ膜８ｂ、ポリシ
リコン膜８ａに順次パターンニングを施して、図１４に
示すように、ゲート電極９を形成する。この工程におい
て、半導体基板１の溝６の内部に埋め込まれた第１部分
９ａと、第１部分９ａに連なり、かつ溝６から突出する
第２部分９ｂを有するゲート電極９が形成される。ま
た、この工程において、ゲート電極９は、第１部分９ａ
の第２方向における幅よりも第２部分９ｂの第２方向に
おける幅が広くなるように形成する。また、この工程に
おいて、ゲート電極９は、第２部分９ｂの厚さが第１部
分９ａの第２方向における幅よりも厚くなるように形成
する。
リコン膜８ａに順次パターンニングを施して、図１４に
示すように、ゲート電極９を形成する。この工程におい
て、半導体基板１の溝６の内部に埋め込まれた第１部分
９ａと、第１部分９ａに連なり、かつ溝６から突出する
第２部分９ｂを有するゲート電極９が形成される。ま
た、この工程において、ゲート電極９は、第１部分９ａ
の第２方向における幅よりも第２部分９ｂの第２方向に
おける幅が広くなるように形成する。また、この工程に
おいて、ゲート電極９は、第２部分９ｂの厚さが第１部
分９ａの第２方向における幅よりも厚くなるように形成
する。
【００７１】次に、図１５に示すように、ｐ型半導体領
域３の主面にn+型半導体領域１１を形成する。n+型半導
体領域１１は、ゲート電極９及び絶縁膜１０を不純物導
入用マスクとして使用し、半導体基板１の主面に不純物
（例えば砒素）をイオン打ち込み法で導入し、その後、
活性化する熱処理を施すことによって形成される。不純
物の導入は、例えば、ドーズ量が５Ｅ１５〜１Ｅ１６ｃ
ｍ−２程度、エネルギー量が８０Ｋｅｖ程度の条件下で
行われる。不純物を活性化する熱処理は、９００℃以上
の条件下で行われる。この工程において、ゲート電極９
の第２部分９ｂの垂直下方に溝６と接して形成されたｎ
型半導体領域４と、ゲート電極９の第２部分９ｂの垂直
下方外にｎ型半導体領域４と接して形成されたn+型半導
体領域１１とを有するソース領域が形成される。
域３の主面にn+型半導体領域１１を形成する。n+型半導
体領域１１は、ゲート電極９及び絶縁膜１０を不純物導
入用マスクとして使用し、半導体基板１の主面に不純物
（例えば砒素）をイオン打ち込み法で導入し、その後、
活性化する熱処理を施すことによって形成される。不純
物の導入は、例えば、ドーズ量が５Ｅ１５〜１Ｅ１６ｃ
ｍ−２程度、エネルギー量が８０Ｋｅｖ程度の条件下で
行われる。不純物を活性化する熱処理は、９００℃以上
の条件下で行われる。この工程において、ゲート電極９
の第２部分９ｂの垂直下方に溝６と接して形成されたｎ
型半導体領域４と、ゲート電極９の第２部分９ｂの垂直
下方外にｎ型半導体領域４と接して形成されたn+型半導
体領域１１とを有するソース領域が形成される。
【００７２】次に、図１６に示すように、ゲート電極９
上を含む半導体基板１の主面上の全面に例えば酸化シリ
コン膜からなる絶縁膜１２を形成し、その後、絶縁膜１
２にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エ
ッチングを施して、図１７に示すように、ゲート電極９
の第２部分９ｂの第２方向における２つの側面の夫々に
サイドウォールスペーサ１３を形成する。このサイドウ
ォールスペーサ１３はゲート電極９の第２部分９ｂに対
して自己整合で形成される。この工程により、ゲート電
極９の第２部分９ｂはサイドウォールスペーサ１３及び
絶縁膜１０によって覆われる。
上を含む半導体基板１の主面上の全面に例えば酸化シリ
コン膜からなる絶縁膜１２を形成し、その後、絶縁膜１
２にＲＩＥ（Ｒeactive Ｉon Ｅtching）等の異方性エ
ッチングを施して、図１７に示すように、ゲート電極９
の第２部分９ｂの第２方向における２つの側面の夫々に
サイドウォールスペーサ１３を形成する。このサイドウ
ォールスペーサ１３はゲート電極９の第２部分９ｂに対
して自己整合で形成される。この工程により、ゲート電
極９の第２部分９ｂはサイドウォールスペーサ１３及び
絶縁膜１０によって覆われる。
【００７３】次に、絶縁膜１０及びサイドウォールスペ
ーサ１３をエッチングマスクとして使用し、半導体基板
１の主面をエッチングして、図１８に示すように、半導
体基板１の主面から深さ方向に窪む溝１４を形成する。
溝１４は絶縁膜１０及びサイドウォールスペーサ１３に
対して自己整合で形成される。
ーサ１３をエッチングマスクとして使用し、半導体基板
１の主面をエッチングして、図１８に示すように、半導
体基板１の主面から深さ方向に窪む溝１４を形成する。
溝１４は絶縁膜１０及びサイドウォールスペーサ１３に
対して自己整合で形成される。
【００７４】次に、絶縁膜１０及びサイドウォールスペ
ーサ１３を不純物導入用マスクとして使用し、溝１４の
底部に不純物（例えばボロン）をイオン打ち込み法で選
択的に導入して、図１８に示すように、溝１４の底面と
向かい合うｐ型半導体領域３の部分にp+型半導体領域１
５を形成する。
ーサ１３を不純物導入用マスクとして使用し、溝１４の
底部に不純物（例えばボロン）をイオン打ち込み法で選
択的に導入して、図１８に示すように、溝１４の底面と
向かい合うｐ型半導体領域３の部分にp+型半導体領域１
５を形成する。
【００７５】次に、溝１４の内部を含む半導体基板１上
の全面にバリアメタル膜１６を例えばスパッタリング法
で形成し、その後、バリアメタル膜１６上の全面に例え
ばアルミニウム若しくはアルミニウムを主成分とする合
金からなる金属膜を例えばスパッタリング法で形成し、
その後、この金属膜及びバリアメタル膜１６を順次パタ
ーンニングして、ソース電極層１７及びゲート電極層１
８を形成する。ソース電極層１７は、バリアメタル膜１
６を介在して、p+型半導体領域１５及びn+型半導体領域
１１と電気的に接続される。この工程により、ソース電
極層１７とゲート電極９とを自己整合で分離することが
できる。
の全面にバリアメタル膜１６を例えばスパッタリング法
で形成し、その後、バリアメタル膜１６上の全面に例え
ばアルミニウム若しくはアルミニウムを主成分とする合
金からなる金属膜を例えばスパッタリング法で形成し、
その後、この金属膜及びバリアメタル膜１６を順次パタ
ーンニングして、ソース電極層１７及びゲート電極層１
８を形成する。ソース電極層１７は、バリアメタル膜１
６を介在して、p+型半導体領域１５及びn+型半導体領域
１１と電気的に接続される。この工程により、ソース電
極層１７とゲート電極９とを自己整合で分離することが
できる。
【００７６】次に、半導体基板１上の全面に例えば酸化
シリコン膜からなる保護膜を形成し、その後、保護膜に
パターンニングを施して、ソース電極層１７の表面の一
部を露出する開口及びゲート電極層１８の表面の一部を
露出する開口を形成し、その後、半導体基板１の主面と
反対側の裏面にドレイン電極層１９を形成することによ
り、図１乃至図４に示す半導体装置がほぼ完成する。
シリコン膜からなる保護膜を形成し、その後、保護膜に
パターンニングを施して、ソース電極層１７の表面の一
部を露出する開口及びゲート電極層１８の表面の一部を
露出する開口を形成し、その後、半導体基板１の主面と
反対側の裏面にドレイン電極層１９を形成することによ
り、図１乃至図４に示す半導体装置がほぼ完成する。
【００７７】このように、本実施形態によれば以下の効
果が得られる。 （１）ゲート電極９は、半導体基板１に形成された溝６
の内部に酸化シリコン膜７を介在して埋め込まれた第１
部分９ａと、この第１部分９ａに連なり、溝６から突出
する第２部分（突出部分）９ｂとを有する構成になって
いる。このように構成することにより、第１部分９ａの
幅Ｗ１は溝６の幅６Ｗを縮小すると縮小されるが、第２
部分９ｂの幅Ｗ２は溝６の幅６Ｗを縮小しても縮小され
ないため、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒ
ｇ）の増大を抑制することができる。
果が得られる。 （１）ゲート電極９は、半導体基板１に形成された溝６
の内部に酸化シリコン膜７を介在して埋め込まれた第１
部分９ａと、この第１部分９ａに連なり、溝６から突出
する第２部分（突出部分）９ｂとを有する構成になって
いる。このように構成することにより、第１部分９ａの
幅Ｗ１は溝６の幅６Ｗを縮小すると縮小されるが、第２
部分９ｂの幅Ｗ２は溝６の幅６Ｗを縮小しても縮小され
ないため、溝６の幅６Ｗの縮小に伴うゲート抵抗（Ｒ
ｇ）の増大を抑制することができる。
【００７８】また、溝６の幅６Ｗの縮小に伴うゲート抵
抗（Ｒｇ）の増大を抑制することができるため、パワー
ＭＩＳＦＥＴの導通損失及びスイッチング損失を低減す
ることができる。
抗（Ｒｇ）の増大を抑制することができるため、パワー
ＭＩＳＦＥＴの導通損失及びスイッチング損失を低減す
ることができる。
【００７９】（２）ゲート電極９の第２部分９ｂの幅Ｗ
２は、第１部分９ａの幅Ｗ１よりも大きくなっている。
このように構成することにより、第２部分９ｂにおける
抵抗を下げることができるため、溝の幅６Ｗの縮小に伴
うゲート抵抗（Ｒｇ）の増大を更に抑制することができ
る。
２は、第１部分９ａの幅Ｗ１よりも大きくなっている。
このように構成することにより、第２部分９ｂにおける
抵抗を下げることができるため、溝の幅６Ｗの縮小に伴
うゲート抵抗（Ｒｇ）の増大を更に抑制することができ
る。
【００８０】（３）ゲート電極９の第２部分９ｂの厚さ
ｔは、第１部分９ａの幅Ｗ１よりも厚くなっている。こ
のように構成することにより、第２部分９ｂにおける抵
抗を下げることができるため、溝の幅６Ｗの縮小に伴う
ゲート抵抗（Ｒｇ）の増大を更に抑制することができ
る。
ｔは、第１部分９ａの幅Ｗ１よりも厚くなっている。こ
のように構成することにより、第２部分９ｂにおける抵
抗を下げることができるため、溝の幅６Ｗの縮小に伴う
ゲート抵抗（Ｒｇ）の増大を更に抑制することができ
る。
【００８１】（４）ゲート電極９の第１部分９ａはポリ
シリコン膜８ａで形成され、第２部分９ｂはポリシリコ
ン膜８ａ及びこのポリシリコン膜８ａ上に設けられたＷ
Ｓｉ膜８ｂで構成されている。このような構成にするこ
とにより、第２部分９ｂにおける抵抗を下げることがで
きるため、溝の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）
の増大を更に抑制することができる。
シリコン膜８ａで形成され、第２部分９ｂはポリシリコ
ン膜８ａ及びこのポリシリコン膜８ａ上に設けられたＷ
Ｓｉ膜８ｂで構成されている。このような構成にするこ
とにより、第２部分９ｂにおける抵抗を下げることがで
きるため、溝の幅６Ｗの縮小に伴うゲート抵抗（Ｒｇ）
の増大を更に抑制することができる。
【００８２】（５）ソース領域は、ゲート電極９の第２
部分９ｂの垂直下方に溝６と接して形成されたｎ型半導
体領域４と、ゲート電極９の第２部分９ｂの垂直下方外
にｎ型半導体領域４と接して形成されたn+型半導体領域
１１とを有する構成になっている。このような構成にす
ることにより、溝６を基準にしてゲート電極９を形成す
る時にマスクの合わせずれが生じても、ゲート電極９の
第１部分９ａの一方の側面側におけるチャネル長と、ゲ
ート電極９の第１部分９ａの他方の側面側におけるチャ
ネル長とが一定になるため、オン抵抗や閾値電圧等のバ
ラツキを抑制することができる。これにより、安定で再
現性の良いトランジスタ特性を得ることができる。
部分９ｂの垂直下方に溝６と接して形成されたｎ型半導
体領域４と、ゲート電極９の第２部分９ｂの垂直下方外
にｎ型半導体領域４と接して形成されたn+型半導体領域
１１とを有する構成になっている。このような構成にす
ることにより、溝６を基準にしてゲート電極９を形成す
る時にマスクの合わせずれが生じても、ゲート電極９の
第１部分９ａの一方の側面側におけるチャネル長と、ゲ
ート電極９の第１部分９ａの他方の側面側におけるチャ
ネル長とが一定になるため、オン抵抗や閾値電圧等のバ
ラツキを抑制することができる。これにより、安定で再
現性の良いトランジスタ特性を得ることができる。
【００８３】また、深いソース領域を形成する必要がな
いため、チャネル形成領域及び溝６を浅くすることがで
き、微細化し易くなる。また、深いソース領域を形成す
る必要がないため、寄生容量の増大を抑制できる。これ
により、スイッチング損失の増大を抑制することができ
る。
いため、チャネル形成領域及び溝６を浅くすることがで
き、微細化し易くなる。また、深いソース領域を形成す
る必要がないため、寄生容量の増大を抑制できる。これ
により、スイッチング損失の増大を抑制することができ
る。
【００８４】（６）ｎ型半導体領域４は、n+型半導体領
域１１よりも低く、ｐ型半導体領域３よりも高い不純物
濃度に設定されている。このような構成にすることによ
り、ｎ型半導体領域４を浅く形成することができるた
め、十分な耐圧を得ることができる。
域１１よりも低く、ｐ型半導体領域３よりも高い不純物
濃度に設定されている。このような構成にすることによ
り、ｎ型半導体領域４を浅く形成することができるた
め、十分な耐圧を得ることができる。
【００８５】（実施形態２）図１９は本発明の実施形態
２である半導体装置の概略構成を示す模式的断面図であ
る。
２である半導体装置の概略構成を示す模式的断面図であ
る。
【００８６】図１９に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態１と同様の構成になっ
ており、ゲート電極９の構成が異なっている。
装置は、基本的に前述の実施形態１と同様の構成になっ
ており、ゲート電極９の構成が異なっている。
【００８７】即ち、ゲート電極において、第１部分９ａ
及び第２部分９ｂは、ポリシリコン膜８ａ及びＷＳｉ膜
８ｂで構成されている。このような構成にすることによ
り、第１部分９ａ及び第２部分９ｂにおける抵抗を下げ
ることができるため、溝の幅６Ｗの縮小に伴うゲート抵
抗（Ｒｇ）の増大を更に抑制することができる。
及び第２部分９ｂは、ポリシリコン膜８ａ及びＷＳｉ膜
８ｂで構成されている。このような構成にすることによ
り、第１部分９ａ及び第２部分９ｂにおける抵抗を下げ
ることができるため、溝の幅６Ｗの縮小に伴うゲート抵
抗（Ｒｇ）の増大を更に抑制することができる。
【００８８】（実施形態３）図２０は本発明の実施形態
３である半導体装置の概略構成を示す模式的断面図であ
る。
３である半導体装置の概略構成を示す模式的断面図であ
る。
【００８９】図２０に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態１と同様の構成になっ
ており、以下の構成が異なっている。
装置は、基本的に前述の実施形態１と同様の構成になっ
ており、以下の構成が異なっている。
【００９０】即ち、前述の実施形態１では、溝１４の直
下にコンタトク領域であるp+型半導体領域１５を形成し
た構成になっているが、本実施形態では溝１４を省略
し、半導体基板１の主面にサイドウォールスペーサ１３
に対して自己整合でp+型半導体領域１５を形成した構成
になっている。このような半導体装置においても、本発
明を適用することにより、前述の実施形態１と同様の効
果が得られる。
下にコンタトク領域であるp+型半導体領域１５を形成し
た構成になっているが、本実施形態では溝１４を省略
し、半導体基板１の主面にサイドウォールスペーサ１３
に対して自己整合でp+型半導体領域１５を形成した構成
になっている。このような半導体装置においても、本発
明を適用することにより、前述の実施形態１と同様の効
果が得られる。
【００９１】（実施形態４）図２１は本発明の実施形態
４である半導体装置の概略構成を示す模式的断面図であ
る。
４である半導体装置の概略構成を示す模式的断面図であ
る。
【００９２】図２１に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態１と同様の構成になっ
ており、以下の構成が異なっている。
装置は、基本的に前述の実施形態１と同様の構成になっ
ており、以下の構成が異なっている。
【００９３】即ち、前述の実施形態１では、サイドウォ
ールスペーサ１３で規定された接続孔を通して、n+型半
導体領域１１及びp+型半導体領域１５にソース電極層１
７を自己整合で接続した構成になっているが、本実施形
態では、ゲート電極９の第２部分９ｂを覆うようにして
半導体基板１の主面上に例えば酸化シリコン膜からなる
層間絶縁膜２１を形成し、この層間絶縁膜２１に周知の
フォトリソグラフィ技術で接続孔を形成し、この接続孔
を通してn+型半導体領域１１及びp+型半導体領域１５に
ソース電極層１７を接続した構成になっている。このよ
うな半導体装置においても、本発明を適用することによ
り、前述の実施形態１と同様の効果が得られる。
ールスペーサ１３で規定された接続孔を通して、n+型半
導体領域１１及びp+型半導体領域１５にソース電極層１
７を自己整合で接続した構成になっているが、本実施形
態では、ゲート電極９の第２部分９ｂを覆うようにして
半導体基板１の主面上に例えば酸化シリコン膜からなる
層間絶縁膜２１を形成し、この層間絶縁膜２１に周知の
フォトリソグラフィ技術で接続孔を形成し、この接続孔
を通してn+型半導体領域１１及びp+型半導体領域１５に
ソース電極層１７を接続した構成になっている。このよ
うな半導体装置においても、本発明を適用することによ
り、前述の実施形態１と同様の効果が得られる。
【００９４】（実施形態５）図２２は本発明の実施形態
３である半導体装置の概略構成を示す模式的平面図であ
る。
３である半導体装置の概略構成を示す模式的平面図であ
る。
【００９５】図２２に示すように、本実施形態の半導体
装置は、基本的に前述の実施形態１と同様の構成になっ
ており、以下の構成が異なっている。
装置は、基本的に前述の実施形態１と同様の構成になっ
ており、以下の構成が異なっている。
【００９６】即ち、半導体装置に搭載されたパワーＭＩ
ＳＦＥＴは、ゲート電極６が編み目状に形成されたメッ
シュ構造になっている。このような半導体装置において
も、本発明を適用することにより、前述の実施形態１と
同様の効果が得られる。
ＳＦＥＴは、ゲート電極６が編み目状に形成されたメッ
シュ構造になっている。このような半導体装置において
も、本発明を適用することにより、前述の実施形態１と
同様の効果が得られる。
【００９７】以上、本発明者によってなされた発明を、
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
前記実施の形態に基づき具体的に説明したが、本発明
は、前記実施の形態に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
勿論である。
【００９８】例えば、本発明は、トレンチゲート構造の
ＩＧＢＴ（Ｉnsulated Ｇate ＢipolarＴransistor）を
有する半導体装置に適用できる。
ＩＧＢＴ（Ｉnsulated Ｇate ＢipolarＴransistor）を
有する半導体装置に適用できる。
【００９９】また、本発明は、トレンチゲート構造のト
ランジスタ素子からなる複数のトランジスタセルで構成
されたセルアレイ部と制御回路部とを同一の半導体基板
に混載したパワーＩＣ（Ｉntegrated Ｃircuit）に適用
できる。
ランジスタ素子からなる複数のトランジスタセルで構成
されたセルアレイ部と制御回路部とを同一の半導体基板
に混載したパワーＩＣ（Ｉntegrated Ｃircuit）に適用
できる。
【０１００】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１０１】本発明によれば、トレンチゲート構造を有
する半導体装置において、溝の幅の縮小に伴うゲート抵
抗の増大を抑制することができる。
する半導体装置において、溝の幅の縮小に伴うゲート抵
抗の増大を抑制することができる。
【０１０２】本発明によれば、トレンチゲート構造を有
する半導体装置において、導通損失及びスイッチング損
失を低減することができる。
する半導体装置において、導通損失及びスイッチング損
失を低減することができる。
【０１０３】本発明によれば、トレンチゲート構造を有
する半導体装置において、安定で再現性の良いトランジ
スタ特性を得ることができる。
する半導体装置において、安定で再現性の良いトランジ
スタ特性を得ることができる。
【図１】本発明の実施形態１である半導体装置の概略構
成を示す平面レイアウト図である。
成を示す平面レイアウト図である。
【図２】図１の半導体装置のゲート電極パターンを示す
模式的平面図である。
模式的平面図である。
【図３】図２の一部（領域Ａ）を拡大した模式的平面図
である。
である。
【図４】図３のＡ−Ａ線に沿う模式的断面図である。
【図５】図４の一部を拡大した模式的断面図である。
【図６】図４の一部を拡大した模式的断面図である。
【図７】（ａ）は図６のＢ−Ｂ’線に沿う不純物濃度分
布図、（ｂ）は図６のＣ−Ｃ’線に沿う不純物濃度分布
図である。
布図、（ｂ）は図６のＣ−Ｃ’線に沿う不純物濃度分布
図である。
【図８】本発明の実施形態１である半導体装置の製造工
程中における模式的断面図である。
程中における模式的断面図である。
【図９】図８に続く半導体装置の製造工程中における模
式的断面図である。
式的断面図である。
【図１０】図９に続く半導体装置の製造工程中における
模式的断面図である。
模式的断面図である。
【図１１】図１０に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１２】図１１に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１３】図１２に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１４】図１３に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１５】図１４に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１６】図１５に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１７】図１６に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１８】図１７に続く半導体装置の製造工程中におけ
る模式的断面図である。
る模式的断面図である。
【図１９】本発明の実施形態２である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図２０】本発明の実施形態３である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図２１】本発明の実施形態４である半導体装置の概略
構成を示す模式的断面図である。
構成を示す模式的断面図である。
【図２２】本発明の実施形態５である半導体装置のゲー
ト電極パターンを示す要部模式的平面図である。
ト電極パターンを示す要部模式的平面図である。
【図２３】（ａ）は従来のパワーＭＩＳＦＥＴを有する
半導体装置の模式的断面図であり、（ｂ）は（ａ）に示
す溝の幅を縮小した時の模式的断面図である。
半導体装置の模式的断面図であり、（ｂ）は（ａ）に示
す溝の幅を縮小した時の模式的断面図である。
１…半導体基板
１ａ…n+型半導体層
１ｂ…n-型半導体層
２…絶縁膜
３…ｐ型半導体領域
４…ｎ型半導体領域
５…マスク
６…溝
７…酸化シリコン膜
８ａ…ポリシリコン膜
８ｂ…タングステンシリサイド（ＷＳｉ）膜
９…ゲート電極
９ａ…埋め込み部分（第１の部分）
９ｂ…突出部分（第２の部分）
１０…絶縁膜
１１…n+型半導体領域
１２…絶縁膜
１３…サイドウォールスペーサ
１４…溝
１５…p+型半導体領域
１６…バリアメタル膜
１７…ソース電極層
１８…ゲート電極層
１９…ドレイン電極層
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 ６５８Ｆ
６５８Ｂ
(72)発明者 大石 健太郎
東京都小平市上水本町五丁目20番１号 株
式会社日立製作所半導体グループ内
Claims (25)
- 【請求項１】 半導体基板の主面の第１半導体領域と、 前記第１半導体領域上に形成され、前記第１半導体領域
と逆の導電型を持つ第２半導体領域と、 前記第２半導体領域内に形成され、前記第１半導体領域
と同一導電型の第３半導体領域と、 前記第１、第２及び第３半導体領域内に形成され、前記
半導体基板の主面の第１方向に延在する溝と、 前記溝内及び溝外に形成された絶縁膜と、 前記溝内及び溝外の絶縁膜上に形成された導電体とを有
する半導体装置であって、 前記第１方向に垂直な第２方向を含む平面内において、
前記溝外に形成された導電体の第２方向の幅は、前記溝
内に形成された導電体の第２方向の幅より大きく、 前記溝外に形成された導電体の厚さは、前記溝内に形成
された導電体の第２方向の幅よりも大きいことを特徴と
する半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記導電体は、第１導電膜と、前記第１導電膜よりも導
電性が高い第２導電膜とを有する構成になっていること
を特徴とする半導体装置。 - 【請求項３】 請求項１に記載の半導体装置において、 前記溝外に形成された導電体は、第１導電膜と、前記第
１導電膜よりも導電性が高い第２導電膜とを有する構成
になっていることを特徴とする半導体装置。 - 【請求項４】 請求項１に記載の半導体装置において、 前記溝外及び溝内に形成された導電体は、第１導電膜
と、前記第１導電膜よりも導電性が高い第２導電膜とを
有する構成になっていることを特徴とする半導体装置。 - 【請求項５】 請求項２乃至４のうちの何れか一項に記
載の半導体装置において、 前記第１導電膜は、不純物が導入されたポリシリコン膜
であり、 前記第２導電膜は、シリサイド膜であることを特徴とす
る半導体装置。 - 【請求項６】 請求項１に記載の半導体装置において、 前記半導体基板には、前記導電体をゲート電極とし、前
記第１半導体領域をドレイン領域とし、前記第２半導体
領域をチャネル形成領域とし、前記第３半導体領域をソ
ース領域とするＭＩＳＦＥＴが形成されていることを特
徴とする半導体装置。 - 【請求項７】 半導体基板の主面の第１半導体領域と、 前記第１半導体領域上に形成され、前記第１半導体領域
と逆の導電型を持つ第２半導体領域と、 前記第２半導体領域内に形成され、前記第１半導体領域
と同一導電型の第３半導体領域と、 前記第１、第２及び第３半導体領域内に形成され、前記
半導体基板の主面の第１方向に延在する溝と、 前記溝内及び溝外に形成された絶縁膜と、 前記溝内及び溝外の絶縁膜上に形成された導電体とを有
する半導体装置であって、 前記第１方向に垂直な第２方向を含む平面内において、
前記溝外に形成された導電体の第２方向の幅は、前記溝
内に形成された導電体の第２方向の幅より大きく、 前記第３半導体領域は、前記溝外に形成された導電体の
垂直下方及び垂直下方外に形成され、かつ前記溝と接し
ていることを特徴とする半導体装置。 - 【請求項８】 請求項７に記載の半導体装置において、 前記第３半導体領域は、前記溝外に形成された導電体の
垂直下方に位置する第１部分と、前記溝外に形成された
導電体の垂直下方外に位置する第２部分とを有し、 前記第３半導体領域の第１部分は、ピーク濃度が前記第
３半導体領域の第２部分のピーク濃度よりも低く、かつ
前記第２半導体領域のピーク濃度よりも高い不純物濃度
に設定されていることを特徴とする半導体装置。 - 【請求項９】 請求項７に記載の半導体装置において、 前記半導体基板には、前記導電体をゲート電極とし、前
記第１半導体領域をドレインとし、前記第２半導体領域
をチャネル形成領域とし、前記第３半導体領域をソース
領域とするＭＩＳＦＥＴが形成されていることを特徴と
する半導体装置。 - 【請求項１０】 請求項７に記載の半導体装置におい
て、 前記半導体基板には、前記溝の第２方向における２つの
側面のうちの一方の側面側において、前記第１半導体領
域をドレイン領域とし、前記第２半導体領域をチャネル
形成領域とし、前記第３半導体領域をソース領域とし、
前記導電体をゲート電極とする第１ＭＩＳＦＥＴが形成
され、かつ前記溝の第２方向における２つの側面のうち
の他方の側面側において、前記第１半導体領域をドレイ
ン領域とし、前記第２半導体領域をチャネル形成領域と
し、前記第３半導体領域をソース領域とし、前記導電体
をゲート電極とする第２ＭＩＳＦＥＴが形成されている
ことを特徴とする半導体装置。 - 【請求項１１】 請求項１０に記載の半導体装置におい
て、 前記溝の２つの側面側において、前記第３半導体領域
は、前記溝外に形成された導電体の垂直下方に位置する
第１部分と、前記溝外に形成された導電体の垂直下方外
に位置する第２部分とを有し、 前記第３半導体領域の第１部分は、ピーク濃度が前記第
３半導体領域の第２部分のピーク濃度よりも低く、かつ
前記第２半導体領域のピーク濃度よりも高い不純物濃度
に設定されていることを特徴とする半導体装置。 - 【請求項１２】 半導体基板の主面の第１半導体領域
と、 前記第１半導体領域内に形成され、前記第１半導体領域
と逆の導電型を持つ第２半導体領域と、 前記第１及び第２半導体領域内に形成され、前記半導体
基板の主面の第１方向に延在する溝と、 前記第２半導体領域内にあって前記溝と接する位置に形
成され、前記第１半導体領域と同一導電型の第３半導体
領域と、 前記溝内及び溝外に形成された絶縁膜と、 前記溝内及び溝外の絶縁膜上に形成された導電体とを有
し、 前記第１方向に垂直な第２方向を含む平面内において、
前記溝外に形成された導電体の第２方向の幅は、前記溝
内に形成された導電体の第２方向の幅より大きく、 前記第３半導体領域は、前記溝に近い第１部分と遠い第
２部分からなり、 前記第３半導体領域の第１部分は、前記第３半導体領域
の第２部分よりも不純物濃度のピーク値が低く、前記第
２半導体領域よりも不純物濃度のピーク値が高い半導体
装置の製造方法であって、 前記溝を形成する前に、前記第３半導体領域の第１部分
を形成することを特徴とする半導体装置の製造方法。 - 【請求項１３】 請求項１２に記載の半導体装置の製造
方法において、 前記導電体を形成した後に、前記第３半導体領域の第２
部分を形成することを特徴とする半導体装置の製造方
法。 - 【請求項１４】 請求項１２に記載の半導体装置の製造
方法において、 前記導電体はゲート電極であり、前記第１半導体領域は
ドレイン領域であり、前記第２半導体領域はチャネル形
成領域であり、前記第３半導体領域はソース領域である
ことを特徴とする半導体装置の製造方法。 - 【請求項１５】 半導体基板の主面の第１半導体領域
と、 前記第１半導体領域上に形成され、前記第１半導体領域
と逆の導電型を持つ第２半導体領域と、 前記第１及び第２半導体領域内に形成され、前記半導体
基板の主面の第１方向に延在する溝と、 前記第１及び第２半導体領域内にあって前記溝に接する
位置に形成され、前記第１半導体領域と同一導電型の第
３半導体領域と、 前記溝内及び溝外に形成された絶縁膜と、 前記溝内及び溝外の絶縁膜上に形成された導電体とを有
する半導体装置であって、 前記第１方向に垂直な第２方向を含む平面内において、
前記溝外に形成された導電体の第２方向の幅は、前記溝
内に形成された導電体の第２方向の幅より大きく、 前記第３半導体領域は、更に、前記溝に近い第１部分と
遠い第２部分からなり、前記第３半導体領域の第１部分
の不純物濃度ピークは、前記第３半導体領域の第２部分
の不純物濃度ピークより低いことを特徴とする半導体装
置。 - 【請求項１６】 請求項１５に記載の半導体装置におい
て、 前記第３半導体領域の第１部分は、前記溝外に形成され
た導電体の垂直下方に形成されていることを特徴とする
半導体装置。 - 【請求項１７】 請求項１５に記載の半導体装置におい
て、 前記第３半導体領域の第２部分は、前記溝外に形成され
た導電体の垂直下方外に形成されていることを特徴とす
る半導体装置。 - 【請求項１８】 請求項１５に記載の半導体装置におい
て、 前記半導体基板には、前記導電体をゲート電極とし、前
記第１半導体領域をドレイン領域とし、前記第２半導体
領域をチャネル形成領域とし、前記第３半導体領域をソ
ース領域とするＭＩＳＦＥＴが形成されていることを特
徴とする半導体装置。 - 【請求項１９】 以下の工程を有することを特徴とする
半導体装置の製造方法： （ａ）半導体基板の主面に第１半導体領域を形成する工
程と、（ｂ）前記第１半導体領域内に前記第１半導体領
域と逆の導電型を持つ第２半導体領域を形成する工程
と、（ｃ）前記第１及び第２半導体領域内に、前記半導
体基板の主面の第１方向に延在する溝を形成する工程
と、（ｄ）前記溝内及び溝外に導電体を形成する工程
と、（ｅ）前記工程（ｄ）の後に、前記第２半導体領域
に接する領域に、前記第２半導体領域と同じ導電型を持
ち、前記第２半導体領域の不純物濃度よりも高い不純物
濃度を持つ第３半導体領域を形成する工程。 - 【請求項２０】 請求項１９に記載の半導体装置の製造
方法において、 前記第１方向に垂直な第２方向を含む平面内において、
前記溝外に形成された導電体の第２方向の幅は、前記溝
内に形成された導電体の第２方向の幅より大きいことを
特徴とする半導体装置の製造方法。 - 【請求項２１】 以下の工程を有することを特徴とする
半導体装置の製造方法： （ａ）半導体基板の主面に第１半導体領域を形成する工
程と、（ｂ）前記第１半導体領域内に前記第１半導体領
域と逆の導電型を持つ第１不純物を打ち込む工程と、
（ｃ）前記第１半導体領域内に、前記半導体基板の主面
の第１方向に延在する溝を形成する工程と、（ｄ）前記
溝内及び溝外に導電体を形成する工程と、（ｅ）前記工
程（ｄ）の後に、前記半導体基板に、前記第１不純物と
同じ導電型を持ち、前記第１不純物の打ち込みよりもド
ーズ量の大きい第２不純物の打ち込みを行う工程。 - 【請求項２２】 請求項２１に記載の半導体装置の製造
方法において、 前記第１方向に垂直な第２方向を含む平面内において、
前記溝外に形成された導電体の第２方向の幅は、前記溝
内に形成された導電体の第２方向の幅より大きいことを
特徴とする半導体装置の製造方法。 - 【請求項２３】 請求項２１に記載の半導体装置の製造
方法において、 前記工程（ｂ）の後に、更に、（ｆ）前記半導体基板に
熱処理を行う工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項２４】 請求項２３に記載の半導体装置の製造
方法において、 前記工程（ｆ）の熱処理温度は、９００℃以上であるこ
とを特徴とする半導体装置の製造方法。 - 【請求項２５】 請求項２１に記載の半導体装置の製造
方法において、 前記工程（ｃ）と（ｄ）との間に、更に、前記溝内に絶
縁膜を形成する工程を含むことを特徴とする半導体装置
の製造方法。
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