JP4234586B2 - 深い注入接合を有する出力ｍｏｓｆｅｔ - Google Patents

深い注入接合を有する出力ｍｏｓｆｅｔ Download PDF

Info

Publication number
JP4234586B2
JP4234586B2 JP2003511283A JP2003511283A JP4234586B2 JP 4234586 B2 JP4234586 B2 JP 4234586B2 JP 2003511283 A JP2003511283 A JP 2003511283A JP 2003511283 A JP2003511283 A JP 2003511283A JP 4234586 B2 JP4234586 B2 JP 4234586B2
Authority
JP
Japan
Prior art keywords
region
insulating
output semiconductor
layer
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2003511283A
Other languages
English (en)
Other versions
JP2004538626A (ja
Inventor
スプリング カイル
カオ チアンチュン
Original Assignee
インターナショナル レクティフィアー コーポレイション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インターナショナル レクティフィアー コーポレイション filed Critical インターナショナル レクティフィアー コーポレイション
Publication of JP2004538626A publication Critical patent/JP2004538626A/ja
Application granted granted Critical
Publication of JP4234586B2 publication Critical patent/JP4234586B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

この発明は、出力ＭＯＳＦＥＴ及びその製造方法に関し、より詳細には、増加した降伏電圧を有するとともに、ドリフト領域により高いドーパント濃度を有し、以って所定の定格に対するオン抵抗の低減及びダイス領域の減少を生み出す新しいＭＯＳＦＥＴに関する。
出力ＭＯＳＦＥＴは良く知られた半導体デバイスである。出力ＭＯＳＦＥＴの２つの競合する演算特性は、降伏電圧及びＲｄｓｏｎ（抵抗上の）である。出力ＭＯＳＦＥＴの他の重要な演算特性は、スイッチング周波数である。高降伏電圧、低Ｒｄｓｏｎ、及び高スイッチング周波数能力を備えた出力ＭＯＳＦＥＴを有することが一般的に望まれている。前述の特性を有し、移動電話装置においては装置のサイズを減少させるために高電池密度（high cell density）を有する出力ＭＯＳＦＥＴを有することもまた望まれている。
図１は、良く知られた垂直型導電性出力ＭＯＳＦＥＴ（vertical conduction power MOSFET）の構成を示す。図１に示された良く知られた装置は、上面に成長した接合受取エピタキシャル層（junction-receiving epitaxial layer）３１を有するシリコン基板３０を用いている。エピタキシャル層３１及び基板３０と同一の導電性の複数のソース領域３３が、反対の導電型のベース領域３２内に設けられている。反転チャネル（invertible channel）３２′は、ソース領域３３と共通導電領域３５との間に配置されている。
薄いゲート酸化膜３４は、反転チャネル３２′と共通導電領域３５の頂部との上にある。導電性ポリシリコン層３６は、ゲート酸化膜３４の上にあり、かつ低温酸化膜３７によって絶縁されている。ポリシリコン層３６は、ソース領域３３を共通導電領域３５へ電気的に連結するために反転チャネル３２′を反転させるのに要求される電場を生成するための、ゲート電極構造として働く。酸化物スペーサ３８はまた、ポリシリコン層３６の側壁に形成されている。酸化物スペーサ３８及び低温酸化膜３７は、ソース領域３３に電気的に接続されかつソース領域３３に対する接点として働くコンタクト層３９からポリシリコン層３６を電気的に絶縁する。アルミニウム又はいくつかの他の適切な金属を、コンタクト層３９を形成するために用いることができる。図１に示された装置では、コンタクト層３９が窪みを通してソース領域３３に延伸されてベース領域３２と接触しており、かくしてソース領域３３とベース領域３２とを短絡させ、これにより装置本体における寄生バイポーラトランジスタの作動が妨げられる。図１に示されたような垂直型導電性ＭＯＳＦＥＴでは、基板３０の底部自由表面はまた、装置に対してドレインコンタクトとして働くように金属被膜されている。
図１に示された装置は、ＮチャネルＭＯＳＦＥＴである。この装置では、ソース領域３３が３価のリンを含むようなＮ型ドーパントで高濃度にドープされている一方で、ベース領域３２はホウ素のようなＰ型ドーパントで僅かにドープされており；エピタキシャル層３１（すなわちドリフト領域）は、３価のリンを含むようなＮ型ドーパントで僅かにドープされ、基板３０は３価のリンを含むようなＮ型ドーパントで高濃度にドープされている。ＰチャネルＭＯＳＦＥＴは、図１に示されたのと同一の構造を用いるが、あらゆる領域で図１に示されたものと反対の導電性を用いて創造することができる。
十分な強度の正電圧をポリシリコン層３６に印加すると、反転チャネルを激減させ始める電場が生成される。チャネルが十分に使い果たされたとき、反転チャネルが反転し、Ｎチャネルがソース領域３３と共通導電領域３５との間に形成される。装置の底部におけるソース領域３３とドレインとの間の電圧は、２つの間に電流を流すことになる。
エピタキシャル層３１における僅かにドープされた領域はしばしば、ドラフト領域と称される。図１に示された従来のＭＯＳＦＥＴでは、この領域は、装置の降伏電圧を増加させるために僅かにドープされている。この領域が僅かにドープされているので、ドリフト領域は装置のＲｄｓｏｎにかなり寄与する。したがって、従来のＭＯＳＦＥＴでは、ドリフト領域におけるドーパントの濃度を変化させることによって得られたものにおける改良が他のものに反対に影響を及ぼすという点で、所望の降伏電圧とＲｄｓｏｎとの間にバランスが与えられねばならない。
スーパージャンクション（superjunction）素子が知られている。これらの素子は、通常ベース領域の下に形成された、高濃度にドープされたカラム又はパイロンを含む。スーパージャンクション素子におけるドリフト領域はまた高濃度にドープされており、高濃度にドープされたパイロン又はカラムと等しい電荷を有する。ドリフト領域におけるドーパント濃度の増加のために、スーパージャンクション素子のＲｄｓｏｎは他の素子よりも小さい。しかしながら、高濃度にドープされたカラム又はパイロンが逆電圧条件下でドリフト領域の横方向の空乏を引き起こし、これにより素子における降伏能力が改善されるという点で、スーパージャンクション素子の降伏電圧は、ドリフト領域におけるドーパント濃度の増加によっては弱められない。
しばしばスーパージャンクション構造と称されるそのような構造の概略は、図２に示されている。図２を参照すると、高濃度にドープされたパイロン又はカラム３２″が本体領域３２の下に形成されている。スーパージャンクションの特性を利用するために、パイロン３２″と高濃度にドープされたパイロン３２″を取り囲む領域との間にチャージバランスが与えられねばならない。このように、ドリフト領域におけるドーパント濃度は、パイロン３２″の濃度と釣り合うように増加する。ドリフト領域におけるドーパント濃度の増加は、素子のＲｄｓｏｎを減少させる。しかしながら、図２に示されたように、ドーパント濃度の増加は、パイロン３２″がパイロンの長さに対するパイロン間のドリフト領域を使い果たすよう作用し、これにより素子の降伏電圧が改善されるという点で、降伏電圧を減少させない。結果として、低Ｒｄｓｏｎ及び高降伏電圧を有する素子が得られる。
上で説明したように、降伏電圧を高く保ちつつＲＤＳＯＮを減少させると、導電型の一つの深いパイロン又はカラム３２″が素子のドリフト領域に形成される。パイロン又はカラム３２″の形成は、多くのエピタキシャル堆積を必要とし、さらにこれらエピタキシャル堆積のそれぞれをその後拡散させる必要がある。そのような処理は、スーパージャンクション素子の製造をさらに複雑にする多くのマスキング工程を必要とすることもある。かくして従来から知られているスーパージャンクション素子の製造は多くの時間を必要とし、したがって処理が高くつく可能性がある。
ＭＯＳＦＥＴの周波数応答は、入力キャパシタンスの充電及び放電によって制限される。ＭＯＳＦＥＴの入力キャパシタンスは、ゲートからドレインへのキャパシタンス（Ｃｇｄ）とゲートからソースへのキャパシタンス（Ｃｇｓ）との和である。Ｃｇｄ及びＣｇｓが小さくなるにつれ、ＭＯＳＦＥＴはより高い周波数レンジで作動することができる。かくして、ＭＯＳＦＥＴの周波数応答を改善するためにより低い入力キャパシタンスを有することが望まれる。
この発明によれば、ドリフト領域内のベース領域の下に深い注入接合（deep implanted junction）が提供され、ドリフト領域は、それ自身が高濃度にドープ可能で、かつ深い注入接合と実質的に等しい電荷を有することができる。高濃度にドープされたドリフト領域に深い注入接合を与えることによって、ドリフト領域の抵抗を、素子の降伏電圧を犠牲にすることなく減少させることができる。
この発明の一側面によれば、ＭＯＳゲートチャネル領域を形成する前に、深い注入接合が、５Ｅ１１〜１Ｅ１４ ａｔｏｍｓ／ｃｍ２（例えばＰチャネル素子に対してホウ素）における一つ又は複数の初期注入によって形成される。この方法は、従来技術の素子で要求されるような複数のパイロン又はカラムを形成するために複数のエピタキシャル堆積を行う必要を未然に回避する。さらに重要なことには、注入が同一のマスキング工程の間に実施され、かくして必要とされるマスクの数を減少させることができるということである。
この発明の他の側面によれば、この発明に係る装置は、ドリフト領域（すなわち「共通導電領域」）の上に配置された劇的に厚くされた酸化物を含み、該酸化物は、ポリシリコンゲートと、反対領域の大部分の上方のドレイン表面との間の間隔を減少させ、かくしてゲートからドレインまでの間のキャパシタンスが実質的に減少する。また、ＱＧＤ／ＱＧＳの比が実質的に減少し、これにより優れたＣｄｖ／ｄｔ免疫（Ｃｄｖ／ｄｔ immunity）が得られる。
この発明に係るＭＯＳＦＥＴの断面図が図３に示されている。同じ数字が上述と同様の構成要素を表す図３を参照すると、この発明に係るＭＯＳＦＥＴは、単結晶シリコン基板又はいくつかの他の半導体材料とすることができる高濃度にドープされた半導体基板３０と、僅かにドープされたエピタキシャル層３１と、反対の導電型を有する僅かにドープされた本体領域３２にそれぞれ形成されたエピタキシャル層３１と同一の導電性を有する高濃度にドープされたソース領域３３と、から構成されている。図３に示されたＭＯＳＦＥＴはまた、反転チャネル３２′の上方に形成されたゲート絶縁膜３４を含む。しかしながら、図１に示された従来技術の装置とは異なり、ゲート絶縁膜３４は、本体領域３２間に配置された共通導電領域３５の領域全体にわたって延伸されない。むしろ、ゲート絶縁膜は、共通導電領域３５の一部にわたって延伸されるのみである。ゲート絶縁膜３４によって覆われていない共通導電領域３５の残部は、絶縁スペーサ５０によって覆われている。
図３に示すように、通常ポリシリコンから形成されるゲート電極５１は、ゲート絶縁層３４の上方に形成される。本発明の一側面によれば、絶縁スペーサ５０は、ゲート電極５１間に配置される。絶縁スペーサ５０は、エピタキシャル層３１の上面と接触し、かつ各共通導電領域３５の大部分を覆う。アルミニウムから形成することのできるソースコンタクト３９は、ソース領域３３及び本体領域３２と接触するよう提供される。絶縁側壁３８及び絶縁上部層３７は、互いから２つを絶縁するために、ゲート電極５１とソースコンタクト３９との間に介在されている。任意に、ケイ化物壁８０が、側壁３８とゲート電極５１との間に介在される。
絶縁スペーサ５０は劇的に厚くされ、好ましくは共通導電領域３５の幅の大部分を覆って拡大される。例えば、絶縁スペーサ５０は、ゲート酸化膜３４の厚さ（１０００Åより小さい）よりも劇的に大きい約０．５μの高さを有することができる。また、絶縁スペーサ５０の幅は、少なくとも共通導電領域３５の幅の半分よりも大きくすることができる。
絶縁スペーサ５０が共通導電領域３５の表面の上にあるゲート電極５１の領域を減少させることは、図３から理解することができる。これにより、ゲートからドレインへのキャパシタンスが大いに減少する。結果として、装置の入力キャパシタンスは大いに改善され、これにより入力キャパシタンスの周波数応答が改善される。
図３を再び参照すると、この発明に係るＭＯＳＦＥＴは、エピタキシャル層３１の本体に形成された深い注入接合９２を含む。本発明の一側面によれば、深い注入接合９２は、本体領域３２の深さの少なくとも２倍とすることができ、好ましくはエピタキシャル層３１の深さ全体とほぼ同一の深さである。深い注入接合９２におけるドーパント濃度を増加させることができる。深い注入接合９２のドーパント濃度の増加は、共通導電領域３５のドーパント濃度が増加することを可能にし、これにより降伏電圧を犠牲にすることなくＲｄｓｏｎが改善される。この発明に係る装置における領域当たりの抵抗（シート抵抗）は、従来の装置の半分よりも大きく減少し、かくして装置のサイズの減少が可能となることがわかった。
図３に示された装置はＮチャネル装置であり、したがって高濃度にドープされたＮ型ソース領域３３と、僅かにドープされたＰ型本体領域３２と、Ｎ型エピタキシャル層と、Ｎ型基板と、を含む。図３に示された装置の深い注入接合９２は、高濃度にドープされたＰ型領域とすることができる。本発明に係るＰチャネルＭＯＳＦＥＴはまた、ここで述べられたＮチャネル装置の領域のそれぞれの極性を反転させることによって可能となる。
この発明に係るＭＯＳＦＥＴは、以下に述べられる手順に従って製造することができる。
まず、高濃度にドープされたＮ型単結晶シリコンウエハとすることができ、上面に配置されたドープされたエピタキシャルシリコン層を有するドープされた基板３０が与えられる。ここで図４を参照すると、絶縁酸化物とすることができる厚い絶縁層が、エピタキシャル層３１の上面に堆積又は成長される。例えば、厚い絶縁層は０．５ミクロンの厚さとすることができる。次いで厚い絶縁層はパターニング及びエッチングされ、絶縁スペーサ５０を残す。次いで薄いゲート酸化膜３４が、絶縁スペーサ５０間に露出されたエピタキシャル層３１の表面に成長される。
以下、図５に示すように、ポリシリコンのようなゲート材料３６が、図４に示された構造の上面に堆積される。次いで導電性にするために、ゲート材料がドープされる。例えば、ポリシリコンがゲート材料として用いられる場合には、ゲート材料はＮ型ドーパントを用いてドープされる。次いでドーパントを活性化させるために拡散駆動を用いてドーピング工程が続けられてもよい。
拡散駆動（diffusion drive）の後、上面がデグラス（deglass）され、図６に示すように、ポリシリコンがパターニング及びエッチングされて絶縁スペーサ５０の側面に分離されたゲート電極５１が形成される。
次いで本体領域３２及びソース領域３３が、従来から知られている２重拡散技術を用いて注入され、マスクとしてゲート電極５１を用いて浅いベース領域３２及び自己整列ソース領域３３が備えられる。次いで、本体領域３２及びソース領域３３が拡散される。拡散の間、薄い酸化物層６０（ソース酸化物）がポリシリコンスペーサ５１の上部に成長する。したがって、この発明の他の側面によれば、Ｐ型ドーパントがエピタキシャル層に注入されて深い注入接合９２が形成される。深い注入接合９２を形成するために、ホウ素のような一つ又は複数のＰ型ドーパントの注入が必要とされることもある。各注入は１５０ｋｅＶから４ＭｅＶの間のエネルギーで、約５Ｅ１１から１Ｅ１４までのドーズで実施することができる。結果として、深い注入接合９２が本体領域３２の下に形成される。再びマスキングすることなく注入することができるという点で複数のマスキングは必要なく、かくして工程がより効率良くなるということは、注目に値することである。
次に図７を参照すると、窒化物とすることもできる薄い酸化障壁７０が、酸化物層６０の頂上かつ上方に堆積される。次いでソース領域３３の中央部分の上方のギャップは、フォトレジスト７５（図８）のような食刻防止剤で満たされ、上部表面は過剰なフォトレジストを除去するために短時間エッチングを受ける。
その後、図９に示すように、露出された上部窒化物層７０がエッチングされ、フォトレジスト７５が剥離される。次いで酸化物とすることができる絶縁層３７がゲート電極５１の頂上に成長される。次いで残りの窒化膜７０（又は同様のもの）が図１０に示すように剥離される。
ゲート電極の抵抗ＲＧを減少させるためのオプションとして、ポリシリサイド壁８０を、図１１に示すようにゲート電極５１の側面に形成することができる。この工程では、隣接するゲート電極５１間のギャップは、食刻防止剤例えばフォトレジストで部分的に満たされて水平の酸化物表面を覆うが、ゲート電極５１の垂直側壁のほとんどは保護されない状態とする。次いで短時間のエッチングが行われてゲート電極５１の側壁上の酸化物６０が除去され、フォトレジストが剥離される。次いで例えばＷＳｉ又は同様のものからなる層８０が、ゲート電極５１の露出した側壁に形成される。
その後、自己整列コンタクト工程が実施される。該工程ではコンフォーマルな酸化物層がダイス表面の頂上に堆積され、平面酸化物エッチバック段階によてパターニング及びエッチングされて図１２に示すような箇所に絶縁側壁３８が残る。次いでシリコントレンチエッチングが実施されて複数のトレンチ４０が形成される。
次いで素子の頂部表面がパターニング及びエッチングされてポリゲートコンタクトが形成され、フォトレジストが再び除去される。次いで短時間の酸化物エッチングが実施され、次いでアルミニウム層のような金属コンタクト層３９が図１３に示すようにウエハの頂上に堆積される。次いでこのコンタクトは既に述べたように適切にパターニングされる。
図１４Ａから図１４Ｃは、ＳｉＮ３のような酸化阻止膜を用いてポリシリコン「バレイ（valley）」８２を保護することによってゲート電極５１が形成され（図１４Ｂ）、次いでポリシリコンをエッチング及び酸化して、これによりエッチングされたポリシリコンが使い果たされる、修正された工程フローを示す。図１４Ａは、エピタキシャル層３１形成後のシリコン基板３０、絶縁スペーサ５０、及びポリシリコン層３６を示す（図５参照）。図１４Ｂを参照すると、次いで窒化物層９０又は同様のものが形成される。ギャップはフォトレジストのような防止剤で満たされ、露出された窒化物はエッチングされ、レジストは剥離される。次いで露出されたポリシリコンメサ（polysilicon mesa）が、絶縁スペーサ５０の高さまでエッチングされ、ポリ酸化物層３７がポリシリコン層５１のエッチングされた表面の頂上に成長される。次いで窒化物９０が剥離され、ポリシリコンがエッチングされ、工程は図６〜図１３に示すように完成される。図１４Ａ〜図１４Ｃに示された修正された工程に従って製造された第２実施例に係る素子は、図１６に示されている。
図１５Ａから図１５Ｄは、デュアルポリシリコンゲート５１及びセルを形成するために、図１５Ａに示されたように開始厚酸化物層（starting thick oxide layer）５０が最初にパターニングされた、なおさらなる修正された工程フローを示す。次いでゲート酸化膜３４は成長され、ポリシリコン層３６は、図１５Ｂに示すように酸化物スペーサ５０間のギャップを充填するように形成される。次いで平面エッチバック又はＣＭＰ（化学機械的研磨：chamical mechanical polishing）段階が実施されて図１６Ｃに示すように上部表面が平坦化される。
次いで非重要整列工程（non-critical alignment step）が実施されて共通導電領域３５上の厚い酸化物５０が保護され、酸化物層５０の広範囲の部分が図１６Ｄに示すようにエッチングされる。次いで図６から図１３に示すように処理を続ける。
この発明の他の実施例がまた可能である。例えば、図１７は、酸化物スペーサ５０の上方に広がるポリシリコンゲート電極３６を含む第３実施例に係る素子を示す。また、図１８は第４実施例を示し、第４実施例では、第３実施例が酸化物スペーサ５１のそれぞれの垂直側面に配置された側壁スペーサ５１を含むように修正されている。
この発明は特定の実施例に関連して述べられたが、多くの他の変形及び修正、及び他の使用は、当業者に明らかとなろう。したがって、この発明はここで開示された特定のものによっては限定されないことが好ましい。
本出願は、優先権の主張が行われた、Power MOSFET With Ultra-Deep Base and Reduced On Resistanceというタイトルの、２００１年７月５日に出願された米国特許仮出願第６０／３０３，０５９号明細書の利益に基づき、該利益をクレームしたものである。
従来技術に係る垂直型導電性ＭＯＳＦＥＴの小さな部分を示す断面図である。 従来技術に係るＭＯＳＦＥＴ装置を示す図である。 この発明に係るＭＯＳＦＥＴを示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明に係る半導体装置を製造するときに取られる様々な段階を示す図である。 この発明の第２実施例に係る他の装置を製造するための段階を示す図である。 この発明の第２実施例に係る他の装置を製造するための段階を示す図である。 この発明の第２実施例に係る他の装置を製造するための段階を示す図である。 この発明に係る装置を製造するための他の段階を示す図である。 この発明に係る装置を製造するための他の段階を示す図である。 この発明に係る装置を製造するための他の段階を示す図である。 この発明に係る装置を製造するための他の段階を示す図である。 この発明の第２実施例に係る装置を示す断面図である。 この発明の第３実施例に係る装置を示す断面図である。 この発明の第４実施例に係る装置を示す断面図である。
符号の説明
３０ 基板
３１ エピタキシャル層
３２ ベース領域
３２′ 反転チャネル領域
３３ ソース領域
３５ 共通導電領域
３９ コンタクト層
５０ 絶縁スペーサ
５１ ゲート電極
９２ 深い注入接合

Claims (8)

  1. 第１導電型の基板と；
    前記基板の表面に形成された第１導電型のエピタキシャル層と；
    前記エピタキシャル層に第１所定深さまで形成された、第２導電型を有する互いに隔離された複数の僅かにドープされたベース領域と；
    前記ベース領域間に配置された共通導電領域と；
    前記僅かにドープされたベース領域内に形成された、第１導電型を有する複数の高濃度にドープされたソース領域と；
    前記ソース領域と前記共通導電領域との間に配置された反転チャネル領域と；
    前記第１所定深さと第２所定深さとの間に延在する前記ベース領域の下の前記エピタキシャル層内に形成された第２導電型の深い注入接合と；
    絶縁層によって前記反転チャネルから絶縁された、前記反転チャネルの上方に形成されたゲート電極と；
    を備え、
    前記共通導電領域の少なくとも一部の上方に配置され、前記エピタキシャル層上に配置された酸化物を備えた、厚い絶縁スペーサをさらに備え、
    各々の前記厚い絶縁スペーサは、分離された各々の前記ゲート電極の間に配置され、
    絶縁上部層が、各々の前記ゲート電極の頂上に形成され、
    前記厚い絶縁スペーサの厚さは、前記ゲート電極の厚さ及び前記絶縁上部層の厚さとそれぞれ独立していることを特徴とする出力半導体素子。
  2. 請求項１記載の出力半導体素子において、
    前記ソース領域に電気的に接続されたコンタクト層をさらに備えることを特徴とする出力半導体素子。
  3. 請求項２記載の出力半導体素子において、
    前記コンタクト層は、前記ソース領域及び前記ベース領域に電気的に接続されていることを特徴とする出力半導体素子。
  4. 請求項１記載の出力半導体素子において、
    前記ゲート電極は、ポリシリコンから構成されていることを特徴とする出力半導体素子。
  5. 請求項１記載の出力半導体素子において、
    分離された各々の前記ゲート電極の側壁に配置された絶縁側壁をさらに備えることを特徴とする出力半導体素子。
  6. 第１導電型の基板と；
    前記基板の表面に形成された第１導電型のエピタキシャル層と；
    前記エピタキシャル層に第１所定深さまで形成された、第２導電型を有する互いに隔離された複数の僅かにドープされたベース領域と；
    前記ベース領域間に配置された共通導電領域と；
    前記僅かにドープされたベース領域内に形成された、第１導電型を有する複数の高濃度にドープされたソース領域と；
    前記ソース領域と前記共通導電領域との間に配置された反転チャネル領域と；
    前記第１所定深さと第２所定深さとの間に延在する前記ベース領域の下の前記エピタキシャル層内に形成された第２導電型の深い注入接合と；
    絶縁層によって前記反転チャネルから絶縁された、前記反転チャネルの上方に形成されたゲート電極と；
    を備え、
    分離された前記ゲート電極の間に各々形成された絶縁スペーサをさらに備え
    各々の前記ゲート電極の側壁に配置されたポリシリサイド壁をさらに備え、
    前記絶縁スペーサは、前記共通導電領域の少なくとも一部の上方に配置され、前記エピタキシャル層上に配置された酸化物を備え、
    絶縁上部層が、各々の前記ゲート電極の頂上に形成され、
    前記絶縁スペーサの厚さが前記ゲート電極の厚さ及び前記絶縁上部層の厚さとそれぞれ独立していることを特徴とする出力半導体素子。
  7. 請求項１記載の出力半導体素子において、
    前記第２所定深さは、前記第１所定深さの少なくとも２倍の深さであることを特徴とする出力半導体素子。
  8. 請求項１記載の出力半導体素子において、
    前記第２所定深さは、ほぼ前記エピタキシャル層の厚さであることを特徴とする出力半導体素子。
JP2003511283A 2001-07-05 2002-07-02 深い注入接合を有する出力ｍｏｓｆｅｔ Expired - Lifetime JP4234586B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US30305901P 2001-07-05 2001-07-05
US10/187,580 US6639276B2 (en) 2001-07-05 2002-07-01 Power MOSFET with ultra-deep base and reduced on resistance
PCT/US2002/021127 WO2003005414A2 (en) 2001-07-05 2002-07-02 Power mosfet with deep implanted junctions

Publications (2)

Publication Number Publication Date
JP2004538626A JP2004538626A (ja) 2004-12-24
JP4234586B2 true JP4234586B2 (ja) 2009-03-04

Family

ID=26883172

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003511283A Expired - Lifetime JP4234586B2 (ja) 2001-07-05 2002-07-02 深い注入接合を有する出力ｍｏｓｆｅｔ

Country Status (7)

Country Link
US (2) US6639276B2 (ja)
EP (1) EP1417721A4 (ja)
JP (1) JP4234586B2 (ja)
KR (1) KR100566599B1 (ja)
CN (1) CN1333468C (ja)
AU (1) AU2002318191A1 (ja)
WO (1) WO2003005414A2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1296378A1 (en) * 2001-09-21 2003-03-26 STMicroelectronics S.r.l. MOS semiconductor device and manufacturing process thereof
DE10240861B4 (de) * 2002-09-04 2007-08-30 Infineon Technologies Ag Mittels Feldeffekt steuerbares Halbleiterbauelement und Verfahren zu dessen Herstellung
US6969657B2 (en) * 2003-03-25 2005-11-29 International Rectifier Corporation Superjunction device and method of manufacture therefor
JP2004311673A (ja) * 2003-04-07 2004-11-04 Denso Corp 半導体装置の製造方法
SE0303106D0 (sv) * 2003-11-21 2003-11-21 Infineon Technologies Ag Ldmos transistor device, integrated circuit, and fabrication method thereof
EP1696525A4 (en) 2003-12-10 2009-07-22 Panasonic Corp LIGHT SOURCE USING THE LASER AND TWO DIMENSIONAL IMAGE FORMING DEVICE
US7071117B2 (en) * 2004-02-27 2006-07-04 Micron Technology, Inc. Semiconductor devices and methods for depositing a dielectric film
KR100612415B1 (ko) * 2004-04-09 2006-08-16 삼성전자주식회사 올 어라운드된 채널 영역을 갖는 트랜지스터 및 그 제조방법
KR100538101B1 (ko) * 2004-07-07 2005-12-21 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US20060043479A1 (en) * 2004-09-02 2006-03-02 Patrice Parris Metal oxide semiconductor device including a shielding structure for low gate-drain capacitance
US7211477B2 (en) * 2005-05-06 2007-05-01 Freescale Semiconductor, Inc. High voltage field effect device and method
JP5014622B2 (ja) * 2005-12-08 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 絶縁ゲート型半導体装置の製造方法
US7504676B2 (en) * 2006-05-31 2009-03-17 Alpha & Omega Semiconductor, Ltd. Planar split-gate high-performance MOSFET structure and manufacturing method
US8030153B2 (en) * 2007-10-31 2011-10-04 Freescale Semiconductor, Inc. High voltage TMOS semiconductor device with low gate charge structure and method of making
CN101800193B (zh) * 2009-02-05 2013-06-19 尼克森微电子股份有限公司 沟渠式金氧半导体元件的制作方法
JP2011199000A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
CN103839982A (zh) * 2012-11-23 2014-06-04 上海华虹宏力半导体制造有限公司 平面栅超级结产品栅极版图结构
CN110212026B (zh) * 2019-05-06 2022-09-16 上海功成半导体科技有限公司 超结mos器件结构及其制备方法
CN114068673A (zh) * 2021-11-05 2022-02-18 华虹半导体(无锡)有限公司 超结沟槽栅mosfet及制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3113426B2 (ja) * 1992-11-27 2000-11-27 三洋電機株式会社 絶縁ゲート半導体装置及びその製造方法
US6008520A (en) 1994-12-30 1999-12-28 Siliconix Incorporated Trench MOSFET with heavily doped delta layer to provide low on- resistance
JP3166148B2 (ja) * 1995-07-11 2001-05-14 横河電機株式会社 半導体装置
EP0772242B1 (en) * 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
US6096606A (en) * 1998-05-04 2000-08-01 Motorola, Inc. Method of making a semiconductor device
TW426891B (en) * 1999-03-19 2001-03-21 United Microelectronics Corp Process of salicide
US6186408B1 (en) * 1999-05-28 2001-02-13 Advanced Power Devices, Inc. High cell density power rectifier
US6380569B1 (en) 1999-08-10 2002-04-30 Rockwell Science Center, Llc High power unipolar FET switch
US6285060B1 (en) 1999-12-30 2001-09-04 Siliconix Incorporated Barrier accumulation-mode MOSFET

Also Published As

Publication number Publication date
US6639276B2 (en) 2003-10-28
EP1417721A4 (en) 2008-04-09
CN1552105A (zh) 2004-12-01
JP2004538626A (ja) 2004-12-24
US6846706B2 (en) 2005-01-25
US20030020115A1 (en) 2003-01-30
US20040053448A1 (en) 2004-03-18
WO2003005414A3 (en) 2003-05-01
WO2003005414A2 (en) 2003-01-16
AU2002318191A1 (en) 2003-01-21
CN1333468C (zh) 2007-08-22
KR100566599B1 (ko) 2006-03-31
KR20040008252A (ko) 2004-01-28
EP1417721A2 (en) 2004-05-12

Similar Documents

Publication Publication Date Title
US9842925B2 (en) Insulated gate semiconductor device having a shield electrode structure and method
US8907394B2 (en) Insulated gate semiconductor device having shield electrode structure
US10355125B2 (en) Electrode contact structure for semiconductor device
US9245963B2 (en) Insulated gate semiconductor device structure
JP4234586B2 (ja) 深い注入接合を有する出力ｍｏｓｆｅｔ
KR101332587B1 (ko) Ｍｏｓ 트랜지스터 형성 방법 및 그 구조
US7176524B2 (en) Semiconductor device having deep trench charge compensation regions and method
US8021947B2 (en) Method of forming an insulated gate field effect transistor device having a shield electrode structure
US7943466B2 (en) Method of forming a semiconductor device having sub-surface trench charge compensation regions
EP0654173B1 (en) High density power device structure and fabrication process
US7253477B2 (en) Semiconductor device edge termination structure
US7411266B2 (en) Semiconductor device having trench charge compensation regions and method
US7285823B2 (en) Superjunction semiconductor device structure
TWI500114B (zh) 半導體組件及製造方法
US20100308400A1 (en) Semiconductor Power Switches Having Trench Gates
US8471331B2 (en) Method of making an insulated gate semiconductor device with source-substrate connection and structure
US8921184B2 (en) Method of making an electrode contact structure and structure therefor

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040303

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061101

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061107

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070207

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080321

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081111

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081211

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111219

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4234586

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121219

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121219

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131219

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term