JP2004311673A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ドリフト領域がＰ型領域、Ｎ型領域の繰り返し構造である半導体装置の製造方法において、従来の製造方法よりも低オン抵抗化及び高耐圧化を行うことができる半導体装置の製造方法を提供する。
【解決手段】Ｎ^＋型基板１の上にＰ型半導体層１１を形成し、Ｐ型半導体層１１にトレンチ１２を形成する。トレンチ１２の内壁上にトレンチ１２の凹みを残すようにＮ型半導体層１３をエピタキシャル成長法により形成し、同様にＮ型半導体層１３の表面上にＰ型半導体層１４を形成する。その後、Ｐ型半導体層１１の表面を平坦化することで、Ｎ型領域４及びＰ型領域５が横方向にて交互に繰り返された構造のドリフト領域２を形成する。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図１３に従来におけるパワーＭＯＳＦＥＴの断面図を示す。従来、図１３に示すように、ドリフト領域がＰ型領域、Ｎ型領域の繰り返し構造となっているものがある（例えば、特許文献１参照）。
【０００３】
このパワーＭＯＳＦＥＴは、Ｎ^＋型基板１上にドリフト領域２、Ｐ型ベース領域３が形成されている。ドリフト領域２は、Ｎ型領域４とＰ型領域５とが横方向に繰り返し配置された構成である。そして、トレンチ６が基板表面からＮ型領域４に到達するように形成され、トレンチの内部にゲート絶縁膜７を介して、ゲート電極８が形成されている。また、Ｐ型ベース層３の領域中には、ゲート電極８に隣接してＮ^＋型ソース領域９が形成されており、ゲート電極８から離れて、Ｐ^＋型コンタクト領域１０が形成されている。
【０００４】
このように構成されたパワーＭＯＳＦＥＴは、オフ状態でソース・ドレイン間に逆バイアスが印加された場合、このＮ型領域４とＰ型領域５とによるＰＮ接合から空乏層が横方向に広がり、ドリフト領域２が完全に空乏化される。これにより、高耐圧が確保されている。
【０００５】
このパワーＭＯＳＦＥＴでは、Ｎ型領域４及びＰ型領域５の横方向の幅４ａ、５ａは小さいことが望ましい。これは、Ｎ型領域４及びＰ型領域５の不純物濃度を高濃度としても、ドリフト領域２を完全に空乏化することができ、すなわち、高耐圧を確保しつつ、オン抵抗を低減できるからである。
【０００６】
一方、さらなる高耐圧化のためには、ドリフト領域２の深さ２ａが大きいことが望ましい。
【０００７】
したがって、さらなる高耐圧化と低オン抵抗化を両立させようとすると、Ｎ型領域４及びＰ型領域５の幅４ａ、５ａを小さくし、これらの領域の深さ２ａを大きくする必要がある。
【０００８】
ところで、このようなＮ型領域４、Ｐ型領域５の繰り返し構造を形成する方法として、図１４に示す方法がある（例えば、特許文献２、３参照）。
【０００９】
この方法は、図１４（ａ）、（ｂ）に示すように、Ｎ^＋型基板１の上に形成されたＰ型半導体層１１のうち、Ｎ型領域４の形成予定領域にトレンチ１２を形成する。続いて、図１４（ｃ）に示すように、エピタキシャル成長法により、このトレンチ内にＮ型半導体層４１を埋め込む。その後、図１４（ｄ）に示すように、Ｐ型半導体層１１の表面を平坦化研磨することで、Ｎ^＋型基板１上にＮ型領域４及びＰ型領域５が横方向に繰り返された構造を形成する方法である。
【００１０】
【特許文献１】
特開２００１−１２７２８９号公報
【００１１】
【特許文献２】
特開昭５７−１２４４６９号公報
【００１２】
【特許文献３】
特開２００１−１９６５７３号公報
【００１３】
【発明が解決しようとする課題】
上記した方法では、Ｎ型領域４の幅４ａを小さくし、ドリフト領域２の深さ２ａを大きくするためには、細長い（アスペクト比が大きな）トレンチ１２を形成し、そのトレンチ１２の内部にＮ型半導体層４１を埋め込む必要がある。
【００１４】
しかし、トレンチ１２のアスペクト比が大きくなるにつれ、トレンチ１２の内部にＮ型半導体層１３を埋め込むことが困難となる。このため、トレンチ１２の幅及び深さに限界があり、低オン抵抗化と高耐圧化に限界がある。
【００１５】
また、Ｐ型領域５の幅５ａを小さくするためには、トレンチ１２を構成する側壁部１１ａの横方向の幅１１ｂを小さくする必要がある。
【００１６】
しかし、トレンチ１２の側壁部１１ａの幅１１ｂが小さすぎると、トレンチ１２を形成した後に行うトレンチ１２の内部を洗浄する工程等において、トレンチ１２の側壁部１１ａが折れてしまうという問題が発生する。
【００１７】
そこで、本発明は上記点に鑑みて、従来の製造方法よりも低オン抵抗化及び高耐圧化を行うことができる半導体装置の製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）の上に第１導電型の第１の半導体層（１１、３１）を形成する工程と、第１の半導体層（１１、３１）にトレンチ（１２）を形成する工程と、トレンチ（１２）の内壁上にトレンチ（１２）の凹みを残すように第２導電型の第２の半導体層（１３）を形成し、第２の半導体層（１３）の上に、第１導電型の第３の半導体層（１４）を形成することで、トレンチ（１２）の内部に異なる導電型の半導体層（４、５）を基板表面と平行な方向にて交互に形成する工程とを有することを特徴としている。
【００１９】
このようにトレンチの内部に複数の半導体層を形成することで、Ｐ型領域及びＮ型領域の横方向における幅を、従来の製造方法のようなトレンチの幅でなく、トレンチの内部に形成した半導体層の膜厚によって決定している。
【００２０】
これにより、トレンチ内に一種類の半導体層を形成する従来の製造方法と比較して、従来と同一幅のトレンチを形成した場合、Ｐ型領域及びＮ型領域の横方向における幅を従来よりも小さくすることができる。すなわち、第１の半導体層に形成するトレンチの幅を従来よりも小さくすることなく、Ｐ型領域及びＮ型領域の横方向における幅を従来よりも小さくすることができる。
【００２１】
この結果、本発明によれば、従来の製造方法よりも低オン抵抗化及び高耐圧化が可能となる。
【００２２】
請求項２に示すように、トレンチ（１２）の内壁上に２組以上の異なる導電型の半導体層（１３、１４、２１、２２）を形成する場合では、トレンチ（１２）の内部に異なる導電型の半導体層（１３、１４、２１、２２）を複数形成する工程の後に、熱処理により半導体基板（１）の不純物を這い上がらせ、半導体基板（１）と接続しておらず、半導体基板（１）と同一の導電型の半導体層（２１）を、半導体基板（１）と接続する。このようにしても、半導体基板上に、Ｐ型領域、Ｎ型領域が繰り返し配置された構造を有するドリフト領域を形成することができる。
【００２３】
本発明によれば、請求項１に記載の発明よりも、トレンチの内部により多くの半導体層を形成しているので、トレンチの幅を請求項１の発明と同等とした場合、Ｐ型領域及びＮ型領域の横方向における幅をさらに小さくすることができる。これにより、請求項１に記載の発明よりもさらなる低オン抵抗化及び高耐圧化が可能となる。
【００２４】
なお、半導体基板（１）を這い上がらせるため、請求項３に示すように、不純物濃度が１×１０^１８ｃｍ^−３以上である半導体基板（１）を用いたり、請求項４に示すように、半導体基板（１）の表面側に導電型不純物としてのＰもしくはＢが１×１０^１８ｃｍ^−３以上の濃度にて導入されている半導体基板（１）を用いることが好ましい。
【００２５】
請求項５に記載の発明では、トレンチ（１２）内に順に形成される１つの第１導電型の半導体層と１つの第２導電型の半導体層とを一組とし、その組数をＫとしたとき、トレンチ（１２）内に最後に埋め込む半導体層（１４、２２）を除く半導体層（１３、２１）の膜厚をトレンチ幅（１２ａ）の１／（４Ｋ−１）とし、最後に埋め込む半導体層（１４、２２）の膜厚をトレンチ幅（１２ａ）の１／｛２（４Ｋ−１）｝として、半導体層（１３、１４、２１、２２）をトレンチ（１２）の内部に形成することを特徴としている。
【００２６】
請求項６に記載の発明では、トレンチ（１２）内に最後に埋め込まれた半導体層（１４）の幅（１４ａ）が、トレンチ（１２）内の他の半導体層（１３）の膜厚よりも大きくなるように、トレンチ（１２）内に複数の半導体層（１３、１４）を形成することを特徴としている。
【００２７】
これにより、トレンチの内部に形成する最後の半導体層を良好に埋め込むことができる。なお、この場合、隣接する半導体層とキャリア量を一致させるため、すなわち、チャージバランスを取るため、トレンチの内部に形成する最後の半導体層のドーパント濃度を小さくする。
【００２８】
請求項７に記載の発明では、トレンチ（１２）内に最後に埋め込まれる半導体層（１４）を形成するときでは、トレンチ（１２）内にエピタキシャル成長法により半導体膜（１５）を形成する工程と、半導体膜（１５）の一部のエッチング処理と、エピタキシャル成長法による半導体膜（１６）の成膜処理を行う工程とにより、トレンチ（１２）内に最後に埋め込まれる半導体層（１４）を形成することを特徴としている。
【００２９】
これにより、トレンチの内部に形成する最後の半導体層を良好に埋め込むことができる。なお、半導体膜の一部のエッチング処理としては、例えば、ＨＣｌガスによるエッチングを行うことができる。
【００３０】
また、トレンチ（１２）内に複数の半導体層（１３、１４、２１、２２）を形成する工程では、請求項８に示すように、それぞれの半導体層（１３、１４、２１、２２）を異なる成膜装置若しくは異なるチャンバー内で形成することができる。また、請求項９に示すように、それぞれの半導体層（１３、１４、２１、２２）を同一の成膜装置及び同一のチャンバー内で連続して形成することもできる。
【００３１】
請求項９の発明によれば、各半導体層を形成するときの温度、流量、真空度等の形成条件を同じ状態に保つことができるため、隣接する各半導体層のチャージバランスを取りつつ、各半導体層を形成することが容易となる。
【００３２】
請求項１０に記載の発明では、トレンチ（１２）の内部に形成された複数の半導体層（１３、１４、２１、２２）の平面パターンを同心円形状パターンとし、円の中心に向かうにつれ、半導体層（１３、１４、２１、２２）の膜厚が厚くなるように、トレンチ（１２）内に複数の半導体層（１３、１４、２１、２２）を形成することを特徴としている。
【００３３】
平面パターンが同心円形状である場合では、このようにすることが好ましい。これは、この場合、各半導体層の体積は異なっているため、各半導体層の不純物濃度を同程度に設定するとき、このように各半導体層の膜厚を設定することで、各半導体層のチャージバランスをとることができる。
【００３４】
請求項１１に記載の発明では、半導体基板（１）の上に第１導電型の第１の半導体層（３１）を形成する工程と、第１の半導体層（３１）にトレンチ（１２）を形成する工程と、トレンチ（１２）を構成するトレンチ側壁部（３１ａ）の表面に対して、第２導電型の不純物を拡散させることで、トレンチ側壁部（３１ａ）の表層に第２導電型の第２の半導体層（３２）を形成する工程と、トレンチ（１２）の内部に第３の半導体層（１３、１４、２１、２２、３３）を形成する工程とを有することを特徴としている。
【００３５】
このようにトレンチの側壁部に複数の半導体層を形成することにより、トレンチの側壁部を細くせずに、横方向の幅が小さなＰ型領域、Ｎ型領域を形成することができる。このため、トレンチ形成後の洗浄工程等でトレンチの側壁部が折れるのを抑制することができる。
【００３６】
また、第１の半導体層に形成したトレンチを構成するトレンチの側壁部の幅を従来よりも小さくすることなく、Ｐ型領域及びＮ型領域の横方向における幅を従来よりも小さくすることができる。この結果、本発明によれば、従来の製造方法よりも低オン抵抗化及び高耐圧化が可能となる。
【００３７】
なお、拡散を行う方法として、第１の半導体層の導電型をＮ型とした場合では、ジボラン雰囲気での気相拡散、トレンチの内壁上に形成したＢＳＧ膜からの固相拡散、若しくはトレンチの側壁部表面に対するＢのイオン注入を行う方法を用いることができる。これにより、Ｎ型の第１の半導体層の表層にＰ型の第２の半導体層を形成することができる。
【００３８】
また、第１の半導体層の導電型をＰ型とした場合では、ホスフィン雰囲気での気相拡散、トレンチの内壁上に形成したＰＳＧ膜からの固相拡散、若しくはトレンチの側壁部表面に対するＰ、Ａｓのイオン注入を行う方法を用いることができる。これにより、Ｐ型の第１の半導体層の表層にＮ型の第２の半導体層を形成することができる。
【００３９】
また、第３の半導体層を形成する工程では、第３の半導体層として一種類の半導体層（３３）を形成することができる。また、請求項１２、１３に示すように、第３の半導体層として、トレンチ（１２）の内壁上にトレンチ（１２）の凹みを残すように第１導電型の第４の半導体層（１３）を形成し、第４の半導体層（１３）の上に第２導電型の第５の半導体層（１４）を形成することができる。
【００４０】
請求項１３に示す発明のように、トレンチ（１２）の内壁上に２組以上の異なる導電型の半導体層（１３、１４、２１、２２）を形成する場合では、トレンチ（１２）の内部に異なる導電型の半導体層（１３、１４、２１、２２）を複数形成する工程の後に、熱処理により半導体基板（１）の不純物を這い上がらせ、半導体基板（１）と接続しておらず、半導体基板（１）と同一の導電型の半導体層（２１）を、半導体基板（１）と接続する。このようにしても、半導体基板上に、Ｐ型領域、Ｎ型領域が繰り返し配置された構造を有するドリフト領域を形成することができる。
【００４１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００４２】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態におけるパワーＭＯＳＦＥＴの断面図を示す。また、図２に図１中のドリフト領域２の平面パターンを示す。
【００４３】
図１に示すパワーＭＯＳＦＥＴが、従来の技術の欄にて説明した図１３に示す半導体装置に対して構造上異なっているところは、ドリフト領域２のＮ型領域４がＵ字形状となっている点である。その他は図１３に示す半導体装置と同じ構造となっている。
【００４４】
なお、本実施形態では、ドリフト領域２の平面パターンはＮ型領域４及びＰ型領域５が交互にストライプ状に配置されたパターンとなっており、Ｎ型領域４及びＰ型領域５のそれぞれの横方向の幅４ａ、５ａは、例えば１μｍとなっている。
【００４５】
次に本実施形態におけるパワーＭＯＳＦＥＴの製造方法を説明する。図３（ａ）〜（ｄ）にこのパワーＭＯＳＦＥＴの製造工程を示す。なお、図３（ｃ）、（ｄ）は図３（ｂ）中の一点鎖線領域１０２に相当する。
【００４６】
〔図３（ａ）に示す工程〕
Ａｓ、Ｓｂ又はＰを１×１０^１８ｃｍ^−３以上ドープした高濃度Ｎ^＋型シリコン基板１に厚さ５０μｍでボロン濃度が１×１０^１６ｃｍ^−３以上であるＰ型半導体層１１をエピタキシャル成長法により形成する。
【００４７】
〔図３（ｂ）に示す工程〕
図示しないが、熱酸化若しくはＣＶＤによりこのＰ型半導体層１１の表面に酸化膜を形成し、ホトリソグラフィ工程及びエッチング工程により、トレンチ１２の形成予定領域に対応する酸化膜部分を開口する。
【００４８】
続いて、この酸化膜をマスクにしてＰ型半導体層１１を選択的にウェット若しくはドライエッチングを行う。これにより幅１２ａが３μｍであるトレンチ１２を形成する。このとき、トレンチ１２を構成するトレンチ側壁部１１ａの幅１１ｂを１μｍとする。なお、ウェットエッチングの場合は異方性エッチングするために、Ｎ^＋型基板１の表面の結晶面方位が（１１０）面であるとき、ＫＯＨやＴＭＡＨ等のアルカリ性のエッチング液を用いる。
【００４９】
〔図３（ｃ）に示す工程〕
ＣＶＤ装置を用い、シラン或いはジクロルシラン若しくはトリクロルシランの成長ガスにホスフィン若しくはアルシンのドーパントガスを流して、トレンチ１２の内壁上にトレンチ１２の凹みを残すように、厚さ１μｍのＮ型半導体層１３を形成する。続いて、同一のチャンバ内にて、ジボランのドーパントガスを流して厚さ１μｍ以上のＰ型半導体層１４を連続して形成する。この工程では、トレンチ１２の内部だけでなく、Ｐ型半導体層１１の表面上にもＮ型半導体層１３及びＰ型半導体層１４が形成される。
【００５０】
〔図３（ｄ）に示す工程〕
表面から厚さ２μｍ以上ＣＭＰによる研磨若しくはドライエッチングによるエッチバックを行う。これにより、Ｐ型半導体層１１の表面上に形成されたＮ型半導体層１３及びＰ型半導体層１４を除去し、Ｎ型領域４、Ｐ型領域５の繰り返し部分を露出させる。
【００５１】
このようにして、Ｎ^＋型基板１の表面上に、ＰＮ繰り返し構造を有するドリフト領域２を形成する。なお、図３（ｄ）に示している部分が図１中の破線領域１０１に相当する。
【００５２】
その後、図示しないが、ドリフト領域２の表面上にＰ型ベース領域３を形成し、Ｐ型ベース領域３の表層にＮ^＋型ソース領域９を形成する。また、基板表面からＮ^＋型ソース領域９及びＰ型ベース領域３を貫通し、Ｎ型領域４に到達するトレンチ６を形成する。このトレンチ６の内部にゲート絶縁膜７を介して、ゲート電極８を形成する。さらに、Ｐ型ベース領域３の表層にＰ^＋型コンタクト領域１０を形成する。このようにして、図１に示すパワーＭＯＳＦＥＴを製造することができる。
【００５３】
次に本実施形態の特徴を説明する。
【００５４】
従来の製造方法では、図１４（ｄ）に示すように、１つのトレンチ１２とそのトレンチ１２を構成するトレンチ側壁部１１ｂとを含む一単位領域（図１４（ｂ）中の一点鎖線領域５０１に相当）中に、Ｎ型領域４及びＰ型領域５が合わせて３本存在するようにドリフト領域２を形成していた。これに対して、本実施形態の製造方法では、図３（ｄ）に示すように、一単位領域（図３（ｂ）中の一点鎖線領域１０２に相当）中に、Ｎ型領域４及びＰ型領域５が合わせて５本存在するようにドリフト領域２を形成している。
【００５５】
したがって、本実施形態によれば、従来と同じ幅１２ａのトレンチ１２を形成した場合、Ｎ型領域４及びＰ型領域５の横方向の幅４ａ、５ａを、従来の大きさに対して３／５の大きさに縮小することができる。このことから、Ｎ型領域４を高濃度化できることになり、本実施形態によれば、従来よりも低オン抵抗化が可能となる。
【００５６】
なお、従来の製造方法では、図１４（ｂ）〜（ｄ）に示すように、１つのトレンチ１２の内部に１つのＮ型領域４を形成していた。このため、Ｎ型領域４及びＰ型領域５の幅４ａ、５ａはトレンチ１２の幅１２ａの大きさで決まっていた。
【００５７】
これに対して、本実施形態では、１つのトレンチ１２の内部にＮ型領域４、Ｐ型領域５、及びＮ型領域４を形成している。このため、エピタキシャル成長法により形成したＮ型半導体層１３及びＰ型半導体層１４の膜厚でＮ型領域４及びＰ型領域５の幅４ａ、５ａを決定することができる。したがって、幅４ａ、５ａを小さくするためには、Ｎ型半導体層１３及びＰ型半導体層１４の膜厚を小さくすれば良いことから、トレンチ１２の幅１２ａが小さすぎることで発生する埋め込み不良を抑制することができる。
【００５８】
また、本実施形態では、図３（ｃ）に示す工程にて、同一のＣＶＤ装置、同一のチャンバ内にて、連続してＮ型半導体層１３、Ｐ型半導体層１４を形成している。このように、連続して各半導体層１３、１４を形成することで、各半導体層１３、１４を形成するときの温度、流量、真空度等の形成条件を同じ状態に保つことができる。
【００５９】
Ｎ型半導体層１３及びＰ型半導体層１４とを形成するときでは、これらの間におけるチャージバランスを取る必要がある。ここで、チャージバランスについて説明する。本実施形態の半導体装置は、従来の技術の欄にて説明したように、オフ時において、ドリフト領域２を完全に空乏化させることで、高耐圧を確保できるものである。したがって、ドリフト領域２を構成するＮ型領域４とＰ型領域５とによるＰＮ接合から空乏層が生じるように、Ｎ型半導体層１３及びＰ型半導体層１４のそれぞれのキャリア量を調整する必要がある。チャージバランスを取るとはこれらのキャリア量を調整することを意味する。
【００６０】
このことから、本実施形態では形成条件が同じであるため、Ｎ型半導体層１３及びＰ型半導体層１４の不純物濃度、膜厚等を一致させることが容易である。すなわち、Ｎ型半導体層１３とＰ型半導体層１４とのチャージバランスを取ることが容易である。
【００６１】
また、チャージバランスを取るための最良の形態として本実施形態を説明したが、チャージバランスを取ることができれば、Ｎ型半導体層１３とＰ型半導体層１４とを別々の装置にて形成することもできる。
【００６２】
また、図３（ｃ）に示す工程では、３μｍのトレンチ１２の幅１２ａに対して、Ｎ型半導体層１３の膜厚を１μｍとし、Ｐ型半導体層１４の膜厚が０．５μｍ以上となるようにＮ型半導体層１３及びＰ型半導体層１４を形成している。これにより、Ｎ型半導体層１３及びＰ型半導体層１４でトレンチ１２の内部を完全に埋め込むことができ、かつ、Ｎ型領域４及びＰ型領域５の横方向の幅４ａ、５ａを同等とすることができる。
【００６３】
ここで、Ｎ型領域４及びＰ型領域５の横方向の幅４ａ、５ａを同等としているのは、Ｎ型領域４及びＰ型領域５の横方向の幅４ａ、５ａが異なる場合、最も幅が小さい領域が寸法等のばらつきの影響を受けやすくなってしまうからである。
【００６４】
なお、本実施形態では、上記したように、トレンチ１２の幅１２ａを３μｍ、トレンチ側壁部１１ａの幅１１ｂを１μｍ、Ｎ型半導体層１３及びＰ型半導体層１４の幅を１μｍとしていたが、他の大きさにて形成することもできる。この場合、Ｎ型領域４及びＰ型領域５の幅４ａ、５ａが同等となり、トレンチ１２が完全に埋め込まれるように、トレンチ１２の幅１２ａに対し、トレンチ側壁部１１ａの幅１１ｂ及びＮ型半導体層１３の膜厚をその１／３とし、最後にトレンチ１２に埋め込むＰ型半導体層１４の膜厚を１／６以上と設定する。
【００６５】
また、本実施形態では、図２に示すように、ドリフト領域２の平面パターンがストライプ形状となるように、Ｎ型領域４及びＰ型領域５を形成する場合を例として説明したが、図４に示すように、ドリフト領域２の平面パターンを、半径が異なる複数の円が重なったような同心円形状とすることもできる。
【００６６】
この場合では、Ｎ型領域４及びＰ型領域５の体積を同等にするため、円の中心側に位置するＰ型領域５の幅をＮ型領域４の幅よりも大きくする。これにより、Ｎ型領域４及びＰ型領域５のチャージバランスを取ることができる。
【００６７】
（第２実施形態）
図５に第２実施形態におけるパワーＭＯＳＦＥＴの製造工程を示す。本実施形態は、第１実施形態の図３（ｃ）に示す工程におけるＰ型半導体層１４の形成方法を変更したものである。
【００６８】
本実施形態では、図３（ａ）、（ｂ）に示す工程にて、幅１２ａが例えば４μｍであるトレンチ１２を形成する。その後、図５（ａ）に示す工程にて、第１実施形態と同様に、膜厚が例えば１μｍであるＮ型半導体層１３をトレンチ１２の内壁上に形成する。その後、Ｎ型半導体層１３の表面上に、Ｐ型半導体層１５を一度形成する。
【００６９】
続いて、図５（ｂ）に示す工程にて、Ｐ型半導体層１５の一部をＨＣｌガスを用いてエッチングする。このとき、Ｐ型半導体層１５がエッチングされた部分の形状は、例えば、トレンチ１２の深さ方向に進むにつれ幅が小さくなっているテーパ形状となる。なお、以下ではこのエッチングをテーパエッチングと呼ぶ。
【００７０】
そして、図５（ｃ）に示す工程にて、そのテーパエッチングされた部分に再度、Ｐ型半導体層１６をエピタキシャル成長法により形成することで、トレンチ１２の内部を完全に埋め込む。なお、チャージバランスの点からＰ型半導体層１５、１６のドーパント濃度は第１実施形態よりも小さくする。
【００７１】
次に、図５（ｄ）に示す工程にて、図３（ｄ）に示す工程と同様に研磨することで、ドリフト領域２を形成する。その後は、第１実施形態と同様の工程を行う。
【００７２】
第１実施形態の製造方法では、Ｎ型半導体層１３の形成後における、Ｐ型半導体層１４を埋め込む領域の幅が非常に狭い場合、Ｐ型半導体層１４を形成するとき、トレンチ１２の両側面から成長するＰ型半導体層１４の合わせ面が不連続となりやすい。すなわち、Ｐ型半導体層１４にいわゆる「す」と呼ばれる空隙が生じ、埋め込み不良が発生する恐れがある。
【００７３】
そこで、本実施形態では、Ｐ型半導体層１４を形成するとき、Ｐ型半導体層１４を埋め込む領域の幅１４ａをＮ型半導体層１３の膜厚よりも大きくし、Ｐ型半導体層１５を形成した後、テーパエッチングして再度、Ｐ型半導体層１６にて埋め込むことで、Ｐ型半導体層１４を形成している。
【００７４】
これにより、Ｐ型半導体層１４を形成するとき、埋め込み不良が発生するのを抑制することができる。なお、本実施形態では、Ｐ型半導体層１４を埋め込む領域の幅をＮ型半導体層１３の膜厚よりも大きくすることと、テーパエッチングを行うことの両方を行っているが、どちらか一方のみを行うこともできる。これによっても、第１実施形態と比較して、埋め込み不良が発生するのを抑制することができる。
【００７５】
（第３実施形態）
第１実施形態ではＮ型半導体層１３、Ｐ型半導体層１４の１組の異なる導電型の半導体層をトレンチ１２の内部に形成していたが、本実施形態では２組の異なる導電型の半導体層をトレンチ１２の内部に形成する場合を説明する。
【００７６】
図６に本実施形態のパワーＭＯＳＦＥＴの断面図を示す。なお、図１と同様の構成部には同一の符号を付している。図６に示すパワーＭＯＳＦＥＴは、図１３に示す半導体装置と構造は同じであるが、Ｎ型領域４及びＰ型領域５の幅４ａ、５ａが例えば０．５μｍとなっている。
【００７７】
図７にこのパワーＭＯＳＦＥＴの製造工程を示す。
【００７８】
〔図７（ａ）に示す工程〕
図３（ａ）、（ｂ）に示す工程と同様に、Ｐ型半導体層１１にトレンチ１２を形成する。本実施形態では、トレンチ１２の幅１２ａを３．５μｍ、トレンチ側壁部１１ａの幅１１ｂを１μｍとする。
【００７９】
〔図７（ｂ）に示す工程〕
ＣＶＤ装置を用い、シラン或いはジクロルシラン若しくはトリクロルシランの成長ガスにホスフィン若しくはアルシンのドーパントガスを流して、エピタキシャル成長法により、トレンチ１２の内壁上にトレンチ１２の凹みを残すようにＮ型半導体層１３を形成する。続いて、Ｎ型半導体層１３の表面上に同じくジボランのドーパントガスを流して、トレンチ１２の凹みを残すようにＰ型半導体層１４を形成する。さらに、Ｐ型半導体層１４の表面上にトレンチ１２の凹みを残すようにＮ型半導体層２１を形成し、最後にＰ型半導体層２２を形成する。このようにエピタキシャル成長法により、トレンチ１２の内壁上に各半導体層を連続成長させる。
【００８０】
なお、本実施形態では、Ｎ型領域４及びＰ型領域５の横方向の幅が同一となるように、Ｎ型領域４及びＰ型領域５の幅４ａ、５ａがトレンチ幅１２ａの１／７となるようにする。すなわち、Ｎ型半導体層１３、Ｐ型半導体層１４、及びＮ型半導体層２１の膜厚をトレンチ幅１２ａの１／７の大きさとし、トレンチ１２に最後に埋め込むＰ型半導体層２２のＮ型半導体層２１の表面上での膜厚をトレンチ幅１２ａの１／１４以上の大きさに設定する。
【００８１】
具体的には、３．５μｍのトレンチ１２の幅１２ａに対して、各半導体層１３、１４、２１の膜厚を０．５μｍとし、Ｐ型半導体層２２の膜厚を０．２５μｍ以上となるようにしている。これにより、各半導体層１３、１４、２１、２２の横方向の幅を全て同一とし、かつ、トレンチ１２の内部を完全に埋め込むことができる。
【００８２】
〔図７（ｃ）に示す工程〕
この工程では、例えば、１０００℃にて熱処理をする。これにより、Ｎ^＋型基板１は不純物濃度が高いため、Ｎ^＋型基板１中の導電型不純物が上方に拡散し、Ｕ字型形状の各半導体層１３、１４、２１の底部（連結部）が位置していた領域までＮ^＋型基板１が拡張する。この結果、トレンチ１２内の全てのＮ型層１３、２１がＮ^＋型基板１と接続する。
【００８３】
なお、不純物濃度が高濃度でないＮ^＋型基板１を用いる場合、予めＮ^＋型基板１の表面側に拡散係数の大きいＰを高濃度（例えば、１×１０^１８ｃｍ^−３以上）にドープしておけば良い。このようにしても、同様に、Ｎ^＋型基板１が熱処理により這い上がり、Ｎ^＋型基板１と全てのＮ型層１３、２１とを接続することができる。
【００８４】
〔図７（ｄ）に示す工程〕
図３（ｄ）に示す工程と同様に、ＣＭＰによる研磨若しくはエッチバックにより、平坦化する。このようにして、Ｎ^＋型基板１の表面上に、エピタキシャル成長法により形成する半導体層１３、１４、２１、２２の膜厚で、Ｎ型領域４及びＰ型領域５の幅４ａ、５ａが決定された幅の狭いＰＮ繰り返し構造を有するドリフト領域２を形成する。なお、７（ｄ）中の破線領域２０１が図６中の破線領域２０１に相当する。その後は、第１実施形態と同様の工程を行う。
【００８５】
次に本実施形態の特徴を説明する。本実施形態では、１つのトレンチ１２の内部にＮ型領域４及びＰ型領域５を合わせて７本形成している。すなわち、図７（ｄ）に示すように、１つのトレンチ１２とトレンチ１２を構成するトレンチ側壁部１１ａとを含む一単位領域中に、Ｎ型領域４及びＰ型領域５が合わせて９本存在するようにドリフト領域２を形成している。
【００８６】
したがって、本実施形態によれば、従来と同じトレンチ１２を形成した場合、Ｎ型領域４及びＰ型領域５の横方向の幅４ａ、５ａを、従来の大きさに対して３／９の大きさに縮小することができる。このことから、本実施形態によれば、Ｎ型領域４を高濃度化できることになり、第１実施形態と比較して、より低オン抵抗化が可能となる。
【００８７】
（第４実施形態）
本実施形態では、上記した各実施形態と異なる方法で図６に示すパワーＭＯＳＦＥＴを形成する場合を説明する。
【００８８】
図８にパワーＭＯＳＦＥＴの製造工程を示す。なお、図８（ｂ）、（ｃ）、（ｄ）は図８（ａ）中の二点鎖線領域３０１に相当する。
【００８９】
〔図８（ａ）に示す工程〕
Ａｓ、Ｓｂ又はＰを１×１０^１８ｃｍ^−３以上ドープした高濃度Ｎ^＋型シリコン基板１の上に厚さ５０μｍでリン濃度が１×１０^１６ｃｍ^−３以上であるＮ型半導体層３１をエピタキシャル成長法により形成する。
【００９０】
続いて、図示しないが、このＮ型半導体層３１の表面上に酸化膜を形成し、ホトリソグラフィ工程及びエッチング工程により酸化膜をパターニングする。この酸化膜をマスクにしてＮ型半導体層３１を選択的にウェット若しくはドライエッチングにより幅１２ａが１μｍのトレンチ１２、幅３１ｂが３μｍのトレンチ側壁部３１ａを形成する。
【００９１】
〔図８（ｂ）に示す工程〕
この工程では、トレンチ側壁部３１ａの表面に対してＰ型不純物を拡散させる。具体的には、ジボラン雰囲気での気相拡散、トレンチ側壁部３１ａの表面上に形成したＢＳＧ膜からの固相拡散、又はイオン注入により、ボロンを表面濃度が１×１０^１６ｃｍ^−３以上となるようにトレンチ側壁部３１ａの表面にドーピングする。そして、同時、若しくはドーピング後に熱処理を行って拡散深さを制御し、Ｎ型半導体層３１の表層に厚さ１μｍのＰ型半導体層３２を形成する。このとき、Ｐ型半導体層３２は上下逆のＵ字型形状となる。
【００９２】
〔図８（ｃ）に示す工程〕
ＣＶＤ装置を用い、シラン或いはジクロルシラン若しくはトリクロルシランの成長ガスにホスフィン若しくはアルシンのドーパントガスを流して、トレンチ１２の内部にＮ型半導体層３３を形成する。このとき、Ｎ型半導体層３３は基板表面上にも形成される。
【００９３】
〔図８（ｄ）に示す工程〕
基板表面から厚さ２μｍ以上ＣＭＰによる研磨、若しくはドライエッチによるエッチバックを行う。これにより、基板表面上のＮ型半導体層３３と、Ｕ字形状のＰ型半導体層３２の連結部を除去し、Ｎ型領域４、Ｐ型領域５の繰り返し部分を露出させる。
【００９４】
このようにして、Ｎ^＋型基板１の表面上に、不純物拡散によりトレンチ側壁部３１ａに形成された半導体層の幅で、Ｎ型領域４及びＰ型領域５の横方向の幅４ａ、５ａが決定されたＰＮ繰り返し構造を有するドリフト領域２を形成する。なお、図８（ｄ）中の破線領域３０３が図６中の破線領域２０１に相当する。その後は、第１実施形態と同様の工程を行うことで、図６に示すパワーＭＯＳＦＥＴを製造することができる。
【００９５】
次に、本実施形態の特徴を説明する。本実施形態の製造方法では、トレンチ１２とトレンチ１２との間に位置するトレンチ側壁部１１ａに、Ｐ型領域５、Ｎ型領域４、及びＰ型領域５を形成している。言い換えると１つのトレンチ１２とトレンチ１２を構成するトレンチ側壁部１１ａとを含む一単位領域（図８（ｄ）中の一点鎖線領域３０２）中に、Ｎ型領域４及びＰ型領域５が合わせて５本存在するようにドリフト領域２を形成している。
【００９６】
したがって、本実施形態によれば、従来と同じトレンチ１２を形成した場合、Ｎ型領域４及びＰ型領域５の横方向の幅を、従来の大きさに対して３／５の大きさに縮小することができる。このことから、本実施形態によれば、Ｎ型領域４を高濃度化できることになり、従来よりも低オン抵抗化が可能となる。
【００９７】
また、従来の製造方法では、低オン抵抗化及び高耐圧化のためには、トレンチ１２を構成するトレンチ側壁部１１ａの幅１１ｂもできるだけ小さくする必要があった。しかし、このトレンチ１２を掘って残されたトレンチ側壁部１１ａの幅１１ｂが小さすぎると、その後の洗浄工程等でトレンチ側壁部１１ａが折れてしまうという問題があった。
【００９８】
これに対して、本実施形態では、トレンチ側壁部１１ａの表面に対して、トレンチ側壁部１１ａと異なる導電型の不純物を拡散させている。これにより、トレンチ側壁部１１ａの幅１１ｂを小さくすることなく、幅４ａ、５ａが小さなＮ型領域４及びＰ型領域５を形成することができるため、トレンチ側壁部１１ａが折れるのを抑制することができる。
【００９９】
また、本実施形態では、Ｎ^＋型基板１の上にＮ型半導体層３１を形成していたが、上記した各実施形態のように、Ｎ^＋型基板１の上にＰ型半導体層１１を形成することもできる。この場合、トレンチ１２を形成した後の不純物拡散の工程では、トレンチ側壁部１１ａ表面に対して、ホスフィン雰囲気での気相拡散、トレンチ１２の内壁上に形成したＰＳＧ膜からの固相拡散によりＰをドーピングする。若しくは、トレンチ側壁部１１ａ表面に対して、Ｐ、Ａｓのイオン注入によるドーピングを行う。このようにしても、Ｎ型領域４及びＰ型領域５により構成されたドリフト領域２を形成することもできる。
【０１００】
（第５実施形態）
第３実施形態と第４実施形態とを組み合わせることもできる。図９に本実施形態におけるパワーＭＯＳＦＥＴのドリフト領域２の平面パターンを示す。なお、図１、８と同様の構成部には同一の符号を付している。
【０１０１】
本実施形態のパワーＭＯＳＦＥＴの断面構造は、図６に示すパワーＭＯＳＦＥＴと同じである。また、図９に示すように、ドリフト領域２の平面パターンは、ストライプ形状となっており、第１実施形態（図２）と比較して、Ｎ型領域４及びＰ型領域５の幅４ａ、５ａが狭くなっており、全て０．５μｍとなっている。
【０１０２】
次に、製造方法を説明する。図１０、図１１（ａ）〜（ｄ）に本実施形態におけるパワーＭＯＳＦＥＴの製造工程を示す。なお、図１１（ａ）〜（ｄ）は図１０中の二点鎖線領域４０１に相当する。
【０１０３】
〔図１０に示す工程〕
第４実施形態の図８（ａ）に示す工程と同様に、Ｎ^＋型基板１の表面上にＮ型半導体層３１を形成し、Ｎ型半導体層３１にトレンチ１２を形成する。本実施形態では、トレンチ１２の幅１２ａを３．５μｍ、トレンチ側壁部３１ａの幅３１ｂを１．５μｍとする。
【０１０４】
〔図１１（ａ）に示す工程〕
図８に示す工程と同様に、トレンチ側壁部３１ａの表面に対してＰ型不純物を拡散させることで、Ｎ型半導体層３１の表層にＰ型半導体層３２を形成する。本実施形態では、Ｐ型半導体層３２の厚さを０．５μｍとする。
【０１０５】
〔図１１（ｂ）に示す工程〕
第３実施形態の図７（ｂ）に示す工程と同様に、トレンチ１２の内壁上に、Ｎ型半導体層１３、Ｐ型半導体層１４、Ｎ型半導体層２１、及びＰ型半導体層２２を連続して形成する。このとき、本実施形態においても、第３実施形態と同様に、各半導体層１３、１４、２１の膜厚を０．５μｍとし、Ｐ型半導体層２２の膜厚を０．２５μｍ以上となるようにして各半導体層１３、１４、２１、２２を形成する。
【０１０６】
〔図１１（ｃ）に示す工程〕
図７（ｃ）に示す工程と同様に、熱処理をすることでＮ^＋型基板１と全てのＮ型層１３、２１とを接続する。
【０１０７】
〔図１１（ｄ）に示す工程〕
図７（ｄ）に示す工程と同様に、平坦化を行うことでドリフト領域２を形成する。なお、図１１（ｄ）中の破線領域４０３が、図６中の破線領域２０１に相当する。その後は、第１実施形態と同様の工程を行う。
【０１０８】
本実施形態の特徴を説明する。本実施形態の製造方法では、トレンチ１２とトレンチ１２との間に位置するトレンチ側壁部に１つのトレンチ１２の内部にＰ型領域５、Ｎ型領域４、及びＰ型領域５を形成している。さらに、１つのトレンチ１２の内部にＮ型領域４及びＰ型領域５を合わせて７本形成している。
【０１０９】
言い換えると、１つのトレンチ１２とトレンチ１２を構成するトレンチ側壁部とを含む一単位領域（図１１（ｄ）中の一点鎖線領域４０２）中に、Ｎ型領域４及びＰ型領域５が合わせて１１本存在するようにドリフト領域２を形成している。
【０１１０】
したがって、本実施形態によれば、従来と同じトレンチ１２を形成した場合、Ｎ型領域４及びＰ型領域５の横方向の幅４ａ、５ａを、従来の大きさに対して３／１１の大きさに縮小することができる。このことから、本実施形態によれば、Ｎ型領域４を高濃度化できることになり、上記した各実施形態と比較して、より低オン抵抗化が可能となる。
【０１１１】
なお、本実施形態では、図９に示すように、ドリフト領域２の平面パターンがストライプ形状となるように、Ｎ型領域４及びＰ型領域５を形成する場合を例として説明したが、図１２に示すように、ドリフト領域２の平面パターンを同心円形状とすることもできる。
【０１１２】
この場合では、Ｎ型領域４及びＰ型領域５の体積を同等にする円の中心側に位置するＰ型領域５の幅をＮ型領域４の幅よりも大きくする。これにより、Ｎ型領域４及びＰ型領域５のチャージバランスを取ることができる。
【０１１３】
（他の実施形態）
第３実施形態及び第５実施形態では、トレンチ１２の内部に２組の異なる導電型の半導体層を形成する場合を説明したが、２組に限らずそれよりも多くの組数の異なる導電型の半導体層を形成することもできる。
【０１１４】
また、上記した各実施形態では、Ｎチャネル型のパワーＭＯＳＦＥＴを例として説明したが、各半導体層の導電型を逆にしたＰチャネル型のパワーＭＯＳＦＥＴにおいても本発明を適用することができる。また、ＭＯＳＦＥＴの他にサイリスタやＩＧＢＴにも本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるパワーＭＯＳＦＥＴの断面図である。
【図２】図１中のドリフト領域２の平面パターンを示す図である。
【図３】図１に示すパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図４】図１中のドリフト領域２の平面パターンを示す図である。
【図５】第２実施形態におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図６】第３、４、５実施形態におけるパワーＭＯＳＦＥＴの断面図である。
【図７】第３実施形態におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図８】第４実施形態におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図９】第５実施形態におけるパワーＭＯＳＦＥＴ中のドリフト領域２の平面パターンを示す図である。
【図１０】第５実施形態におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図１１】図１０に続くパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【図１２】第５実施形態におけるパワーＭＯＳＦＥＴのドリフト領域２の平面パターンを示す図である。
【図１３】従来におけるパワーＭＯＳＦＥＴの断面図である。
【図１４】従来におけるパワーＭＯＳＦＥＴの製造工程を説明するための断面図である。
【符号の説明】
１…Ｎ^＋型基板、２…ドリフト領域、３…Ｐ型ベース領域、４…Ｎ型領域、
５…Ｐ型領域、６…トレンチ、７…ゲート絶縁膜、８…ゲート電極、
９…Ｎ^＋型ソース領域、１０…Ｐ^＋型コンタクト領域、
１１…Ｐ型半導体層、１１ａ、３１ａ…トレンチ側壁部、１２…トレンチ、
１３、２１、４１…Ｎ型半導体層、
１４、１５、１６、２２…Ｐ型半導体層、３１…Ｎ型半導体層、
３２…Ｐ型半導体層、３３…Ｎ型半導体層。

Claims (13)

1. 半導体基板（１）上のドリフト領域（２）が、前記半導体基板（１）表面と平行な方向にて、Ｎ型領域（４）、Ｐ型領域（５）が繰り返し配置された構造である半導体装置の製造方法において、
   半導体基板（１）の上に第１導電型の第１の半導体層（１１、３１）を形成する工程と、
   前記第１の半導体層（１１、３１）にトレンチ（１２）を形成する工程と、
   前記トレンチ（１２）の内壁上に前記トレンチ（１２）の凹みを残すように第２導電型の第２の半導体層（１３）を形成し、前記第２の半導体層（１３）の上に、第１導電型の第３の半導体層（１４）を形成することで、前記トレンチ（１２）の内部に異なる導電型の半導体層（４、５）を基板表面と平行な方向にて交互に形成する工程とを有することを特徴とする半導体装置の製造方法。
2. 前記トレンチ（１２）の内部に異なる導電型の半導体層（４、５）を複数形成する工程では、前記トレンチ（１２）内に順に形成される１つの第１導電型の半導体層と１つの第２導電型の半導体層とを１組とすると、前記トレンチ（１２）の前記内壁上に２組以上の異なる導電型の半導体層（１３、１４、２１、２２）を形成しており、
   前記トレンチ（１２）の内部に異なる導電型の半導体層（１３、１４、２１、２２）を複数形成する工程の後に、熱処理により前記半導体基板（１）の不純物を這い上がらせ、前記半導体基板（１）と、複数の前記半導体層のうち、前記半導体基板と同一導電型の半導体層（２１）とを接続する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 不純物濃度が１×１０^１８ｃｍ^−３以上である前記半導体基板（１）を用いることを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記半導体基板（１）の表面側に導電型不純物としてのＰもしくはＢが１×１０^１８ｃｍ^−３以上の濃度にて導入されている前記半導体基板（１）を用いることを特徴とする請求項２に記載の半導体装置の製造方法。
5. 前記トレンチ（１２）内に順に形成される１つの第１導電型の半導体層と１つの第２導電型の半導体層とを１組とし、その組数をＫとしたとき、
   トレンチ（１２）内に最後に埋め込む半導体層（１４、２２）を除く前記半導体層（１３、２１）の膜厚を前記トレンチ幅（１２ａ）の１／（４Ｋ−１）とし、前記最後に埋め込む半導体層（１４、２２）の膜厚をトレンチ幅（１２ａ）の１／｛２（４Ｋ−１）｝として、前記半導体層（１３、１４、２１、２２）を前記トレンチ（１２）の内部に形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
6. 前記トレンチ（１２）内に最後に埋め込まれた前記半導体層（１４）の幅（１４ａ）が、前記トレンチ（１２）内の他の前記半導体層（１３）の膜厚よりも大きくなるように、前記トレンチ（１２）内に複数の前記半導体層（１３、１４）を形成することを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置の製造方法。
7. 前記トレンチ（１２）内に最後に埋め込まれる前記半導体層（１４）を形成するときに、前記トレンチ（１２）内にエピタキシャル成長法により半導体膜（１５）を形成する工程と、
   前記半導体膜（１５）の一部のエッチング処理と、エピタキシャル成長法による半導体膜（１６）の成膜処理を行う工程とにより、前記トレンチ（１２）内に最後に埋め込まれる前記半導体層（１４）を形成することを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置の製造方法。
8. 前記トレンチ（１２）内に複数の前記半導体層（１３、１４、２１、２２）を形成する工程において、それぞれの前記半導体層（１３、１４、２１、２２）を異なる成膜装置若しくは異なるチャンバー内で形成することを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。
9. 前記トレンチ（１２）内に複数の前記半導体層（１３、１４、２１、２２）を形成する工程では、それぞれの前記半導体層（１３、１４、２１、２２）を同一の成膜装置及び同一のチャンバー内で連続して形成することを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置の製造方法。
10. トレンチ（１２）の開口形状を円形状とし、
    前記トレンチ（１２）の内部に形成された複数の前記半導体層（１３、１４、２１、２２）の平面パターンを同心円形状パターンとし、チャージバランスを満足させるために前記円の中心に向かうにつれ、前記半導体層（１３、１４、２１、２２）の膜厚が厚くなるように、前記トレンチ（１２）内に複数の前記半導体層（１３、１４、２１、２２）を形成することを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置の製造方法。
11. 半導体基板（１）上に形成されたドリフト領域（２）を有し、前記ドリフト領域（２）が、前記半導体基板（１）表面と平行な方向にてＮ型領域（４）、Ｐ型領域（５）が繰り返し配置された構造である半導体装置の製造方法において、
    半導体基板（１）の上に第１導電型の第１の半導体層（３１）を形成する工程と、
    前記第１の半導体層（３１）にトレンチ（１２）を形成する工程と、
    前記トレンチ（１２）を構成するトレンチ側壁部（３１ａ）の表面に対して、第２導電型の不純物を拡散させることで、前記トレンチ側壁部（３１ａ）の表層に第２導電型の第２の半導体層（３２）を形成する工程と、
    前記トレンチ（１２）の内部に第３の半導体層（１３、１４、２１、２２、３３）を形成する工程とを有することを特徴とする半導体装置の製造方法。
12. 前記第３の半導体層を形成する工程では、
    前記トレンチ（１２）の内壁上に前記トレンチ（１２）の凹みを残すように第１導電型の第４の半導体層（１３）を形成し、前記第４の半導体層（１３）の上に第２導電型の第５の半導体層（１４）を形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第３の半導体層を形成する工程では、１つの第１導電型の半導体層と１つの第２導電型の半導体層とを１組とすると、前記トレンチ（１２）の前記内壁上に２組以上の異なる導電型の半導体層（１３、１４、２１、２２）を形成した後、熱処理により前記半導体基板（１）の不純物を這い上がらせ、前記半導体基板（１）と、前記２組以上の異なる導電型の半導体層のうち、前記半導体基板（１）と同一導電型の半導体層（２１）とを接続する工程とを有することを特徴とする請求項１２に記載の半導体装置の製造方法。

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