JP5135759B2 - 超接合半導体装置の製造方法 - Google Patents

Description

本発明は電力用半導体装置に関する。さらに詳しくは超接合（以降ＳＪ−と略す場合もある、ＳＪとはＳＵＰＥＲ ＪＵＮＣＴＩＯＮの略）ＭＯＳＦＥＴに関する。

ドリフト領域を、高不純物濃度（以降、低抵抗）半導体基板上に、主面に垂直な方向に相互に並列に密着して並べられたカラム状のｐ型領域、ｎ型領域の集合体として備えた構成、いわゆる超接合構造（以降、ｐ型、ｎ型カラム構造、ＳＪカラム構造ともいうことがある）とすることにより、従来のシリコンＭＯＳＦＥＴの特性限界を破るようなＭＯＳＦＥＴが開発されている。しかも、この超接合構造を実現させるための多段エピタキシャル方式という製造方法により作製されたＳＪ−ＭＯＳＦＥＴが、既にいち早く量産化もされている。この多段エピタキシャル方式とは、低抵抗半導体基板上にドリフト層となるエピタキシャル層を何回かに分けて成長させ、それぞれの層のエピタキシャル成長段階毎に、ｐ型領域およびｎ型領域を形成する際のパターンを同じにして繰り返すパターニングおよびイオン注入によって、前記各ｐ型、ｎ型領域を主面に垂直方向に連結させることにより、基板主面に垂直な方向に相互に並列に集合するｎ型とｐ型のカラム状の領域とした超接合構造を形成するという製造方法である。しかし、この方法は工程が長く複雑であり、製造コストが高く、チップコストが高くなってしまうことが課題である。

一方、近年になって製造コストを安くすることが可能であるトレンチ埋め込み方式によるＳＪ−ＭＯＳＦＥＴが開発されている。この方式は低抵抗のｎ型半導体基板上にｎ型エピタキシャル層を成長させたウエハを形成し、このウエハ表面からｎ型エピタキシャル層を貫き、低抵抗ｎ型基板に達するトレンチ（溝）を所定の間隔でエッチングにより形成し（場合によっては完全には貫通せず、基板に到達しなくてもよい）、その後トレンチ内にｐ型エピタキシャル層を成長させることで前記トレンチを完全に埋め込み、ｐ型、ｎ型カラム構造を形成するものである。この方式は前述の多段エピタキシャル方式に比べて工程が短く単純であり、製造コストを下げられる可能性がある。

これまでに開発されてきたトレンチ埋め込みエピタキシャル方式においては、各ｐ型、ｎ型カラム構造を形成した後に、ＭＯＳＦＥＴのｐベース領域、ｎソース領域、ゲート酸化膜およびチャネル領域などからなるＭＯＳゲート構造を形成していた。ところが、このＭＯＳゲート構造の形成のために必要な熱履歴により各ｐ型、ｎ型カラム内の不純物がそれぞれ拡散し移動する現象が起きる。このように各カラム内のｐ型とｎ型の不純物が相互拡散すると、各カラムのネットドーピング濃度（すなわちｐ型ドーピング濃度とｎ型ドーピング濃度の差）が減少するので、これを補償するために、予めｐ型およびｎ型不純物ドーピング量を高くしておく必要が生じる（さもないとオン抵抗が上昇するから）。この結果、不純物ドーピング量のバラツキの絶対値が大きくなり、これに起因する耐圧バラツキも大きくなるので、耐圧良品率が低下するといった問題が生じる。前述の相互拡散の問題は既に量産化に用いられている前述の多段エピタキシャル方式の場合でも避けられない問題であり、一般にＳＪ−ＭＯＳＦＥＴの耐圧良品率があまりよくないとされる原因のひとつである。

図２（ａ）は不純物の前記相互拡散現象を模式的に示すＳＪカラム部分の模式的断面図であり、低抵抗ｎ型半導体基板１の上にｐ型領域３とｎ型領域２の集合体からなるＳＪカラムが形成されていることを示している。図２（ｂ）の実線はＳＪカラム形成後に熱履歴を一切加えない場合の階段接合状のネットドーピング濃度を、図２（ａ）の矢印で示す部分の切断面に沿って示したドーピング濃度分布を示す。破線は、熱履歴ありの場合で、相互拡散によるドーピング濃度の減少を見込んで、予め不純物濃度の高いＳＪカラムを形成し、熱履歴により不純物が相互拡散し、ｐ型およびｎ型それぞれのネットドーピング総量が実線と同等になった場合のネットドーピング濃度分布を示す。ｐ型およびｎ型各々のネットドーピング総量が、実線と破線で同等なので、両者に逆バイアスを印加したときの耐圧は、ほぼ同等である（厳密には両者のネットドーピング分布が異なるので、空乏化時の空間電荷分布が異なる。従って電界強度分布にも若干の差が有り、電界の積分である耐圧値にも若干の差が生じる。）。

またオン抵抗に関しても、両者はほぼ同等の値になる。ｎチャネルＭＯＳＦＥＴの場合は電子がキャリアであるので、ｎ型領域の抵抗を求める。
図２（ｂ）の実線の階段接合の場合、ｎ型領域の１層分の電気伝導度σ_１は次式で表される。

（１）
ｓ_０は図２（ａ）のｎ型領域切断面の幅、Ｄは、同じくｎ型領域奥行き長さ、ｌは同じくｎ型領域高さである。ｑは素電荷量、ρ_ｎ０はｎ型ネットドーピング濃度である。μ_ｎは電子の移動度である。
相互拡散を考慮した図２（ｂ）の破線の場合、同じくｎ型領域の電気伝導度σ_２は次のようになる。

（２）
ρ_ｎは切断線に沿って分布を持つネットドーピング濃度である。ｓは切断線に沿った距離である。積分はｎ領域幅に渡って行う。移動度が一定であるとすると、式（２）は次のようになる。

（３）
相互拡散有り無しの場合で、ｎ型領域の総ネットドーピング量が同等であるので、

（４）
が成り立ち、式（３）および（４）より

（５）
が得られる。
従って相互拡散有り無しの場合のオン抵抗は等しい。実際には、ネットドーピング総量が等しいとは言え、相互拡散によりトータルドーピング濃度（すなわちｐ型ドーピング濃度とｎ型ドーピング濃度の和）が増加するので、移動度が若干低下する（移動度はトータルドーピング濃度に依存する）。このため相互拡散によってｎ型領域の抵抗は若干上昇する。

以上のように、熱履歴によってｐ型領域（カラム）、ｎ型領域（カラム）間の不純物相互拡散が起こっても、オン抵抗−耐圧のトレードオフはほとんど悪化しない。しかし、これは導入される不純物量のバラツキが全く無いような、理想条件における議論である。
実際には工程バラツキにより、ｐ型とｎ型の各不純物量がばらついてしまう。例えばｐ型領域（カラム）およびｎ型領域（カラム）の濃度がそれぞれ１×１０^１５ｃｍ^−３の階段接合のｐ型領域（カラム）とｎ型領域（カラム）を考えてみる。工程バラツキによる不純物濃度のバラツキを±１０％、すなわち±１×１０^１４ｃｍ^−３と仮定すると、最悪ケースではｐ型濃度が１．１×１０^１５ｃｍ^−３、ｎ型濃度が０．９×１０^１５ｃｍ^−３になり、ｐ型とｎ型間の電荷バランスは、１．１／０．９＝１２２％となる。この電荷バランスの崩れにより、耐圧が低下する。

次に相互拡散ありの場合で考えてみる。例として相互拡散によりｐ型とｎ型それぞれの領域（カラム）から１×１０^１５ｃｍ^−３のドーピング濃度が失われるとすると（一組のｐ型ドーパントとｎ型ドーパントがお互いにドーピング効果を打ち消すので、ｐ型領域（カラム）から失われるドーピング量とｎ型領域（カラム）から失われるドーピング量は等しい）、熱履歴を加える前には、ｐ型領域（カラム）およびｎ型領域（カラム）の濃度がそれぞれ２×１０^１５ｃｍ^−３の階段接合ｐ型領域（カラム）、ｎ型領域（カラム）が必要である。工程バラツキを±１０％とすると、±２×１０^１４ｃｍ^−３のバラツキに相当し、相互拡散により１×１０^１５ｃｍ^−３のドーピング濃度が失われるとすると、最悪ケースではｐ型領域（カラム）濃度が１．２×１０^１５ｃｍ^−３、ｎ型領域（カラム）濃度が０．８×１０^１５ｃｍ^−３になり、ｐ型とｎ型領域（カラム）間の電荷バランスは、１．２／０．８＝１５０％となる。このため耐圧が大きく低下する。以上のように相互拡散があると、同じ電気特性を得ようとした際の工程バラツキによる影響が増大し、耐圧の良品率が悪化してしまう。

トレンチ埋め込み方式のＳＪ−ＭＯＳＦＥＴの製造方法において、ｐ型領域（カラム）およびｎ型領域（カラム）の不純物量をばらつかせる原因となるものは、ｎ型エピタキシャルの不純物濃度、ｐ型埋め込みエピタキシャルの不純物濃度、トレンチ幅、トレンチテーパー角のバラツキなどである。これらの要素がばらつくことでｐ型領域（カラム）、ｎ型領域（カラム）の電荷バランスが崩れ、熱履歴が増大すると、これらのバラツキの影響が深刻化するのである。熱履歴が増大しても耐圧良品率を下げないようにするには、元々のｐ型領域（カラム）およびｎ型領域（カラム）の不純物濃度を下げておけばよいが、オン抵抗が上昇してしまうという問題があるので、不純物濃度を下げることはできない。従って、前記ｐ型領域（カラム）、ｎ型領域（カラム）が形成された後に、相互拡散を生じさせるような熱履歴を少なくすることが望ましいと言える。

以上のようなトレンチ埋め込み方式のＳＪ−ＭＯＳＦＥＴの製造方法に関連し、ドリフト領域を、低抵抗ｎドレイン層上に主面に垂直な方向に相互に密着して並列に並べられたカラム状のｐ型領域、ｎ型領域の集合体を備えた構成の超接合構造とし、さらに、その後工程でこの超接合構造が受ける熱履歴回数を削減して特性劣化を防ぐようにしたＳＪ−ＭＯＳＦＥＴの製造方法については、既に発表された文献が存在する（特許文献１）。
特開２００２−８３９６２号公報

しかしながら、前記特許文献１の記載によれば、ＳＪ−ＭＯＳＦＥＴの製造方法は、６００Ｖ−ＳＪ−ＭＯＳＦＥＴを製造する場合、耐圧に必要なＳＪカラム構造の厚さ（基板主面に垂直な方向）は５０μｍ程度であるので、表面側にＭＯＳゲート構造の形成後、裏面を削ってウエハを約５０μｍ厚にしてから、ＳＪカラム構造の形成工程を進めることになるが、このような薄いウエハは非常に割れ易いため、良品率が低下しやすい。

しかし、この方法でウエハの裏面を削ることなく、厚いウエハ（３５０μｍ以上の厚さ）のまま製造すると、必要トレンチは幅６μｍで、深さは少なくとも３５０μｍとなる。このような深堀りトレンチエッチングを安定して形成することは、実用的な量産技術としては未だ確立されていない。
また、前述の方法で両面パターンの位置を相互に厳密に合致させるには、精密な両面マスクアライナーを必要とする。

またさらに、裏面からのトレンチエッチングについて、表面ｐベース領域（Ｘｊ深さ＝３〜５μｍ）のボトム部で正確にエッチングをストップさせる必要がある。このエッチングは浅すぎても深すぎても耐圧が劣化するので、耐圧良品率が低下し易い、などの点で問題がある。
本発明は、以上説明した問題点に鑑みてなされたものであり、本発明の目的は、トレンチ埋め込みエピタキシャル方式によるＳＪ−ＭＯＳＦＥＴの製造において、前記特許文献１における問題点を解消または回避しつつ、異なる製造方法によりｐ型領域（カラム）、ｎ型領域（カラム）形成後の熱履歴を削減し、ｐ型領域（カラム）およびｎ型領域（カラム）の不純物ドーピング量のバラツキを低減して耐圧良品率を改善できる超接合半導体装置の製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、一導電型低抵抗半導体基板上に、少なくとも、ドリフト層となる一導電型エピタキシャル層を堆積する第一工程、主電流の流れる活性部内にプレーナＭＯＳゲート構造を形成するために前記一導電型エピタキシャル層上に設けられた絶縁膜マスクの開口部からの選択的イオン注入と熱拡散により該絶縁膜マスク直下まで拡がる他導電型ベース領域と一導電型ソース領域を形成する第二工程、絶縁膜マスクを用いた異方性エッチングにより、前記他導電型ベース領域を貫通して前記一導電型低抵抗半導体基板に達するかまたは近傍に達するトレンチを形成する第三工程、該トレンチに他導電型エピタキシャル層を埋め込む第四工程、前記トレンチに埋め込まれた他導電型エピタキシャル層の表面を前記一導電型エピタキシャル層の表面とほぼ面一にする第五工程、該他導電型エピタキシャル層の表面に、該層より高不純物濃度の他導電型領域を前記他導電型ベース領域の深さに形成する第六工程、該高不純物濃度の他導電型領域の表面に所要のパターンで高不純物濃度の一導電型領域を前記一導電型ソース領域の深さに形成する第七工程、前記絶縁膜マスクを除去し、前記活性部を取り巻く周辺耐圧構造部上に形成されるフィールド酸化膜の形成後、所要のプレーナＭＯＳゲート構造を形成する第八工程をこの順に含む超接合半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記フィールド酸化膜がＣＶＤ酸化膜である特許請求の範囲の請求項１記載の超接合半導体装置の製造方法とすることが望ましい。
本発明は、要するにｐ型ｎ型カラム構造を形成する前に、ＭＯＳゲート構造を形成しておくことにより、カラム構造形成後の熱履歴を抑えるようにするものである。つまり、ｎ型エピタキシャル層に、エッチングによりｐ型領域（カラム）用トレンチを形成する前に、ＭＯＳゲート構造を構成するｐベース領域およびｎ^＋ソース領域を拡散形成しておく。その後、前記カラム用トレンチを形成し、ｐ型エピタキシャル層を埋め込む。次に、破壊耐量を向上させるため、前記ｐ型エピタキシャル層表面に高不純物濃度のｐ^＋型領域を形成し、ポリシリコンゲート電極構造を形成する。その上にＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などによる層間絶縁膜、Ａｌ−Ｓｉソース電極および裏面側にＴｉ、Ｎｉ、Ａｕなどの積層膜からなるドレイン金属電極を形成して超接合半導体装置のウエハが完成する。

このような製造方法とすると、ｐ型、ｎ型カラム構造形成後の熱履歴が極めて少なく、階段接合状に近いｐ型、ｎ型領域（カラム）が得られる。チップ周辺部の耐圧構造において、表面に少なくとも厚さが数百ｎｍのフィールド酸化膜が必要であるが、ＣＶＤで成膜することで熱履歴をよりいっそう低減することができるので好ましい。

本発明によれば、ｐ型、ｎ型領域（カラム）形成後には、熱履歴の大きいｐベース領域ｎソース領域の形成工程が不要になり、ｐ型、ｎ型領域（カラム）内の不純物相互拡散が抑えられ、ｐ型領域（カラム）およびｎ型領域（カラム）の不純物ドーピング量のバラツキを低減して耐圧良品率を改善する超接合半導体装置の製造方法を提供することができる。

以下、本発明にかかる超接合半導体装置の製造方法について、図面を用いて詳細に説明する。
図１−１乃至図１−４は、それぞれ、本発明にかかるＳＪ−ＭＯＳＦＥＴの製造方法の一部を示す半導体基板の要部断面図である。図３は本発明にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴの要部断面図である。。

本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１乃至図１−４は、本発明を６００Ｖ耐圧のＳＪ−ＭＯＳＦＥＴに適用した場合の製造工程の一部を示す半導体基板の要部断面図である。比抵抗０．０１Ωｃｍのｎ型単結晶シリコン基板（アンチモンドーピング）１にリン濃度４×１０^１５ｃｍ^−３のｎ型エピタキシャル層４を５０μｍの厚さに成長させた総厚５００μｍのウエハを準備する（図１−１（ａ））。まず１１００℃の熱酸化により、厚さ１．６μｍの酸化膜５を成長させる。主電流の流れる活性部のパターニング／エッチングにより、幅６μｍおよび間隔６μｍで酸化膜を等間隔に除去して酸化膜マスクを形成する（図１−１（ｂ））。ドーズ量４×１０^１４ｃｍ^−２のボロンを全面イオン注入し、１１５０℃で３時間ドライブし、チャネル形成領域となる深さ２μｍのｐベース領域６を形成する。ドーズ量４×１０^１５ｃｍ^−２のリンをイオン注入し、１１００℃で１時間ドライブして深さ１μｍのｎソース領域７を形成する（図１−１（ｃ））。

従来のＭＯＳＦＥＴにおいては、ｎソース領域７は砒素で形成するのが普通である。ｎ型ドーパントとしての砒素は拡散係数が小さく、熱処理中に動きにくいため、ｐｎ接合位置を正確に制御できるからである。しかし本発明においては、ｎソース領域７−ｐベース領域６からなるｐｎ接合を、マスク酸化膜５端部から酸化膜５直下側に充分に離す必要がある。これは次工程のトレンチエッチングにおいて、サイドエッチングによる拡がりによりｎソース領域７が完全にエッチングされて無くなってしまうのを防ぐためである。従って拡散係数の大きいリンを用いた方が前記ｐｎ接合を酸化膜５直下から充分に離す上で都合がよいのである。

前記図１−１（ｃ）の場合は、ｐベース領域６とｎソース領域７の深さはそれぞれ２μｍと１μｍであるから、各領域の面に平行な方向にもほぼ同程度の幅に拡がるとすると、幅６μｍの酸化膜５の下側にも両側から約２μｍづつ拡がる。従って、図１−１（ｃ）において、ｐベース領域６とｎソース領域７の深さをそれぞれ３μｍと２μｍとする場合は、酸化膜５パターンを酸化膜幅８μｍ、酸化膜間のシリコン面の露出幅を８μｍ幅として、酸化膜５直下で、隣接するｐベース領域６が表面で相互に接触しないように酸化膜５パターンを形成する必要がある。

その後、同じ酸化膜５をマスクとして、シリコンを異方性の強いＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｈｉｎｇ：反応性イオンエッチング）エッチングして、幅６μｍ深さ５０μｍのトレンチ８を形成する。その際酸化膜５も厚さが０．５μｍ目減りし、１．１μｍの厚さになる（図１−１（ｄ））。次に、トリクロロシラン、水素、ジボラン、および塩化水素を同時供給しながら、トレンチ８内部をｐ型エピタキシャルシリコン９で埋め込む（図１−２（ｅ））。表面をＣＭＰ（化学機械研磨）により平坦化し、酸化膜５が露出した時に研磨をストップさせる（図１−２（ｆ））。表面の露出シリコンをエッチングし、シリコン面の段差を減少させてほぼ面一にする（図１−２（ｇ））。ここまでの工程では、ＳＪカラム構造２、３が形成される。

レジスト塗布後およびパターニング後に３×１０^１５ｃｍ^−２のボロンをイオン注入し、レジスト剥離後に１１００℃で１時間アニールし、高不純物濃度の第２ｐ^＋領域１０を形成する（図１−２（ｈ））。高不純物濃度の第２ｐ^＋領域１０は破壊耐量を向上させるために必要である。再度レジスト塗布後およびパターニング後に４×１０^１５ｃｍ^−２の砒素をイオン注入し、レジスト剥離後に１１００℃で１時間ドライブし、ソース電極に接触するｎ^＋ソース領域１１を形成する（図１−３（ｉ））。ｎ^＋ソース領域１１はストライプ方向に間引きされており、ウエハ上面から見ると梯子状である。このｎ^＋ソース領域１１は破壊耐量向上のために形成される。

酸化膜５を全面除去し、公知のＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｃｉｄｅ）酸化膜を厚さ０．４μｍ成長させ、活性部を取り巻く周辺耐圧構造部の表面を保護するフィールド酸化膜１２とし、素子の主電流の流れる領域である活性部に相当する部分のＨＴＯをフォト／エッチングにより除去する（図１−３（ｊ））。９００℃で１０００Åのゲート酸化膜１３を成長させ、その上に０．５μｍのポリ（多結晶）シリコンを堆積させてゲート電極１４とする。パターニングおよびＲＩＥエッチングによりポリシリコンに窓開けする（図１−３（ｋ））。層間絶縁膜１５として１．１μｍのＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成長させ、パターニングおよびエッチングによりコンタクトホール１６を空ける（図１−４（ｌ））。Ａｌ−Ｓｉを５μｍ成長させ、ソース電極１７とする。Ａｌ−Ｓｉのパターニング後に、ポリイミドにより保護膜１８を形成する（図１−４（ｍ））。裏面シリコンを研削し、裏面ドレイン電極をＴｉ、Ｎｉ、Ａｕなどの積層蒸着により形成し、ウエハプロセスが完了する。

実施例１によれば、ＳＪカラム構造を形成する前に、ｐベース領域６、ｎソース領域７からなるＭＯＳゲート構造が形成されているので、ＳＪカラム構造が受ける熱履歴が少なくなり、ｐ型３、ｎ型領域２（カラム）内の不純物相互拡散が抑えられ、耐圧良品率を改善できる。

図３の要部断面図に示すトレンチゲート型ＳＪ−ＭＯＳＦＥＴのように、低抵抗のｎ^＋型のシリコン基板２１上に、ｎ型のシリコンエピタキシャル層２２を５０μｍの厚さに成長させ、その表面の活性部領域（素子の主電流が流れる領域）にボロンをイオン注入し、酸化雰囲気中で１１５０℃、３時間熱拡散させて深さ２μｍのｐ型ベース領域２３を形成する。このｐ型ベース領域２３の形成時に表面に形成された熱酸化膜をフォトリソグラフィでパターニングしてマスク酸化膜（図示せず）を形成し、マスクされない開口部を表面からＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により異方性エッチングし、ｐ型ベース領域２３を貫通して前記ｎエピタキシャル層２２に至る幅１．５μｍ、深さ２．５μｍ、トレンチ間隔１２μｍのトレンチ２４を形成する。一旦形成された犠牲酸化膜と前記マスク酸化膜とを除去したトレンチ内の表面にゲート酸化膜２５を形成する。ポリシリコン層を堆積してトレンチ２４に埋め込み、ゲート電極２６を形成する。さらに、トレンチ２４の開口部表面に沿った基板表面領域にパターニングを行い、ｎ型のドーパントをイオン注入・拡散してｎ^＋ソース領域２７を形成する。

ＣＶＤ酸化膜を堆積して酸化膜マスクパターンを形成し、前記トレンチ２４間のｐ型ベース領域２３の表面から、幅６μｍ、深さ約５０μｍのトレンチを異方性ＲＩＥエッチングにより形成する。次に、実施例１と同様に、トリクロロシラン、水素、ジボラン、および塩化水素を同時供給しながら、トレンチ２４内部をｐ型エピタキシャルシリコン２８で埋め込む。表面をＣＭＰ（化学機械研磨）により平坦化し、マスク酸化膜が露出した時に研磨をストップさせる。表面の露出シリコンをエッチングし、シリコン面の段差を減少させてほぼ面一にするとＳＪカラム構造２２、２８が形成される。レジスト塗布後およびパターニング後に３×１０^１５ｃｍ^−２のボロンをイオン注入し、レジスト剥離後に１１００℃で１時間アニールし、高不純物濃度の第２ｐ^＋領域２９を形成する。その後は実施例１と同様の工程により、層間絶縁膜３０とぞの上にソース金属電極３１および裏面側のドレイン電極（図示せず）などが形成されてウエハプロセスが完了する。

実施例２によっても、実施例１と同様に、ＳＪカラム構造を形成する前に、ｐベース領域２３、ｎソース領域２７、チャネル（図示せず）ゲート酸化膜２５などを含むＭＯＳゲート構造が形成されているので、ＳＪカラム構造が受ける熱履歴が少なくなり、ｐ型領域２８、ｎ型領域カラム２２内の不純物相互拡散が抑えられ、耐圧良品率を改善できる。

本発明にかかるＳＪ−ＭＯＳＦＥＴの製造方法を一部を示す半導体基板の要部断面図である（その１）。 本発明にかかるＳＪ−ＭＯＳＦＥＴの製造方法を一部を示す半導体基板の要部断面図である（その２）。 本発明にかかるＳＪ−ＭＯＳＦＥＴの製造方法を一部を示す半導体基板の要部断面図である（その３）。 本発明にかかるＳＪ−ＭＯＳＦＥＴの製造方法を一部を示す半導体基板の要部断面図である（その４）。 従来のＳＪ−ＭＯＳＦＥＴにかかる相互拡散現象を模式的に示すカラム構造部分の断面図である。 本発明にかかるトレンチゲート型ＳＪ−ＭＯＳＦＥＴの要部断面図である。

符号の説明

１、２１… 低抵抗半導体基板、
２、２２… ｎ型領域、ｎ型領域（カラム）
３、２８… ｐ型領域、ｐ型領域（カラム）
４、… ｎエピタキシャル層、
５、… マスク酸化膜
６、２３… ｐベース領域
７、２７… ｎ^＋ソース領域
８、２４… トレンチ
９、２８… ｐエピタキシャル層
１０、２９… 第２ｐ^＋領域
１３、２５… ゲート酸化膜
１４、２６… ゲート電極
１５、３０… 層間絶縁膜
１６、… コンタクトホール
１７、３１… ソース金属電極
１８、… ポリイミド膜。

Claims (2)

1. 一導電型低抵抗半導体基板上に、少なくとも、ドリフト層となる一導電型エピタキシャル層を堆積する第一工程、主電流の流れる活性部内にプレーナＭＯＳゲート構造を形成するために前記一導電型エピタキシャル層上に設けられた絶縁膜マスクの開口部からの選択的イオン注入と熱拡散により該絶縁膜マスク直下まで拡がる他導電型ベース領域と一導電型ソース領域を形成する第二工程、絶縁膜マスクを用いた異方性エッチングにより、前記他導電型ベース領域を貫通して前記一導電型低抵抗半導体基板に達するかまたは近傍に達するトレンチを形成する第三工程、該トレンチに他導電型エピタキシャル層を埋め込む第四工程、前記トレンチに埋め込まれた他導電型エピタキシャル層の表面を前記一導電型エピタキシャル層の表面とほぼ面一にする第五工程、該他導電型エピタキシャル層の表面に、該層より高不純物濃度の他導電型領域を前記他導電型ベース領域の深さに形成する第六工程、該高不純物濃度の他導電型領域の表面に所要のパターンで高不純物濃度の一導電型領域を前記一導電型ソース領域の深さに形成する第七工程、前記絶縁膜マスクを除去し、前記活性部を取り巻く周辺耐圧構造部上に形成されるフィールド酸化膜の形成後、所要のプレーナＭＯＳゲート構造を形成する第八工程をこの順に含むことを特徴とする超接合半導体装置の製造方法。
2. 前記フィールド酸化膜がＣＶＤ酸化膜であることを特徴とする請求項１記載の超接合半導体装置の製造方法。